CN108183100A - 半导体结构及其操作方法 - Google Patents

Abstract

一种半导体结构，包括依序设置的第一重掺杂区、第一阱、第二阱、和第二重掺杂区。第一阱和第二重掺杂区具有第一导电类型。第二阱和第一重掺杂区具有第二导电类型。此种半导体结构还包括至少一开关，满足条件(A)和(B)的至少一项：(A)开关耦接在第一阱和第一节点之间，使得第一阱被开关所控制并在静电放电保护模式下浮接；及(B)开关耦接在第二阱和第二节点之间，使得第二阱被开关所控制并在静电放电保护模式下浮接。

Description

半导体结构及其操作方法

技术领域

本发明是关于一种半导体结构及其操作方法。本发明特别是关于一种适合于静电放电(electrostatic discharge，ESD)保护的应用的半导体结构及其操作方法。

背景技术

静电放电可能导致敏感的电子装置损坏。因此，通常会对半导体结构提供静电放电保护。半导体控制整流器(semiconductor controlled rectifier，SCR)是广泛地应用在例如输入输出接垫或高压接垫等等的半导体结构中的静电放电保护结构。然而，由于SCR在导通之前于N/P界面发生雪崩，典型的SCR对于静电放电保护的应用来说具有太高的驱动电压。因此，对于静电放电保护的应用的研究和改善至今仍在进行当中。

发明内容

在本发明中，提供一种半导体结构及其操作方法，特别是一种适合于静电放电保护的应用的半导体结构及其操作方法。

根据一些实施例，半导体结构包括一第一阱、一第二阱、一第一重掺杂区、一第二重掺杂区、和至少一开关。第一阱具有一第一导电类型。第二阱具有不同于第一导电类型的一第二导电类型。第二阱耦接到第一阱。第一重掺杂区具有第二导电类型。第一重掺杂区耦接到第一阱。第一重掺杂区耦接到一第一节点。第二重掺杂区具有第一导电类型。第二重掺杂区耦接到第二阱。第二重掺杂区耦接到一第二节点。该至少一开关满足下列条件(A)和(B)的至少一项：(A)开关耦接在第一阱和第一节点之间，使得第一阱被开关所控制并在一静电放电保护模式下浮接；以及(B)开关耦接在第二阱和第二节点之间，使得第二阱被开关所控制并在一静电放电保护模式下浮接。

根据一些实施例，如上所述的半导体结构的操作方法包括下列分别对应至条件(A)和(B)的步骤(a)和(b)的至少一者：(a)在静电放电保护模式下，断开开关，以浮接第一阱；以及(b)在静电放电保护模式下，断开开关，以浮接第二阱。

为了对本发明的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1示出根据一实施例的一半导体结构。

图2A和图2B示出能够应用于图1所示的半导体结构的例示性开关。

图3示出根据一实施例的一半导体结构。

图4示出根据一实施例的一半导体结构。

图5示出根据一实施例的一半导体结构。

图6示出根据一实施例的一半导体结构。

【符号说明】

100：基板

102、102’：第一阱

104、104’：第二阱

106：第三阱

112：第一重掺杂区

114：第二重掺杂区

116、116’：第三重掺杂区

118、118’：第四重掺杂区

120：第五重掺杂区

122：第一节点

124：第二节点

130：开关

202：第一晶体管

204：第二晶体管

206：反向器

208：晶体管

C：电容器

R：电阻器

具体实施方式

根据实施例的一种半导体结构包括一第一阱、一第二阱、一第一重掺杂区、一第二重掺杂区、和至少一开关。第二阱耦接到第一阱。第一重掺杂区耦接到第一阱。第一重掺杂区耦接到一第一节点。第二重掺杂区耦接到第二阱。第二重掺杂区耦接到一第二节点。第一阱和第二重掺杂区具有一第一导电类型。第二阱和第一重掺杂区具有不同于第一导电类型的一第二导电类型。根据一些实施例，第一节点可以是一阳极，第二节点可以是一阴极。根据一些实施例，第一导电类型可以是N型，第二导电类型可以是P型。根据一些实施例，第一晶体管可以是一P型金属氧化物半导体(PMOS)，第二晶体管可以是一N型金属氧化物半导体(NMOS)。

在根据实施例的半导体结构中，至少一开关满足下列条件(A)和(B)的至少一项：(A)开关耦接在第一阱和第一节点之间，使得第一阱被开关所控制并在一静电放电保护模式下浮接；以及(B)开关耦接在第二阱和第二节点之间，使得第二阱被开关所控制并在一静电放电保护模式下浮接。此外，所述半导体结构的操作方法包括下列分别对应至条件(A)和(B)的步骤(a)和(b)的至少一者：(a)在静电放电保护模式下，断开开关，以浮接第一阱；以及(b)在静电放电保护模式下，断开开关，以浮接第二阱。

以下将参照所附附图，对于根据实施例的例示性半导体结构的各种细节进行描述。可以预期的是，一实施例中的元件和特征可能被有利地纳入至另一实施例中，而未额外再作列举。

图1示出根据一实施例的一半导体结构。该半导体结构包括一第一阱102、一第二阱104、一第一重掺杂区112、和一第二重掺杂区114。第一阱102具有第一导电类型，例如N型。第二阱104具有第二导电类型，例如P型。第二阱104耦接到第一阱102。第一重掺杂区112具有第二导电类型，例如P型。第一重掺杂区112耦接到第一阱102，例如是设置在第一阱102中。第一重掺杂区112耦接到一第一节点122，例如阳极。第二重掺杂区114具有第一导电类型，例如N型。第二重掺杂区114耦接到第二阱104，例如是设置在第二阱104中。第二重掺杂区114耦接到一第二节点124，例如阴极。如此一来，第一阱102、第二阱104、第一重掺杂区112、和第二重掺杂区114构成一SCR。

第一阱102和第二阱104中的至少一者耦接到至少一开关130，使得第一阱102和第二阱104中的该至少一者在静电放电保护模式下浮接。在本实施例中，第一阱102和第二阱104二者都耦接到所述至少一开关130。适合用于此一情况的例示性开关将参照图2A和图2B进行描述。

依然是参照图1，半导体结构还可包括一第三阱106。第三阱106具有第二导电类型，例如P型。在本实施例中，第一阱102设置在一基板100中，其例如是具有第二导电类型如P型的基板100。此外，第二阱104设置在第一阱102中。第三阱106设置在第一阱102中并和第二阱104分离。在本实施例中，第一重掺杂区112设置在第三阱106中。

半导体结构还可包括一第三重掺杂区116。第三重掺杂区116具有第一导电类型，例如N型。第三重掺杂区116耦接到第一阱102，例如是设置在第一阱102中。在本实施例中，第一阱102通过第三重掺杂区116耦接到开关130。此一开关130可以进一步地将第一阱102耦接到第一节点122，例如阳极。通过接通或断开此一开关130，第一阱102能够被控制在和第一节点122连接的状态或浮接状态。

半导体结构还可包括一第四重掺杂区118。第四重掺杂区118具有第二导电类型，例如P型。第四重掺杂区118耦接到第二阱104，例如是设置在第二阱104中。在本实施例中，第二阱104通过第四重掺杂区118耦接到开关130。此一开关130可以进一步地将第二阱104耦接到第二节点124，例如阴极。通过接通或断开此一开关130，第二阱104能够被控制在和第二节点124连接的状态或浮接状态。

现在请参照图2A和图2B，其示出特别适合用于图1的半导体结构的例示性开关。由于图1的半导体结构中的第一阱102和第二阱104都由所述至少一开关130控制，这二个例示性开关特别是适合于同时控制第一阱102和第二阱104。

如图2A所示，一开关可包括一第一晶体管202和一第二晶体管204。第一晶体管202控制第一节点122到第一阱102的一电流路径。第二晶体管204控制第二节点124到第二阱104的一电流路径。第二晶体管204和第一晶体管202互补。在此一例示性开关中，第一晶体管202是PMOS，第二晶体管204是NMOS。开关130还可包括至少一反向器206，设置在第一晶体管202和第二晶体管204之间。开关130还可包括一电容器C、和一电阻器R。在此一例示性开关中，电容器C的一第一端连接到第一节点122，电容器C的一第二端连接到电阻器R的一第一端，电阻器R的一第二端连接到第二节点124。第一晶体管202连接到电容器C的第二端。第二晶体管204通过反向器206连接到电容器C的第二端。

在通常模式下，一低电平信号被提供到第一晶体管202并导通第一晶体管202。如此一来，第一晶体管202允许第一节点122到第一阱102的电流路径。从而将第一阱102耦接到第一节点122。同时，该低电平信号被转换成一高电平信号并提供到第二晶体管204。如此一来，第二晶体管204被导通并允许第二节点124到第二阱104的该电流路径。从而将第二阱104耦接到第二节点124。

在一静电放电事件发生时，电容器C将允许电流通过。此时，一高电平信号关闭第一晶体管202，从而浮接第一阱102。该高电平信号被转换成一低电平信号并提供到第二晶体管204。因此，第二晶体管204也被关闭，从而浮接第二阱104。

图2B示出另一例示性开关，其包括更多的反向器206和一额外的晶体管208。然而，类似于图2A的例示性开关，在静电放电保护模式下，第一晶体管202和第二晶体管204被关闭，使得第一节点122到第一阱102的电流路径和第二节点124到第二阱104的电流路径被切断，从而令第一阱102和第二阱104浮接。而在通常模式下，第一晶体管202和第二晶体管204都被导通，以允许第一节点122到第一阱102的电流路径和第二节点124到第二阱104的电流路径，从而将第一阱102耦接到第一节点122、和将第二阱104耦接到第二节点124。更具体地说，通常，在电容器C的第二端的一低电平信号通过二个反向器206转换二次，从而提供一低电平信号到第一晶体管202并导通第一晶体管202。在电容器C的第二端的该低电平信号通过一个反向器206只转换一次，从而提供一高电平信号到第二晶体管204并导通第二晶体管204。此外，由于在此耦接于第二晶体管204和第二节点124之间的晶体管208是一NMOS，其在通常处理的情况下被关闭。如此一来，第一阱102被耦接到第一节点122，第二阱104被耦接到第二节点124。在一静电放电事件发生时，一高电平信号被提供到第一晶体管202并关闭第一晶体管202，一低电平信号被提供到第二晶体管204并关闭第二晶体管204，且该低电平信号被提供到晶体管208并开启晶体管208。因此，第一阱102和第二阱104二者都处于浮接状态。

虽然以上的范例是关于同时控制第一阱102和第二阱104的开关130，但也可以使用只控制第一阱102和第二阱104中的一者的开关130。一个例子是，第一晶体管202耦接在第一阱102和第一节点122之间，但第二晶体管204并不耦接在第二阱104和第二节点124之间。另一个例子是，第二晶体管204耦接在第二阱104和第二节点124之间，但第一晶体管202并不耦接在第一阱102和第一节点122之间。或者，也可以使用其他适合类型的开关130。这样的开关130特别是可使用在第一阱102和第二阱104中只有一者被开关130所控制的实施例，例如图3～图6所示者。然而，对于图1所示的实施例而言，第一阱102可以通过第三重掺杂区116耦接到一开关130，第二阱104可以通过第四重掺杂区118耦接到另一开关130。在一开关130只控制第一阱102和第二阱104其中一者的案例中，当在静电放电保护模式下，关闭控制第一节点122到第一阱102的电流路径的第一晶体管202和控制第二节点124到第二阱104的电流路径的第二晶体管204中的至少一者，以切断第一节点122到第一阱102的电流路径和第二节点124到第二阱104的电流路径中的至少一者，从而浮接第一阱102和第二阱104中的该至少一者。

通过浮接SCR的一阱，将位移电流引入，SCR从而能够在未发生突崩溃的情况下以一种更有效率的方式导通。因此，具有浮接的阱的SCR能够具有较低的驱动电压。然而，浮接的阱使得SCR容易被闩锁在接地节点。虽然N/P保护环已被引入结构中以解决这个问题，但成效有限。

根据在此所述的实施例，阱的浮接状态是由开关控制。因此，在一静电放电事件发生时，能够浮接阱，从而提供静电放电保护模式一较低的驱动电压。而在通常模式下，阱被对应地耦接到节点。从而能够避免SCR的闩锁效应。

图3示出根据另一实施例的一半导体结构。在本实施例中，第一阱102通过第三重掺杂区116’直接耦接到第一节点122。在此，用词「直接」意味着二者之间没有耦接任何开关。在本实施例中，只有第二阱104耦接到开关130，例如是通过第四重掺杂区118。

图4示出根据另一实施例的一半导体结构。在本实施例中，只有第一阱102耦接到开关130，例如是通过第三重掺杂区116。第二阱104通过第四重掺杂区118’直接耦接到第二节点124。

图5示出根据另一实施例的一半导体结构。类似于图4的实施例，只有第一阱102耦接到开关130，例如是通过第三重掺杂区116，而第二阱104通过第四重掺杂区118’直接耦接到第二节点124。然而，在本实施例中，半导体结构还包括一第五重掺杂区120。第五重掺杂区120具有第一导电类型，例如N型。第五重掺杂区120耦接到第三阱106，例如是设置在第三阱106中。第五重掺杂区120耦接到第一节点122。相比于图4所示的半导体结构，此一半导体结构更具对称性。

图6示出根据又一实施例的一半导体结构。在本实施例中，第二阱104’直接设置在基板100中，甚至是基板100的一部分。第二阱104’和第一阱102’相邻。在本实施例中，只有第一阱102’耦接到开关130，例如是通过第三重掺杂区116。第二阱104’通过第四重掺杂区118’直接耦接到第二节点124。

综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

一第一阱，具有一第一导电类型；

一第二阱，具有不同于该第一导电类型的一第二导电类型，该第二阱耦接到该第一阱；

一第一重掺杂区，具有该第二导电类型，该第一重掺杂区耦接到该第一阱，该第一重掺杂区耦接到一第一节点；

一第二重掺杂区，具有该第一导电类型，该第二重掺杂区耦接到该第二阱，该第二重掺杂区耦接到一第二节点；以及

至少一开关，满足下列条件(A)和(B)的至少一项：

(A)该开关耦接在该第一阱和该第一节点之间，使得该第一阱被该开关所控制并在一静电放电保护模式下浮接；及

(B)该开关耦接在该第二阱和该第二节点之间，使得该第二阱被该开关所控制并在一静电放电保护模式下浮接。

2.根据权利要求1所述的半导体结构，其中，在一通常模式下，该第一阱耦接到该第一节点，且该第二阱耦接到该第二节点。

3.根据权利要求1所述的半导体结构，其特征在于，还包括：

一第三重掺杂区，具有该第一导电类型，该第三重掺杂区耦接到该第一阱。

4.根据权利要求3所述的半导体结构，其特征在于，还包括：

一第四重掺杂区，具有该第二导电类型，该第四重掺杂区耦接到该第二阱。

5.根据权利要求4所述的半导体结构，其特征在于，还包括：

一第三阱，具有该第二导电类型，其中，该第二阱设置在该第一阱中，该第三阱设置在该第一阱中并和该第二阱分离，该第一重掺杂区设置在该第三阱中。

6.根据权利要求5所述的半导体结构，其特征在于，还包括：

一第五重掺杂区，具有该第一导电类型，该第五重掺杂区耦接到该第三阱，该第五重掺杂区耦接到该第一节点。

7.根据权利要求1所述的半导体结构，其中，该第二阱和该第一阱相邻。

8.根据权利要求1所述的半导体结构，其中，该开关包括：

一第一晶体管，控制该第一节点到该第一阱的一电流路径；以及

一第二晶体管，控制该第二节点到该第二阱的一电流路径。

9.一种根据权利要求1所述的半导体结构的操作方法，其特征在于，包括下列分别对应至条件(A)和(B)的步骤(a)和(b)的至少一者：

(a)在该静电放电保护模式下，断开该开关，以浮接该第一阱；以及

(b)在该静电放电保护模式下，断开该开关，以浮接该第二阱。

10.根据权利要求9所述的操作方法，其特征在于，还包括：

在一通常模式下，使该第一阱耦接到该第一节点，并使该第二阱耦接到该第二节点。