JP2018512783A - ゲートのオーバーバイアスのために構成されたトランジスタ及びそれらによる回路 - Google Patents
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Abstract
電気回路及び電気回路を操作する方法が提供される。電気回路は、出力回路の入力/出力(I/O)パッドを第1の電圧に引き上げるためのプルアップトランジスタと、I/Oパッドにプルアップトランジスタを結合するための第1の分離トランジスタとを含む。電気回路は、また、I/Oパッドを第2の電圧へ引き下げるためのプルダウントランジスタと、I/Oパッドにプルダウントランジスタを結合するための第2の分離トランジスタとを含む。電気回路において、プルアップトランジスタ及びプルダウントランジスタは、第1のドレイン・ソース電圧と第1のゲート・ソース電圧とをサポートするトランジスタであり、一方、第1及び第2の分離トランジスタは、第1のゲート・ソース電圧より大きい第2のゲート・ソース電圧と第1のドレイン・ソース電圧とをサポートするトランジスタである。
Description
[0001]本出願は、その内容全体が参照により本明細書に組込まれる、2015年3月10日に出願された「TRANSISTORS CONFIGURED FOR GATE OVERBIASING AND CIRCUITS THEREFROM」と題された米国仮出願62/130,951号の利益と優先権を主張する。
[0002]本開示の観点は、集積回路(IC)に関するチップ外(off-chip)通信のための入力/出力(I/O)回路、及び、特に、ゲートのオーバーバイアス(overbiasing)のために構成されたトランジスタを使用したICのための高性能I/O回路のより低い静電容量に関連する。
[0003]典型的な相補型MOSFET(CMOS)ICにおいて、I/Oは、通常、ICの周縁に沿って配列された一組のパッドを介してサポートされる。出力信号を提供するパッドの場合には、これらのパッドは、1つ又は複数の出力バッファ又はドライバ回路を介してICのコア論理回路に典型的に結合される。しかしながら、これらのドライバ回路は、パッドを介して高電圧に曝され得、これらの高電圧は、ICの中の他の回路を損傷することがある。それゆえに、これらの高電圧からICの中のこれらの回路を保護するために、ドライバ回路が、コア論理のために利用される典型的な低電圧の薄い酸化膜のコアトランジスタの代りに、半導体のテクノロジノードによって提供されるより高電圧(つまり、より高いゲート・ソース及びドレイン・ソース電圧)の厚い酸化膜のトランジスタを使用して、典型的に実施される。そのような構成において、厚い酸化膜は、I/Oパッドでの高電圧からICの中の他の回路を保護する。厚い酸化膜は、トランジスタにおけるゲートとチャネル電荷との間の大きな物理的な分離となり、それとして、厚い酸化膜のトランジスタは、薄い酸化膜のトランジスタより弱い駆動電流を有する。結果として、厚い酸化膜のデバイスの導入は、ICのI/Oパッドに著しい量の静電容量を加え得、I/Oパッドが、いくつかの半導体のテクノロジノードに関する性能要求を達成することができないという結果になる。
[0004]以下に、そのような実施形態の基本的な理解を与えるために、1つ又は複数の実施形態の簡略化された概要を提示する。この概要は、意図されたすべての実施形態の広範な概観ではなく、すべての実施形態の重要な又は決定的な要素を特定することも、任意の又はすべての実施形態の範囲を詳細に説明することも意図されていない。その唯一の目的は、1つ又は複数の実施形態のいくつかの概念を、後に提示されるより詳細な説明への前置きとして、簡略化された形態で提示することである。
[0005]本開示の1つの観点は、電気回路を伴う。電気回路は、出力回路のI/Oパッドを第1の電圧に引き上げるためのプルアップトランジスタと、プルアップトランジスタをI/Oパッドに結合するための第1の分離トランジスタとを含む。電気回路は、また、I/Oパッドを第2の電圧に引き下げるためのプルダウントランジスタと、プルダウントランジスタをI/Oパッドに結合するための第2の分離トランジスタとを含む。電気回路において、プルアップ及びプルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポート(support)する第1の金属酸化物半導体トランジスタ(MOSFET)デバイスであり得、ここにおいて、第1及び第2の分離トランジスタは、第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧と第1の最大のドレイン・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[0006]本開示の第2の観点は、内部の回路要素、入力/出力(I/O)パッド、内部の回路要素へI/Oパッドで入力信号を供給するための入力ドライバ、及びI/Oパッドへ内部の回路要素から出力信号を提供するための出力ドライバ、を含むICを含む。出力ドライバは、出力パッドを第1及び第2の参照電圧へ選択的に引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタを、各々含み、I/Oパッドからプルアップトランジスタを選択的に分離するための第1の分離トランジスタ、及びI/Oパッドからプルダウントランジスタを選択的に分離するための第2の分離トランジスタを含む。ICにおいて、プルアップ及びプルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスであり得、ここにおいて、第1及び第2の分離トランジスタは、第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧と第1の最大のドレイン・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[0007]本開示の第3の観点は、集積回路(IC)の入力/出力(I/O)パッドに結合された出力ドライバを保護することと、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物トランジスタ(MOSFET)デバイスを備え、I/Oパッドを第1及び第2の電圧へ、各々、選択的に引き上げ又は引き下げするために構成された、プルアップ及びプルダウントランジスタを含むこととのための方法を含む。方法は、I/Oパッドにプルアップトランジスタを結合するための第1の分離回路及び、I/Oパッドにプルダウントランジスタを結合するための第2の分離トランジスタを提供することと、第1及び第2の分離トランジスタの各々は、第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧と第1の最大のドレイン・ソース電圧とをサポートする第2のMOSFETデバイスを備えることと、を含む。方法は、また、I/Oパッドが入力モードで使われている場合、第1及び第2の分離トランジスタを作動しないようにすることと、I/Oパッドが出力モードで使われている場合、第1及び第2の分離トランジスタを作動させることと、を含む。
[0008]前述の、及び関連する目的を達成するために、1つ以上の実施形態は、以下で十分に説明され、特許請求の範囲において具体的に指摘される特徴を備える。以下の説明及び添付図面は、1つ以上の実施形態のある特定の例示的な態様を詳細に述べている。しかしながらこれらの態様は、様々な実施形態の原理が用いられうる様々な方法のほんの一部を示しており、説明される実施形態は、そのような態様及びそれらの均等物を含むことが意図されている。
[0015]添付された図面に関連して以下に記載の詳細な説明は、様々な構成の説明として意図され、本明細書において説明される概念が実施されうる唯一の構成を表すようには意図されない。詳細な説明は、多様な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施されうることは当業者にとって明らかであろう。いくつかの事例において、よく知られている構造及びコンポーネントは、そのような概念を曖昧にすることを避けるために、ブロック図形式で示される。
[0016]本開示は、関係するI/Oパッドにある高電圧からICの中の他の回路を保護するように構成され、一方で、低い静電容量と高い性能を達成する、バッファ又はドライバ回路を有する改良されたI/O回路に関連する。便宜上、これらの改良されたI/O回路は、ICに関するチップ外通信のための、バッファ又はドライバ回路という面において説明されることになる。しかしながら、本開示で説明される技法は、以下でさらに説明されるように、他の適用を有し得ることが理解される。
[0017]本開示の多様な観点を理解するためのより良い基礎を提供するために、参照が図1に最初になされ、それは、本開示に従って構成された集積回路を説明する。
[0018]図1は、本開示の観点に従って構成されたIC100のブロック図を示す。図1に示されるように、IC100は、コア論理回路102、少なくとも1つのI/Oパッド104、及びI/Oパッド104を介するコア論理回路102に関するチップ外通信をサポートするためにコア論理回路102をI/Oパッドに結合するI/O回路106、を含む。I/Oパッド104を介するチップ外通信は、チップ外の構成要素から入力信号を受信すること、チップ外の構成要素へ出力信号を送信すること、又はその両方を含み得る。上で説明されたチップ外通信をサポートするために、I/O回路106は、出力ドライバ108、入力ドライバ110、並びに、制御論理114、及びI/Oパッド104及び/又はコア論理回路102に結合された他のI/O回路要素112などの他の構成要素を含み得る。
[0019]いくつかの観点において、入力ドライバ110は、I/O104からチップ外の入力信号を受信するように、及び入力信号をコア論理回路102に中継するように構成され得る。いくつかの観点において、入力ドライバ110は、I/Oパッド104での入力信号の電圧及び/又は電流をコア論理回路102に適した電圧及び電流を有する信号に変換するように構成された増幅回路又は他の回路として構成され得る。
[0020]同様に、出力ドライバ108は、また、増幅回路としてのいくつかの観点において、コア論理回路102からの出力信号の電圧及び/又は電流をチップ外通信に適した電圧及び電流を有する信号に変換するように構成され得る。例えば、図1に示されるように、出力ドライバ108は、コア論理回路102からの出力信号を受信する、プルアップ回路116とプルダウン回路118とを含むことができる。この出力信号に基づいて、プルアップ回路116及びプルダウン回路118は、I/Oパッド104に通されるVDD(あるいは、それのいくらかの部分)、又はVSS(あるいはそれのいくらかの部分)に相当する、出力ノードOでの信号を生成するように操作される。
[0021]いくつかの観点において、出力ドライバ108は、また、回路116及び118をそれぞれ、出力ノードOから(及び、すなわちI/Oパッド104から)分離するための分離回路120及び122を含み得る。いくつかの観点において、分離回路120及び122は、制御論理114を使用して操作されることができる。制御論理114は、コア論理102が、I/Oパッド104を入力パッドとして利用しようとする場合、制御論理114が、回路116及び118をI/Oパッド104から分離するように、分離回路120及び122のための信号を生成するように構成され得る。制御論理114は、また、コア論理102が、I/Oパッド104を出力パッドとして利用しようとする場合、制御論理114が、回路116及び118を出力ノードOに、すなわちI/Oパッド104に結合するように、分離回路120及び122のための信号を生成するように構成され得る。
[0022]いくつかの観点において、I/Oパッド104が出力モードにおいて利用されるべき場合、入力ドライバ110及び/又は他のI/O回路要素112を分離するための他の分離回路(示されない)があり得る。いくつかの観点において、制御論理114は、また、そのような他の分離回路を操作するために使用され得る。しかしながら、本開示は、IC100の中の他の構成要素もまた、同じように使用され得るべきことを意図する。
[0023]いくつかの観点において、制御論理114は、図1に示されるように、コア論理回路102からの信号に基づいて、分離回路120及び122のための制御信号を生成し得る。しかしながら、本開示は、制御論理114は、他の構成要素によって制御され得ることを意図する。さらに、制御論理114は、多様なモードにおいて動作するように構成され得る。例えば、あるモードにおいて、制御論理114は、デフォルトとして回路116及び118を出力ノードOから分離されたままにしておくように制御信号を生成し得る。よって、制御論理114は、コア論理回路102が、出力信号は出力されるべきと示す場合、回路116及び118を出力ノードOに結合させるように信号を生成するのみである。I/Oパッド104が入力信号のために主に利用される場合、又は入力信号が一般に受信されるならば、そのようなモードは役立ち得る。そのようなモードは、また、より保守的な設計であると考えられ得、それは、回路116及び118(及び他の回路)は、I/Oパッド104が入力回路として使用されるべき場合のみ、I/Oパッドで電圧に曝されるからである。別のモードにおいて、制御論理114は、回路116及び118がデフォルトとして出力ノードOに結合されたままであるように、分離回路120及び122のための制御信号を生成し得る。よって、制御論理114は、コア論理回路102が、入力信号が受信されるべきと示す場合、回路116及び118を出力ノードOから分離させるように、分離回路120及び122のために信号を生成するのみである。I/Oパッドが出力する信号のために主に利用されるならば、そのようなモードは役立ちうる。
[0024]図1は、制御論理114が、I/O回路106に位置することを示すが、本開示は、制御論理114は、代わりにIC100の他の構成要素に位置し得ることを意図することに注意すべきである。例えば、いくつかの観点において、制御論理114は、コア論理102に統合され得る。
[0025]先に言及したように、ICに関するI/O回路要素は、出力ドライバの中の分離デバイスのために厚い酸化膜のデバイスを利用することによって、典型的に完成される。しかしながら、供給電圧が減少させられ続けるにしたがって、厚い酸化膜デバイスの存在は、I/Oパッドの仕様を特定の半導体のテクノロジノードに合わせることを困難又は不可能にし得る。特に、厚い酸化膜デバイスの比較的大きいサイズは、出力ノードOに著しい静電容量をもたらすことになる。この付加的な静電容量は、I/Oパッド104、入力ドライバ110、及び他のI/O回路要素112によってもたらされる静電容量と共に、出力ノードOに存在している比較的大きい静電容量となることがあり、デバイスの性能を全体として減少させることとなる。
[0026]このような性能の問題を扱うために、本開示は、比較的低い静電容量を与え、低い供給電圧で動作し、それでもなお、チップ外通信のために必要とされる高い性能と厚い酸化膜デバイスによって与えられる保護とを提供する、出力ドライバ回路を含む改良されたI/O回路を意図する。特に、低い供給電圧でのI/Oのためのより高いデバイス性能を達成するために、本開示は、オーバーバイアスされた厚いゲート酸化膜(GO−TGX)トランジスタを利用するように出力ドライバを構成することを意図する。
[0027]先に言及したように、半導体のテクノロジノードは、低いゲート・ソース電圧(VGS)と低いソース・ドレイン電圧(VDS)(例えば、VGS=VDS=0.8V)とで動作するように構成された「コア」又は薄いゲート酸化膜のMOSFETデバイス、及び高いVGSと高いVDS(例えば、VGS=VDS=1.8V)で動作するように構成された厚いゲート酸化膜のMOSFETデバイスを典型的に提供する。GO−TGXトランジスタは、(1)厚いゲートのMOSFETデバイスのチャネル長より実質的に短いが、コアMOSFETデバイスのチャネル長と実質的に等しいか又は短いチャネル長、及び、(2)コアMOSFETデバイスのゲート酸化膜厚より実質的に厚いが、厚いゲート酸化膜のMOSFETデバイスのゲート酸化膜厚と実質的に等しいか薄いゲート酸化膜厚、を有する半導体テクノロジノードに関するMOSFETデバイスをさす。ここで使用される場合、「実質的に」という用語は、標準値の10%以内の値を意味する。そのようなデバイスは、それゆえに、ゲート酸化膜によってサポートされる最大VGS(すなわち、ブレークダウン又は他のゲート酸化膜の信頼性の懸念のない最大のVGS)が、MOSFETのチャネルによってサポートされる最大VDS(例えば、著しい短チャネル効果又は他のチャネルの信頼性の懸念のない最大のVDS)より大きくなるように動作するように構成される。よって、そのようなデバイスは、GO−TGXトランジスタのソース及びドレインノードに関連してゲート電極でのオーバーバイアスをサポートし得る。1つの例示的な構成において、GO−TGXトランジスタは、厚いゲート酸化膜のMOSFETデバイスのためのゲート酸化膜厚に実質的に等しいゲート酸化膜厚と、コアMOSFETのチャネル長に実質的に等しいチャネル長とを有し得る。よって、そのようなGO−TGXトランジスタは、高いVGS及び低いVDS(例えば、VGS=1.8V、VDS=0.8V)で操作されることができる。
[0028]本開示は、GO−TGXトランジスタに関する新しい使用を意図する。特に、そのようなGO−TGXトランジスタが、厚い酸化膜のデバイスのゲート酸化膜厚と同じゲート酸化膜厚を含み得るという事実は、GO−TGXトランジスタは、また、それらの、より長いチャネルの非アンダードライブ(non-underdrive)の対応するトランジスタと同じゲート・ソース電圧に耐えられるように構成され得ることを意味する。よって、本開示は、コアトランジスタに相当する低いVDSをサポートするようにGO−TGXトランジスタを構成することによって、コアトランジスタに直列に置かれる分離デバイスを提供するための従来の、厚い酸化膜のデバイスの代りに、オーバーバイアス状態(つまり、VGS>VDS)においてGO−TGXトランジスタを使用することを意図する。そのようなGO−TGXトランジスタは、また、厚い酸化膜デバイスに比較して低減された静電容量を提供し、しかし、高性能のままである(つまり、より厚いゲート酸化膜厚にもかかわらず高い駆動電流を提供する)ように構成されることもできる。
[0029]静電容量に関する限り、GO−TGXトランジスタによって提供される減少は、容易に認められ得る。一般に知られるように、ゲート酸化膜の平行平面静電容量(C)は、以下で与えられる。
C= ε・A/d = ε・W・L/d
ここで、εはゲート酸化膜絶縁体の誘電率、Aはゲートの幅(W)とゲートの長さ(L)の積であるゲートの面積、及びdは、ゲート酸化膜の厚さである。上記に基づいて、ゲート長が20−30%だけ減少されたならば(これは、GO−TGXトランジスタに関して典型的である)、静電容量も20−30%だけ減少されることは容易に認められる。従って、これは、分離トランジスタのゲート電圧耐性に影響を与えることのない、分離トランジスタに関する静電容量における著しい変化という結果になる。
C= ε・A/d = ε・W・L/d
ここで、εはゲート酸化膜絶縁体の誘電率、Aはゲートの幅(W)とゲートの長さ(L)の積であるゲートの面積、及びdは、ゲート酸化膜の厚さである。上記に基づいて、ゲート長が20−30%だけ減少されたならば(これは、GO−TGXトランジスタに関して典型的である)、静電容量も20−30%だけ減少されることは容易に認められる。従って、これは、分離トランジスタのゲート電圧耐性に影響を与えることのない、分離トランジスタに関する静電容量における著しい変化という結果になる。
[0030]性能に関する限り、通常は、減少されたゲート・ソース及びドレイン・ソース電圧でGO−TGXトランジスタを操作することは、それの非アンダードライブの対応するトランジスタと比べて、より低い駆動電流と、よってより低い性能という結果になり得る。しかしながら、そのようなより低い性能は、チップ外通信には不適切であり得る。従って、本開示は、また、I/O回路におけるアンダードライブのトランジスタは、厚いゲート酸化膜厚のデバイスのためのVDSと比較して、減少されたVDSで操作され得る一方、アンダードライブのトランジスタは、また、GO−TGXトランジスタのゲートをオーバーバイアスするためにコアデバイスに比較して増加されたVGSで操作され得ることを意図する。すなわち、オーバーバイアスは、より長いチャネル及び高い電圧の厚い酸化膜の、GO−TGXの対応するトランジスタに関連するようなGO−TGXに関する性能(つまり、駆動電流)を保持するために供給される。
[0031]しかしながら、厚い酸化膜の結果として、ゲートのオーバードライブが、ブレークダウン、又は酸化膜の早期の劣化、又は他のゲート酸化膜の信頼性の問題という結果になることは予期されない。言い換えれば、GO−TGXトランジスタは、「公式に」より低いゲート・ソース電圧で定格動作し得るのだが、それでもなお、ゲート酸化膜の厚さは、標準の厚さの酸化膜のトランジスタに対して、より高いゲート・ソース電圧をサポートすることになる。よって、本開示は、GO−TGXトランジスタに関して通常得られるであろうよりも高い駆動電流を供給するために、より高いゲート・ソース電圧、アプリケーションを使用することを意図する。従って、ゲートのオーバーバイアスを伴うより短いチャネル長のGO−TGXトランジスタは、非アンダードライブの厚い酸化膜のデバイスの追加の容量なしに、十分なドレイン・ソースバイアスで厚い酸化膜のトランジスタの性能の多くを取り戻す。
[0032]ゲートのオーバーバイアスに起因する増加した駆動電流が、いくつかの半導体プロセスノードにおいて、ホットキャリア注入(HCI)メカニズムを悪化させ得るということは注目に値する。従って、この信頼性の懸念は、いくつかの観点において増加するゲートバイアスに耐えられるように処理され確実にされる必要があり得る。しかしながら、HCI効果は、大部分は、標準的な動作領域を超えた追加的な範囲を提供するトリムされた(trimmed)回路にとってそれほど問題でないことがある。さらに、デバイス駆動の強さが、時間にわたるしきい値シフトのために減少された場合、トリムの足(trim legs)は、シフトの効果をオフセットするように回路の設計において使用され得る。よって、HCIが、破壊的な機能不全または、リーケージ(leakage)に強い影響を与える著しいサブスレッシュホールド(subthreshold)の性能悪化という結果にならない限り、HCI効果は、ゲートのオーバーバイアスを有するGO−TGXトランジスタを使用する回路の設計に関する著しい考慮にならないことがある。
[0033]本開示は、チップ外通信のための出力ドライバに関係した観点に主として向けられるが、本開示は、チップ外通信を含まない他の観点もあることを意図する。よって、ある観点において、ここに説明される方法と手法は、著しい性能、つまり駆動電流の減少なしに、静電容量を低下させることが望まれるノードを持つ任意の回路に利用されることができる。
[0034]ここで、図2に移ると、図1の出力ドライバ108に関する1つの例示的な実施が示される。図2に示されるように、出力ドライバ108は、プルアップ回路116として、供給電圧ノード206(すなわち、出力ドライバ108のためのVDDノード)を出力ドライバ108の出力ノードOに結合するためのプルアップトランジスタ202を含み得る。出力ドライバ108は、プルダウン回路118として、接地又は参照電圧ノード208(すなわち、出力ドライバ108のVSSノード)を出力ノードOに結合するためのプルダウントランジスタ204を含み得る。さらに、トランジスタ202及び204は、コア(すなわち、薄い酸化膜)トランジスタであり得る。すなわち、トランジスタ202及び204は、低いVGSとVDSとで動作するように構成された薄い酸化膜のトランジスタであり得る。従って、ノード206および208のための電圧は、コアトランジスタに関する電圧の差に相当するように選択され得る。
[0035]図2に示されるように、トランジスタ202及び204は、それぞれ、プルアップPMOSFET及びプルダウンNMOSFETであり得る。よって、トランジスタ202及び204は、デジタルMOSFETの反転のバッファ又はドライバを提供し得る。動作する場合、出力される「1」又は「0」信号が、ICのコア論理(又は何らかの介在する回路)から受信され、それは、トランジスタ202及び204のうちの1つオンにし、トランジスタ202及び204の他方をオフにする。次に、トランジスタ202及び204のいずれかが現在オンにされることに基づいて、出力ノードOが供給電圧ノード206の電圧に引き上げられ、又は接地又は参照ノード208の電圧に引き下げられる。
[0036]図2にさらに示されるように、分離回路は、制御論理からの制御信号に基づいて、出力ノードOからトランジスタ202および204を選択的に分離するための分離回路を提供するように、トランジスタ202及び204の各々のために提供されることができる。例えば、図2に示されるように、プルアップトランジスタ202のための分離回路は、プルアップトランジスタ202を出力ノードOに結合する第1の分離トランジスタ210であり得る。同様に、プルダウントランジスタ204のための分離回路は、プルダウントランジスタ204を出力ノードOに結合する第2の分離トランジスタ212であり得る。動作において、これらの分離トランジスタ210及び212は、制御論理からの同じ制御信号によって選択的に有効にされることができる。しかしながら、本開示は、また、異なる制御信号が、分離トランジスタ210及び212の各々のために提供されることができることを意図する。
[0037]先に言及したように、分離トランジスタ210及び212は、GO−TGXトランジスタを使用して、しかし、VGS及びVDSに関して異なるバイアス条件で提供され得る。1つの例示的な実施において、VDSは、コアトランジスタ、すなわち薄い酸化膜のトランジスタのためのものと同じであり、一方、VGSは、厚い酸化膜のトランジスタのためのものと同じである。よって、制御論理からの信号は、厚い酸化膜のトランジスタのために通常提供されるもの(例えば1.8V)と同じであり得、しかし、供給電圧ノード206と参照電圧ノード208との電位差は、ただ、コアトランジスタのために要求される電位差(例えば、1.2V又は1.5V)であることが必要である。従って、先に論じたように、これは、分離トランジスタ210及び212がオンである場合に、これらデバイスのための増加された駆動電流という結果になり、分離デバイスとして使用されているGO−TGXトランジスタの減少されたチャネル長によって提供される面積の削減を介して減少された静電容量をなお持つ。
[0038]図2に示されるように、分離トランジスタ210及び212は、MOSFETトランジスタを使用して実施され得る。本開示は、また、PMOSFETトランジスタも使われ得ることを意図する。そのような場合において、制御論理からの信号は、必要に応じて、分離トランジスタ210及び212を選択的に有効にするための適切な制御信号を提供するために反転され得る。しかしながら、NMOSFETトランジスタは、いくつかの理由のいくつかの観点において選好され得る。1つの理由は大きさである。例えば、いくつかのテクノロジノードにおいて、NMOSFETデバイスは、対応するPMOSFETデバイスよりも小さいことがあり得、よって、分離トランジスタのために要求される面積の量は最小化され得る。別の理由は、集積が容易なことであり得る。例えば、NMOSFETデバイスのゲートのオーバーバイアスは、典型的には、正の供給電圧を使用してデバイス及び基板をバイアスすることを要求することになり、正の供給電圧は、IC内でより一般的に入手できる。対照的に、PMOSFETトランジスタのゲートのオーバーバイアスは、負のバイアス電圧と、接合の意図しないフォアワードバイアスを防ぐために典型的にIC内の最も低い電圧に結びつけられなければならない基板のための特別なバイアスとが要求され得る。よって、NMOSFETデバイスのゲートのオーバーバイアスは、典型的なICにおいて、より容易に達成され得る。
[0039]図2にまた示されるように、出力ドライバ108は、また、パッド電圧のより広い範囲にまたがる出力ドライバのインピーダンスの線形性を改善するために、出力ノードOとプルダウントランジスタ204との間のインピーダンス整合の抵抗回路214を含み得る。抵抗回路214は、出力ノードOと参照ノード208との間の1つ又は複数の抵抗を使って実施され得る。しかしながら、GO−TGXトランジスタのゲートのオーバーバイアスは、パッド電圧の範囲にわたる必要な線形インピーダンスという結果になることができるので、そのような抵抗回路は、いくつかの観点において、必要でないことがある。特に、プルダウン分離デバイスは、動作の飽和領域におけるよりもむしろ、ゲートのオーバーバイアスを伴う動作の線形/三極管領域において深く動作する。結果として、GO−TGXトランジスタ(及び、よってそれらのインピーダンス)の通る電流は、電圧に強く依存するようになる。結果として、GO−TGXトランジスタのゲートのオーバーバイアスで、出力ドライバ108は、いくつかの観点において、インピーダンス整合の抵抗回路214を要求することなしに優れたインピーダンス線形性を有し得る。
[0040]出力ドライバ108は、図2において実施されるように、以下のとおり動作する。最初に、制御論理は、出力ノードOに結合されたI/Oパッドが出力信号を提供するように使用されるならば、分離トランジスタ210及び212がオンになるようにこれらのデバイスに信号を提供し得る。例えば、出力ドライバ108の場合において、制御論理は、「1」を供給し、これは、分離トランジスタ210及び212をオンにする。先に言及したように、ゲートのオーバーバイアスが必要とされるため、「1」は、厚い酸化膜のデバイスに対応する電圧で提供され得る。
[0041]同時に、出力される信号(例えば、1つ又は複数の「1」及び「0」信号)は、ICのコア論理(又は介在する回路)からトランジスタ202及び204のゲートノードで受信される。受信した信号が「0」ならば、プルアップトランジスタ202は、オンにされ、プルダウントランジスタ204は、オフにされる。よって、分離トランジスタはオンにされるために、プルアップトランジスタ202は、出力ノードO(及び、よって、それらに結合されたI/Oパッド)を、供給電圧ノード206(例えば、VDD)での電圧に引くことができる。受信した信号が「1」ならば、プルアップトランジスタ202は、オフにされ、プルダウントランジスタ204は、オンにされる。よって、プルダウントランジスタ204は、出力ノードO(及び、よってそれらに結合されたI/Oパッド)を、参照電圧ノード208(例えば、VDD)での電圧に引くことができる。
[0042]最後に、ひとたび、出力すべき信号がもはやなくなれば、又はI/Oパッドがもはや出力信号を提供するように使用されない、例えば、入力信号のために使用されるならば、制御論理は、分離トランジスタ210及び212をオフにするようにそれらに異なった信号を提供する。例えば、出力ドライバ108の場合において、制御論理は「0」を提供し、それは、分離トランジスタ210及び212をオフにする。
[0043]ここで図3に移り、ここには、IC100のような、本開示の1つの観点に従ってICを操作する方法300が示される。方法300は、ステップ302で、出力ノードOのような、I/Oノードに結合された、プルアップ回路116のような、プルアップ回路のために、分離回路120のような、第1の分離回路を提供することを含み得る。方法300は、また、ステップ304で、出力ノードOのような、I/Oノードに結合された、プルダウント回路118のような、プルダウン回路のために、分離回路122のような、第2の分離回路を提供することを含み得る。先に言及したように、分離回路は、図2に関して先に論じたように、GO−TGXトランジスタを使用して実施され得る。
[0044]方法300は、さらに、ステップ306で、I/Oノードが、入力モード又は出力モードのいずれにあるべきか決定することを含み得る。この決定は、2つの方法でされることができる。例えば、図1に戻って参照し、制御論理114は、I/Oノード、例えばI/Oパッド104、に関するモードを表す、コア論理回路102からの特定の信号を受信することができる。よって、特定の信号が受信されたならば、制御論理114は、I/Oパッドは、入力モードの代りに出力モードで使用されるべきと、決定することができる。別の例において、制御論理114は、コア論理回路102から出力ドライバ108への信号を監視するように構成されることができる。そのような信号が出力信号のようであれば、制御論理114は、I/Oパッドは、入力モードの代りに出力モードで使用されるべきと、決定することができる。
[0045]図3に戻って参照し、方法300は、ステップ308で、I/Oノードが入力モードであると決定されるならば、I/Oノードからプルアップ及びプルダウン回路を分離するように分離回路を操作することを含み得る。例えば、図1を参照して、制御論理114は、回路116及び118を各々出力ノードO及びI/Oパッド104から切り離す又は分離するように分離回路120及び122のために信号を生成できる。
[0046]方法300は、また、ステップ310で、I/Oノードが出力モードであると決定されるならば、プルアップ及びプルダウン回路をI/Oノードに結合するように分離回路を操作することを含み得る。例えば、図1を参照し、制御論理114は、回路116及び118を各々出力ノードO及びI/Oパッド104に結合するように分離回路120及び122のための信号を生成できる。図2に関して先に言及したように、信号は、分離回路におけるアンダードライブトランジスタのゲートのオーバーバイアスを提供するように構成される。
[0047]最後に、方法300は、I/Oノードが出力モードであると決定されるならば、I/Oノードに関する信号を生成するようにプルアップ及びプルダウン回路を操作することを含み得る。例えば、図1に戻って参照し、制御論理114は、I/Oパッド104に電圧を提供するようにプルアップ回路116及びプルダウン回路118を選択的に操作するために信号を生成できる。
[0048]本開示の技術は主に出力ドライバの実施に関して説明されているが、本開示の技術はこの点に限定されない。他の観点において、アンダードライブトランジスタのゲートのオーバーバイアスは、他のタイプの回路に利用されることができる。
[0049]例えば、ゲートのオーバーバイアスを伴うGO−TGXトランジスタは、抵抗の代りに利用されることができる。先に言及したように、ゲートのオーバーバイアスを伴うGO−TGXトランジスタは、三極管領域において動作し、よって、電圧に強く依存するインピーダンスを提供する。いくつかの観点において、この関係は線形である1つの特定の例において、図4Aに示されるような差動NMOS増幅器400における抵抗402は、図4Bに示されるような有効な負荷を伴う差動NMOS増幅器404を提供するようにゲートのオーバーバイアスを伴うGO−TGXトランジスタ406に交換されることできる。さらに、GO−TGXトランジスタは、典型的に、同様の大きさの抵抗デバイスより低い抵抗を有することになる。従って、これは、従来の抵抗デバイスの代りにゲートのオーバーバイアスを伴うGO−TGXトランジスタを使用することによって、低い目標インピーダンスが、従来の抵抗ベースの設計と比べて、並列でより少ない数のデバイスを利用した設計で達成されることができることを意味する。
[0050]別の例において、ゲートのオーバーバイアスを伴うアンダードライブトランジスタは、より小さい面積又は静電容量が有益である他のタイプのI/Oデバイスのために使用されることができる。例えば、図5における回路500によって示されるように、ゲートのオーバーバイアスを伴うアンダードライブトランジスタ502は、コア論理504のためのパワーゲーティングのフッタスイッチ(footer switch)として使用されることができる。先に論じられた出力ドライバと同様に、アンダードライブトランジスタは、互いに結合された又は共通の回路に結合された、コアトランジスタ論理の部分の間の分離デバイスとして利用されることができる。アンダードライブトランジスタの使用は、特に、コアデバイスの許容値より高いが、アンダードライブトランジスタのゲートバイアス電圧より低い供給VDDを伴うコア論理の部分の場合において、(出力ドライバのように)相対的に低い静電容量を供給するが、供給される良い分離を可能にする。
[0051]当業者であれば、本開示に関連して述べられた、様々な例示的な論理ブロック、モジュール、及び回路は、電気的ハードウェア、又は電気的ハードウェア及びコンピュータソフトウェアの結合として実施され得ることを認識する。ハードウェア及びソフトウェアのこの互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、一般にそれらの機能性の観点から上述されてきた。そのような機能がハードウェア又はソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーション及びシステム全体に課せられた設計制約に依存する。当業者は、説明された機能を特定のアプリケーションごとに様々な方法でインプリメントしうるが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こしていると解釈されるべきではない。
[0052]本開示の先の説明は、当業者が本開示を製造又は使用することを可能にするために提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、本開示の趣旨又は範囲から逸脱することなく他のバリエーションに適用され得る。このことから、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理及び新規の特徴と一致する最も広い範囲を付与されるべきである。
[0052]本開示の先の説明は、当業者が本開示を製造又は使用することを可能にするために提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、本開示の趣旨又は範囲から逸脱することなく他のバリエーションに適用され得る。このことから、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理及び新規の特徴と一致する最も広い範囲を付与されるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
電気回路であって、前記電気回路は下記を備える、
入力/出力(I/O)ノードを第1の電圧に引き上げるためのプルアップトランジスタと、
前記プルアップトランジスタを前記I/Oノードに結合するための第1の分離トランジスタと、
前記I/Oノードを第2の電圧に引き下げるためのプルダウントランジスタと、
前記プルダウントランジスタを前記I/Oノードに結合するための第2の分離トランジスタ、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[C2]
C1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記電気回路。
[C3]
C1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記電気回路。
[C4]
C1に記載の電気回路であって、前記プルアップトランジスタは、PタイプMOSFETデバイスを備え、前記プルダウントランジスタは、NタイプMOSFETデバイスを備える、前記電気回路。
[C5]
C1に記載の電気回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、NタイプMOSFETデバイスを備える、前記電気回路。
[C6]
C1に記載の電気回路であって、前記電気回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
[C7]
C1に記載の電気回路であって、前記電気回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための論理をさらに備える。
[C8]
C1に記載の電気回路であって、前記電気回路は、前記プルダウントランジスタと直列に抵抗回路をさらに備える。
[C9]
C1に記載の電気回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に前記第2のゲート酸化膜厚より大きい、前記電気回路。
[C10]
集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力手段と、
第1のバイアス電圧及び前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力手段、ここで、前記出力は、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成される、と、
少なくとも1つの分離制御信号及び第2のバイアス電圧に基づいて前記I/Oパッドから前記出力手段を選択的に分離するための分離手段、
ここにおいて、前記出力手段は、前記第1のバイアス電圧に関する第1の最大のバイアス電圧と前記内部出力信号に関する第1の最大制御電圧とをサポートするように構成され、
前記分離手段は、前記第2のバイアス電圧に関する前記第1の最大のバイアス電圧と前記少なくとも1つの分離制御信号に関する前記第1の最大制御電圧より大きい第2の最大制御電圧とをサポートするように構成される。
[C11]
集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力ドライバと、
前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力ドライバ、ここで、前記出力ドライバは、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタと、前記I/Oパッドから前記プルアップトランジスタを選択的に分離するための第1の分離トランジスタと、前記I/Oパッドから前記プルダウントランジスタを選択的に分離するための第2の分離トランジスタと、を含み、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[C12]
C10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記集積回路。
[C13]
C10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記集積回路。
[C14]
C11に記載の集積回路であって、前記プルアップトランジスタは、Pタイプのデバイスを備え、前記プルダウントランジスタは、Nタイプのデバイスを備える、前記集積回路。
[C15]
C11に記載の集積回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、Nタイプのデバイスを備える、前記集積回路。
[C16]
C11に記載の集積回路であって、前記集積回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
[C17]
C11に記載の集積回路であって、前記集積回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための制御論理をさらに備える。
[C18]
C17に記載の集積回路であって、前記制御論理は、前記内部回路要素から前記出力ドライバへの信号に応じて、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするために構成される、前記集積回路。
[C19]
C11に記載の集積回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に、前記第2のゲート酸化膜厚より大きい、前記集積回路。
[C20]
集積回路(IC)の入力/出力(I/O)パッドに結合された出力ドライバを保護するための、並びに、第1の最大のドレイン・ソース電圧及び第1の最大のゲート・ソース電圧をサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、第1の電圧及び第2の電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成されるプルアップトランジスタ及びプルダウントランジスタを含む、方法であって、前記方法は下記を備える、
前記I/Oパッドに前記プルアップトランジスタを結合するための第1の分離回路及び、前記I/Oパッドに前記プルダウントランジスタを結合するための第2の分離トランジスタを提供すること、ここで、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、前記第1の最大のドレイン・ソース電圧と前記第2の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える、と、
前記I/Oパッドが入力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを無効にすることと、
前記I/Oパッドが出力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを有効にすること。
[C21]
C20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記制御論理への信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
[C22]
C20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記出力ドライバへの信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
[C23]
C20に記載の方法であって、前記方法は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧を選択することをさらに備える。
[C24]
C20に記載の方法であって、前記提供することは下記をさらに備える、
前記第1のMOSFETデバイスのチャネル長と実質的に同じチャネル長を有するように前記第2のMOSFETデバイスの各々を選択することと、
前記第1のMOSFETデバイスのゲート酸化膜厚より実質的に大きいゲート酸化膜厚を有するように前記第2のMOSFETデバイスの各々を選択すること。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
電気回路であって、前記電気回路は下記を備える、
入力/出力(I/O)ノードを第1の電圧に引き上げるためのプルアップトランジスタと、
前記プルアップトランジスタを前記I/Oノードに結合するための第1の分離トランジスタと、
前記I/Oノードを第2の電圧に引き下げるためのプルダウントランジスタと、
前記プルダウントランジスタを前記I/Oノードに結合するための第2の分離トランジスタ、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[C2]
C1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記電気回路。
[C3]
C1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記電気回路。
[C4]
C1に記載の電気回路であって、前記プルアップトランジスタは、PタイプMOSFETデバイスを備え、前記プルダウントランジスタは、NタイプMOSFETデバイスを備える、前記電気回路。
[C5]
C1に記載の電気回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、NタイプMOSFETデバイスを備える、前記電気回路。
[C6]
C1に記載の電気回路であって、前記電気回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
[C7]
C1に記載の電気回路であって、前記電気回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための論理をさらに備える。
[C8]
C1に記載の電気回路であって、前記電気回路は、前記プルダウントランジスタと直列に抵抗回路をさらに備える。
[C9]
C1に記載の電気回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に前記第2のゲート酸化膜厚より大きい、前記電気回路。
[C10]
集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力手段と、
第1のバイアス電圧及び前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力手段、ここで、前記出力は、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成される、と、
少なくとも1つの分離制御信号及び第2のバイアス電圧に基づいて前記I/Oパッドから前記出力手段を選択的に分離するための分離手段、
ここにおいて、前記出力手段は、前記第1のバイアス電圧に関する第1の最大のバイアス電圧と前記内部出力信号に関する第1の最大制御電圧とをサポートするように構成され、
前記分離手段は、前記第2のバイアス電圧に関する前記第1の最大のバイアス電圧と前記少なくとも1つの分離制御信号に関する前記第1の最大制御電圧より大きい第2の最大制御電圧とをサポートするように構成される。
[C11]
集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力ドライバと、
前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力ドライバ、ここで、前記出力ドライバは、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタと、前記I/Oパッドから前記プルアップトランジスタを選択的に分離するための第1の分離トランジスタと、前記I/Oパッドから前記プルダウントランジスタを選択的に分離するための第2の分離トランジスタと、を含み、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。
[C12]
C10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記集積回路。
[C13]
C10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記集積回路。
[C14]
C11に記載の集積回路であって、前記プルアップトランジスタは、Pタイプのデバイスを備え、前記プルダウントランジスタは、Nタイプのデバイスを備える、前記集積回路。
[C15]
C11に記載の集積回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、Nタイプのデバイスを備える、前記集積回路。
[C16]
C11に記載の集積回路であって、前記集積回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
[C17]
C11に記載の集積回路であって、前記集積回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための制御論理をさらに備える。
[C18]
C17に記載の集積回路であって、前記制御論理は、前記内部回路要素から前記出力ドライバへの信号に応じて、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするために構成される、前記集積回路。
[C19]
C11に記載の集積回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に、前記第2のゲート酸化膜厚より大きい、前記集積回路。
[C20]
集積回路(IC)の入力/出力(I/O)パッドに結合された出力ドライバを保護するための、並びに、第1の最大のドレイン・ソース電圧及び第1の最大のゲート・ソース電圧をサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、第1の電圧及び第2の電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成されるプルアップトランジスタ及びプルダウントランジスタを含む、方法であって、前記方法は下記を備える、
前記I/Oパッドに前記プルアップトランジスタを結合するための第1の分離回路及び、前記I/Oパッドに前記プルダウントランジスタを結合するための第2の分離トランジスタを提供すること、ここで、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、前記第1の最大のドレイン・ソース電圧と前記第2の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える、と、
前記I/Oパッドが入力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを無効にすることと、
前記I/Oパッドが出力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを有効にすること。
[C21]
C20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記制御論理への信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
[C22]
C20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記出力ドライバへの信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
[C23]
C20に記載の方法であって、前記方法は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧を選択することをさらに備える。
[C24]
C20に記載の方法であって、前記提供することは下記をさらに備える、
前記第1のMOSFETデバイスのチャネル長と実質的に同じチャネル長を有するように前記第2のMOSFETデバイスの各々を選択することと、
前記第1のMOSFETデバイスのゲート酸化膜厚より実質的に大きいゲート酸化膜厚を有するように前記第2のMOSFETデバイスの各々を選択すること。
Claims (24)
- 電気回路であって、前記電気回路は下記を備える、
入力/出力(I/O)ノードを第1の電圧に引き上げるためのプルアップトランジスタと、
前記プルアップトランジスタを前記I/Oノードに結合するための第1の分離トランジスタと、
前記I/Oノードを第2の電圧に引き下げるためのプルダウントランジスタと、
前記プルダウントランジスタを前記I/Oノードに結合するための第2の分離トランジスタ、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。 - 請求項1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記電気回路。
- 請求項1に記載の電気回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記電気回路。
- 請求項1に記載の電気回路であって、前記プルアップトランジスタは、PタイプMOSFETデバイスを備え、前記プルダウントランジスタは、NタイプMOSFETデバイスを備える、前記電気回路。
- 請求項1に記載の電気回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、NタイプMOSFETデバイスを備える、前記電気回路。
- 請求項1に記載の電気回路であって、前記電気回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
- 請求項1に記載の電気回路であって、前記電気回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための論理をさらに備える。
- 請求項1に記載の電気回路であって、前記電気回路は、前記プルダウントランジスタに直列に抵抗回路をさらに備える。
- 請求項1に記載の電気回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に前記第2のゲート酸化膜厚より大きい、前記電気回路。
- 集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力手段と、
第1のバイアス電圧及び前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力手段、ここで、前記出力は、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成される、と、
少なくとも1つの分離制御信号及び第2のバイアス電圧に基づいて前記I/Oパッドから前記出力手段を選択的に分離するための分離手段、
ここにおいて、前記出力手段は、前記第1のバイアス電圧に関する第1の最大のバイアス電圧と前記内部出力信号に関する第1の最大の制御電圧とをサポートするように構成され、
前記分離手段は、前記第2のバイアス電圧に関する前記第1の最大のバイアス電圧と前記少なくとも1つの分離制御信号に関する前記第1の最大制御電圧より大きい第2の最大制御電圧とをサポートするように構成される。 - 集積回路(IC)であって、前記集積回路は下記を備える、
内部回路要素と、
入力/出力(I/O)パッドと、
前記I/Oパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力ドライバと、
前記内部回路要素からの内部出力信号に基づいて前記I/Oノードでの外部出力信号を提供するための出力ドライバ、ここで、前記出力ドライバは、第1の参照電圧及び第2の参照電圧に前記I/Oパッドを各々、引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタと、前記I/Oパッドから前記プルアップトランジスタを選択的に分離するための第1の分離トランジスタと、前記I/Oパッドから前記プルダウントランジスタを選択的に分離するための第2の分離トランジスタと、を含み、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第1の最大のドレイン・ソース電圧と第1の最大のゲート・ソース電圧とをサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、前記第1の分離トランジスタ及び前記第2の分離トランジスタは、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える。 - 請求項10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第1のゲート・ソース電圧は、同じである、前記集積回路。
- 請求項10に記載の集積回路であって、前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように構成される、前記集積回路。
- 請求項11に記載の集積回路であって、前記プルアップトランジスタは、Pタイプのデバイスを備え、前記プルダウントランジスタは、Nタイプのデバイスを備える、前記集積回路。
- 請求項11に記載の集積回路であって、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、Nタイプのデバイスを備える、前記集積回路。
- 請求項11に記載の集積回路であって、前記集積回路は、前記第2の分離トランジスタに直列に少なくとも1つの抵抗をさらに備える。
- 請求項11に記載の集積回路であって、前記集積回路は、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするための制御論理をさらに備える。
- 請求項17に記載の集積回路であって、前記制御論理は、前記内部回路要素から前記出力ドライバへの信号に応じて、前記第1の分離トランジスタ及び前記第2の分離トランジスタを選択的に有効にするために構成される、前記集積回路。
- 請求項11に記載の集積回路であって、前記第1のMOSFETデバイスの各々は、第1のゲート酸化膜厚及び第1のチャネル長を有し、前記第2のMOSFETデバイスの各々は、第2のゲート酸化膜厚及び第2のチャネル長を有し、ここにおいて、前記第1のチャネル長及び前記第2のチャネル長は、実質的に同じであり、前記第2のゲート酸化膜厚は、実質的に、前記第2のゲート酸化膜厚より大きい、前記集積回路。
- 集積回路(IC)の入力/出力(I/O)パッドに結合された出力ドライバを保護するための、並びに、第1の最大のドレイン・ソース電圧及び第1の最大のゲート・ソース電圧をサポートする第1の金属酸化物半導体トランジスタ(MOSFET)デバイスを備え、第1の電圧及び第2の電圧に前記I/Oパッドを各々、選択的に引き上げ又は引き下げするために構成されるプルアップトランジスタ及びプルダウントランジスタを含む、方法であって、前記方法は下記を備える、
前記I/Oパッドに前記プルアップトランジスタを結合するための第1の分離回路及び、前記I/Oパッドに前記プルダウントランジスタを結合するための第2の分離トランジスタを提供すること、ここで、前記第1の分離トランジスタ及び前記第2の分離トランジスタの各々は、前記第1の最大のドレイン・ソース電圧と前記第1の最大のゲート・ソース電圧より大きい第2の最大のゲート・ソース電圧とをサポートする第2のMOSFETデバイスを備える、と、
前記I/Oパッドが入力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを無効にすることと、
前記I/Oパッドが出力モードで使用されている場合、前記第1の分離トランジスタ及び前記第2の分離トランジスタを有効にすること。 - 請求項20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記制御論理への信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
- 請求項20に記載の方法であって、前記方法は、前記ICの制御論理を介して、前記ICのコア論理から前記出力ドライバへの信号に基づいて、前記I/Oパッドが、前記入力モード及び前記出力モードのうちの1つにあるかどうかを決定することをさらに備える。
- 請求項20に記載の方法であって、前記方法は、前記第2のMOSFETデバイスを動作の三極管領域において動作させるように前記第1のドレイン・ソース動作電圧及び前記第2のゲート・ソース電圧を選択することをさらに備える。
- 請求項20に記載の方法であって、前記提供することは下記をさらに備える、
前記第1のMOSFETデバイスのチャネル長と実質的に同じチャネル長を有するように前記第2のMOSFETデバイスの各々を選択することと、
前記第1のMOSFETデバイスのゲート酸化膜厚より実質的に大きいゲート酸化膜厚を有するように前記第2のMOSFETデバイスの各々を選択すること。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562130951P | 2015-03-10 | 2015-03-10 | |
US62/130,951 | 2015-03-10 | ||
US14/812,516 US9762231B2 (en) | 2015-03-10 | 2015-07-29 | Transistors configured for gate overbiasing and circuits therefrom |
US14/812,516 | 2015-07-29 | ||
PCT/US2016/017733 WO2016144482A1 (en) | 2015-03-10 | 2016-02-12 | Transistors configured for gate overbiasing and circuits therefrom |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018512783A true JP2018512783A (ja) | 2018-05-17 |
Family
ID=55485334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017547449A Pending JP2018512783A (ja) | 2015-03-10 | 2016-02-12 | ゲートのオーバーバイアスのために構成されたトランジスタ及びそれらによる回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9762231B2 (ja) |
EP (1) | EP3269039B1 (ja) |
JP (1) | JP2018512783A (ja) |
KR (1) | KR20170126902A (ja) |
CN (1) | CN107408946B (ja) |
WO (1) | WO2016144482A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI569127B (zh) * | 2016-05-03 | 2017-02-01 | 晨星半導體股份有限公司 | 電子裝置及相關的訊號處理方法 |
US10748890B2 (en) * | 2017-03-31 | 2020-08-18 | Stmicroelectronics International N.V. | Negative voltage tolerant IO circuitry for IO pad |
CN112771780B (zh) * | 2020-06-18 | 2022-04-08 | 华为技术有限公司 | 车载驱动电路、车载驱动芯片、车载驱动器件及电子设备 |
US11290103B1 (en) * | 2020-11-20 | 2022-03-29 | Micron Technology, Inc. | Charge transfer between gate terminals of subthreshold current reduction circuit transistors and related apparatuses and methods |
KR20220169848A (ko) | 2021-06-21 | 2022-12-28 | 에스케이하이닉스 주식회사 | 파워게이팅동작을 수행하는 전자장치 |
CN115940902A (zh) * | 2022-12-31 | 2023-04-07 | 广州慧智微电子股份有限公司 | 一种开关电路 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152930A (ja) | 1991-11-27 | 1993-06-18 | Fujitsu Ltd | バツフア回路 |
US6121795A (en) | 1998-02-26 | 2000-09-19 | Xilinx, Inc. | Low-voltage input/output circuit with high voltage tolerance |
US6429716B1 (en) * | 1998-12-14 | 2002-08-06 | Ati International Srl | Pre-buffer voltage level shifting circuit and method |
US7215146B2 (en) | 2004-10-29 | 2007-05-08 | Intel Corporation | High speed buffered level-up shifters |
US7193441B2 (en) | 2004-11-18 | 2007-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Single gate oxide I/O buffer with improved under-drive feature |
US20070007597A1 (en) | 2005-07-07 | 2007-01-11 | Microchip Technology Incorporated | ESD structure having different thickness gate oxides |
CN101218675A (zh) * | 2005-07-07 | 2008-07-09 | 密克罗奇普技术公司 | 具有不同厚度栅极氧化物的esd结构 |
US7375555B1 (en) | 2007-05-15 | 2008-05-20 | Microchip Technology Incorporated | Five volt tolerant integrated circuit signal pad with three volt assist |
US7724026B1 (en) | 2008-11-12 | 2010-05-25 | Xilinx, Inc. | Single-ended input-output block with reduced leakage current |
US8536925B2 (en) | 2008-12-29 | 2013-09-17 | Agere Systems Llc | Voltage level translator circuit |
US7936209B2 (en) * | 2009-04-23 | 2011-05-03 | Lsi Corporation | I/O buffer with low voltage semiconductor devices |
US8324934B1 (en) | 2011-01-17 | 2012-12-04 | Lattice Semiconductor Corporation | Programmable buffer |
US8754677B2 (en) * | 2012-10-01 | 2014-06-17 | Qualcomm Incorporated | System and method of implementing input/output drivers with low voltage devices |
-
2015
- 2015-07-29 US US14/812,516 patent/US9762231B2/en active Active
-
2016
- 2016-02-12 KR KR1020177025229A patent/KR20170126902A/ko unknown
- 2016-02-12 JP JP2017547449A patent/JP2018512783A/ja active Pending
- 2016-02-12 EP EP16708533.1A patent/EP3269039B1/en active Active
- 2016-02-12 WO PCT/US2016/017733 patent/WO2016144482A1/en active Application Filing
- 2016-02-12 CN CN201680014384.XA patent/CN107408946B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN107408946A (zh) | 2017-11-28 |
EP3269039A1 (en) | 2018-01-17 |
US9762231B2 (en) | 2017-09-12 |
WO2016144482A1 (en) | 2016-09-15 |
KR20170126902A (ko) | 2017-11-20 |
CN107408946B (zh) | 2021-03-09 |
US20160269017A1 (en) | 2016-09-15 |
EP3269039B1 (en) | 2023-05-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180417 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190604 |