JP2018512783A - ゲートのオーバーバイアスのために構成されたトランジスタ及びそれらによる回路 - Google Patents

Abstract

電気回路及び電気回路を操作する方法が提供される。電気回路は、出力回路の入力／出力（Ｉ／Ｏ）パッドを第１の電圧に引き上げるためのプルアップトランジスタと、Ｉ／Ｏパッドにプルアップトランジスタを結合するための第１の分離トランジスタとを含む。電気回路は、また、Ｉ／Ｏパッドを第２の電圧へ引き下げるためのプルダウントランジスタと、Ｉ／Ｏパッドにプルダウントランジスタを結合するための第２の分離トランジスタとを含む。電気回路において、プルアップトランジスタ及びプルダウントランジスタは、第１のドレイン・ソース電圧と第1のゲート・ソース電圧とをサポートするトランジスタであり、一方、第１及び第２の分離トランジスタは、第１のゲート・ソース電圧より大きい第２のゲート・ソース電圧と第１のドレイン・ソース電圧とをサポートするトランジスタである。

Description

関連出願の相互参照

[0001]本出願は、その内容全体が参照により本明細書に組込まれる、２０１５年３月１０日に出願された「ＴＲＡＮＳＩＳＴＯＲＳ ＣＯＮＦＩＧＵＲＥＤ ＦＯＲ ＧＡＴＥ ＯＶＥＲＢＩＡＳＩＮＧ ＡＮＤ ＣＩＲＣＵＩＴＳ ＴＨＥＲＥＦＲＯＭ」と題された米国仮出願６２／１３０，９５１号の利益と優先権を主張する。

[0002]本開示の観点は、集積回路（ＩＣ）に関するチップ外（off-chip）通信のための入力／出力（Ｉ／Ｏ）回路、及び、特に、ゲートのオーバーバイアス（overbiasing）のために構成されたトランジスタを使用したＩＣのための高性能Ｉ／Ｏ回路のより低い静電容量に関連する。

[0003]典型的な相補型ＭＯＳＦＥＴ（ＣＭＯＳ）ＩＣにおいて、Ｉ／Ｏは、通常、ＩＣの周縁に沿って配列された一組のパッドを介してサポートされる。出力信号を提供するパッドの場合には、これらのパッドは、１つ又は複数の出力バッファ又はドライバ回路を介してＩＣのコア論理回路に典型的に結合される。しかしながら、これらのドライバ回路は、パッドを介して高電圧に曝され得、これらの高電圧は、ＩＣの中の他の回路を損傷することがある。それゆえに、これらの高電圧からＩＣの中のこれらの回路を保護するために、ドライバ回路が、コア論理のために利用される典型的な低電圧の薄い酸化膜のコアトランジスタの代りに、半導体のテクノロジノードによって提供されるより高電圧（つまり、より高いゲート・ソース及びドレイン・ソース電圧）の厚い酸化膜のトランジスタを使用して、典型的に実施される。そのような構成において、厚い酸化膜は、Ｉ／Ｏパッドでの高電圧からＩＣの中の他の回路を保護する。厚い酸化膜は、トランジスタにおけるゲートとチャネル電荷との間の大きな物理的な分離となり、それとして、厚い酸化膜のトランジスタは、薄い酸化膜のトランジスタより弱い駆動電流を有する。結果として、厚い酸化膜のデバイスの導入は、ＩＣのＩ／Ｏパッドに著しい量の静電容量を加え得、Ｉ／Ｏパッドが、いくつかの半導体のテクノロジノードに関する性能要求を達成することができないという結果になる。

[0004]以下に、そのような実施形態の基本的な理解を与えるために、１つ又は複数の実施形態の簡略化された概要を提示する。この概要は、意図されたすべての実施形態の広範な概観ではなく、すべての実施形態の重要な又は決定的な要素を特定することも、任意の又はすべての実施形態の範囲を詳細に説明することも意図されていない。その唯一の目的は、１つ又は複数の実施形態のいくつかの概念を、後に提示されるより詳細な説明への前置きとして、簡略化された形態で提示することである。

[0005]本開示の１つの観点は、電気回路を伴う。電気回路は、出力回路のＩ／Ｏパッドを第１の電圧に引き上げるためのプルアップトランジスタと、プルアップトランジスタをＩ／Ｏパッドに結合するための第１の分離トランジスタとを含む。電気回路は、また、Ｉ／Ｏパッドを第２の電圧に引き下げるためのプルダウントランジスタと、プルダウントランジスタをＩ／Ｏパッドに結合するための第２の分離トランジスタとを含む。電気回路において、プルアップ及びプルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポート（support）する第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスであり得、ここにおいて、第１及び第２の分離トランジスタは、第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧と第１の最大のドレイン・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。

[0006]本開示の第２の観点は、内部の回路要素、入力／出力（Ｉ／Ｏ）パッド、内部の回路要素へＩ／Ｏパッドで入力信号を供給するための入力ドライバ、及びＩ／Ｏパッドへ内部の回路要素から出力信号を提供するための出力ドライバ、を含むＩＣを含む。出力ドライバは、出力パッドを第１及び第２の参照電圧へ選択的に引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタを、各々含み、Ｉ／Ｏパッドからプルアップトランジスタを選択的に分離するための第１の分離トランジスタ、及びＩ／Ｏパッドからプルダウントランジスタを選択的に分離するための第２の分離トランジスタを含む。ＩＣにおいて、プルアップ及びプルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスであり得、ここにおいて、第１及び第２の分離トランジスタは、第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧と第１の最大のドレイン・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。

[0007]本開示の第３の観点は、集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）パッドに結合された出力ドライバを保護することと、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、Ｉ／Ｏパッドを第１及び第２の電圧へ、各々、選択的に引き上げ又は引き下げするために構成された、プルアップ及びプルダウントランジスタを含むこととのための方法を含む。方法は、Ｉ／Ｏパッドにプルアップトランジスタを結合するための第１の分離回路及び、Ｉ／Ｏパッドにプルダウントランジスタを結合するための第２の分離トランジスタを提供することと、第１及び第２の分離トランジスタの各々は、第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧と第１の最大のドレイン・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備えることと、を含む。方法は、また、Ｉ／Ｏパッドが入力モードで使われている場合、第１及び第２の分離トランジスタを作動しないようにすることと、Ｉ／Ｏパッドが出力モードで使われている場合、第１及び第２の分離トランジスタを作動させることと、を含む。

[0008]前述の、及び関連する目的を達成するために、１つ以上の実施形態は、以下で十分に説明され、特許請求の範囲において具体的に指摘される特徴を備える。以下の説明及び添付図面は、１つ以上の実施形態のある特定の例示的な態様を詳細に述べている。しかしながらこれらの態様は、様々な実施形態の原理が用いられうる様々な方法のほんの一部を示しており、説明される実施形態は、そのような態様及びそれらの均等物を含むことが意図されている。

[0009］図１は、本開示の観点に従って構成された、ＩＣのブロック図を示す。 [0010]図２は、本開示の観点に従った出力ドライバを示す。 [0011]図３は、本開示の観点に従った集積回路を操作する方法を示す。 [0012]図４Ａは、従来の差動NMＯS増幅器を示す。 [0013]図４Ｂは、本開示の観点に従った差動NMＯS増幅器を示す。 [0014]図５は、本開示の観点に従ったパワーゲーティングフッタスイッチ（power-gating footer switch）としての、ゲートのオーバーバイアスを伴うアンダードライブ（underdrive）トランジスタのための概略図を示す。

発明の詳細な説明

[0015]添付された図面に関連して以下に記載の詳細な説明は、様々な構成の説明として意図され、本明細書において説明される概念が実施されうる唯一の構成を表すようには意図されない。詳細な説明は、多様な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施されうることは当業者にとって明らかであろう。いくつかの事例において、よく知られている構造及びコンポーネントは、そのような概念を曖昧にすることを避けるために、ブロック図形式で示される。

[0016]本開示は、関係するＩ／Ｏパッドにある高電圧からＩＣの中の他の回路を保護するように構成され、一方で、低い静電容量と高い性能を達成する、バッファ又はドライバ回路を有する改良されたＩ／Ｏ回路に関連する。便宜上、これらの改良されたＩ／Ｏ回路は、ＩＣに関するチップ外通信のための、バッファ又はドライバ回路という面において説明されることになる。しかしながら、本開示で説明される技法は、以下でさらに説明されるように、他の適用を有し得ることが理解される。

[0017]本開示の多様な観点を理解するためのより良い基礎を提供するために、参照が図１に最初になされ、それは、本開示に従って構成された集積回路を説明する。

[0018］図１は、本開示の観点に従って構成されたＩＣ１００のブロック図を示す。図１に示されるように、ＩＣ１００は、コア論理回路１０２、少なくとも１つのＩ／Ｏパッド１０４、及びＩ／Ｏパッド１０４を介するコア論理回路１０２に関するチップ外通信をサポートするためにコア論理回路１０２をＩ／Ｏパッドに結合するＩ／Ｏ回路１０６、を含む。Ｉ／Ｏパッド１０４を介するチップ外通信は、チップ外の構成要素から入力信号を受信すること、チップ外の構成要素へ出力信号を送信すること、又はその両方を含み得る。上で説明されたチップ外通信をサポートするために、Ｉ／Ｏ回路１０６は、出力ドライバ１０８、入力ドライバ１１０、並びに、制御論理１１４、及びＩ／Ｏパッド１０４及び／又はコア論理回路１０２に結合された他のＩ／Ｏ回路要素１１２などの他の構成要素を含み得る。

[0019]いくつかの観点において、入力ドライバ１１０は、Ｉ／Ｏ１０４からチップ外の入力信号を受信するように、及び入力信号をコア論理回路１０２に中継するように構成され得る。いくつかの観点において、入力ドライバ１１０は、Ｉ／Ｏパッド１０４での入力信号の電圧及び／又は電流をコア論理回路１０２に適した電圧及び電流を有する信号に変換するように構成された増幅回路又は他の回路として構成され得る。

[0020]同様に、出力ドライバ１０８は、また、増幅回路としてのいくつかの観点において、コア論理回路１０２からの出力信号の電圧及び／又は電流をチップ外通信に適した電圧及び電流を有する信号に変換するように構成され得る。例えば、図１に示されるように、出力ドライバ１０８は、コア論理回路１０２からの出力信号を受信する、プルアップ回路１１６とプルダウン回路１１８とを含むことができる。この出力信号に基づいて、プルアップ回路１１６及びプルダウン回路１１８は、Ｉ／Ｏパッド１０４に通されるＶＤＤ(あるいは、それのいくらかの部分)、又はＶＳＳ（あるいはそれのいくらかの部分）に相当する、出力ノードＯでの信号を生成するように操作される。

[0021]いくつかの観点において、出力ドライバ１０８は、また、回路１１６及び１１８をそれぞれ、出力ノードＯから（及び、すなわちＩ／Ｏパッド１０４から）分離するための分離回路１２０及び１２２を含み得る。いくつかの観点において、分離回路１２０及び１２２は、制御論理１１４を使用して操作されることができる。制御論理１１４は、コア論理１０２が、Ｉ／Ｏパッド１０４を入力パッドとして利用しようとする場合、制御論理１１４が、回路１１６及び１１８をＩ／Ｏパッド１０４から分離するように、分離回路１２０及び１２２のための信号を生成するように構成され得る。制御論理１１４は、また、コア論理１０２が、Ｉ／Ｏパッド１０４を出力パッドとして利用しようとする場合、制御論理１１４が、回路１１６及び１１８を出力ノードＯに、すなわちＩ／Ｏパッド１０４に結合するように、分離回路１２０及び１２２のための信号を生成するように構成され得る。

[0022]いくつかの観点において、Ｉ／Ｏパッド１０４が出力モードにおいて利用されるべき場合、入力ドライバ１１０及び／又は他のＩ／Ｏ回路要素１１２を分離するための他の分離回路（示されない）があり得る。いくつかの観点において、制御論理１１４は、また、そのような他の分離回路を操作するために使用され得る。しかしながら、本開示は、ＩＣ１００の中の他の構成要素もまた、同じように使用され得るべきことを意図する。

[0023]いくつかの観点において、制御論理１１４は、図１に示されるように、コア論理回路１０２からの信号に基づいて、分離回路１２０及び１２２のための制御信号を生成し得る。しかしながら、本開示は、制御論理１１４は、他の構成要素によって制御され得ることを意図する。さらに、制御論理１１４は、多様なモードにおいて動作するように構成され得る。例えば、あるモードにおいて、制御論理１１４は、デフォルトとして回路１１６及び１１８を出力ノードＯから分離されたままにしておくように制御信号を生成し得る。よって、制御論理１１４は、コア論理回路１０２が、出力信号は出力されるべきと示す場合、回路１１６及び１１８を出力ノードＯに結合させるように信号を生成するのみである。Ｉ／Ｏパッド１０４が入力信号のために主に利用される場合、又は入力信号が一般に受信されるならば、そのようなモードは役立ち得る。そのようなモードは、また、より保守的な設計であると考えられ得、それは、回路１１６及び１１８（及び他の回路）は、Ｉ／Ｏパッド１０４が入力回路として使用されるべき場合のみ、Ｉ／Ｏパッドで電圧に曝されるからである。別のモードにおいて、制御論理１１４は、回路１１６及び１１８がデフォルトとして出力ノードＯに結合されたままであるように、分離回路１２０及び１２２のための制御信号を生成し得る。よって、制御論理１１４は、コア論理回路１０２が、入力信号が受信されるべきと示す場合、回路１１６及び１１８を出力ノードＯから分離させるように、分離回路１２０及び１２２のために信号を生成するのみである。Ｉ／Ｏパッドが出力する信号のために主に利用されるならば、そのようなモードは役立ちうる。

[0024]図１は、制御論理１１４が、Ｉ／Ｏ回路１０６に位置することを示すが、本開示は、制御論理１１４は、代わりにＩＣ１００の他の構成要素に位置し得ることを意図することに注意すべきである。例えば、いくつかの観点において、制御論理１１４は、コア論理１０２に統合され得る。

[0025]先に言及したように、ＩＣに関するＩ／Ｏ回路要素は、出力ドライバの中の分離デバイスのために厚い酸化膜のデバイスを利用することによって、典型的に完成される。しかしながら、供給電圧が減少させられ続けるにしたがって、厚い酸化膜デバイスの存在は、Ｉ／Ｏパッドの仕様を特定の半導体のテクノロジノードに合わせることを困難又は不可能にし得る。特に、厚い酸化膜デバイスの比較的大きいサイズは、出力ノードＯに著しい静電容量をもたらすことになる。この付加的な静電容量は、Ｉ／Ｏパッド１０４、入力ドライバ１１０、及び他のＩ／Ｏ回路要素１１２によってもたらされる静電容量と共に、出力ノードＯに存在している比較的大きい静電容量となることがあり、デバイスの性能を全体として減少させることとなる。

[0026]このような性能の問題を扱うために、本開示は、比較的低い静電容量を与え、低い供給電圧で動作し、それでもなお、チップ外通信のために必要とされる高い性能と厚い酸化膜デバイスによって与えられる保護とを提供する、出力ドライバ回路を含む改良されたＩ／Ｏ回路を意図する。特に、低い供給電圧でのＩ／Ｏのためのより高いデバイス性能を達成するために、本開示は、オーバーバイアスされた厚いゲート酸化膜（ＧＯ−ＴＧＸ）トランジスタを利用するように出力ドライバを構成することを意図する。

[0027]先に言及したように、半導体のテクノロジノードは、低いゲート・ソース電圧（ＶＧＳ）と低いソース・ドレイン電圧（ＶＤＳ）（例えば、ＶＧＳ＝ＶＤＳ＝０．８Ｖ）とで動作するように構成された「コア」又は薄いゲート酸化膜のＭＯＳＦＥＴデバイス、及び高いＶＧＳと高いVDS（例えば、ＶＧＳ＝ＶＤＳ＝１．８Ｖ）で動作するように構成された厚いゲート酸化膜のＭＯＳＦＥＴデバイスを典型的に提供する。ＧＯ−ＴＧＸトランジスタは、（１）厚いゲートのＭＯＳＦＥＴデバイスのチャネル長より実質的に短いが、コアＭＯＳＦＥＴデバイスのチャネル長と実質的に等しいか又は短いチャネル長、及び、（２）コアＭＯＳＦＥＴデバイスのゲート酸化膜厚より実質的に厚いが、厚いゲート酸化膜のＭＯＳＦＥＴデバイスのゲート酸化膜厚と実質的に等しいか薄いゲート酸化膜厚、を有する半導体テクノロジノードに関するＭＯＳＦＥＴデバイスをさす。ここで使用される場合、「実質的に」という用語は、標準値の１０％以内の値を意味する。そのようなデバイスは、それゆえに、ゲート酸化膜によってサポートされる最大ＶＧＳ（すなわち、ブレークダウン又は他のゲート酸化膜の信頼性の懸念のない最大のＶＧＳ）が、ＭＯＳＦＥＴのチャネルによってサポートされる最大ＶＤＳ（例えば、著しい短チャネル効果又は他のチャネルの信頼性の懸念のない最大のＶＤＳ）より大きくなるように動作するように構成される。よって、そのようなデバイスは、ＧＯ−ＴＧＸトランジスタのソース及びドレインノードに関連してゲート電極でのオーバーバイアスをサポートし得る。１つの例示的な構成において、ＧＯ−ＴＧＸトランジスタは、厚いゲート酸化膜のＭＯＳＦＥＴデバイスのためのゲート酸化膜厚に実質的に等しいゲート酸化膜厚と、コアＭＯＳＦＥＴのチャネル長に実質的に等しいチャネル長とを有し得る。よって、そのようなＧＯ−ＴＧＸトランジスタは、高いＶＧＳ及び低いＶＤＳ（例えば、ＶＧＳ＝１．８Ｖ、ＶＤＳ＝０．８Ｖ）で操作されることができる。

[0028]本開示は、ＧＯ−ＴＧＸトランジスタに関する新しい使用を意図する。特に、そのようなＧＯ−ＴＧＸトランジスタが、厚い酸化膜のデバイスのゲート酸化膜厚と同じゲート酸化膜厚を含み得るという事実は、ＧＯ−ＴＧＸトランジスタは、また、それらの、より長いチャネルの非アンダードライブ（non-underdrive）の対応するトランジスタと同じゲート・ソース電圧に耐えられるように構成され得ることを意味する。よって、本開示は、コアトランジスタに相当する低いＶＤＳをサポートするようにＧＯ−ＴＧＸトランジスタを構成することによって、コアトランジスタに直列に置かれる分離デバイスを提供するための従来の、厚い酸化膜のデバイスの代りに、オーバーバイアス状態（つまり、ＶＧＳ＞ＶＤＳ）においてＧＯ−ＴＧＸトランジスタを使用することを意図する。そのようなＧＯ−ＴＧＸトランジスタは、また、厚い酸化膜デバイスに比較して低減された静電容量を提供し、しかし、高性能のままである（つまり、より厚いゲート酸化膜厚にもかかわらず高い駆動電流を提供する）ように構成されることもできる。

[0029]静電容量に関する限り、ＧＯ−ＴＧＸトランジスタによって提供される減少は、容易に認められ得る。一般に知られるように、ゲート酸化膜の平行平面静電容量（Ｃ）は、以下で与えられる。
Ｃ＝ ε・Ａ／ｄ ＝ ε・Ｗ・Ｌ／ｄ
ここで、εはゲート酸化膜絶縁体の誘電率、Ａはゲートの幅（Ｗ）とゲートの長さ（Ｌ）の積であるゲートの面積、及びｄは、ゲート酸化膜の厚さである。上記に基づいて、ゲート長が２０−３０％だけ減少されたならば（これは、ＧＯ−ＴＧＸトランジスタに関して典型的である）、静電容量も２０−３０％だけ減少されることは容易に認められる。従って、これは、分離トランジスタのゲート電圧耐性に影響を与えることのない、分離トランジスタに関する静電容量における著しい変化という結果になる。

[0030]性能に関する限り、通常は、減少されたゲート・ソース及びドレイン・ソース電圧でＧＯ−ＴＧＸトランジスタを操作することは、それの非アンダードライブの対応するトランジスタと比べて、より低い駆動電流と、よってより低い性能という結果になり得る。しかしながら、そのようなより低い性能は、チップ外通信には不適切であり得る。従って、本開示は、また、Ｉ／Ｏ回路におけるアンダードライブのトランジスタは、厚いゲート酸化膜厚のデバイスのためのＶＤＳと比較して、減少されたＶＤＳで操作され得る一方、アンダードライブのトランジスタは、また、ＧＯ−ＴＧＸトランジスタのゲートをオーバーバイアスするためにコアデバイスに比較して増加されたＶＧＳで操作され得ることを意図する。すなわち、オーバーバイアスは、より長いチャネル及び高い電圧の厚い酸化膜の、ＧＯ−ＴＧＸの対応するトランジスタに関連するようなＧＯ−ＴＧＸに関する性能（つまり、駆動電流）を保持するために供給される。

[0031]しかしながら、厚い酸化膜の結果として、ゲートのオーバードライブが、ブレークダウン、又は酸化膜の早期の劣化、又は他のゲート酸化膜の信頼性の問題という結果になることは予期されない。言い換えれば、ＧＯ−ＴＧＸトランジスタは、「公式に」より低いゲート・ソース電圧で定格動作し得るのだが、それでもなお、ゲート酸化膜の厚さは、標準の厚さの酸化膜のトランジスタに対して、より高いゲート・ソース電圧をサポートすることになる。よって、本開示は、ＧＯ−ＴＧＸトランジスタに関して通常得られるであろうよりも高い駆動電流を供給するために、より高いゲート・ソース電圧、アプリケーションを使用することを意図する。従って、ゲートのオーバーバイアスを伴うより短いチャネル長のＧＯ−ＴＧＸトランジスタは、非アンダードライブの厚い酸化膜のデバイスの追加の容量なしに、十分なドレイン・ソースバイアスで厚い酸化膜のトランジスタの性能の多くを取り戻す。

[0032]ゲートのオーバーバイアスに起因する増加した駆動電流が、いくつかの半導体プロセスノードにおいて、ホットキャリア注入（ＨＣＩ）メカニズムを悪化させ得るということは注目に値する。従って、この信頼性の懸念は、いくつかの観点において増加するゲートバイアスに耐えられるように処理され確実にされる必要があり得る。しかしながら、ＨＣＩ効果は、大部分は、標準的な動作領域を超えた追加的な範囲を提供するトリムされた（trimmed）回路にとってそれほど問題でないことがある。さらに、デバイス駆動の強さが、時間にわたるしきい値シフトのために減少された場合、トリムの足（trim legs）は、シフトの効果をオフセットするように回路の設計において使用され得る。よって、ＨＣＩが、破壊的な機能不全または、リーケージ（leakage）に強い影響を与える著しいサブスレッシュホールド（subthreshold）の性能悪化という結果にならない限り、ＨＣＩ効果は、ゲートのオーバーバイアスを有するＧＯ−ＴＧＸトランジスタを使用する回路の設計に関する著しい考慮にならないことがある。

[0033]本開示は、チップ外通信のための出力ドライバに関係した観点に主として向けられるが、本開示は、チップ外通信を含まない他の観点もあることを意図する。よって、ある観点において、ここに説明される方法と手法は、著しい性能、つまり駆動電流の減少なしに、静電容量を低下させることが望まれるノードを持つ任意の回路に利用されることができる。

[0034]ここで、図２に移ると、図１の出力ドライバ１０８に関する１つの例示的な実施が示される。図２に示されるように、出力ドライバ１０８は、プルアップ回路１１６として、供給電圧ノード２０６（すなわち、出力ドライバ１０８のためのＶＤＤノード）を出力ドライバ１０８の出力ノードＯに結合するためのプルアップトランジスタ２０２を含み得る。出力ドライバ１０８は、プルダウン回路１１８として、接地又は参照電圧ノード２０８（すなわち、出力ドライバ１０８のＶＳＳノード）を出力ノードＯに結合するためのプルダウントランジスタ２０４を含み得る。さらに、トランジスタ２０２及び２０４は、コア（すなわち、薄い酸化膜）トランジスタであり得る。すなわち、トランジスタ２０２及び２０４は、低いＶＧＳとＶＤＳとで動作するように構成された薄い酸化膜のトランジスタであり得る。従って、ノード２０６および２０８のための電圧は、コアトランジスタに関する電圧の差に相当するように選択され得る。

[0035]図２に示されるように、トランジスタ２０２及び２０４は、それぞれ、プルアップＰＭＯＳＦＥＴ及びプルダウンＮＭＯＳＦＥＴであり得る。よって、トランジスタ２０２及び２０４は、デジタルＭＯＳＦＥＴの反転のバッファ又はドライバを提供し得る。動作する場合、出力される「１」又は「０」信号が、ＩＣのコア論理（又は何らかの介在する回路）から受信され、それは、トランジスタ２０２及び２０４のうちの１つオンにし、トランジスタ２０２及び２０４の他方をオフにする。次に、トランジスタ２０２及び２０４のいずれかが現在オンにされることに基づいて、出力ノードＯが供給電圧ノード２０６の電圧に引き上げられ、又は接地又は参照ノード２０８の電圧に引き下げられる。

[0036]図２にさらに示されるように、分離回路は、制御論理からの制御信号に基づいて、出力ノードＯからトランジスタ２０２および２０４を選択的に分離するための分離回路を提供するように、トランジスタ２０２及び２０４の各々のために提供されることができる。例えば、図２に示されるように、プルアップトランジスタ２０２のための分離回路は、プルアップトランジスタ２０２を出力ノードＯに結合する第１の分離トランジスタ２１０であり得る。同様に、プルダウントランジスタ２０４のための分離回路は、プルダウントランジスタ２０４を出力ノードＯに結合する第２の分離トランジスタ２１２であり得る。動作において、これらの分離トランジスタ２１０及び２１２は、制御論理からの同じ制御信号によって選択的に有効にされることができる。しかしながら、本開示は、また、異なる制御信号が、分離トランジスタ２１０及び２１２の各々のために提供されることができることを意図する。

[0037]先に言及したように、分離トランジスタ２１０及び２１２は、ＧＯ−ＴＧＸトランジスタを使用して、しかし、ＶＧＳ及びＶＤＳに関して異なるバイアス条件で提供され得る。１つの例示的な実施において、ＶＤＳは、コアトランジスタ、すなわち薄い酸化膜のトランジスタのためのものと同じであり、一方、ＶＧＳは、厚い酸化膜のトランジスタのためのものと同じである。よって、制御論理からの信号は、厚い酸化膜のトランジスタのために通常提供されるもの（例えば１．８Ｖ）と同じであり得、しかし、供給電圧ノード２０６と参照電圧ノード２０８との電位差は、ただ、コアトランジスタのために要求される電位差（例えば、１．２Ｖ又は１．５Ｖ）であることが必要である。従って、先に論じたように、これは、分離トランジスタ２１０及び２１２がオンである場合に、これらデバイスのための増加された駆動電流という結果になり、分離デバイスとして使用されているＧＯ−ＴＧＸトランジスタの減少されたチャネル長によって提供される面積の削減を介して減少された静電容量をなお持つ。

[0038]図２に示されるように、分離トランジスタ２１０及び２１２は、ＭＯＳＦＥＴトランジスタを使用して実施され得る。本開示は、また、ＰＭＯＳＦＥＴトランジスタも使われ得ることを意図する。そのような場合において、制御論理からの信号は、必要に応じて、分離トランジスタ２１０及び２１２を選択的に有効にするための適切な制御信号を提供するために反転され得る。しかしながら、ＮＭＯＳＦＥＴトランジスタは、いくつかの理由のいくつかの観点において選好され得る。１つの理由は大きさである。例えば、いくつかのテクノロジノードにおいて、ＮＭＯＳＦＥＴデバイスは、対応するＰＭＯＳＦＥＴデバイスよりも小さいことがあり得、よって、分離トランジスタのために要求される面積の量は最小化され得る。別の理由は、集積が容易なことであり得る。例えば、ＮＭＯＳＦＥＴデバイスのゲートのオーバーバイアスは、典型的には、正の供給電圧を使用してデバイス及び基板をバイアスすることを要求することになり、正の供給電圧は、ＩＣ内でより一般的に入手できる。対照的に、ＰＭＯＳＦＥＴトランジスタのゲートのオーバーバイアスは、負のバイアス電圧と、接合の意図しないフォアワードバイアスを防ぐために典型的にＩＣ内の最も低い電圧に結びつけられなければならない基板のための特別なバイアスとが要求され得る。よって、ＮＭＯＳＦＥＴデバイスのゲートのオーバーバイアスは、典型的なＩＣにおいて、より容易に達成され得る。

[0039]図２にまた示されるように、出力ドライバ１０８は、また、パッド電圧のより広い範囲にまたがる出力ドライバのインピーダンスの線形性を改善するために、出力ノードＯとプルダウントランジスタ２０４との間のインピーダンス整合の抵抗回路２１４を含み得る。抵抗回路２１４は、出力ノードＯと参照ノード２０８との間の１つ又は複数の抵抗を使って実施され得る。しかしながら、ＧＯ−ＴＧＸトランジスタのゲートのオーバーバイアスは、パッド電圧の範囲にわたる必要な線形インピーダンスという結果になることができるので、そのような抵抗回路は、いくつかの観点において、必要でないことがある。特に、プルダウン分離デバイスは、動作の飽和領域におけるよりもむしろ、ゲートのオーバーバイアスを伴う動作の線形／三極管領域において深く動作する。結果として、ＧＯ−ＴＧＸトランジスタ（及び、よってそれらのインピーダンス）の通る電流は、電圧に強く依存するようになる。結果として、ＧＯ−ＴＧＸトランジスタのゲートのオーバーバイアスで、出力ドライバ１０８は、いくつかの観点において、インピーダンス整合の抵抗回路２１４を要求することなしに優れたインピーダンス線形性を有し得る。

[0040]出力ドライバ１０８は、図２において実施されるように、以下のとおり動作する。最初に、制御論理は、出力ノードＯに結合されたＩ／Ｏパッドが出力信号を提供するように使用されるならば、分離トランジスタ２１０及び２１２がオンになるようにこれらのデバイスに信号を提供し得る。例えば、出力ドライバ１０８の場合において、制御論理は、「１」を供給し、これは、分離トランジスタ２１０及び２１２をオンにする。先に言及したように、ゲートのオーバーバイアスが必要とされるため、「１」は、厚い酸化膜のデバイスに対応する電圧で提供され得る。

[0041]同時に、出力される信号（例えば、１つ又は複数の「１」及び「０」信号）は、ＩＣのコア論理（又は介在する回路）からトランジスタ２０２及び２０４のゲートノードで受信される。受信した信号が「０」ならば、プルアップトランジスタ２０２は、オンにされ、プルダウントランジスタ２０４は、オフにされる。よって、分離トランジスタはオンにされるために、プルアップトランジスタ２０２は、出力ノードＯ（及び、よって、それらに結合されたＩ／Ｏパッド）を、供給電圧ノード２０６（例えば、ＶＤＤ）での電圧に引くことができる。受信した信号が「１」ならば、プルアップトランジスタ２０２は、オフにされ、プルダウントランジスタ２０４は、オンにされる。よって、プルダウントランジスタ２０４は、出力ノードＯ（及び、よってそれらに結合されたＩ／Ｏパッド）を、参照電圧ノード２０８（例えば、ＶＤＤ）での電圧に引くことができる。

[0042]最後に、ひとたび、出力すべき信号がもはやなくなれば、又はＩ／Ｏパッドがもはや出力信号を提供するように使用されない、例えば、入力信号のために使用されるならば、制御論理は、分離トランジスタ２１０及び２１２をオフにするようにそれらに異なった信号を提供する。例えば、出力ドライバ１０８の場合において、制御論理は「０」を提供し、それは、分離トランジスタ２１０及び２１２をオフにする。

[0043]ここで図３に移り、ここには、ＩＣ１００のような、本開示の１つの観点に従ってＩＣを操作する方法３００が示される。方法３００は、ステップ３０２で、出力ノードＯのような、Ｉ／Ｏノードに結合された、プルアップ回路１１６のような、プルアップ回路のために、分離回路１２０のような、第１の分離回路を提供することを含み得る。方法３００は、また、ステップ３０４で、出力ノードＯのような、Ｉ／Ｏノードに結合された、プルダウント回路１１８のような、プルダウン回路のために、分離回路１２２のような、第２の分離回路を提供することを含み得る。先に言及したように、分離回路は、図２に関して先に論じたように、ＧＯ−ＴＧＸトランジスタを使用して実施され得る。

[0044]方法３００は、さらに、ステップ３０６で、Ｉ／Ｏノードが、入力モード又は出力モードのいずれにあるべきか決定することを含み得る。この決定は、２つの方法でされることができる。例えば、図１に戻って参照し、制御論理１１４は、Ｉ／Ｏノード、例えばＩ／Ｏパッド１０４、に関するモードを表す、コア論理回路１０２からの特定の信号を受信することができる。よって、特定の信号が受信されたならば、制御論理１１４は、Ｉ／Ｏパッドは、入力モードの代りに出力モードで使用されるべきと、決定することができる。別の例において、制御論理１１４は、コア論理回路１０２から出力ドライバ１０８への信号を監視するように構成されることができる。そのような信号が出力信号のようであれば、制御論理１１４は、Ｉ／Ｏパッドは、入力モードの代りに出力モードで使用されるべきと、決定することができる。

[0045]図３に戻って参照し、方法３００は、ステップ３０８で、Ｉ／Ｏノードが入力モードであると決定されるならば、Ｉ／Ｏノードからプルアップ及びプルダウン回路を分離するように分離回路を操作することを含み得る。例えば、図１を参照して、制御論理１１４は、回路１１６及び１１８を各々出力ノードＯ及びＩ／Ｏパッド１０４から切り離す又は分離するように分離回路１２０及び１２２のために信号を生成できる。

[0046]方法３００は、また、ステップ３１０で、Ｉ／Ｏノードが出力モードであると決定されるならば、プルアップ及びプルダウン回路をＩ／Ｏノードに結合するように分離回路を操作することを含み得る。例えば、図１を参照し、制御論理１１４は、回路１１６及び１１８を各々出力ノードＯ及びＩ／Ｏパッド１０４に結合するように分離回路１２０及び１２２のための信号を生成できる。図２に関して先に言及したように、信号は、分離回路におけるアンダードライブトランジスタのゲートのオーバーバイアスを提供するように構成される。

[0047]最後に、方法３００は、Ｉ／Ｏノードが出力モードであると決定されるならば、Ｉ／Ｏノードに関する信号を生成するようにプルアップ及びプルダウン回路を操作することを含み得る。例えば、図１に戻って参照し、制御論理１１４は、Ｉ／Ｏパッド１０４に電圧を提供するようにプルアップ回路１１６及びプルダウン回路１１８を選択的に操作するために信号を生成できる。

[0048]本開示の技術は主に出力ドライバの実施に関して説明されているが、本開示の技術はこの点に限定されない。他の観点において、アンダードライブトランジスタのゲートのオーバーバイアスは、他のタイプの回路に利用されることができる。

[0049]例えば、ゲートのオーバーバイアスを伴うＧＯ−ＴＧＸトランジスタは、抵抗の代りに利用されることができる。先に言及したように、ゲートのオーバーバイアスを伴うＧＯ−ＴＧＸトランジスタは、三極管領域において動作し、よって、電圧に強く依存するインピーダンスを提供する。いくつかの観点において、この関係は線形である１つの特定の例において、図４Ａに示されるような差動ＮＭＯＳ増幅器４００における抵抗４０２は、図４Ｂに示されるような有効な負荷を伴う差動ＮＭＯＳ増幅器４０４を提供するようにゲートのオーバーバイアスを伴うＧＯ−ＴＧＸトランジスタ４０６に交換されることできる。さらに、ＧＯ−ＴＧＸトランジスタは、典型的に、同様の大きさの抵抗デバイスより低い抵抗を有することになる。従って、これは、従来の抵抗デバイスの代りにゲートのオーバーバイアスを伴うＧＯ−ＴＧＸトランジスタを使用することによって、低い目標インピーダンスが、従来の抵抗ベースの設計と比べて、並列でより少ない数のデバイスを利用した設計で達成されることができることを意味する。

[0050]別の例において、ゲートのオーバーバイアスを伴うアンダードライブトランジスタは、より小さい面積又は静電容量が有益である他のタイプのＩ／Ｏデバイスのために使用されることができる。例えば、図５における回路５００によって示されるように、ゲートのオーバーバイアスを伴うアンダードライブトランジスタ５０２は、コア論理５０４のためのパワーゲーティングのフッタスイッチ（footer switch）として使用されることができる。先に論じられた出力ドライバと同様に、アンダードライブトランジスタは、互いに結合された又は共通の回路に結合された、コアトランジスタ論理の部分の間の分離デバイスとして利用されることができる。アンダードライブトランジスタの使用は、特に、コアデバイスの許容値より高いが、アンダードライブトランジスタのゲートバイアス電圧より低い供給ＶＤＤを伴うコア論理の部分の場合において、（出力ドライバのように）相対的に低い静電容量を供給するが、供給される良い分離を可能にする。

[0051]当業者であれば、本開示に関連して述べられた、様々な例示的な論理ブロック、モジュール、及び回路は、電気的ハードウェア、又は電気的ハードウェア及びコンピュータソフトウェアの結合として実施され得ることを認識する。ハードウェア及びソフトウェアのこの互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、一般にそれらの機能性の観点から上述されてきた。そのような機能がハードウェア又はソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーション及びシステム全体に課せられた設計制約に依存する。当業者は、説明された機能を特定のアプリケーションごとに様々な方法でインプリメントしうるが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こしていると解釈されるべきではない。

[0052]本開示の先の説明は、当業者が本開示を製造又は使用することを可能にするために提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、本開示の趣旨又は範囲から逸脱することなく他のバリエーションに適用され得る。このことから、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理及び新規の特徴と一致する最も広い範囲を付与されるべきである。

[0052]本開示の先の説明は、当業者が本開示を製造又は使用することを可能にするために提供される。本開示への様々な変更は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、本開示の趣旨又は範囲から逸脱することなく他のバリエーションに適用され得る。このことから、本開示は、本明細書で説明された例に限定されるようには意図されず、本明細書で開示された原理及び新規の特徴と一致する最も広い範囲を付与されるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電気回路であって、前記電気回路は下記を備える、
入力／出力（Ｉ／Ｏ）ノードを第１の電圧に引き上げるためのプルアップトランジスタと、
前記プルアップトランジスタを前記Ｉ／Ｏノードに結合するための第１の分離トランジスタと、
前記Ｉ／Ｏノードを第２の電圧に引き下げるためのプルダウントランジスタと、
前記プルダウントランジスタを前記Ｉ／Ｏノードに結合するための第２の分離トランジスタ、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、前記第１の分離トランジスタ及び前記第２の分離トランジスタは、前記第１の最大のドレイン・ソース電圧と前記第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。
［Ｃ２］
Ｃ１に記載の電気回路であって、前記第１のドレイン・ソース動作電圧及び前記第１のゲート・ソース電圧は、同じである、前記電気回路。
［Ｃ３］
Ｃ１に記載の電気回路であって、前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように構成される、前記電気回路。
［Ｃ４］
Ｃ１に記載の電気回路であって、前記プルアップトランジスタは、ＰタイプＭＯＳＦＥＴデバイスを備え、前記プルダウントランジスタは、ＮタイプＭＯＳＦＥＴデバイスを備える、前記電気回路。
［Ｃ５］
Ｃ１に記載の電気回路であって、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、ＮタイプＭＯＳＦＥＴデバイスを備える、前記電気回路。
［Ｃ６］
Ｃ１に記載の電気回路であって、前記電気回路は、前記第２の分離トランジスタに直列に少なくとも１つの抵抗をさらに備える。
［Ｃ７］
Ｃ１に記載の電気回路であって、前記電気回路は、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするための論理をさらに備える。
［Ｃ８］
Ｃ１に記載の電気回路であって、前記電気回路は、前記プルダウントランジスタと直列に抵抗回路をさらに備える。
［Ｃ９］
Ｃ１に記載の電気回路であって、前記第１のＭＯＳＦＥＴデバイスの各々は、第１のゲート酸化膜厚及び第１のチャネル長を有し、前記第２のＭＯＳＦＥＴデバイスの各々は、第２のゲート酸化膜厚及び第２のチャネル長を有し、ここにおいて、前記第１のチャネル長及び前記第２のチャネル長は、実質的に同じであり、前記第２のゲート酸化膜厚は、実質的に前記第２のゲート酸化膜厚より大きい、前記電気回路。
［Ｃ１０］
集積回路（ＩＣ）であって、前記集積回路は下記を備える、
内部回路要素と、
入力／出力（Ｉ／Ｏ）パッドと、
前記Ｉ／Ｏパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力手段と、
第１のバイアス電圧及び前記内部回路要素からの内部出力信号に基づいて前記Ｉ／Ｏノードでの外部出力信号を提供するための出力手段、ここで、前記出力は、第１の参照電圧及び第２の参照電圧に前記Ｉ／Ｏパッドを各々、選択的に引き上げ又は引き下げするために構成される、と、
少なくとも１つの分離制御信号及び第２のバイアス電圧に基づいて前記Ｉ／Ｏパッドから前記出力手段を選択的に分離するための分離手段、
ここにおいて、前記出力手段は、前記第１のバイアス電圧に関する第１の最大のバイアス電圧と前記内部出力信号に関する第１の最大制御電圧とをサポートするように構成され、
前記分離手段は、前記第２のバイアス電圧に関する前記第１の最大のバイアス電圧と前記少なくとも１つの分離制御信号に関する前記第１の最大制御電圧より大きい第２の最大制御電圧とをサポートするように構成される。
［Ｃ１１］
集積回路（ＩＣ）であって、前記集積回路は下記を備える、
内部回路要素と、
入力／出力（Ｉ／Ｏ）パッドと、
前記Ｉ／Ｏパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力ドライバと、
前記内部回路要素からの内部出力信号に基づいて前記Ｉ／Ｏノードでの外部出力信号を提供するための出力ドライバ、ここで、前記出力ドライバは、第１の参照電圧及び第２の参照電圧に前記Ｉ／Ｏパッドを各々、引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタと、前記Ｉ／Ｏパッドから前記プルアップトランジスタを選択的に分離するための第１の分離トランジスタと、前記Ｉ／Ｏパッドから前記プルダウントランジスタを選択的に分離するための第２の分離トランジスタと、を含み、
ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、前記第１の分離トランジスタ及び前記第２の分離トランジスタは、前記第１の最大のドレイン・ソース電圧と前記第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。
［Ｃ１２］
Ｃ１０に記載の集積回路であって、前記第１のドレイン・ソース動作電圧及び前記第１のゲート・ソース電圧は、同じである、前記集積回路。
［Ｃ１３］
Ｃ１０に記載の集積回路であって、前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように構成される、前記集積回路。
［Ｃ１４］
Ｃ１１に記載の集積回路であって、前記プルアップトランジスタは、Ｐタイプのデバイスを備え、前記プルダウントランジスタは、Ｎタイプのデバイスを備える、前記集積回路。
［Ｃ１５］
Ｃ１１に記載の集積回路であって、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、Ｎタイプのデバイスを備える、前記集積回路。
［Ｃ１６］
Ｃ１１に記載の集積回路であって、前記集積回路は、前記第２の分離トランジスタに直列に少なくとも１つの抵抗をさらに備える。
［Ｃ１７］
Ｃ１１に記載の集積回路であって、前記集積回路は、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするための制御論理をさらに備える。
［Ｃ１８］
Ｃ１７に記載の集積回路であって、前記制御論理は、前記内部回路要素から前記出力ドライバへの信号に応じて、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするために構成される、前記集積回路。
［Ｃ１９］
Ｃ１１に記載の集積回路であって、前記第１のＭＯＳＦＥＴデバイスの各々は、第１のゲート酸化膜厚及び第１のチャネル長を有し、前記第２のＭＯＳＦＥＴデバイスの各々は、第２のゲート酸化膜厚及び第２のチャネル長を有し、ここにおいて、前記第１のチャネル長及び前記第２のチャネル長は、実質的に同じであり、前記第２のゲート酸化膜厚は、実質的に、前記第２のゲート酸化膜厚より大きい、前記集積回路。
［Ｃ２０］
集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）パッドに結合された出力ドライバを保護するための、並びに、第１の最大のドレイン・ソース電圧及び第１の最大のゲート・ソース電圧をサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、第１の電圧及び第２の電圧に前記Ｉ／Ｏパッドを各々、選択的に引き上げ又は引き下げするために構成されるプルアップトランジスタ及びプルダウントランジスタを含む、方法であって、前記方法は下記を備える、
前記Ｉ／Ｏパッドに前記プルアップトランジスタを結合するための第１の分離回路及び、前記Ｉ／Ｏパッドに前記プルダウントランジスタを結合するための第２の分離トランジスタを提供すること、ここで、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、前記第１の最大のドレイン・ソース電圧と前記第２の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える、と、
前記Ｉ／Ｏパッドが入力モードで使用されている場合、前記第１の分離トランジスタ及び前記第２の分離トランジスタを無効にすることと、
前記Ｉ／Ｏパッドが出力モードで使用されている場合、前記第１の分離トランジスタ及び前記第２の分離トランジスタを有効にすること。
［Ｃ２１］
Ｃ２０に記載の方法であって、前記方法は、前記ＩＣの制御論理を介して、前記ＩＣのコア論理から前記制御論理への信号に基づいて、前記Ｉ／Ｏパッドが、前記入力モード及び前記出力モードのうちの１つにあるかどうかを決定することをさらに備える。
［Ｃ２２］
Ｃ２０に記載の方法であって、前記方法は、前記ＩＣの制御論理を介して、前記ＩＣのコア論理から前記出力ドライバへの信号に基づいて、前記Ｉ／Ｏパッドが、前記入力モード及び前記出力モードのうちの１つにあるかどうかを決定することをさらに備える。
［Ｃ２３］
Ｃ２０に記載の方法であって、前記方法は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧を選択することをさらに備える。
［Ｃ２４］
Ｃ２０に記載の方法であって、前記提供することは下記をさらに備える、
前記第１のＭＯＳＦＥＴデバイスのチャネル長と実質的に同じチャネル長を有するように前記第２のＭＯＳＦＥＴデバイスの各々を選択することと、
前記第１のＭＯＳＦＥＴデバイスのゲート酸化膜厚より実質的に大きいゲート酸化膜厚を有するように前記第２のＭＯＳＦＥＴデバイスの各々を選択すること。

Claims (24)

1. 電気回路であって、前記電気回路は下記を備える、
   入力／出力（Ｉ／Ｏ）ノードを第１の電圧に引き上げるためのプルアップトランジスタと、
   前記プルアップトランジスタを前記Ｉ／Ｏノードに結合するための第１の分離トランジスタと、
   前記Ｉ／Ｏノードを第２の電圧に引き下げるためのプルダウントランジスタと、
   前記プルダウントランジスタを前記Ｉ／Ｏノードに結合するための第２の分離トランジスタ、
   ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、前記第１の分離トランジスタ及び前記第２の分離トランジスタは、前記第１の最大のドレイン・ソース電圧と前記第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。
2. 請求項１に記載の電気回路であって、前記第１のドレイン・ソース動作電圧及び前記第１のゲート・ソース電圧は、同じである、前記電気回路。
3. 請求項１に記載の電気回路であって、前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように構成される、前記電気回路。
4. 請求項１に記載の電気回路であって、前記プルアップトランジスタは、ＰタイプＭＯＳＦＥＴデバイスを備え、前記プルダウントランジスタは、ＮタイプＭＯＳＦＥＴデバイスを備える、前記電気回路。
5. 請求項１に記載の電気回路であって、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、ＮタイプＭＯＳＦＥＴデバイスを備える、前記電気回路。
6. 請求項１に記載の電気回路であって、前記電気回路は、前記第２の分離トランジスタに直列に少なくとも１つの抵抗をさらに備える。
7. 請求項１に記載の電気回路であって、前記電気回路は、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするための論理をさらに備える。
8. 請求項１に記載の電気回路であって、前記電気回路は、前記プルダウントランジスタに直列に抵抗回路をさらに備える。
9. 請求項１に記載の電気回路であって、前記第１のＭＯＳＦＥＴデバイスの各々は、第１のゲート酸化膜厚及び第１のチャネル長を有し、前記第２のＭＯＳＦＥＴデバイスの各々は、第２のゲート酸化膜厚及び第２のチャネル長を有し、ここにおいて、前記第１のチャネル長及び前記第２のチャネル長は、実質的に同じであり、前記第２のゲート酸化膜厚は、実質的に前記第２のゲート酸化膜厚より大きい、前記電気回路。
10. 集積回路（ＩＣ）であって、前記集積回路は下記を備える、
    内部回路要素と、
    入力／出力（Ｉ／Ｏ）パッドと、
    前記Ｉ／Ｏパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力手段と、
    第１のバイアス電圧及び前記内部回路要素からの内部出力信号に基づいて前記Ｉ／Ｏノードでの外部出力信号を提供するための出力手段、ここで、前記出力は、第１の参照電圧及び第２の参照電圧に前記Ｉ／Ｏパッドを各々、選択的に引き上げ又は引き下げするために構成される、と、
    少なくとも１つの分離制御信号及び第２のバイアス電圧に基づいて前記Ｉ／Ｏパッドから前記出力手段を選択的に分離するための分離手段、
    ここにおいて、前記出力手段は、前記第１のバイアス電圧に関する第１の最大のバイアス電圧と前記内部出力信号に関する第１の最大の制御電圧とをサポートするように構成され、
    前記分離手段は、前記第２のバイアス電圧に関する前記第１の最大のバイアス電圧と前記少なくとも１つの分離制御信号に関する前記第１の最大制御電圧より大きい第２の最大制御電圧とをサポートするように構成される。
11. 集積回路（ＩＣ）であって、前記集積回路は下記を備える、
    内部回路要素と、
    入力／出力（Ｉ／Ｏ）パッドと、
    前記Ｉ／Ｏパッドでの外部入力信号に基づいて前記内部回路要素に内部入力信号を提供するための入力ドライバと、
    前記内部回路要素からの内部出力信号に基づいて前記Ｉ／Ｏノードでの外部出力信号を提供するための出力ドライバ、ここで、前記出力ドライバは、第１の参照電圧及び第２の参照電圧に前記Ｉ／Ｏパッドを各々、引き上げ又は引き下げするためのプルアップトランジスタ及びプルダウントランジスタと、前記Ｉ／Ｏパッドから前記プルアップトランジスタを選択的に分離するための第１の分離トランジスタと、前記Ｉ／Ｏパッドから前記プルダウントランジスタを選択的に分離するための第２の分離トランジスタと、を含み、
    ここにおいて、前記プルアップトランジスタ及び前記プルダウントランジスタは、第１の最大のドレイン・ソース電圧と第１の最大のゲート・ソース電圧とをサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、前記第１の分離トランジスタ及び前記第２の分離トランジスタは、前記第１の最大のドレイン・ソース電圧と前記第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える。
12. 請求項１０に記載の集積回路であって、前記第１のドレイン・ソース動作電圧及び前記第１のゲート・ソース電圧は、同じである、前記集積回路。
13. 請求項１０に記載の集積回路であって、前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように構成される、前記集積回路。
14. 請求項１１に記載の集積回路であって、前記プルアップトランジスタは、Ｐタイプのデバイスを備え、前記プルダウントランジスタは、Ｎタイプのデバイスを備える、前記集積回路。
15. 請求項１１に記載の集積回路であって、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、Ｎタイプのデバイスを備える、前記集積回路。
16. 請求項１１に記載の集積回路であって、前記集積回路は、前記第２の分離トランジスタに直列に少なくとも１つの抵抗をさらに備える。
17. 請求項１１に記載の集積回路であって、前記集積回路は、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするための制御論理をさらに備える。
18. 請求項１７に記載の集積回路であって、前記制御論理は、前記内部回路要素から前記出力ドライバへの信号に応じて、前記第１の分離トランジスタ及び前記第２の分離トランジスタを選択的に有効にするために構成される、前記集積回路。
19. 請求項１１に記載の集積回路であって、前記第１のＭＯＳＦＥＴデバイスの各々は、第１のゲート酸化膜厚及び第１のチャネル長を有し、前記第２のＭＯＳＦＥＴデバイスの各々は、第２のゲート酸化膜厚及び第２のチャネル長を有し、ここにおいて、前記第１のチャネル長及び前記第２のチャネル長は、実質的に同じであり、前記第２のゲート酸化膜厚は、実質的に、前記第２のゲート酸化膜厚より大きい、前記集積回路。
20. 集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）パッドに結合された出力ドライバを保護するための、並びに、第１の最大のドレイン・ソース電圧及び第１の最大のゲート・ソース電圧をサポートする第１の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）デバイスを備え、第１の電圧及び第２の電圧に前記Ｉ／Ｏパッドを各々、選択的に引き上げ又は引き下げするために構成されるプルアップトランジスタ及びプルダウントランジスタを含む、方法であって、前記方法は下記を備える、
    前記Ｉ／Ｏパッドに前記プルアップトランジスタを結合するための第１の分離回路及び、前記Ｉ／Ｏパッドに前記プルダウントランジスタを結合するための第２の分離トランジスタを提供すること、ここで、前記第１の分離トランジスタ及び前記第２の分離トランジスタの各々は、前記第１の最大のドレイン・ソース電圧と前記第１の最大のゲート・ソース電圧より大きい第２の最大のゲート・ソース電圧とをサポートする第２のＭＯＳＦＥＴデバイスを備える、と、
    前記Ｉ／Ｏパッドが入力モードで使用されている場合、前記第１の分離トランジスタ及び前記第２の分離トランジスタを無効にすることと、
    前記Ｉ／Ｏパッドが出力モードで使用されている場合、前記第１の分離トランジスタ及び前記第２の分離トランジスタを有効にすること。
21. 請求項２０に記載の方法であって、前記方法は、前記ＩＣの制御論理を介して、前記ＩＣのコア論理から前記制御論理への信号に基づいて、前記Ｉ／Ｏパッドが、前記入力モード及び前記出力モードのうちの１つにあるかどうかを決定することをさらに備える。
22. 請求項２０に記載の方法であって、前記方法は、前記ＩＣの制御論理を介して、前記ＩＣのコア論理から前記出力ドライバへの信号に基づいて、前記Ｉ／Ｏパッドが、前記入力モード及び前記出力モードのうちの１つにあるかどうかを決定することをさらに備える。
23. 請求項２０に記載の方法であって、前記方法は、前記第２のＭＯＳＦＥＴデバイスを動作の三極管領域において動作させるように前記第１のドレイン・ソース動作電圧及び前記第２のゲート・ソース電圧を選択することをさらに備える。
24. 請求項２０に記載の方法であって、前記提供することは下記をさらに備える、
    前記第１のＭＯＳＦＥＴデバイスのチャネル長と実質的に同じチャネル長を有するように前記第２のＭＯＳＦＥＴデバイスの各々を選択することと、
    前記第１のＭＯＳＦＥＴデバイスのゲート酸化膜厚より実質的に大きいゲート酸化膜厚を有するように前記第２のＭＯＳＦＥＴデバイスの各々を選択すること。