CN101218675A - 具有不同厚度栅极氧化物的esd结构 - Google Patents

Abstract

一种在集成电路装置的输出端具有增加的耐电压力的静电放电(ESD)结构具有与较厚的栅极氧化物层MOS装置串联耦合的薄栅极氧化物层金属氧化物半导体(MOS)装置。所述薄栅极氧化物层MOS装置可由所述集成电路的低电压控制电路控制。所述较厚栅极氧化物层MOS装置可耦合到所述集成电路装置的输出，或者双极晶体管可耦合在所述集成电路装置的输出与所述较厚栅极氧化物层MOS装置之间。所述薄栅极氧化物层与较厚的栅极氧化物层MOS装置可串联耦合。

Description

具有不同厚度栅极氧化物的ESD结构

相关专利申请案

本申请案主张Randy L.Yach和Philippe Deval在2005年7月7日申请的题为“Mixed-Thickness Oxide ESD Structure”的第60/697,187号共同拥有的美国临时专利申请案的优先权，所述美国临时专利申请案以引用的方式并入本文以用于所有目的。

技术领域

根据一个实施例，本发明涉及电子电路的静电放电(ESD)保护，更特定来说，涉及可能必须承受比正常集成电路逻辑电压高的操作电压的输入输出(I/O)电路的ESD保护。

背景技术

在(例如但不限于)交通工具中用于控制和感测各种功能的多个电路正被交通工具中每个机电控制装置/传感器处的总线接口装置取代。具有总线接口，例如局域互连网络(LIN)、控制器区域网络(CAN)等，极大地简化了交通工具布线，并改进了交通工具子系统和操作组件的诊断故障检修。

发明内容

然而，关于任何类型的机电接口，必须通过保护总线接口的电子输入输出(I/O)部分来处理电压尖脉冲、过电压以及极性改变。另外，由于交通工具中电气附件的使用增加，交通工具电气系统正经历较高的操作电压，例如42伏。同时集成电路正在以越来越低的电压操作，因为从集成电路制造工艺的改进微型化获得了更小的装置元件。

根据本发明的特定示范性实施例，一种在集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构可包括：至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层，其中所述至少一个第一MOS装置由低电压控制；至少一个第二MOS装置，其与所述至少一个第一MOS装置的薄栅极氧化物层相比具有较厚的栅极氧化物层；集成电路的输出端，其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述集成电路的所述输出端之间；其中所述至少一个第一和第二MOS装置相互交叉以形成用于所述输出端处的静电放电保护的寄生双极晶体管。

根据本发明的另一特定示范性实施例，一种集成电路，其具有至少一个输出端，其在所述输出端拥有具有增加的耐电压力的静电放电(ESD)结构，其可包括：双极晶体管，其耦合到集成电路的输出端；至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层，其中所述至少一个第一MOS装置由低电压控制；至少一个第二MOS装置，其与所述至少一个第一MOS装置的薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述双极晶体管之间；其中所述至少一个第一和第二MOS装置相互交叉，以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

根据本发明的又一特定示范性实施例，一种在集成电路中制造在所述集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构的方法，所述方法可包括：形成至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层；形成至少一个第二MOS装置，其与所述至少一个第一MOS装置的薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第一和第二MOS装置相互交叉，以形成用于输出端的静电放电保护的寄生双极晶体管。

根据本发明的又一特定示范性实施例，一种在集成电路中制造在所述集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构的方法，所述方法可包括：形成双极晶体管；将所述双极晶体管耦合到集成电路的输出端；形成至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层；形成至少一个第二MOS装置，其与所述至少一个第一MOS装置的薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第一和第二MOS装置相互交叉，以形成用于所述双极晶体管的静电放电保护的寄生双极晶体管。

附图说明

通过参考以下结合附图做出的描述可获得对本发明的更全面的理解，其中：

图1(a)说明现有技术输出晶体管结构的示意电路图；

图1(b)说明图1(a)的现有技术输出晶体管结构的示意横截面图；

图2(a)说明根据本发明特定示范性实施例的拥有具有不同厚度栅极氧化物的MOS装置的输出晶体管结构的示意电路图；

图2(b)说明图2(a)的输出晶体管结构的示意横截面图；

图3说明包括图2(a)和2(b)所示的MOS装置结构的集成电路的一部分的示意俯视图；以及

图4说明根据本发明另一特定示范性实施例的拥有具有不同厚度栅极氧化物的MOS装置与双极晶体管的输出晶体管结构的示意图。

尽管本发明容易易于具有各种修改且替代形式，但已在图中展示并在本文中详细描述了本发明的特定示范性实施例。然而应了解，不希望本发明对特定示范性实施例的描述将本发明限于本文揭示的特定形式，相反，希望本发明涵盖由所附权利要求书界定的所有修改和等效物。

具体实施方式

现参看图式，示意性说明示范性实施例的细节。图中相同元件将由相同标号表示，且相似元件将由具有不同小写字母下标的相同标号表示。

参看图1(a)，描绘在输出102与共同电源或接地连接108之间的堆叠(串联连接)金属氧化物半导体(MOS)装置104和106的现有技术输出晶体管结构的示意电路图。由于MOS装置104和106具有大致相同的薄厚度栅极氧化物，因此其无法安全地处理在输出102处比薄栅极氧化物能够处理的电压电平高的电压电平。MOS装置104和106相互交叉(例如图3)，并进而可形成寄生双极装置110，其可用于ESD保护，同时共同承担两个MOS装置104和106上的电压应力。此结构配置与单一薄厚度栅极氧化物MOS装置本身可承受的操作电压相比可承受略高的操作电压。

参看图1(b)，描绘图1(a)的现有技术输出晶体管结构的示意横截面图。N+扩散部分124可为MOS装置106的源极，N+扩散部分126可为MOS装置106的漏极和MOS装置104的源极，且N+扩散部分128可为MOS装置104的漏极。MOS装置106的源极可连接到输出电源共同点108(通过未图示的金属化层)，且MOS装置104的漏极可连接到输出102(通过未图示的金属化层)。由于N+扩散部分124、126和128在P-衬底122中相互交叉，因此寄生双极装置110可形成在其中。此双极装置110可用于ESD保护。与多晶硅导体112组合的薄栅极氧化物118可形成MOS装置106的栅极，且与多晶硅导体114组合的薄栅极氧化物116可形成MOS装置104的栅极。

现参看图2(a)，描绘根据本发明特定示范性实施例的拥有具有不同厚度的栅极氧化物(例如一个栅极氧化物比另一个栅极氧化物厚)的堆叠(串联连接)金属氧化物半导体(MOS)装置204和206的输出晶体管结构的示意电路图。不同厚度的栅极氧化物ESD保护电路可包括薄栅极氧化物MOS装置206，其与可耦合到输出202的较厚栅极氧化物MOS装置204串联连接。薄栅极氧化物MOS装置206可具有低阈值电压(V_T)，所述阈值电压使其易于以低电压信号(例如输入212处3伏或小于3伏的控制电压)控制。薄栅极氧化物MOS装置206还可具有较低的击穿电压(V_b)。较厚的栅极氧化物MOS装置204可具有较高的阈值电压(V_T)和较高的击穿电压(V_b)。较厚的栅极氧化物MOS装置204允许与现有技术输出102(图1)处可承受的电压相比在输出202处具有较高的耐电压力。在正常操作期间，输入214处的电压电平使较厚栅极氧化物MOS装置204保持饱和，例如输入214大于V_T。接着薄栅极氧化物MOS装置206可甚至在线性区(例如，饱和与截止之间)中控制输出202的操作。

参看图2(b)，描绘图2(a)的输出晶体管结构的示意横截面图。N+扩散部分224可以是MOS装置206的源极，N+扩散部分226可以是MOS装置206的漏极和MOS装置204的源极，且N+扩散部分228可以是MOS装置204的漏极。MOS装置206的源极可连接到输出电源共同点208(通过未图示的金属化层)，且MOS装置204的漏极可连接到输出202(通过未图示的金属化层)。由于N+扩散部分224、226和228在P-衬底222中相互交叉，因此寄生双极装置210可形成在其中。此双极装置210可用于ESD保护。与多晶硅导体212a组合的薄栅极氧化物218可形成MOS装置206的栅极，且与多晶硅导体214a组合的较厚栅极氧化物216可形成MOS装置204的栅极。MOS装置204和206被描绘为物理上彼此靠近，且共用共同的源极/漏极N+扩散部分226以有助于形成可用于ESD保护的寄生双极装置210。MOS装置204和206、输出202以及与其的连接可形成在集成电路衬底上。任何类型的MOS装置均可用于MOS装置204和206，例如N沟道、P沟道、增强模式、耗尽模式等。

参看图3，描绘包括图2(a)和2(b)所示的MOS装置结构的集成电路的一部分的示意俯视图。MOS装置204和206可物理上彼此靠近，并共用分别用于源极和漏极的共同N+扩散部分226。这种物理靠近也可有助于形成可用于ESD保护的寄生双极装置210。导电通孔430可将N+阱224和228连接到其各自的电路节点，例如电源共同点208、输出202或晶体管308。可能存在多个MOS装置204和206。所述多个MOS装置204中的每一者可并联耦合，且所述多个MOS装置206中的每一者可并联耦合。所述多个MOS装置204和206可相互交叉以形成用于静电放电保护的寄生双极晶体管。

现参看图4，描绘根据本发明另一特定示范性实施例的栅地阴地连接的拥有具有不同厚度的栅极氧化物(例如，混合厚度栅极氧化物)的MOS装置204和206与双极晶体管308的输出晶体管结构的示意图。双极晶体管308(例如，PNP)可耦合在较厚栅极氧化物MOS装置204与输出202之间以用于薄栅极氧化物MOS装置206的进一步电压保护。此外，双极晶体管308可用于增加输出202的驱动能力。双极晶体管308可用于增加输出202例如针对LIN总线和/或控制装置接口的驱动电流能力。

本发明教示可在任何应用中用以增加MOS装置结构可承受的电压的MOS装置结构。然而，根据本发明教示的电路也可有用于在线性区中需要高驱动的任何模拟类型输出。举例来说，与较厚栅极氧化物装置204相比，薄栅极氧化物装置206可在较小的空间中具有较高的驱动能力。此外，如果薄栅极氧化物装置206的栅极被控制在线性区中，那么与较厚栅极氧化物装置204相比其将具有更高的增益。然而，薄栅极氧化物装置206可能无法直接连接到同样需要ESD保护的高电压输出202而使用。因此本发明的教示可通过添加较厚栅极氧化物装置204以及用有助于制造集成电路MOS结构的一种简单方式用寄生双极晶体管210进行ESD保护，来解决较高的接口输出操作电压的问题。图4中展示进一步的改进，其中可使用双极输出驱动器晶体管308来获得更高的增益。因此MOS装置设计可使用高增益薄栅极氧化物MOS装置，且对高电压输入或输出仍具有充分的ESD保护。

尽管已描绘、描述并参考本发明示范性实施例界定了本发明的实施例，但这些参考并不意味着对本发明的限制，且推断不出任何此类限制。如所属领域的且受益于本发明的技术人员将了解，所揭示的主旨能够具有相当大的修改、更改和在形式和功能上的等效物。本发明的所描绘和描述的实施例仅仅是实例，且并不详尽描述本发明的范围。

Claims (28)

1.一种在集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构，其包括：

至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层，其中所述至少一个第一MOS装置由低电压控制；

至少一个第二MOS装置，其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层；

集成电路的输出端，其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述集成电路的所述输出端之间；

其中所述至少一个第一和第二MOS装置相互交叉，以形成用于所述输出端处的静电放电保护的寄生双极晶体管。

2.根据权利要求1所述的ESD结构，其中所述至少一个第一MOS装置是多个第一MOS装置，所述至少一个第二装置是多个第二MOS装置，所述多个第一MOS装置中的每一者并联连接，且所述多个第二MOS装置中的每一者并联连接。

3.根据权利要求2所述的ESD结构，其中所述多个第一和第二MOS装置相互交叉，以形成用于所述输出端处的静电放电保护的寄生双极晶体管。

4.根据权利要求1所述的ESD结构，其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

5.根据权利要求1所述的ESD结构，其中所述至少一个第一和第二MOS装置形成在所述集成电路的衬底上。

6.根据权利要求1所述的ESD结构，其进一步包括耦合在所述输出端与所述至少一个第二MOS装置之间的双极晶体管。

7.根据权利要求6所述的ESD结构，其中所述至少一个第一和第二MOS装置与所述双极晶体管形成在所述集成电路的衬底上。

8.根据权利要求6所述的ESD结构，其中所述双极晶体管是PNP双极晶体管。

9.根据权利要求1所述的ESD结构，其中所述至少一个第一和第二MOS装置是P沟道MOS装置。

10.根据权利要求1所述的ESD结构，其中所述至少一个第一和第二MOS装置是N沟道MOS装置。

11.根据权利要求1所述的ESD结构，其中所述至少一个第一和第二MOS装置是增强模式MOS装置。

12.根据权利要求13所述的ESD结构，其中所述至少一个第一和第二MOS装置是耗尽模式MOS装置。

13.根据权利要求1所述的ESD结构，其中所述低电压控制电路为3伏或3伏以下。

14.一种集成电路，其具有至少一个输出端，其在所述输出端拥有具有增加的耐电压力的静电放电(ESD)结构，其包括：

双极晶体管，其耦合到集成电路的输出端；

至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层，其中所述至少一个第一MOS装置由低电压控制；

至少一个第二MOS装置，其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第二MOS装置耦合在所述至少一个第一MOS装置与所述双极晶体管之间；

其中所述至少一个第一和第二MOS装置相互交叉，以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

15.根据权利要求14所述的集成电路，其中所述至少一个第一MOS装置是多个第一MOS装置，所述至少一个第二装置是多个第二MOS装置，所述多个第一MOS装置中的每一者并联连接，且所述多个第二MOS装置中的每一者并联连接。

16.根据权利要求15所述的集成电路，其中所述多个第一和第二MOS装置相互交叉，以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

17.根据权利要求14所述的集成电路，其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

18.根据权利要求14所述的集成电路，其中所述至少一个第一和第二MOS装置与所述双极晶体管形成在所述集成电路的衬底上。

19.一种在集成电路中制造在所述集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构的方法，所述方法包括：

形成至少一个第一金属氧化物半导体(MOS)装置，其具有薄栅极氧化物层；

形成至少一个第二MOS装置，其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第一和第二MOS装置相互交叉，以形成用于输出端的静电放电保护的寄生双极晶体管。

20.根据权利要求19所述的方法，其进一步包括以下步骤：

并联连接多个第一MOS装置；

并联连接多个第二MOS装置；以及

将所述多个第二MOS装置耦合在所述多个第一MOS装置与所述输出端之间。

21.根据权利要求19所述的方法，其进一步包括用低电压控制电路控制所述至少一个第一MOS装置的步骤。

22.根据权利要求21所述的方法，其中所述低电压控制电路为3伏或3伏以下。

23.根据权利要求19所述的方法，其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

24.根据权利要求19所述的方法，其进一步包括在所述输出端与所述至少一个第二MOS装置之间形成双极晶体管的步骤。

25.一种在集成电路中制造在所述集成电路的输出端具有增加的耐电压力的静电放电(ESD)结构的方法，所述方法包括：

形成双极晶体管；

将所述双极晶体管耦合到集成电路的输出端；

形成至少一个具有薄栅极氧化物层的第一金属氧化物半导体(MOS)装置；

形成至少一个第二MOS装置，其与所述至少一个第一MOS装置的所述薄栅极氧化物层相比具有较厚的栅极氧化物层，其中所述至少一个第一和第二MOS装置相互交叉，以形成用于所述双极晶体管处的静电放电保护的寄生双极晶体管。

26.根据权利要求25所述的方法，其进一步包括以下步骤：

并联连接多个第一MOS装置；

并联连接多个第二MOS装置；以及

将所述多个第二MOS装置耦合在所述多个第一MOS装置与所述双极晶体管之间。

27.根据权利要求25所述的方法，其进一步包括用低电压控制电路控制所述至少一个第一MOS装置的步骤。

28.根据权利要求25所述的方法，其中所述至少一个第一MOS装置与所述至少一个第二MOS装置串联连接。

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