TWI496289B - 具p型頂環及溝槽區之降低表面電場半導體元件及其製造方法 - Google Patents

具p型頂環及溝槽區之降低表面電場半導體元件及其製造方法 Download PDF

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Yang Ming Li
Jung Ruey Tsai
Gene Sheu
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Description

具P型頂環及溝槽區之降低表面電場半導體元件及其製造方法
本發明係有關於一種半導體結構，特別是有關於一種具P型頂環及淺溝槽隔離區之高耐壓低表面電場橫向擴散型金氧半導體及其製造方法。
為了迎合目前可攜式電子裝置之各種不同功能性的需求，有著高閘極電壓之100奈米(Sub-100nm)製程以下之電池驅動系統單晶片(System-on-chip)之研發也愈來愈被重視。而為了追求更卓越的效能，一般在設計高壓驅動電晶體時均需考慮使元件具有高崩潰電壓(High Breakdown Voltage)及低導通電阻(Low On-Resistance )的特性。
典型的延伸型汲極金氧半導體(Extended Drain MOS，EDMOS)電晶體在高操作電壓時會有嚴重的熱載子注入(Hot Carrier Injection，HCI)現象，並且有較低的崩潰電壓。其中，Dieler半導體元件的高電壓控制(Voltage Capability)能力是利用其汲極延伸區的淺溝槽隔離結構(Shallow Trench Isolation Structure，STI Structure)來達成，更可以在此淺溝槽隔離結構上加入多指結構(Poly Fingers)來達到降低元件表面電場的效果。
請參閱第1A、1B及1C圖，係為習知技藝之延伸型汲極金氧半導體之結構圖。在第1A圖中，Dieler半導體元件包含N型源極4、閘極5、N型汲極6及汲極延伸區7。汲極延伸區7有著指狀的淺構漕隔離結構1，可降低元件表面電場，提高元件崩潰電壓。在第1B圖中，更進一步在淺構漕隔離結構1加入了多指結構，以做為閘極場板2(Gate Field Plate，GFP)，場板結構可促進元件的電場分佈而減少電場聚集，以提高元件崩潰電壓。同樣的，在第1C圖中，更進一步在淺構漕隔離結構1加入了分級多指結構，形成分級閘極場板(Graded Gate Field Plate，Graded GFP) 3，以提高元件崩潰電壓。不過，Dieler半導體元件有容易發熱的缺點，而具分級閘極場板之半導體則則需進一步提升其崩潰電壓，以因應未來電子產品的需求。因此，如何開發出一種具高崩潰電壓及低導通電阻之半導體元件則為本發明所欲解決之問題。
有鑑於上述習知技藝之問題，本發明之目的就是在提供一種有更高的崩潰電壓，並同時也能有低導通電阻的高效能橫向擴散金氧半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)元件。
根據本發明之目的，提出一種半導體元件，其包含：第一導電型基板；閘極結構，係包含第一側邊及第二側邊；第一導電型井區，係位於第一導電型基板之上及第一側邊之下；第一導電型基極，係位於第一導電型井區之上；第二導電型源極；係位於第一導電型井區之上；第二導電型飄移區，係位於第一導電型基板之上及第二側邊之下；第二導電型汲極，係位於第二導電型飄移區之上；二淺溝槽隔離區，係位於第二導電型飄移區之上，並隔著第二導電型飄移區而彼此相對；以及複數個第一導電型頂環，係位於第二導電型飄移區之內，及二淺溝槽隔離區之間，此複數個第一導電型頂環有降低半導體之表面電場的功能。
根據本發明之目的，又提出一種半導體元件製造方法，適用於一半導體元件，係包含下列步驟：提供第一導電型基板；形成第一導電型井區及第二導電型飄移區於第一導電型基板之上；形成第一導電型基極及第二導電型源極於第一導電型井區之上；形成第二導電型汲極及二淺溝槽隔離區於第二導電型飄移區上，二淺溝槽隔離區隔著第二導電型飄移區而彼此相對；形成複數個第一導電型頂環於二淺溝槽隔離區之間；以及形成閘極結構，係包含第一側邊及第二側邊，第一側邊位於第一導電型井區之上，第二側邊位於第二電型飄移區之上。
其中，複數個第一導電型頂環之形狀及大小係由第二導電型汲極往閘極結構之方向呈線性關係逐漸變大。
其中，複數個第一導電型頂環之摻雜濃度係由第二導電型汲極往閘極結構之方向呈線性關係逐漸變大。
其中，第一導電型頂環之數量根據製程線寬來決定。其中，第一導電型頂環中之最小環係使用最小線寬製程技術。
其中，藉由調整第一導電型頂環與二淺溝槽隔離區之寬度之比例，能達成超過40V之崩潰電壓及低於20mΩ-cm2 之導通電阻。
其中，第一導電型基板係為<100>矽基板，並使用之20Ω-cm P型矽基板。
其中，藉由調整第二導電型飄移區之寬度與二淺溝槽隔離區之寬度之比例，以及調整第一導電型基板與複數個第一導電型頂環之摻雜濃度，能達成超過40V之崩潰電壓及低於20mΩ-cm2 之導通電阻。
其中，當半導體元件發生崩潰現象時，空乏區係位於複數個第一導電型頂環與第二導電型飄移區之中。
承上所述，依本發明之，其可具有一或多個下述優點：
(1) 此具P型頂環及溝槽區之降低表面電場半導體元件與習知技藝之Dieler半導體元件及具閘極場板之半導體元件相比較，能夠有更高的崩潰電壓，較低的導通電阻，因此有較佳的效能。
(2) 此具P型頂環及溝槽區之降低表面電場半導體元件及其製造方法在半導體製作的過程中，需要的光罩數量與習知技藝之相同，因此不會增加額外的製作成本。
(3) 此具P型頂環及溝槽區之降低表面電場半導體元件及其製造方法之N型飄移區之寬度與淺溝槽隔離區之寬度比值之安全操作區間遠大於習知技藝之Dieler半導體元件及具閘極場板之半導體元件，因此使用上也具備較大的彈性。
以下將參照相關圖式，說明依本發明之具P型頂環及溝槽區之低表面電場半導體元件及其製造方法之實施例，為使便於理解，下述實施例中之相同元件係以相同之符號標示來說明。
另外，為了方便說明起見，以下實施例所繪示之形狀和厚度可能不符實際的狀況。而以下所描述之實施態樣僅為舉例，而是可以熟習此技藝之人士所得知的各種形式，本發明並不以此為限。而在另一方面，實施例中若述及一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或者是另外插入有其他中介層。
請參閱第2圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之結構圖。如圖所示，此具P型頂環及溝槽區之N型橫向擴散金氧半導體元件20包含P型基板21、多晶矽閘極22、P型井區23、P型基極24、N型源極25、N型飄移區26、N型汲極27、二淺溝槽隔離區28以及複數個P型頂環29。
其中，P型基板21可使用<100>20Ω-cm矽基板來製作，並且使用濃度約7×1014 cm-3 之P型摻雜。而P型基板21上方設置有P型井區(P-Well)23及N型飄移區(N-Drift Region)26，P型井區23上設置有P型基極24、N型源極25及多晶矽閘極(Poly Gate)22之第一側邊221。N型飄移區26上則設置有N型汲極27、多晶矽閘極22之第二側邊222、及二淺溝槽隔離區28，N型飄移區26之中並設置複數個P型頂環29，位於此二淺溝槽隔離區(Shallow Trench Isolation Region，STI Region)28之間，此複數個P型頂環29可以有效降低半導體元件20之表面電場，進而達到提升半導體元件20之崩潰電壓等效果，以改善半導體元件2之效能。另外，本發明之具P型頂環及溝槽區之低表面電場半導體元件可使用65nm製程技術，並且可使用三維Sentaurus製程與元件模擬來實現。而P型頂環29的數量則根據製程線寬來決定，最小環可使用最小線寬製程技術來達成，並不限定於圖中的5個。
請參閱第3圖，係為本發明之具P型頂環及溝槽區之降低表面電場半導體元件之第一實施例之上視圖。如第3圖所示，具P型頂環及溝槽區之N型橫向擴散金氧半導體元件2之二淺溝槽隔離區28係彼此相對，而其中間之複數個P型頂環之大小及形狀係呈線性的變化，由N型汲極27往多晶矽閘極22的方向逐漸變大，而其在相同的摻雜濃度下呈線性變化，並可經由數值分析的計算公式設計一個P型頂環光罩來達到線性的梯度摻雜輪廓。而在另一方面，當半導體元件20發生崩潰現象時，空乏區係位於複數個P型頂環29與N型飄移區26之中。
請參閱第4圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之側視圖。由第4圖所示，具P型頂環及溝槽區之N型橫向擴散金氧半導體元件20之P型基板21上方設置有N型飄移區26(即為磊晶層)，從複數個P型頂環29可看出，在一個P型頂環光罩的設計下，較大的環相對有較高的濃度摻雜，如第6圖所示。
請參閱第5圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之前視圖。由圖中可以很明顯的看出，複數個P型頂環29係位於N型飄移區26之高原區的頂部，其兩側均為淺溝槽隔離區28。其中，更可藉由調整N型飄移區26之寬度與二淺溝槽隔離區28之寬度，使得二者之比值(WN-Drift /WSTI )改變，並且調整N型飄移區26與複數個P型頂環之摻雜濃度，來優化半導體元件2的效能，使此半導體元件2能夠有超過40V之崩潰電壓及低於20mΩ-cm2 之導通電阻。另外，也可藉由調整P型頂環29與二淺溝槽隔離區28之寬度之比例，來達到上述目的。
請參閱第6圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之摻雜濃度圖。本發明之P型頂環的數量係根據製程的線寬來決定，並且需要有線性的摻雜輪廓(Linear Doping Profile)，如第6圖所示。
請參閱第7圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電場分佈圖。如圖所示，最大的電場發生在最大的P型頂環與鄰近閘極側之N型飄移區之接面處，曲線71、72及73為在不同的摻雜濃度及不同的WN-Drift /WSTI 之比值之下，電場分佈的曲線圖。
由圖中可以很明顯的看出，電場的峰值(Peak)會隨著WN-Drift /WSTI 之比值而改變，而電場的分佈可以被延伸至汲極側。而較寬的淺溝槽隔離區及較窄的矽區可提供半導體元件較佳的電壓控制能力(Voltage Capability)。但是，由於電子元件尺寸上的限制，更均勻的電場無法靠降低WN-Drift /WSTI 之比值來達成，這一點由WN-Drift /WSTI 之比值對電場分佈的影響可以看出來。也就是說，本發明之半導體元件之最大崩潰電壓是由摻雜濃度來決定。因此，更均勻的電場分佈需要靠調整N型飄移區及P型頂環，使其達到濃度平衡，如曲線73所示。若是提升P型頂環的面積或數量時，必定需要提高P型摻雜，此時N型飄移區的N型摻雜也需要提高，而P型頂環及N型飄移區的濃度需要平衡在1e12 /cm2 。
此外，與習知技藝之延伸型汲極金氧半導體元件相比較，例如，Dieler半導體元件與具分級閘極場板結構的N型金氧半導體元件，係將電場引入絕緣淺溝槽，增加其崩潰電場（氧化層材料有較高的崩潰電壓），本發明之具多重降低表面電場之P型頂環之半導體元件可輕易達成電場的平衡。而在另一方面，由於接近閘極邊緣之接面之電場已經被減低，因此可降低由崩潰現象產生之熱載子所造成的基板電流。
請參閱第8圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電流電壓曲線圖。在本實施例中，本發明之具P型頂環及溝槽區之N型橫向擴散金屬氧化物半導體元件係操作於截止狀態(Off-State)，而WN-Drift /WSTI 之比值為0.42。當汲極偏壓增加時，飄移區的空乏層會變寬，直到P型頂環被擊穿為止。而由於鄰近P型頂環之空乏區有隔外的電場產生，因此接近閘極邊緣之峰值電場則會減少，而整體的電場分佈會朝向汲極側。
在較佳的情況之下，本發明之半導體元件可以有超過40V之崩潰電壓及低於1×10-12 amp的漏電流。除此之外，當半導體元件發生崩潰現象時，淺溝槽隔離區可以將主要的電流限制在P型頂環的表面，並向著源極流動，而不是在淺溝漕隔離區之下。另外，由於較窄的電流通道會產生較嚴重的電荷群聚效應(Current Crowding Effect)，因此，較寬的淺溝漕隔離區會增加半導體元件的導通電阻。
請參閱第9A圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電壓電阻曲線圖。如圖所示，曲線91為當半導體元件處於截止狀態時，本發明之具P型頂環及溝槽區之N型橫向擴散金氧半導體之崩潰電壓相對於WN-Drift /WSTI 之比值之曲線圖。由曲線91可以看出，本發明之半導體元件之最大崩潰電壓可以達到46V。
而曲線92為當半導體元件處於截止狀態時，本發明之半導體元件之導通電阻相對於WN-Drift /WSTI 之比值之曲線圖。由曲線92中可以看出，當WN-Drift /WSTI 之比值由0.42變化到2.33時，本發明之半導體元件之導通電阻可以改善將近30%，而最低的導通電阻可以達到約17mΩ-cm2 左右。
請參閱第9B圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電壓曲線圖。而插入圖中之曲線93、94及95分別為當半導體元件處於截止狀態時，本發明之半導體元件、具閘極場板之N型金氧半導體元件及Dieler半導體元件之崩潰電壓相對於WN-Drift /WSTI 之比值之曲線圖。由曲線94及95中可以看出，具閘極場板之半導體元件及Dieler半導體元件之理想崩潰電壓約為35V左右，較本發明之具P型頂環及溝槽區之半導體元件為低。
而由曲線93之陰影區可以看出，崩潰電壓隨著WN-Drift /WSTI 之比值變化之變化量僅僅只有約為10%的量，故提供了一個相當大的安全操作區間。因此，本發明之半導體元件之安全操作區間遠大於具閘極場板之半導體元件及Dieler半導體元件之安全操作區間(曲線94及95之陰影區)。
請參閱第10圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之元件效能曲線圖。由曲線103可以看出，在理想的狀態下，本發明之半導體元件之崩潰電壓可以達到約46V，而曲線102之具分級閘級場板之半導體元件雖然有著低導通電阻，但其崩潰電壓僅有約35V。另外，由曲線101可以看出，Dieler半導體元件之崩潰電壓約為35V，但其導通電阻卻非常高，故容易發熱，如此則會有可靠性的問題。因此，本發明之具P型頂環及溝槽區之低表面電場半導體元件在效能上確實優於習知技藝之Dieler半導體元件及具分級閘級場板之半導體元件。
請參閱第11圖，係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之製造方法流程圖。本發明之半導體製造方法，適用於一半導體元件，係包含下列步驟：
在步驟S111中，提供第一導電型基板；
在步驟S112中，形成第一導電型井區及第二導電型飄移區於第一導電型基板之上；
在步驟S113中，形成第一導電型基極及第二導電型源極於第一導電型井區之上；
在步驟S114中，形成第二導電型汲極及二淺溝槽隔離區於第二導電型飄移區上，二淺溝槽隔離區隔著第二導電型飄移區而彼此相對；
在步驟S115中，形成複數個第一導電型頂環於二淺溝槽隔離區之間；以及
在步驟S116中，形成閘極結構，係包含第一側邊及第二側邊，第一側邊位於第一導電型井區之上，第二側邊位於第二電型飄移區之上。
綜上所述，本發明之具P型頂環及溝槽區之低表面電場半導體元件與習知技藝之Dieler半導體元件及具閘極場板之半導體元件相較之下，本發明之半導體元件能夠有更高的崩潰電壓，較低的導通電阻，因此能夠達到較佳的效能。另外，本發明之半導體元件在製造的過程中，所需光罩的數量上也與習知技藝相同，因此不會增加額外的製造成本。再者，由崩潰電壓相對於WN-Drift /WSTI 之比值之曲線可以看出，其安全操作區間遠大於習知技藝之Dieler半導體元件及具閘極場板之半導體元件，因此本發明之半導體元件在使用上也具備較大的彈性。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
1、28．．．淺溝漕隔離區
2．．．閘極場板
3．．．分級閘極場板
4、25．．．N型源極
5．．．閘極
6、27．．．N型汲極
7．．．汲極延伸區
20．．．半導體元件
21．．．P型基板
22．．．多晶矽閘極
221．．．第一側邊
222．．．第二側邊
23．．．P型井區
24．．．P型基極
26．．．N型飄移區
29．．．P型頂環
71~73、91~95、101~103．．．曲線
S111~S116．．．步驟流程
第1A、1B及1C圖係為習知技藝之延伸型汲極金氧半導體之結構圖。
第2圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之結構圖。
第3圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之上視圖。
第4圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之側視圖。
第5圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之第一實施例之前視圖。
第6圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之摻雜濃度圖。
第7圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電場分佈圖。
第8圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電流電壓曲線圖。
第9A圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電壓電阻曲線圖。
第9B圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之電壓曲線圖。
第10圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之元件效能曲線圖。
第11圖係為本發明之具P型頂環及溝槽區之低表面電場半導體元件之一實施例之製造方法流程圖。
20．．．半導體元件
21．．．P型基板
22．．．多晶矽閘極
221．．．第一側邊
222．．．第二側邊
23．．．P型井區
24．．．P型基極
25．．．N型源極
26．．．N型飄移區
27．．．N型汲極
28．．．淺溝槽隔離區
29．．．P型頂環

Claims (18)

  1. 一種半導體元件，其包含：
    一第一導電型基板；
    一閘極結構，係包含一第一側邊及一第二側邊；
    一第一導電型井區，係位於該第一導電型基板之上及該第一側邊之下；
    一第一導電型基極，係位於該第一導電型井區之上；
    一第二導電型源極；係位於該第一導電型井區之上；
    一第二導電型飄移區，係位於該第一導電型基板之上及該第二側邊之下；
    一第二導電型汲極，係位於該第二導電型飄移區之上；
    二淺溝槽隔離區，係位於該第二導電型飄移區之上，並隔著該第二導電型飄移區而彼此相對；以及
    複數個第一導電型頂環，係位於該第二導電型飄移區之內，及該二淺溝槽隔離區之間，該複數個第一導電型頂環有降低半導體之表面電場的功能。
  2. 如申請專利範圍第1項所述之半導體元件，其中該複數個第一導電型頂環之形狀及大小係由該第二導電型汲極往該閘極結構之方向呈線性關係逐漸變大。
  3. 如申請專利範圍第2項所述之半導體元件，其中該複數個第一導電型頂環之摻雜濃度係由該第二導電型汲極往該閘極結構之方向呈線性關係逐漸變大。
  4. 如申請專利範圍第3項所述之半導體元件，其中該複數個第一導電型頂環之數量係根據製程線寬來決定。
  5. 如申請專利範圍第4項所述之半導體元件，其中該複數個第一導電型頂環中之最小環係使用最小線寬製程技術。
  6. 如申請專利範圍第1項所述之半導體元件，其中藉由調整該複數個第一導電型頂環與該二淺溝槽隔離區之寬度之比例，使該半導體元件能夠達到高崩潰電壓及低導通電阻之效能最佳化的目的。
  7. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型基板係為<100>矽基板，為P型且電阻率為20Ω-cm。
  8. 如申請專利範圍第1項所述之半導體元件，其中藉由調整該第二導電型飄移區之寬度與該二淺溝槽隔離區之寬度之比例，以及調整該第一導電型基板與該複數個第一導電型頂環之摻雜濃度，使該半導體元件能夠達到高崩潰電壓及低導通電阻之效能最佳化的目的。
  9. 如申請專利範圍第1項所述之半導體元件，其中當該半導體元件發生崩潰現象時，空乏區係位於該複數個第一導電型頂環與該第二導電型飄移區之中。
  10. 一種半導體元件製造方法，係包含下列步驟：
    提供一第一導電型基板；
    形成一第一導電型井區及一第二導電型飄移區於該第一導電型基板之上；
    形成一第一導電型基極及一第二導電型源極於該第一導電型井區之上；
    形成一第二導電型汲極及二淺溝槽隔離區於該第二導電型飄移區上，該二淺溝槽隔離區隔著該第二導電型飄移區而彼此相對；
    形成複數個第一導電型頂環於該二淺溝槽隔離區之間；以及
    形成一閘極結構，係包含一第一側邊及一第二側邊，該第一側邊位於該第一導電型井區之上，該第二側邊位於該第二電型飄移區之上。
  11. 如申請專利範圍第10項所述之半導體元件製造方法，其中該複數個第一導電型頂環之形狀及大小係由該第二導電型汲極往該閘極結構之方向呈線性關係逐漸變大。
  12. 如申請專利範圍第11項所述之半導體元件製造方法，其中該複數個第一導電型頂環之摻雜濃度係由該第二導電型汲極往該閘極結構之方向呈線性關係逐漸變大。
  13. 如申請專利範圍第12項所述之半導體元件製造方法，其中該複數個第一導電型頂環之數量係根據製程線寬來決定。
  14. 如申請專利範圍第13項所述之半導體元件製造方法，其中該複數個第一導電型頂環中之最小環係使用最小線寬製程技術。
  15. 如申請專利範圍第10項所述之半導體元件製造方法，其中藉由調整該複數個第一導電型頂環與該二淺溝槽隔離區之寬度之比例，使該半導體元件能夠達到高崩潰電壓及低導通電阻之效能最佳化的目的。
  16. 如申請專利範圍第10項所述之半導體元件製造方法，其中該第一導電型基板係為<100>矽基板，為P型且電阻率為20Ω-cm。
  17. 如申請專利範圍第10項所述之半導體元件製造方法，更包含下列步驟：
    藉由調整該第二導電型飄移區之寬度與該二淺溝槽隔離區之寬度之比例，以及調整該第一導電型基板與該複數個第一導電型頂環之摻雜濃度，使該半導體元件能夠達到高崩潰電壓及低導通電阻之效能最佳化的目的。
  18. 如申請專利範圍第10項所述之半導體元件製造方法，其中當該半導體元件製造方法製造之半導體元件發生崩潰現象時，空乏區係位於該複數個第一導電型頂環與該第二導電型飄移區之中。
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