KR100527323B1 - 반도체 장치 - Google Patents

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KR100527323B1
KR100527323B1 KR10-2003-0047992A KR20030047992A KR100527323B1 KR 100527323 B1 KR100527323 B1 KR 100527323B1 KR 20030047992 A KR20030047992 A KR 20030047992A KR 100527323 B1 KR100527323 B1 KR 100527323B1
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야스다나오끼
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미쓰비시덴키 가부시키가이샤
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Abstract

RESURF 효과를 손상시키지 않고 내압을 향상시킨 유전체 분리형 반도체 장치를 얻는다. 반도체 기판(1)의 제1 주면에 배치된 주 유전체층(3-1), 반도체 기판(1)에 대향하여 주 유전체층(3-1)을 협지하는 제1 도전형의 제1 반도체층(2), 제1 반도체층(2)의 표면에 형성된 제1 도전형의 제2 반도체층(6), 제1 반도체층(2)의 외주연을 둘러싸는 제2 도전형의 제3 반도체층(7), 제3 반도체층(7)의 외주연을 둘러싸는 링 형상 절연막(9), 제2 반도체층(6)의 표면에 배치된 제1 주 전극, 제3 반도체층(7)의 표면에 배치된 제2 주 전극, 반도체 기판(1)의 제2 주면에 배치된 이면 전극(8), 제2 반도체층(6)의 바로 아래에 배치되고, 또한 제2 주면에 적어도 일부가 접합된 보조 유전체층(3-2)을 형성하였다.

Description

반도체 장치{DIELECTRIC SEPARATION TYPE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 기판의 상면 및 하면에 각각 유전체층 및 이면 전극이 형성된 유전체 분리형 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 유전체 분리형 반도체 장치는 여러 가지 제안되어 왔다(예를 들면, 후술하는 특허 문헌 1 참조).
특허 문헌 1의 도 52 및 도 53을 참조하면, 유전체 분리형 반도체 장치의 반도체 기판에는, 상면 및 하면에 각각 유전체층 및 이면 전극이 형성되고, 유전체층의 상면에는 n-형 반도체층이 형성되어 있다.
또한, 유전체층은 반도체 기판과 n-형 반도체층을 유전체 분리하고 있으며, 절연막은 n-형 반도체층을 소정 범위로 구획하고 있다.
이 소정 범위에서, n-형 반도체층의 상면에는 비교적 낮은 저항값의 n+형 반도체 영역이 형성되고, 또한 n+형 반도체 영역을 둘러싸도록 p+형 반도체 영역이 형성되어 있다. 또한, n+형 반도체 영역 및 p+형 반도체 영역에는 각각 캐소드 전극 및 애노드 전극이 접속되어 있으며, 캐소드 전극 및 애노드 전극은 절연막에 의해 서로 절연되어 있다.
또한, 특허 문헌 1의 도 54를 참조하면, 애노드 전극 및 이면 전극을 모두 0V로 설정하고, 캐소드 전극에 플러스의 전압을 점차 증가시키면, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합으로부터 공핍층이 신장된다. 이 때, 반도체 기판은 접지 전위에 고정되어 있으며, 유전체층을 개재하여 필드 플레이트로서 작용하므로, 상기 공핍층 외에, n-형 반도체층과 유전체층과의 경계면으로부터 n-형 반도체층의 상면을 향하는 방향으로 다른 공핍층이 신장된다.
이와 같이 다른 공핍층이 신장됨으로써, 상기 공핍층이 캐소드 전극을 향하여 신장되기 쉬워지고, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합에서의 전계가 완화된다. 이 효과는 일반적으로 RESURF(Reduced SURface Field) 효과로서 알려져 있다.
또한, 특허 문헌 1의 도 55를 참조하면, p+형 반도체 영역으로부터 충분히 떨어진 위치의 단면에서의 전계 강도 분포에 있어서, 다른 공핍층의 연직 방향 폭을 x, 유전체층의 두께를 t0으로 하고, n-형 반도체층의 상면을 횡축의 원점에 대응시키면, 상기 단면에 있어서의 전체 전압 강하 V는 이하의 수학식 3으로 표현된다.
단, 수학식 3에서, N은 n형 반도체층의 불순물 농도[㎝-3], ε0은 진공의 유전율[C·V-1·㎝-1], ε2는 n-형 반도체층의 비유전율, ε3은 유전체층의 비유전율이다.
수학식 3으로부터, 전체 전압 강하량 V를 같게 유지하면서 유전체층의 두께 t0을 두껍게 하면, 다른 공핍층의 연직 방향 폭 x가 짧아지는 것을 알 수 있다. 이것은 RESURF 효과가 약해지는 것을 의미한다.
한편, n-형 반도체층과 p+형 반도체 영역 사이의 pn 접합에서의 전계 집중, 및 n-형 반도체층과 n+형 반도체 영역과의 계면에서의 전계 집중에 의한 애밸런치 파괴가 발생하지 않는 조건 하에서는, 반도체 장치의 내압은 최종적으로는 n+형 반도체 영역의 바로 아래에 있어서의 n-형 반도체층과 유전체층과의 계면에서의 전계 집중에 의한 애밸런치 파괴로 결정된다.
이러한 조건이 만족되도록 반도체 장치를 구성하기 위해서는, p+형 반도체 영역과 n+형 반도체 영역과의 거리를 충분히 길게 설정하여, n-형 반도체층의 두께 d와 그 불순물 농도를 최적화하면 된다.
상기 조건은 특허 문헌 1의 도 56을 참조하면, n-형 반도체층과 유전체층과의 계면으로부터 n-형 반도체층의 표면에까지 공핍화하였을 때에, n-형 반도체층과 유전체층과의 계면에서의 전계 집중이 정확히 애밸런치 파괴 조건을 충족시키는 것이 일반적으로 알려져 있다. 이 경우, 공핍층은 n+형 반도체 영역에 달하여, n-형 반도체층의 전체를 공핍화하고 있다.
이러한 조건 하에서의 내압 V는, 이하의 수학식 4로 표현된다.
단, 수학식 4에서, Ecr은 애밸런치 파괴를 일으키는 임계 전계 강도로, n+형 반도체 영역의 두께는 무시되어 있는 것으로 한다.
상기 특허 문헌 1의 도 57을 참조하면, n+형 반도체 영역의 바로 아래의 단면에 있어서의 수직 방향의 전계 강도 분포에 있어서, n-형 반도체층과 유전체층과의 경계(원점으로부터 전극측으로 거리 d의 위치)에 있어서의 전계 강도는 임계 전계 강도 Ecr에 달하고 있다.
n-형 반도체층을 실리콘으로 형성하고, 유전체층을 실리콘 산화막으로 형성하여, 반도체 장치의 내압 V를 계산하는 경우, 일반적인 값으로서,
d=4×10-4,
t0=2×10-4
를 채용한다.
또한, 임계 전계 강도 Ecr은, n-형 반도체층의 두께 d에 영향을 받지만, 이 경우에는, 대략,
Ecr=4×105
로 표현된다. 이 임계 전계 강도 Ecr과, ε2(=11.7), ε3(=3.9)을 상기 수학식 4에 대입하면, 내압 V는 이하의 수학식 5로 표현된다.
따라서, n-형 반도체층의 두께 d가 1㎛ 증가하면, 이하의 수학식 6으로 표현되는 전압 상승 ΔV가 얻어진다.
또한, 유전체층의 두께 t0이 1㎛ 증가하면, 이하의 수학식 7로 표현되는 전압 상승 ΔV가 얻어진다.
수학식 6, 7의 결과로부터 분명한 바와 같이, n-형 반도체층보다 유전체층을 두껍게 설정함으로써 내압 상승이 크고, 내압을 상승시키기 위해서는 유전체층을 두껍게 설정하는 것이 효과적인 것을 알 수 있다.
또한, n-형 반도체층을 두껍게 설정하면, 절연막을 형성하기 위해서는 보다 깊은 트렌치 에칭 기술이 필요하게 되고, 새로운 기술 개발을 필요로 하기 때문에 바람직하지 않다.
그러나, 유전체층의 두께 t0을 증대시키면, 상술된 바와 같이 다른 공핍층의 신장 x가 작아져, RESURF 효과가 저감된다. 즉, p+형 반도체 영역과 n-형 반도체층 사이의 pn 접합에서의 전계 집중이 증대되어, 이 pn 접합에서의 애밸런치 파괴에 의해 내압이 제한되게 된다.
<특허 문헌 1>
특허 제2739018호 공보(동 공보의 도 52∼도 57)
종래의 유전체 분리형 반도체 장치는, 이상과 같이 유전체층의 두께 t0과 n-형 반도체층의 두께 d에 의존하여 반도체 장치의 내압이 제한되는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 유전체층의 두께와 제1 반도체층의 두께에 의존하여 반도체 장치의 내압이 제한되는 것을 방지하면서, 고내압을 실현한 유전체 분리형 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 유전체 분리형 반도체 장치는, 반도체 기판과, 반도체 기판의 제1 주면의 전역에 인접 배치된 주 유전체층과, 반도체 기판에 대향하여 주 유전체층을 협지하도록 주 유전체층의 표면에 배치된 저불순물 농도의 제1 도전형의 제1 반도체층과, 제1 반도체층의 표면에 선택적으로 형성된 고불순물 농도의 제1 도전형의 제2 반도체층과, 제1 반도체층의 외주연을 간격을 두고 둘러싸도록 배치된 고불순물 농도의 제2 도전형의 제3 반도체층과, 제3 반도체층의 외주연을 둘러싸도록 배치된 링 형상 절연막과, 제2 반도체층의 표면에 접합 배치된 제1 주 전극과, 제3 반도체층의 표면에 접합 배치된 제2 주 전극과, 반도체 기판의 제1 주면에 대향하는 제2 주면에 인접 배치된 판 형상의 이면 전극과, 제2 반도체층의 바로 아래에 배치되고, 또한 주 유전체층의 제2 주면에 적어도 일부가 접합된 제1 보조 유전체층을 포함하는 것이다.
또한, 본 발명에 따른 유전체 분리형 반도체 장치의 제조 방법은, 유전체 분리 기판 상에 형성된 고내압 횡형 디바이스로서, 제1 주 전극과 제1 주 전극을 둘러싸도록 형성된 제2 주 전극을 가짐과 함께, 유전체 분리 기판의 이면측에 대좌(pedestal(base))가 되는 반도체 기판을 갖는 유전체 분리형 반도체 장치의 제조 방법으로서, 제1 주 전극을 포함하고, 또한 제1 주 전극으로부터 제2 주 전극까지의 거리의 40% 이상의 영역에 걸쳐, 반도체 기판을 KOH 에칭에 의해 제거하는 단계와, 영역에서 제1 매립 절연막을 형성하는 단계와, 영역에서 제1 매립 절연막의 바로 아래에 접하는 형태로, 제2 매립 절연막을 형성하는 단계를 포함한 것이다.
〈제1 실시예〉
이하, 도면을 참조하여, 본 발명의 제1 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치(100)를 일부 단면도로 도시하는 사시도이고, 도 2는 도 1에 도시한 유전체 분리형 반도체 장치(100)의 부분 단면도이다.
도 1 및 도 2에서, 유전체 분리형 반도체(100)는 반도체 기판(1)과, n-형 반도체층(2)과, 유전체층(3)과, n+형 반도체 영역(4)과, p+형 반도체 영역(5)과, 전극(6, 7)과, 이면 증착 전극(이하, 단순히 「이면 전극」이라고 함)(8)과, 절연막(9, 11)을 구비하고 있다.
반도체 기판(1)의 상면 및 하면에는 각각 유전체층(3) 및 이면 전극(8)이 형성되어 있다.
유전체층(3)의 상면에는 n-형 반도체층(2)이 형성되어 있으며, 유전체층(3)은 반도체 기판(1)과 n-형 반도체층(2)을 유전체 분리하고 있다.
절연막(9)은 n-형 반도체층(2)을 소정 범위로 링 형상으로 구획하고 있다.
절연막(9)에 의해 구획된 소정 범위에서, n-형 반도체층(2)의 상면에는 n-형 반도체층(2)보다 낮은 저항값의 n+형 반도체 영역(4)이 형성되고, 또한 n+형 반도체 영역(4)을 둘러싸도록, p+형 반도체 영역(5)이 형성되어 있다.
p+형 반도체 영역(5)은 n-형 반도체층(2)의 상면 내에 선택적으로 형성되어 있다.
n+형 반도체 영역(4) 및 p+형 반도체 영역(5)에는, 각각 전극(6, 7)이 접속되어 있으며, 전극(6, 7)은 절연막(11)에 의해 서로 절연되어 있다.
이 경우, 전극(6, 7)은 각각 캐소드 전극 및 애노드 전극으로서 기능하므로, 이하 「캐소드 전극(6)」, 「애노드 전극(7)」이라고 한다.
유전체층(3)은 두께가 비교적 얇은 유전체층으로 이루어지는 제1 영역(3-1)과, 비교적 두꺼운 유전체층으로 이루어지는 제2 영역(3-2)으로 구분되어 있다.
n+형 반도체 영역(4)은 제2 영역(3-2)의 상측에서, 제2 영역(3-2)보다 좁은 범위로 형성되어 있다.
도 3은 도 1 및 도 2에 도시한 유전체 분리형 반도체 장치(100)의 순방향 내압의 유지 동작을 설명하기 위한 단면도이고, 도 4는 도 3의 A-A'선에 의한 단면에서의 전계 강도 분포를 도시하는 설명도이다.
도 3에서는 제1 영역(유전체층)(3-1)의 두께 t0과, 제2 영역(유전체층)(3-2)의 에지(31)와, n-형 반도체층(2)에 관련된 공핍층(41a, 41b)과, 공핍층(41b)의 두께 x와, 캐소드 전극(6)과 애노드 전극(7)과의 거리 L이 도시되어 있다.
도 3에서, 애노드 전극(7) 및 이면 전극(8)을 모두 접지 전위(0V)로 설정하여, 캐소드 전극(6)에 플러스의 전압(+V)을 공급하여 이것을 점차 증가시키면, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합으로부터 공핍층(41a)이 신장된다.
이 때, 반도체 기판(1)은 유전체층(3)을 사이에 두고, 접지 전위로 고정된 필드 플레이트로서 작용하므로, 공핍층(41a) 외에, n-형 반도체층(2)과 유전체층(3)과의 경계면으로부터, n-형 반도체층(2)의 상면을 향하는 방향으로 공핍층(41b)이 신장된다.
따라서, RESURF 효과에 의해, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합에서의 전계는 완화된다.
또, 전계 집중을 피하기 위해서, 유전체층(3-2)의 에지(31)는 애노드·캐소드 전극의 거리 L에 대하여, 캐소드측으로부터 40% 이상을 목표로 한 위치에 설정된다.
도 4는 p+형 반도체 영역(5)으로부터 충분히 떨어진 위치(도 3의 A-A'선에 의한 단면)에 있어서의 전계 강도의 분포를 나타내고 있다.
도 4에서, 횡축은 이면 전극(8)측의 위치를 나타내고, 종축은 전계 강도를 나타내고 있으며, 공핍층(41b)의 두께(신장) x, 유전체층(3-1)의 두께 t0으로 하여, n-형 반도체층(2)의 상면을 횡축의 원점에 대응시키고 있다.
A-A'선에 의한 단면에 있어서의 전체 전압 강하 V는 종래의 유전체 분리형 반도체 장치인 경우와 마찬가지로, 상술한 수학식 3으로 표현된다.
즉, 전체 전압 강하가 같아도, 유전체층(3)의 두께 t0을 두껍게 설정하면, 공핍층(41b)의 신장 x가 줄어, RESURF 효과가 저감된다.
한편, n-형 반도체층(2)과 p+형 반도체 영역(5) 사이의 pn 접합에서의 전계 집중, 및 n-형 반도체층(2)과 n+형 반도체 영역(4)과의 계면에서의 전계 집중에 의한 애밸런치 파괴가 발생하지 않는 조건 하에서는 반도체 장치(100)의 내압은, 최종적으로는 n+형 반도체 영역(4)의 바로 아래에서의 n-형 반도체층(2)과 유전체층(3-1)과의 계면에서의 전계 집중에 의한 애밸런치 파괴로 결정된다.
이러한 조건을 만족하도록 반도체 장치(100)를 구성하기 위해서는, p+형 반도체 영역(5)과 n+형 반도체 영역(4)과의 거리 L을 충분히 길게 설정하고, n-형 반도체층(2)의 두께 d와 그 불순물 농도 N을 최적화하면 된다.
예를 들면, 내압 600V를 상정하면, 거리 L은 70㎛∼100㎛ 정도로 설계할 수 있다.
도 5는 상기 조건 하에서의 유전체층 분리 반도체 장치(100)의 순방향 내압의 유지 동작을 설명하기 위한 단면도이다.
상기 조건은 「n-형 반도체층(2)과 유전체층(3-1)과의 계면으로부터 n-형 반도체층(2)의 표면에까지 공핍화하였을 때에, n-형 반도체층(2)과 유전체층(3-1)과의 계면에서의 전계 집중이 정확히 애밸런치 조건을 충족시키는 상태」를 의미하는 것이 일반적으로 알려져 있다.
도 5에서, 공핍층(41b)은 n+형 반도체 영역(4)에 달하고, n-형 반도체층(2)의 전체가 공핍화되어 있는 것이 나타나 있다.
이러한 조건에서의 내압 V는 n+형 반도체 영역(4)의 바로 아래(즉, 도 5의 B-B'선에 의한 단면)에 있어서의 전체 전압 강하로 나타나고, 이하의 수학식 8과 같이 표현된다.
단, 수학식 8에서, t1은 제1 유전체층(3-1)에 제2 유전체층(3-2)을 부가한 두께〔㎝〕이고, n+형 반도체 영역(4)의 두께는 무시되어 있는 것으로 한다.
또, 수학식 8은 상술한 수학식 4의 두께 t0을, 두께 t1로 치환한 것과 같다.
도 6은 B-B'선에 의한 단면에서의 전계 강도 분포를 도시하는 설명도이다.
도 6에서, n-형 반도체층(2)과 유전체층(3)과의 경계(원점으로부터 전극(8)측으로 거리 d의 위치)에 있어서의 전계 강도는, 임계 전계 강도 Ecr에 달하고 있다.
즉, 상술한 수학식 3과 상기 수학식 8에서 알 수 있는 바와 같이 제1 유전체 영역(3-1)에 있어서 두께 t0을 비교적 얇게 설정하여, RESURF 효과를 손상시키지 않도록 하는 한편, 제2 유전체 영역(3-2)이 형성된 범위에서 유전체층(3)의 두께 t1을 비교적 두껍게 설정함으로써, 전압 강하를 벌어 내압을 종래의 경우보다 향상시킬 수 있다.
다음으로, 도 7∼도 10에 도시하는 공정별 단면도를 참조하여, 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법에 대하여 설명한다.
도 7∼도 10에서, 상술(도 1∼도 3, 도 5 참조)한 바와 마찬가지의 부분에 대해서는, 각각 상술한 것과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 도 7에서, 반도체 장치(100)는 비교적 얇은 제1 유전체 영역이 형성된 SOI(Silicon On Insulator) 기판을 이용하여 처리된 웨이퍼 프로세스가 종료하여, 고압 디바이스가 형성된 상태에 있는 것으로 한다.
이 상태의 반도체 장치(100)에 대하여, 도 7에 도시한 바와 같이 반도체 기판(1)의 이면측에 절연막 마스크(101)(CVD-산화막, CVD-질화막, 플라즈마-질화막 등)를 형성한다.
절연막 마스크(101)는 반도체 장치(100)의 표면측(n-형 반도체층(2)측)의 패턴과 정합하도록 형성되어 있으며, 캐소드 전극(6)을 둘러싸도록 얼라이먼트되어 있다. 도 7에서는 캐소드 전극(6)을 둘러싸는 절연막 마스크(101) 중, 한쪽 측의 단면만이 도시되어 있다.
다음으로, 도 8에 도시한 바와 같이 KOH 에칭에 의해, 이면측의 절연막 마스크(101)에 관련된 개구부에서, 반도체 기판(1)을 제거하여 유전체층(3-1)을 노출시킨다.
이 때, 이면측에 노출된 유전체층(3-1)이 차지하는 영역은 캐소드 전극(6)을 둘러싸도록 형성되고, 또한 캐소드 전극(6)과 애노드 전극(7)과의 거리 L에 대하여 캐소드 전극(6)측보다 적어도 40% 이상이 노출된 상태이다.
다음으로, 도 9에 도시한 바와 같이 반도체 기판(1)의 이면측 전체에 걸쳐, 유전체층(3-2)을 형성하는 처리를 실행한다. 이 때, 도 9의 처리 공정은, 구체적으로는 이하와 같이 실행된다.
즉, 비교적 정밀도가 낮은 제1 PVSQ 와니스(varnish)와, 비교적 정밀도가 높은 제2 PVSQ 와니스에 대하여, 순차적으로 도포 공정과 경화 공정을 실시함으로써 성막한다.
여기서, 유전체층(3-2)(제2 매립 절연막)은 실리콘계 폴리머, 폴리이미드계 폴리머, 폴리이미드실리콘계 폴리머, 폴리알릴렌에테르계 폴리머, 비즈벤조시클로브텐계 폴리머, 폴리키놀린계 폴리머, 퍼플루오로탄화수소계 폴리머, 플루오로 카본계 폴리머, 방향족탄화수소계 폴리머, 보라딘계 폴리머 및 각 폴리머의 할로겐화물 또는 중수소화물 중의 적어도 1개로부터 선택된 경화성 폴리머의 경화막에 의해 형성된다.
또는 유전체층(3-2)은 이하의 일반식 1로 표현되는 실리콘계 폴리머의 경화막에 의해 형성된다.
<일반식 1>
단, 일반식 1에서, R1, R2, R3, R4, R5, R6 은 동일 또는 다른 아릴기, 수소기, 지방족알킬기, 트리알킬실릴기, 중수소기, 중수소화알킬기, 불소기, 플루오로알킬기, 또는 불포화 결합을 갖는 관능기(functional group)이다. 또한, k, l, m, n은 모두 0 이상의 정수이고, 2k+(3/2)l+m+(1/2)n은 자연수이고, 각 폴리머의 중량 평균 분자량은 50 이상이다. 또한, 분자 말단기는 동일 또는 다른 아릴기, 수소기, 지방족알킬기, 수산기, 트리알킬실릴기, 중수소기, 중수소화알킬기, 불소기, 플루오로알킬기, 또는 불포화 결합을 갖는 관능기이다.
또한, 예를 들면, 제1 및 제2 PVSQ 와니스를 구성하기 위해서, 이하의 일반 일반식 2로 표현되는 폴리머를 고려한다.
<일반식 2>
단, 일반식 2에서, R1, R2는 동일 또는 다른 아릴기, 수소기, 지방족알킬기, 수산기, 중수소기, 중수소화알킬기, 불소기, 플루오로알킬기, 또는 불포화 결합을 갖는 관능기이다. 또한, R3, R4, R5, R6은 동일 또는 다른 수소기, 아릴기, 지방족알킬기, 트리알킬실릴기, 수산기, 중수소기, 중수소화알킬기, 불소기, 플루오로알킬기, 또는 불포화 결합을 갖는 관능기이다. 또한, n은 정수이고, 각 폴리머의 중량 평균 분자량은 50 이상이다.
관능기 R1, R2 중, 95%는 페닐기이고, 5%는 비닐기이다. 또한, 관능기 R3∼R6은 전부 수소 원자이다.
일반식 2와 같이 표현되는 중량 평균 분자량 150k의 실리콘계 폴리머(A 수지)를 아니솔 용매 중에 용해시켜, 고형분 농도가 10wt%가 되도록 용해시킨 제1 와니스와, 고형분 농도가 15wt%가 되도록 용해시킨 제2 와니스에 대하여, 순차적으로 도포 공정과 경화 공정을 실시한다.
구체적으로는, 분자량 150k의 PVSQ를 10w%의 아니솔 용액으로 형성한 제1 와니스와, 분자량 150k의 PVSQ를 15w%의 아니솔 용액으로 형성한 제2 와니스를 순차적으로, 100rpm×5초·300rpm×10초·500rpm×60초의 도포 처리를 실시하여 형성된다. 또한, 이 도포 처리의 후에, 350℃×1시간 이후 서냉의 경화 처리가 실시된다.
이에 의해, 반도체 장치(100)의 이면측 개구 영역에서, 성막 얼룩이 유효하게 억제된 유전체층(3-2)을 얻을 수 있다.
또한, 적하량을 최적화함으로써, 막 두께를 제어할 수도 있다.
마지막으로, 도 10에 도시한 바와 같이 반도체 장치(100)의 이면 전면을 폴리시 처리하고, 반도체 기판(1) 상에 형성된 유전체층(3-2)을 제거하여, 금속 증착층(예를 들면, Ti/Ni/Au의 3층 증착 등)으로 이루어지는 이면 전극(8)을 형성한다.
이 결과, 유전체 분리형 반도체 장치(100)의 유전체층(3-1, 3-2)은 내압이 결정되어야 되는 제1 영역(유전체층(3-1)의 두께 t0)에서는 큰 전압 강하를 부담하여, RESURF 효과에 영향을 주는 제2 영역(유전체층(3-2)의 두께 t1)에서는 제1 반도체층과 제3 반도체층과의 사이의 전계 집중을 완화시킬 수 있어, 상기 전기 특성 효과를 실현할 수 있다.
따라서, RESURF 효과를 손상시키지 않고, 유전체 분리형 반도체 장치(100)의 내압을 향상시킬 수 있으며, 또한 유전체 분리형 반도체 장치(100)의 구조를 용이하게 실현하기 위한 제조 방법을 제공할 수 있다.
또한, 기본적으로 SOI층의 구조를 변경하지 않고, 주 유전체층(3-1)과 보조 유전체층(3-2)과의 막 두께 및 유전율을 최적화함으로써, 주 내압의 대폭적인 향상을 실현시킬 수 있다.
또한, 다른 특성(예를 들면, 온 전류값, 임계값 전압 등)에는 악영향을 주지 않으므로, 내압과 다른 특성과의 트레이드 오프 관계가 해소됨으로써, 용이하게 설계할 수 있다.
또한, 보조 유전체층(3-2)을 40% 이상의 영역에 배치함으로써, 내압을 안정시킴은 물론, 필요 충분한 보조 유전체층(3-2)의 형성 범위를 지정할 수 있다. 즉, 불필요하게 보조 유전체층(3-2)의 형성 부분을 확대하여, 디바이스의 기계적 강도를 저하시킬 우려가 전혀 없다.
또한, 보조 유전체층(3-2)은 바닥부를 갖는 통 형상(절구 형상)을 이루고 있으며, 주 유전체층(3-1)과 반도체 기판(1)과의 양방에 접합하기 때문에, 접착 강도를 향상시킬 수 있으며, 나아가서는 내압 특성의 안정화 및 초수명화를 실현할 수 있다. 특히, 보조 유전체층(3-2)을 PVSQ로 성막 형성한 경우에는 주 유전체층(3-1)과 반도체 기판(1)과의 경계 영역에서의 크랙 발생을 방지하여, 기계적이며 전기적으로 안정된 유전체층을 형성할 수 있다.
또한, PVSQ로 성막한 경우에는 제조상의 이점으로서, 막 두께 제어의 용이성을 발휘시킬 수 있다.
〈제2 실시예〉
또, 상기 제1 실시예에서는 도 7에 도시한 반도체 장치(100)의 형성 공정에 대하여 언급하지 않았지만, 활성층 기판의 양면에 유전체층(3-1)을 형성해 두고, 활성층 기판의 주면에 질소를 주입한 후, 대좌 실리콘으로 이루어지는 반도체 기판(1)을 접합하고, 또한 전극 패턴을 형성하여 반도체 장치(100)를 구성해도 된다.
이하, 도 11∼도 13에 도시하는 공정별 단면도를 참조하여, 활성층 기판에 질소 주입 후에 대좌 실리콘 기판을 접합시킨 본 발명의 제2 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 11∼도 13에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술한 것과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 도 11에 도시한 바와 같이 접합 SOI 기판을 제작하기 전의 활성층 기판(21)의 양면에, 산화막에 의한 유전체층(3-1)을 형성해 두고, 후술하는 반도체 기판(1)이 접합되는 측의 주면에 대하여, 질소(N)(102)를 주입한다(화살표 참조).
계속해서, 도 12에 도시한 바와 같이 활성층 기판(21)의 질소 주입측의 주면에 대하여, 대좌 실리콘으로 이루어지는 반도체 기판(1)을 접합한다.
이 때, 예를 들면 1200℃ 이상의 충분히 고온의 어닐링 처리를 행함으로써, 활성층 기판(21)의 주면(질소 주입 영역)을 질화 산화막층(3-3)으로서 안정화시킨 후, 활성층 기판(21)의 다른 쪽의 주면을 연마함으로써, 활성층 기판(21)을 원하는 두께로 제어하는 공정을 가미한다.
이에 의해, 도 12에 도시한 바와 같이 활성층 기판(21)과 반도체 기판(1)이 접합된 SOI 기판이 제조된다.
이하, 도 12의 SOI 기판에 대하여, 상술한 제1 실시예와 마찬가지의 웨이퍼 프로세스를 적용하여, 도 13에 도시한 바와 같이 활성층 기판(21) 내에 고내압 디바이스를 비롯한 각종 디바이스를 형성한 후에, 이면측을 KOH 에칭에 의해 개구한다.
이 때, 질화 산화막층(3-3)으로 이루어지는 매립 유전체층이 존재하고 있기 때문에, 산화막에 의한 유전체층(3-1)이 KOH 에칭에 의해 감소하는 것을 방지할 수 있다. 예를 들면, 30%의 KOH 용액을 이용하여 분위기 온도 60℃의 조건 하에서 반도체 기판(1)의 에칭을 행할 때, 실리콘, 산화막, 질화 산화막에 대한 에칭 레이트는, 각각 40㎛/시간, 0.13㎛/시간, 0.01㎛/시간이므로, 그 효과를 추측할 수 있다.
또, 상술한 제1 실시예에서도 설명한 바와 같이 반도체 기판(1)의 스트레스를 완화시킬 목적을 감안하여, 유전체층(3-1)을 비교적 얇게 설정하는 것이 바람직하며, 또한 KOH 에칭 얼룩 등에 의한 막 감소를 극력 방지할 필요가 있는 것은 물론이다.
이와 같이 하여, 유전체층(3-1) 및 질화 산화막층(3-3)이 감소하지 않고 노출된 후에는, 상술(도 10 참조)한 것과 마찬가지의 처리 공정을 실행함으로써, 도 13에 도시한 바와 같은 고내압 디바이스가 제조된다.
따라서, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
또한, 다른 보조 유전체층(3-3)을 형성함으로써, 제조 도중에 발생하는 주 유전체층(3-1)의 막 두께 변화를 억제할 수 있어, 설계대로의 막 두께를 실현하여 목표값의 내압 특성을 유지할 수 있다.
〈제3 실시예〉
또, 상기 제2 실시예에서는 활성층 기판(21)에 대하여 질소 주입한 후, 반도체 기판(1)을 접합하였지만, 반도체 기판(1)에 대하여 열 질화막 또는 CVD 질화막에 의한 유전체층을 형성한 후, 활성층 기판(21)을 접합해도 된다.
이하, 도 14∼도 16에 도시하는 공정별 단면도를 참조하여, 반도체 기판(1)에 열 질화막 또는 CVD 질화막(유전체층)을 형성한 후, 활성층 기판(21)을 접합한 본 발명의 제3 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 14∼도 16에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 도 14에 도시한 바와 같이 접합 SOI 기판을 제작하기 전의 대좌 실리콘으로 이루어지는 반도체 기판(1)의 양면에 열 질화막 또는 CVD 질화막에 의한 유전체층(3-4)을 형성한다.
계속해서, 도 15에 도시한 바와 같이 도 14의 반도체 기판(1)과, 미리 산화막에 의한 유전체층(3-1)이 형성된 활성층 기판(21)의 주면을 접합하여, 일체화한다.
이 때, 활성층 기판(21)의 다른 주면을 연마하여, 활성층 기판(21)을 원하는 두께로 제어하는 공정을 가미함으로써, 도 15에 도시한 SOI 기판이 제조된다.
마지막으로, 도 15의 SOI 기판에 대하여, 상술한 제1 실시예와 마찬가지의 웨이퍼 프로세스를 적용함으로써, 도 16에 도시한 바와 같이 내압 디바이스를 비롯한 각종 디바이스를 형성한 후에, 이면측을 KOH 에칭에 의해 개구하여, 반도체 장치(100)를 구성한다.
이 때, 질화막에 의해 형성되는 유전체층(3-4)에 의해, 매립 유전체층이 존재하므로, 상술한 제2 실시예와 마찬가지로 산화막에 의한 유전체층(3-1)이 KOH 에칭에 의해 감소하는 것을 방지할 수 있다.
이와 같이 하여, 유전체층(3-1, 3-4)이 감소하지 않고 노출된 후에는, 계속해서 상술(도 10 참조)한 것과 마찬가지의 처리 공정을 실행함으로써, 도 16에 도시한 바와 같은 고내압 디바이스가 제조된다.
따라서, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
또한, 열 질화막 또는 CVD 질화막으로 이루어지는 다른 보조 유전체층(3-4)을 형성함으로써, 상술과 마찬가지로 제조 도중에 발생하는 주 유전체층(3-1)의 막 두께 변화를 억제하여, 설계대로의 막 두께를 실현하여 목표값의 내압 특성을 유지할 수 있다.
〈제4 실시예〉
또, 상기 제1∼제3 실시예에서는 반도체 장치(100)의 이면측의 반도체 기판(1)을 제거하여, 절구 형상의 개구부를 형성하였지만, 고속 실리콘 드라이 에칭 처리를 실시하여, 측면이 수직인 원통 형상의 개구부를 형성해도 된다.
이하, 상술한 도 7과 함께, 도 17∼도 19에 도시하는 공정별 단면도를 참조하여, 반도체 기판(1)에 바닥부를 갖는 통 형상의 개구부를 형성한 본 발명의 제4 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 17∼도 19에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 반도체 장치(100)는 도 7과 같이 절연막 마스크(101)가 반도체 장치(1)의 이면에 형성되고, 또한 절연막 마스크(101)의 개구 영역이 전극(6)을 둘러싸도록 형성되어 있는 것으로 한다. 또한, 후술하는 개구 영역이 차지하는 범위는 상술한 바와 같이 캐소드 전극(6)과 애노드 전극(7)과의 거리 L(도 8 참조)에 대하여, 캐소드 전극(6)측으로부터 적어도 40% 이상이 노출된 상태에 있는 것으로 한다.
다음으로, 도 17의 화살표 105로 나타낸 바와 같이 반도체 기판(1)의 이면측으로부터, 고속 실리콘 드라이 에칭 처리를 실시하여, 대좌 기판이 되는 반도체 기판(1)의 개구 영역을 제거한다.
계속해서, 도 18에 도시한 바와 같이 스프레이 도포기(103)(또는 마이크로 노즐에 의한 스캔 도포법)를 이용하여, 개구부 및 개구부의 근방 영역에 대하여, 선택적으로 A 수지막으로 이루어지는 유전체층(3-2)을 성막한다.
이 때, 스프레이 도포기(103)에 의한 도포 영역(104)(화살표 참조)의 넓이는 마스크 개구 영역 폭(100㎛∼300㎛)의 5배 이하를 목표로 하여 설정된다. 또한, 유전체층(3-2)이 도포된 후에는 상술한 제1 실시예와 마찬가지로 경화 공정이 실시된다.
그 후, 도 19에 도시한 바와 같이 반도체 기판(1)의 이면을 연마하여, 반도체 기판(1)의 주면 상에 형성된 절연막 마스크(101) 및 유전체층(A 수지막)(3-2)을 제거하고, 다시 이면 전체에 증착된 이면 전극(8)을 형성한다.
이와 같이 반도체 장치(100)의 이면측에, 바닥부를 갖는 통 형상의 개구부를 형성한 경우에도, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
또한, 상술한 바와 마찬가지로, 보조 유전체층(3-2)을 형성함으로써, 제조 도중에 발생하는 주 유전체층의 막 두께 변화를 억제하고, 설계대로의 막 두께를 실현하여 목표치의 내압 특성을 유지할 수 있다.
〈제5 실시예〉
또, 상기 제4 실시예에서는 개구부의 형성 후에 반도체 기판(1)의 이면을 연마하였지만, 개구부의 형성 전에 고에너지 이온을 조사하여, 반도체 기판(1) 내에 실리콘 결정의 파괴 영역을 박리층으로서 형성하고, 개구부의 형성 후에 이면측을 박리 가능하게 구성해도 된다.
이하, 상술한 도 7 및 도 17과 함께, 도 20∼도 22에 도시하는 공정별 단면도를 참조하여, 반도체 기판(1) 내에 박리층을 형성한 후에 개구부를 형성하여 이면측을 박리 가능하게 구성한 본 발명의 제5 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 20∼도 22에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 절연막 마스크(101)가 형성되기 전에, 도 20에 도시한 바와 같이 반도체 장치(100)의 이면측으로부터, 고에너지 이온(예를 들면, 수소 H 등)(106)을 조사하여, 반도체 기판(1)의 일정 깊이의 영역에 실리콘의 결정성이 파괴된 결정 파괴층(107)을 형성한다.
계속해서, 도 7과 같이 반도체 장치(100)의 이면에 절연막 마스크(101)를 형성한다. 이 때, 상술한 바와 마찬가지로 절연막 마스크(101)의 개구 영역은 전극(6)을 둘러싸도록 형성되고, 또한 개구 영역이 차지하는 범위는 캐소드 전극(6)과 애노드 전극(7)과의 거리 L에 대하여 캐소드 전극(6)측으로부터 적어도 40% 이상이 노출된 상태에 있다.
다음으로, 도 17과 같이 반도체 기판(1)의 이면측으로부터 고속 실리콘 드라이 에칭 처리를 실시하여 반도체 기판(1)의 개구 영역을 제거한다.
계속해서, 도 21에 도시한 바와 같이 스프레이 도포기(103)를 이용하여, 개구부 및 개구부의 근방 영역에 대하여, 선택적으로 A 수지막으로 이루어지는 유전체층(3-2)을 성막한다. 이 때, 스프레이 도포기(103)에 의한 도포 영역(104)의 넓이는 마스크 개구 영역 폭(100㎛∼300㎛)의 5배 이하를 목표로 한다. 또한, 유전체층(3-2)의 도포 후에는 상술한 경화 공정이 실시된다.
그 후, 도 22에 도시한 바와 같이 결정 파괴층(107)을 박리면으로 하여, 이면측 영역(108)을 일괄적으로 박리함으로써, 반도체 기판(대좌 기판)(1)의 주면 상에 형성된 절연막 마스크(101)와 유전체층(A 수지막)(3-2)을 제거하고, 폴리싱을 처리한 후, 다시 이면 전체에 증착된 이면 전극(8)을 형성한다.
이에 의해, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
〈제6 실시예〉
또, 상기 제5 실시예에서는 반도체 장치(100)의 이면측으로부터 고에너지 이온(106)을 조사하여 결정 파괴층(107)을 형성하였지만, 반도체 기판 내의 매립 절연막(유전체층)(3-1)에 브리치(breach) 영역을 형성하고, 반도체 장치(100)의 표면측으로부터 양극화성 전류(anodizing current)를 통전함으로써, 결정 파괴층(107) 대신에 다공질 실리콘층을 반도체 기판 내에 형성해도 된다.
이하, 상술한 도 7 및 도 17과 함께, 도 23∼도 25에 도시하는 공정별 단면도를 참조하여, 반도체 기판(109) 내에 다공질 실리콘층(112)을 박리층으로서 형성한 본 발명의 제6 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 20∼도 22에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
또, 반도체 기판(109)은 상술한 반도체 기판(1)에 대응하고 있으며, P형 기판으로 구성되어 있다.
우선, 도 23에 도시한 바와 같이 반도체 기판(109)을 대좌로 한 SOI 기판에 있어서, 미리 반도체 장치(100) 내의 매립 절연막(유전체층)(3-1)의 일부에는 브리치된 영역이 형성되어 있다. 또한, 유전체층(3-1)의 브리치 영역을 사이에 두고 반도체 기판(109)과 접촉하는 P형 활성 영역(110)은 트렌치 분리 영역(절연막)(9)에 의해 둘러싸여 있으며, n-형 반도체층(SOI 활성층)(2)으로부터 분리되어 있다.
또한, 도 23에서, SOI 기판은 웨이퍼 프로세스가 실시되고, 주로 SOI 활성층(2) 상에 반도체 디바이스가 형성된 후, P형 활성 영역(110)으로부터 반도체 기판(109)을 향하여 양극화성 전류(111)(화살표 참조)가 통전된다. 이에 의해, 반도체 기판(109)의 이면측의 주면 상에는 박리층(후술함)이 되는 다공질 실리콘층(112)이 형성된다.
다음으로, 다공질 실리콘층(112) 상에, 도 7과 같이 캐소드 전극(6)을 둘러싸도록 절연막 마스크(101)를 형성한다. 이 때, 상술한 바와 마찬가지로 절연막 마스크(101)의 개구 영역이 차지하는 범위는 캐소드 전극(6)과 애노드 전극(7)과의 거리 L에 대하여 캐소드 전극(6)측으로부터 적어도 40% 이상이 노출된 상태가 되도록 설정된다.
계속해서, 도 17과 같이 반도체 기판(109)의 이면측으로부터 고속 실리콘 드라이 에칭 처리를 실시하여 반도체 기판(109)을 제거한다.
다음으로, 도 24에 도시한 바와 같이 스프레이 도포기(103)를 이용하여, 개구부 및 개구부의 근방 영역에 대하여, 선택적으로 A 수지막(3-2)을 성막한다.
이 때, 스프레이 도포기(103)에 의한 A 수지막(3-2)의 도포 영역(104)의 넓이는 마스크 개구 영역 폭(100㎛∼300㎛)의 5배 이하를 목표로 한다. 또한, A 수지막(3-2)의 도포 후에는 상술한 바와 마찬가지의 경화 공정이 실시된다.
그 후, 도 24에 도시한 바와 같이 다공질 실리콘층(112)을 박리면으로 하여, 반도체 기판(109)의 이면측 영역을 일괄적으로 박리함으로써, 반도체 기판(109)의 주면 상에 형성된 절연막 마스크(101) 및 A 수지막(3-2)을 제거하고, 폴리싱을 처리한 후, 다시 이면 전체에 증착된 이면 전극(8)을 형성한다.
이에 의해, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
〈제7 실시예〉
또, 상기 제5 실시예(도 20∼도 22)에서는 개구부의 형성 후에 스프레이 도포기(103)를 이용하여 유전체층(A 수지막)(3-2)을 성막하였지만, 고속 CVD 피착 처리를 실시함으로써, 두꺼운 CVD 산화막으로 이루어지는 유전체층(3-2)을 성막해도 된다.
이하, 상술한 도 7 및 도 17과 함께, 도 26∼도 28에 도시하는 공정별 단면도를 참조하여, 반도체 기판(1)의 개구부 및 개구부 근방에 고속 CVD 피착 처리에 의한 CVD 산화막(유전체층)(3-2)을 성막한 본 발명의 제7 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 26∼도 28은 상술한 도 20∼도 22에 대응하고 있으며, 도 26∼도 28에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 도 26에 도시한 바와 같이 반도체 장치(100)의 이면측으로부터 고에너지 이온(예를 들면, 수소 H 등)(106)을 조사하여, 반도체 기판(1)의 일정 깊이의 영역에 결정 파괴층(107)을 형성한다.
계속해서, 도 7과 같이 반도체 장치(100)의 이면에 캐소드 전극(6)을 둘러싸도록 절연막 마스크(101)를 형성하고, 절연막 마스크(101)의 개구 영역이 차지하는 영역을 캐소드 전극(6)과 애노드 전극(7)과의 거리 L에 대하여 캐소드 전극(6)측으로부터 적어도 40% 이상이 노출된 상태로 한다.
다음으로, 상술한 도 17과 같이 반도체 장치(100)의 이면측으로부터 고속 실리콘 드라이 에칭 처리를 실시하여 반도체 기판(1)을 제거하고, 개구부를 형성한다.
계속해서, 도 27에 도시한 바와 같이 고속 CVD 피착 처리에 의해, 두꺼운 CVD 산화막으로 이루어지는 유전체층(3-2)을 형성한다.
그 후, 도 28에 도시한 바와 같이 결정 파괴층(107)을 박리면으로 하여, 이면측 영역(108)을 일괄적으로 박리함으로써, 반도체 기판(1)의 주면 상에 형성된 절연막 마스크(101) 및 CVD 산화막(유전체층)(3-2)을 제거하고, 폴리싱을 처리한 후, 다시 이면 전체에 증착된 이면 전극(8)을 형성한다.
이에 의해, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
〈제8 실시예〉
또, 상기 제6 실시예(도 23∼도 25)에서는 개구부의 형성 후에 스프레이 도포기(103)를 이용하여 유전체층(A 수지막)(3-2)을 성막하였지만, 고속 CVD 피착 처리를 실시함으로써, 두꺼운 CVD 산화막으로 이루어지는 유전체층(3-2)을 성막해도 된다.
이하, 상술한 도 7 및 도 17과 함께, 도 29∼도 31에 도시하는 공정별 단면도를 참조하여, 반도체 기판(109)의 개구부 및 개구부 근방에 고속 CVD 피착 처리에 의한 CVD 산화막(유전체층)(3-2)을 성막한 본 발명의 제8 실시예에 따른 유전체 분리형 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 29∼도 31은 상술한 도 23∼도 25에 대응하고 있으며, 도 29∼도 31에서, 상술한 것과 마찬가지의 부분에 대해서는, 각각 상술과 동일한 부호를 병기하여 상세한 설명을 생략한다.
우선, 도 29에서, P형의 반도체 기판(109)을 대좌로 한 SOI 기판은 미리 매립 절연막(유전체층)(3-1)의 일부가 브리치된 영역을 갖고, 이 브리치 영역을 사이에 두고 반도체 기판(109)과 접촉하는 P형 활성 영역(110)은 트렌치 분리 영역(9)에 의해 둘러싸여 있다.
도 29의 SOI 기판은 웨이퍼 프로세스가 실시되어, 주로 n-형 반도체층(SOI 활성층)(2) 상에 반도체 디바이스가 형성된 후, P형 활성 영역(110)으로부터 반도체 기판(109)에 향하여 양극화성 전류(111)가 통전됨으로써, 반도체 기판(109)의 주면 상에 다공질 실리콘층(112)이 형성되어 있다.
다음으로, 다공질 실리콘층(112) 상에, 도 7과 같이 캐소드 전극(6)을 둘러싸도록 절연막 마스크(101)를 형성하고, 절연막 마스크(101)의 개구 영역이 차지하는 영역을 캐소드 전극(6)과 애노드 전극(7)과의 거리 L에 대하여 캐소드 전극(6)측으로부터 적어도 40% 이상이 노출된 상태로 한다.
다음으로, 상술한 도 17과 같이 반도체 장치(100)의 이면측으로부터 고속 실리콘 드라이 에칭 처리를 실시하여 반도체 기판(109)을 제거한다.
계속해서, 도 30에 도시한 바와 같이 고속 CVD 피착에 의해 두꺼운 CVD 산화막으로 이루어지는 유전체층(3-2)을 성막한다.
마지막으로, 도 31에 도시한 바와 같이 다공질 실리콘층(112)을 박리면으로 하여 이면측 영역을 일괄적으로 박리함으로써, 반도체 기판(109)의 주면 상에 형성된 절연막 마스크(101) 및 CVD 산화막(유전체층)(3-2)을 제거하고, 폴리싱을 처리한 후, 다시 이면 전체에 증착된 이면 전극(8)을 형성한다.
이에 의해, 상술한 바와 마찬가지의 전기 특성 효과를 실현할 수 있다.
또, 이상의 각 제1∼제8 실시예에서는 반도체 장치(100)로서, SOI-다이오드에의 적용을 상정하여 설명하였지만, 마찬가지로, SOI-MOSFET, SOI-IGBT, 그 밖의 SOI 상에 형성되는 고압 횡형 소자 전반에 대해서도, 마찬가지로 적용할 수 있어, 상술과 동등한 작용 효과를 발휘할 수 있는 것은 물론이다.
이상과 같이 본 발명에 따르면, 반도체 기판과, 반도체 기판의 제1 주면의 전역에 인접 배치된 주 유전체층과, 반도체 기판에 대향하여 주 유전체층을 협지하도록 주 유전체층의 표면에 배치된 저불순물 농도의 제1 도전형의 제1 반도체층과, 제1 반도체층의 표면에 선택적으로 형성된 고불순물 농도의 제1 도전형의 제2 반도체층과, 제1 반도체층의 외주연을 간격을 두고 둘러싸도록 배치된 고불순물 농도의 제2 도전형의 제3 반도체층과, 제3 반도체층의 외주연을 둘러싸도록 배치된 링 형상 절연막과, 제2 반도체층의 표면에 접합 배치된 제1 주 전극과, 제3 반도체층의 표면에 접합 배치된 제2 주 전극과, 반도체 기판의 제1 주면에 대향하는 제2 주면에 인접 배치된 판 형상의 이면 전극과, 제2 반도체층의 바로 아래에 배치되고, 주 유전체층의 제2 주면에 적어도 일부가 접합된 보조 유전체층을 형성하므로, RESURF 효과를 손상시키지 않고 내압을 향상시킬 수 있는 유전체 분리형 반도체 장치가 얻어지는 효과가 있다.
또한, 본 발명에 따르면, 유전체 분리 기판 상에 형성된 고내압 횡형 디바이스로서, 제1 주 전극과 제1 주 전극을 둘러싸도록 형성된 제2 주 전극을 가짐과 함께, 유전체 분리 기판의 이면측에 대좌가 되는 반도체 기판을 갖는 유전체 분리형 반도체 장치의 제조 방법으로서, 제1 주 전극을 포함하고, 또한 제1 주 전극으로부터 제2 주 전극까지의 거리의 40% 이상의 영역에 걸쳐, 반도체 기판을 KOH 에칭에 의해 제거하는 단계와, 영역에서 제1 매립 절연막을 형성하는 단계와, 영역에서 제1 매립 절연막의 바로 아래에 접하는 형태로, 제2 매립 절연막을 형성하는 단계를 포함하므로, RESURF 효과를 손상시키지 않고 내압을 향상시킬 수 있는 유전체 분리형 반도체 장치의 제조 방법이 얻어지는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치를 일부 단면도로 도시하는 사시도.
도 2는 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치를 도시하는 부분 단면도.
도 3은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 동작을 설명하기 위한 단면도.
도 4는 도 3의 A-A'선에 의한 단면에서의 전계 강도 분포를 도시하는 설명도.
도 5는 본 발명의 제1 실시예에 따른 내압 조건 하에서의 유전체 분리형 반도체 장치의 동작을 설명하기 위한 단면도.
도 6은 도 5의 B-B'선에 의한 단면에서의 전계 강도 분포를 도시하는 설명도.
도 7은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 본 발명의 제2 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 본 발명의 제2 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 본 발명의 제3 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 본 발명의 제3 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 16은 본 발명의 제3 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 17은 본 발명의 제4 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 18은 본 발명의 제4 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 19는 본 발명의 제4 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 20은 본 발명의 제5 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 21은 본 발명의 제5 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 22는 본 발명의 제5 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 23은 본 발명의 제6 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 24는 본 발명의 제6 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 25는 본 발명의 제6 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 26은 본 발명의 제7 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 27은 본 발명의 제7 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 28은 본 발명의 제7 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 29는 본 발명의 제8 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 30은 본 발명의 제8 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
도 31은 본 발명의 제8 실시예에 따른 유전체 분리형 반도체 장치의 제조 방법을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 109 : 반도체 기판
2 : n-형 반도체층
3 : 유전체층
3-1 : 비교적 얇은 제1 영역(유전체층)
3-2 : 비교적 두꺼운 제2 영역(유전체층)
3-3 : 질화 산화막에 의한 비교적 얇은 제3 영역(질화 산화막층)
3-4 : 열 질화막 또는 CVD 질화막에 의한 비교적 얇은 제4 영역(유전체층)
4 : n+형 반도체 영역
5 : p+형 반도체 영역
6 : 캐소드 전극
7 : 애노드 전극
8 : 이면 전극
9 : 링 형상 절연막
11 : 절연막
21 : 활성층 기판
100 : 반도체 장치
101 : 절연막 마스크
102 : 질소(N 주입 처리)
103 : 스프레이 도포기
104 : 도포 영역
105 : 고속 실리콘 드라이 에칭 처리
106 : 고에너지 이온
107 : 결정 파괴층
109 : 반도체 기판
110 : P형 활성 영역
111 : 양극화성 전류
112 : 다공질 실리콘 영역

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판의 제1 주면(主面)의 전역에 인접 배치된 주 유전체층과,
    상기 반도체 기판에 대향하여 상기 주 유전체층을 협지하도록 상기 주 유전체층의 표면에 배치된 저불순물 농도의 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 선택적으로 형성된 고불순물 농도의 제1 도전형의 제2 반도체층과,
    상기 제1 반도체층의 외주연(外周緣)을 간격을 두고 둘러싸도록 배치된 고불순물 농도의 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층의 외주연을 둘러싸도록 배치된 링 형상 절연막과,
    상기 제2 반도체층의 표면에 접합 배치된 제1 주 전극과,
    상기 제3 반도체층의 표면에 접합 배치된 제2 주 전극과,
    상기 반도체 기판의 제1 주면에 대향하는 제2 주면에 인접 배치된 판 형상의 이면 전극과,
    상기 제2 반도체층의 바로 아래에 배치되고, 또한 상기 주 유전체층의 상기 제2 주면에 적어도 일부가 접합된 제1 보조 유전체층을 포함하는 유전체 분리형 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 보조 유전체층은 일단이 상기 제1 주 전극에 대응하는 위치에 배치됨과 함께, 상기 제1 주 전극으로부터 상기 제2 주 전극까지의 거리의 40% 이상의 영역에 걸쳐 배치되는 유전체 분리형 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 보조 유전체층은 바닥부를 갖는 통 형상으로 형성되고, 상기 반도체 기판 및 상기 주 유전체층의 양방에 접합되는 유전체 분리형 반도체 장치.
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