DE10338480B4 - Halbleitervorrichtung mit dielektrischer Trennung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleitervorrichtung mit dielektrischer Trennung, enthaltend:
ein Halbleitersubstrat (1);
eine primäre dielektrische Schicht (3-1), die unmittelbar an einer gesamten Region einer ersten Hauptoberfläche des Halbleitersubstrats (1) angeordnet ist;
eine erste Halbleiterschicht (2) eines ersten Leitfähigkeitstyps mit einer niedrigen Verunreinigungskonzentration, die auf einer Oberfläche der primären dielektrischen Schicht (3-1) dem Halbleitersubstrat (1) gegenüberliegend angeordnet ist, so dass die primäre dielektrische Schicht (3-1) zwischen der ersten Halbleiterschicht (2) des ersten Leitfähigkeitstyps und dem Halbleitersubstrat (1) sandwichartig eingelegt ist;
eine zweite Halbleiterschicht (4) eines ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die selektiv in der ersten Halbleiterschicht (2) oder auf deren Oberfläche gebildet ist;
eine dritte Halbleiterschicht (5) eines zweiten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die so angeordnet ist, dass sie einen äußeren Umfangsrand der ersten Halbleiterschicht (2) in einem Abstand umgibt;
einen ringartigen Isolatorfilm (9), der so angeordnet ist, dass er einen äußeren Umfangsrand der dritten Halbleiterschicht...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung der Bauart mit dielektrischer Trennung, die eine dielektrische Schicht und eine Rückflächenelektrode beinhaltet, die auf einer oberen Oberfläche bzw. einer unteren Rückfläche eines Halbleitersubstrats vorgesehen ist. Ferner betrifft die vorliegende Erfindung ein Verfahren zur Herstellung der Halbleitervorrichtung der Bauart mit dielektrischer Trennung.
  • Eine Vielzahl von Halbleitervorrichtungen mit dielektrischer Trennung wurde bisher vorgeschlagen. Als Beispiel wird auf das japanische Patent Nr. 2739018 (52 bis 57) Bezug genommen.
  • Wie in 52 und 53 der vorstehend genannten Veröffentlichung gezeigt, sind eine dielektrische Schicht und eine Rückflächenelektrode auf einer oberen Oberfläche bzw. einer unteren Oberfläche bzw. Rückfläche eines Halbleitersubstrats in der im vorstehend genannten Patent aufgezeigten Halbleitervorrichtung mit dielektrischer Trennung vorgesehen, wobei eine n–-Halbleiterschicht auf der oberen Oberfläche der dielektrischen Schicht vorgesehen ist.
  • Die dielektrische Schicht isoliert das Halbleitersubstrat und die n–-Halbleiterschicht dielektrisch voneinander, wobei die n–-Halbleiterschicht durch einen Isolierfilm auf einen vorbestimmten Bereich beschränkt ist.
  • In dem vorstehend genannten vorbestimmten Bereich wird auf der Oberfläche der n–-Halbleiterschicht eine n+-Halbleiterregion mit einem relativ niedrigen Widerstandwert gebildet. Ferner wird eine p+-Halbleiterregion so gebildet, dass sie die n+-Halbleiterregion umgibt. Eine Kathodenelektrode und einen Anodenelektrode werden mit der n+-Halbleiterregion bzw. der p+-Halbleiterregion in Kontakt gebracht, wobei die Kathodenelektrode und die Anodenelektrode durch einen zwischengelegten Isolierfilm voneinander isoliert sind.
  • Wie 54 des vorstehend genannten japanischen Patents Nr. 2739018 zeigt, erstreckt sich oder dehnt sich dann, wenn eine an die Kathodenelektrode angelegte Spannung mit positiver Polarität (plus) in einem Zustand, in dem die Anodenelektrode und die Rückflächenelektrode jeweils auf Nullpotenzial gesetzt sind (Null Volt oder 0 V), allmählich erhöht wird, eine Verarmungsschicht von einem zwischen der n–-Halbleiterschicht und der p+-Halbleiterregion gebildeten pn-Übergang aus. In diesem Zustand ist das Halbleitersubstrat auf das Erdpotenzial festgelegt und dient durch das Medium der dielektrischen Schicht als Feldplatte. Folglich dehnt sich zusätzlich zu der vorstehend genannten Verarmungsschicht eine zusätzliche Verarmungsschicht von einer Grenze zwischen der n–-Halbleiterschicht und der dielektrischen Schicht zu der Oberfläche der n–-Halbleiterschicht hin aus.
  • Auf Grund der Erweiterung der zusätzlichen Verarmungsschicht neigt die zuerst genannte Verarmungsschicht dazu, sich zu der Kathodenelektrode hin auszudehnen, was zur Folge hat, dass die Intensität des elektrischen Feldes an dem pn-Übergang zwischen der n–-Halbleiterschicht und der p+-Halbleiterschicht abgeschwächt oder vermindert wird. Dieser Effekt ist allgemein als RESURF-Effekt bekannt (Reduced SURface Field – vermindertes Oberflächenfeld).
  • Wie in dem vorstehend genannten Patent und Bezug auf 55 beschrieben, kann mit der Verteilung der elektrischen Feldintensität in einem Abschnitt, der von der p+-Halbleiterregion ausreichend beabstandet ist, der Gesamtspannungsabfall V, der in dem vorstehend genannten Abschnitt erscheint, durch den folgenden Ausdruck (3) dargestellt werden: V = q·N/(ε2·ε0)x(x2/2 + ε2·t0·x/ε3) (3)worin x die Breite der zusätzlichen Verarmungsschicht in vertikaler Richtung darstellt, t0 die Dicke der dielektrischen Schicht darstellt, N die Konzentration der Verunreinigung (cm–3) der n–-Halbleiterschicht darstellt, ε0 die Dielektrizitätskonstante von Vakuum darstellt (C·V–1·cm–1), ε2 die relative Dielektrizitätskonstante der n–-Halbleiterschicht darstellt und ε3 die relative Dielektrizitätskonstante der dielektrischen Schicht darstellt. In diesem Zusammenhang wird angenommen, dass die obere Oberfläche der n–-Halbleiterschicht am Ursprung der Abszisse in der Verteilung der vorstehend erwähnten Feldintensität platziert ist.
  • Aus dem Ausdruck (3) ist zu erkennen, dass die Breite x der zusätzlichen Verarmungsschicht in vertikaler Richtung abnimmt, wenn die Dicke t0 der dielektrischen Schicht er höht wird, während der Gesamtspannungsabfall konstant gehalten wird. Dies bedeutet, dass der RESURF-Effekt abgeschwächt wird.
  • Andererseits wird unter der Bedingung, dass kein Lawinendurchbruch auf Grund der Konzentration des elektrischen Feldes an dem pn-Übergang zwischen der n–-Halbleiterschicht und der p+-Halbleiterregion und der Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht und der n+-Halbleiterregion stattfindet, die Sperrspannung (anders ausgedrückt die Spannungsfestigkeit) schließlich durch den Lawinendurchbruch bestimmt wird, der durch die Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht und der dielektrischen Schicht unmittelbar unter deren n+-Halbleiterregion ausgelöst wird.
  • Um die Halbleitervorrichtung in der Weise zu implementieren, dass die vorstehend genannte Bedingung erfüllt wird, ist es erforderlich, die Distanz zwischen der p+-Halbleiterregion und der n+-Halbleiterregion ausreichend lange einzustellen, während die Dicke d und die Verunreinigungskonzentration der n–-Halbleiterschicht optimiert wird.
  • In diesem Zusammenhang ist allgemein bekannt, dass die Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht und der dielektrischen Schicht die Bedingungen für den Lawinendurchbruch gerade erfüllt, wenn die Verarmung die Oberfläche der n–-Halbleiterschicht von der Grenzfläche zwischen der n–-Halbleiterschicht und der dielektrischen Schicht erreicht hat, wie in der vorstehend genannten Patentbeschreibung unter Bezug auf 56 beschrieben wird. In diesem Fall erreicht die Verarmungsschicht die n–-Halbleiterschicht, wobei die gesamte n–-Halbleiterschicht verarmt wird.
  • Unter der vorstehend genannten Bedingung kann die Sperrspannung V durch den folgenden Ausdruck angegeben werden: V = Ecr·(d/2 + ε2·t0/·ε3) (4) worin Ecr eine kritische elektrische Feldintensität darstellt, bei der der Lawinendurchbruch stattfindet. Die Dicke der n+-Halbleiterregion wird vernachlässigt.
  • Wie ferner in der vorstehend genannten Patentbeschreibung unter Bezug auf 57 beschrieben, nimmt in der Verteilung der elektrischen Feldintensität in vertikaler Richtung in dem unmittelbar unter der n+-Halbleiterregion gelegenen Abschnitt die elektrische Feldintensität an der Grenzfläche zwischen der n–-Halbleiterschicht und der dielektrischen Schicht (eine im Abstand d von dem Ursprung zu der Elektrode hin gelegene Stelle) die kritische elektrische Feldintensität Ecr an.
  • In dem Fall, in dem die n–-Halbleiterschicht aus Silizium gebildet ist, während die dielektrische Schicht aus einem Siliziumoxidfilm gebildet ist, sind die Werte der Distanz d und der Dicke t0, die zur Berechnung der Sperrspannung V der Halbleitervorrichtungen gemäß dem Ausdruck (4) herangezogen werden, allgemein folgende: d = 4 × 10–4 t0 = 2 × 10–4
  • Die kritische elektrische Feldintensität Ecr unterliegt in dem Einfluss der Dicke d der n–-Halbleiterschicht. Allgemein kann jedoch die kritische elektrische Feldintensität Ecr ohne weiteres 4 × 10–5 betragen. Demgemäß kann gemäß Ausdruck (4) die Sperrspannung V wie folgt bestimmt werden: V = 320 V (5)vorausgesetzt, dass Ecr = 4 × 10–5, ε2 = 11,7, ε3 = 3,9.
  • Wenn somit die Dicke d der n–-Halbleiterschicht um 1 μm erhöht wird, wird eine Spannungszunahme ΔV wie folgt bestimmt: ΔV = Ecr × 0,5 × 10–4 = 20 [V] (6)
  • Wenn andererseits die Dicke t0 dielektrischen Schicht um 1 μm zunimmt, wird die Spannungszunahme ΔV wie folgt bestimmt: ΔV = Ecr × 11,7 × 10–4/3,9 = 120 [V](7)
  • Wie aus den Ergebnissen der Ausdrücke (6) und (7) ersichtlich ist, kann die Sperrspannung (Spannungsfestigkeit) erhöht werden, indem die dielektrische Schicht dicker als die n–-Halbleiterschicht gebildet wird. Mit anderen Worten kann die Sperrspannung oder Spannungsfestigkeit wirksamer erhöht oder verbessert werden, indem die Dicke der Verdampfung in drei Schichten erhöht wird.
  • In diesem Zusammenhang sei ferner angemerkt, dass bei der Erhöhung der Dicke der n–-Halbleiterschicht Schwierigkeiten auftreten, da der Grabenätzungsprozess zur Bildung von tieferen Gräben erforderlich wird, was die Entwicklung einer neuen Ätztechnik erfordert.
  • Wenn jedoch die Dicke t0 der dielektrischen Schicht gesteigert wird, nimmt die Ausdehnung x der zusätzlichen Verarmungsschicht ab, womit der RESURF-Effekt reduziert wird. Mit anderen Worten nimmt die Konzentration des elektrischen Feldes an dem pn-Übergang zwischen der p+-Halbleiterregion und der n–-Halbleiterschicht zu, was zur Folge hat, dass die Sperrspannung oder Spannungsfestigkeit der Halbleitervorrichtung durch den Lawinendurchbruch begrenzt wird, der an dem pn-Übergang stattfindet.
  • Wie aus der vorstehenden Erläuterung deutlich wird, leidet die bisher bekannte Halbleitervorrichtung der Bauart mit dielektrischer Trennung unter dem Nachteil, dass die Sperrspannung oder Spannungsfestigkeit der Halbleitervorrichtung in Abhängigkeit von der Dicke t0 der dielektrischen Schicht und der Dicke d der n–Halbleiterschicht begrenzt ist.
  • Die US 5 561 077 A , welche zur Patentfamilie des japanischen Patents Nr. 2739018 gehört, offenbart eine hinsichtlich der Spannungsfestigkeit verbesserte Halbleitervorrichtung und ein entsprechendes Herstellungsverfahren. In der offenbarten Halbleitervorrichtung ist eine isolierende dielektrische Schicht vorgesehen, welche ein Halbleitersubstrat von einer n–-Halbleiterschicht trennt. Eine n+-Halbleiterregion, welche einen geringeren Widerstand aufweist als die n–-Halbleiterschicht, ist vergleichbar der Vorrichtung gemäß 52 des japanischen Patents Nr. 2739018 von einer p+- Halbleiterregion umgeben. Die dielektrische Schicht besteht aus einer relativ dicken Region und einer relativ dünnen Region. Die n+-Halbleiterregion, die über der dicken Region angeordnet ist, beansprucht eine Fläche geringerer Ausdehnung im Vergleich zur Ausdehnung der dicken Region. Folglich kann durch die Bildung der dielektrischen dicken Schicht unter der ersten Halbleiterschicht die Durchbruchspannung der Halbleitervorrichtung verbessert werden ohne den RESURF-Effekt zu vermindern.
  • Weitere dem Stande der Technik bekannte Halbleitervorrichtungen, welche eine Verbesserung der Spannungsfestigkeit zum Ziele haben, sind beschreiben in der US 5 777 365 A , der US 6 326 292 B1 , der US 6 069 396 A , der US 5 554 872 A und der US 5 294 825 A .
  • Im Hinblick auf den vorstehend beschriebenen Stand der Technik ist es die Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung der Bauart mit dielektrischer Trennung zu schaffen, deren Sperrspannung nicht in Abhängigkeit von der Dicke der dielektrischen Schicht und der ersten Halbleiterschicht begrenzt ist und die somit eine deutlich verbesserte Spannungsfestigkeit aufweist. Ferner ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung der vorstehend beschriebenen Halbleitervorrichtung der Bauart mit dielektrischer Trennung zu schaffen.
  • Die Lösung der Aufgabe ergibt sich aus Patentanspruch 1 bzw. 5 Unteransprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung, wobei auch andere Kombinationen von Merkmalen als in den Ansprüchen beansprucht möglich sind.
  • Im Hinblick auf die vorstehend beschriebene Aufgabe wird gemäß einem allgemeinen Aspekt der vorliegenden Erfindung eine Halbleitervorrichtung der Bauart mit dielektrischer Trennung geschaffen, die ein Halbleitersubstrat, eine primäre dielektrische Schicht, die unmittelbar an einer gesamten Region einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer niedrigen Verunreinigungskonzentration, die auf einer Oberfläche der primären dielektrischen Schicht dem Halbleitersubstrat gegenüberliegend angeordnet ist, so dass die primäre dielektrische Schicht zwischen der ersten Halbleiterschicht des ersten Leitfähgikeitstyps und dem Halbleitersubstrat sandwichartig eingelegt ist, eine zweite Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die selektiv in der ersten Halbleiterschicht oder auf deren Oberfläche gebildet ist, eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die so angeordnet ist, dass sie einen äußeren Umfangsrand der ersten Halbleiterschicht in einem Abstand umgibt, einen ringartigen Isolatorfilm, der so angeordnet ist, dass er einen äußeren Umfangsrand der dritten Halbleiterschicht umgibt, eine erste Hauptelektrode, die in Kontakt mit einer Oberfläche der zweiten Halbleiterschicht angeordnet ist, eine zweite Hauptelektrode, die in Kontakt mit einer Oberfläche der dritten Halbleiterschicht angeordnet ist, eine plattenartige Rückflächenelektrode, die unmittelbar an einer zweiten Hauptoberfläche des Halbleitersubstrats auf einer der ersten Hauptoberfläche des Halbleitersubstrats entgegengesetzten Seite angeordnet ist, und eine erste dielektrische Hilfsschicht, die unmittelbar unterhalb der zweiten Halbleiterschicht angeordnet ist und mindestens einen Abschnitt hat, der mit einer zweiten Hauptoberfläche der primären dielektrischen Schicht verbunden ist, enthält, wobei die erste dielektrische Hilfsschicht so angeordnet ist, dass ein Ende derselben an einer Position angeordnet ist, die der ersten Hauptelektrode entspricht und sich über eine Region mit einer Größe erstreckt, die nicht kleiner als 40% einer Distanz zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode ist, und wobei die erste dielektrische Hilfsschicht in zylindrischer Form mit einem Boden und schalenähnlich geformt ist und sowohl mit dem Halbleitersubstrat als auch der primären dielektrischen Schicht verbunden ist.
  • Im Vergleich zum Stand der Technik, insbesondere zu den Gegenständen der US 5 561 077 A und des japanischen Patents Nr. 2739018 , weist der Aufbau der vorliegenden Halbleitervorrichtung eine Struktur auf, welche die erste elektrische Hilfsschicht für die Gewährleistung einer hohen Spannungsfestigkeit so anbringt, dass ein Ende derselben an einer Position angeordnet ist, die der ersten Hauptelektrode entspricht und sich über eine Region mit einer Größe erstreckt, die nicht kleiner als 40% einer Distanz zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode ist. Überdies ist die erste dielektrische Hilfsschicht der vorliegenden Halbleitervorrichtung in zylindrischer Form mit einem Boden und schalenähnlich geformt und sowohl mit dem Halbleitersubstrat als auch mit der primären dielektrischen Schicht verbunden, und gewährleistet somit höhere mechanische wie auch elektrische Stabilität.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung der Bauart mit dielektrischer Trennung in der Form einer Halbleitervorrichtung des lateralen Array-Typs mit hoher Nennspannung geschaffen, der in einem dielektrisch isolierten Substrat implementiert ist und eine erste Hauptelektrode und eine zweite Hauptelektrode hat, die so gebildet ist, dass sie die erste Hauptelektrode umgibt, und ein Halbleitersubstrat enthält, das auf einer Rückenflächenseite des dielektrisch isolierten Substrats angeordnet ist, um als Sockel (Basis) zu dienen, welches Verfahren die Schritte des Entfernens des Halbleitersubstrats durch Ätzung mit KOH innerhalb einer Region, die die erste Hauptelektrode bedeckt und sich über eine Fläche mit einer Größe erstreckt, die nicht kleiner als 40% einer Distanz zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode ist, des Bildens eines ersten vergrabenen Isolatorfilms in der Region und des Bildens eines zweiten vergrabenen Isolatorfilms unmittelbar unterhalb des ersten vergrabenen Isolatorfilms in Kontakt mit diesem enthält.
  • Die vorstehend genannten sowie weitere Aufgaben und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung von als Beispiele angeführten bevorzugten Ausführungsformen in Verbindung mit den beiliegenden Zeichnungen besser verständlich.
  • 1 ist eine teilweise geschnittene perspektivische Ansicht, die einen Halbleiter der Bauart mit dielektrischer Trennung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ist eine Schnittansicht, die einen Teil des Halbleiters der Bauart mit dielektrischer Trennung gemäß der ersten Ausführungsform der Erfindung zeigt;
  • 3 ist eine Schnittansicht, die den Betriebsablauf zum Halten einer Vorwärtssperrspannung in dem Halbleiter der Bauart mit dielektrischer Trennung gemäß der ersten Ausführungsform der Erfindung zeigt;
  • 4 ist eine Ansicht zur Erläuterung einer Verteilung der elektrischen Feldintensität in einem durch eine Linie A–A' in 3 angegebenen Schnitt;
  • 5 ist eine Schnittansicht zur Erläuterung des Betriebsablaufes des Halbleiters mit dielektrischer Trennung gemäß der ersten Ausführungsform der vorliegenden Erfindung in einem Sperrspannungszustand;
  • 6 ist eine Ansicht zur Erläuterung einer Verteilung der elektrischen Feldintensität in einem durch eine Linie B–B' in 5 angegebenen Schnitt;
  • 7 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung der Halbleitervorrichtung mit dielektrischer Trennung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • 8 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Herstellungsverfahren gemäß der ersten Ausführungsform der Erfindung;
  • 9 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Herstellungsverfahren gemäß der ersten Ausführungsform der Erfindung;
  • 10 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Herstellungsverfahren gemäß der ersten Ausführungsform der Erfindung;
  • 11 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung der Bauart mit dielektrischer Trennung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 12 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 13 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 14 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 15 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der dritten Ausführungsform der Erfindung;
  • 16 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der dritten Ausführungsform der Erfindung;
  • 17 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 18 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vierten Ausführungsform der Erfindung;
  • 19 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vierten Ausführungsform der Erfindung;
  • 20 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • 21 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der fünften Ausführungsform der Erfindung;
  • 22 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Herstellungsverfahren gemäß der fünften Ausführungsform der Erfindung;
  • 23 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
  • 24 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der sechsten Ausführungsform der Erfindung;
  • 25 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Herstellungsverfahren gemäß der sechsten Ausführungsform der Erfindung;
  • 26 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer siebten Ausführungsform der vorliegenden Erfindung;
  • 27 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der siebten Ausführungsform der Erfindung;
  • 28 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der siebten Ausführungsform der Erfindung;
  • 29 ist eine Schnittansicht zur Erläuterung eines Schrittes oder Prozesses in einem Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung gemäß einer achten Ausführungsform der vorliegenden Erfindung;
  • 30 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der achten Ausführungsform der Erfindung; und
  • 31 ist eine Schnittansicht zur Erläuterung eines weiteren Prozesses in dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der achten Ausführungsform der Erfindung.
  • Nachfolgend wird die vorliegende Erfindung im Detail in Verbindung mit den gegenwärtig als bevorzugt oder typisch betrachteten Ausführungsformen unter Bezug auf die Zeichnungen beschrieben. In der folgenden Beschreibung bezeichnen gleiche Bezugszeichen in den verschiedenen Ansichten gleiche oder entsprechende Teile. In der folgenden Beschreibung sind Begriffe wie "oben", „unten", „hinten", „vertikal" und dergleichen nur der Einfachheit halber verwendet und sind nicht als einschränkende Begriffe auszulegen.
  • Ausführungsform 1
  • Nachfolgend wird unter Bezug auf die Zeichnungen eine erste Ausführungsform der vorliegenden Erfindung beschrieben. 1 ist eine perspektivische Ansicht, die in einer Teilschnittansicht die Halbleitervorrichtung 100 mit dielektrischer Trennung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt, und 2 ist eine Schnittansicht, die einen Teil der in 1 gezeigten Halbleitervorrichtung 100 darstellt.
  • Wie 1 und 2 zeigen, enthält die Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung ein Halbleitersubstrat 1, eine n–-Halbleiterschicht 2, eine dielektrische Schicht, die allgemein mit Bezugszeichen 3 bezeichnet ist, eine n+-Halbleiterregion 4, eine p+-Halbleiterregion 5, Elektroden 6 und 7, eine aufgedampfte Rückflächenelektrode (nachfolgend einfach als „Rückflächenelektrode" bezeichnet) 8 und Isolatorfilme 9 und 11.
  • Die dielektrische Schicht 3 und die Rückflächenelektrode 8 werden jeweils auf der oberen Oberfläche bzw. der unteren oder Rückfläche des Halbleitersubstrats 1 gebildet.
  • Die n–-Halbleiterschicht 2 wird auf der oberen Oberfläche der dielektrischen Schicht 3 gebildet, wobei das Halbleitersubstrat 1 und die n–-Halbleiterschicht 2 durch die dazwischen liegende dielektrische Schicht 3 isoliert oder voneinander getrennt werden.
  • Der Isolatorfilm 9, der im Querschnitt ringförmig ist, dient dazu, die n–-Halbleiterschicht 2 auf eine vorbestimmte kreisförmige Region zu begrenzen.
  • Innerhalb der durch den Isolatorfilm 9 begrenzten vorbestimmten Region wird auf der oberen Oberfläche der n–-Halbleiterschicht 2 die n+-Halbleiterregion 4 gebildet, die einen niedrigeren Widerstandswert als die n–-Halbleiterschicht 2 hat. Ferner wird in der n–-Halbleiterschicht 2 die p+-Halbleiterregion 5 so gebildet, dass sie die n+-Halbleiterregion 4 umgibt.
  • Die p+-Halbleiterregion 5 wird selektiv in der oberen Oberfläche der n–-Halbleiterschicht 2 gebildet.
  • Die Elektroden 6 und 7 werden mit der n+-Halbleiterregion 4 bzw. p+-Halbleiterregion 5 in Kontakt gebracht, wobei die Elektroden 6 und 7 durch den Isolatorfilm 11 voneinander isoliert sind.
  • In diesem Zusammenhang sei erwähnt, dass die Elektroden 6 und 7 als die Kathodenelektrode bzw. die Anodenelektrode dienen. Demgemäß werden diese Elektroden 6 und 7 zur Erleichterung der Beschreibung nachfolgend auch als „Kathodenelektrode 6" bzw. „Anodenelektrode 7" bezeichnet.
  • Die dielektrische Schicht 3 ist in eine erste Region 3-1, die durch eine relative dünne dielektrische Schicht gebildet ist, und eine zweite Region 3-2, die durch eine eine relativ dicke dielektrische Schicht gebildet ist, unterteilt.
  • Die n+-Halbleiterregion 4 wird über der zweiten Region 3-2 der dielektrischen Schicht 3 in einem schmäleren Bereich als die letztere gebildet.
  • 3 ist eine Schnittansicht zur Erläuterung des Betriebsablaufes zum Halten einer V in der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung, die in 1 und 2 gezeigt ist. Ferner zeigt 4 die Erläuterung einer Verteilung der elektrischen Feldintensität in einem Schnitt entlang einer Linie A–A' in 3.
  • In 3 sind die Dicke t0 der ersten Region (dielektrische Schicht) 3-1, ein Rand 31 der zweiten Region (dielektrische Schicht) 3-2, Verarmungsschichten 41a und 41b, die in dem Zusammenhang mit der n–-Halbleiterschicht 2 auftreten, die Dicke x der Verarmungsschicht 41b und eine Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 gezeigt.
  • In dem in 3 gezeigten Aufbau erstreckt sich dann, wenn sowohl die Anodenelektrode 7 als auch die Rückflächenelektrode 8 auf Erdpotenzial (0 (Null) Volt) gesetzt sind, während an die Kathodenelektrode 6 eine positive Spannung (+ V) angelegt wird, die allmählich gesteigert wird, die Verarmungsschicht 41a von einem pn-Übergang, der zwischen der n–-Halbleiterschicht 2 und der p+-Halbleiterregion 5 gebildet ist.
  • In diesem Fall dient das Halbleitersubstrat 1 als eine Feldplatte, die durch die zwischengelegte dielektrische Schicht 3 auf Erdpotenzial festgelegt ist. Folglich erstreckt sich die Verarmungsschicht 41b von einer Grenzfläche zwischen der n–-Halbleiterschicht 2 und der dielektrischen Schicht 3 in Richtung zu der oberen Oberfläche der n–-Halbleiterschicht 2 hin.
  • Als Folge davon wird das elektrische Feld an dem pn-Übergang zwischen der n–-Halbleiterschicht 2 und der p+-Halbleiterregion 5 unter dem vorstehend beschriebenen RESURF-Effekt (Reduced Surface Field) abgeschwächt oder vermindert.
  • Im übrigen ist der Rand 31 der zweiten Region 3-2 der dielektrischen Schicht auf eine Position eingestellt, die von der Kathodenelektrode 6 um mindestens 40% der Distanz L zwischen der Anodenelektrode 7 und der Kathodenelektrode 6 beabstandet ist.
  • 4 zeigt eine Verteilung der elektrischen Feldintensität an einer Stelle, die ausreichend von der p+-Halbleiterregion 5 entfernt ist (Schnitt entlang der Linie A–A' in 3).
  • In 4 ist die Distanz zu der Rückflächenelektrode 8 entlang der Abszisse aufgetragen und die elektrische Feldintensität entlang der Ordinate. In 4 wird angenommen, dass die obere Oberfläche der n–-Halbleiterschicht 2 am Ursprung der Abszisse gelegen ist. Ferner stellt in 4 x die Dicke (Ausdehnung) der Verarmungsschicht 41b dar und t0 stellt die Dicke der dielektrischen Schicht 3-1 dar.
  • Der Gesamtspannungsabfall an dem durch die Linie A–A' in 3 angegebenen Schnitt ist durch den Ausdruck (3) gegeben, der zuvor in Verbindung mit der bisher bekannten Halbleitervorrichtung der Bauart mit dielektrischer Trennung genannt wurde.
  • Mit anderen Worten wird auch für einen gleichen Gesamtspannungsabfall oder vollständigen Spannungsabfall die Ausdehnung x der Verarmungsschicht 41b reduziert, wenn die Dicke t0 der dielektrischen Schicht 3 erhöht wird, was zur Folge hat, dass der RESURF-Effekt abgeschwächt wird.
  • Andererseits kann unter der Bedingung, dass auf Grund der Konzentration des elektrischen Feldes an dem pn-Übergang zwischen der n–-Halbleiterschicht 2 und der p+-Halbleiterregion 5 und der Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht 2 und der n+-Halbleiterregion 4 kein Lawinendurchbruch stattfinden kann, die Sperrspannung V (d. h. mit anderen Worten die Spannungsfestigkeit) der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung schlussendlich durch den Lawinendurchbruch auf Grund der Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht 2 und der dielektrischen Schicht 3-1 unmittelbar unterhalb der n+-Halbleiterregion 4 bestimmt werden.
  • Um die Halbleitervorrichtung 100 in der Weise zu verwirklichen, dass die vorstehend genannten Bedingungen erfüllt werden können, sollte die Distanz L zwischen der p+-Halbleiterregion 5 und der n+-Halbleiterregion 4 ausreichend lang gewählt werden, während die Dicke d der n–-Halbleiterschicht 2 und deren Verunreinigungskonzentration N optimiert werden.
  • Um beispielsweise die Sperrspannung von 600 V sicherzustellen, sollte die Distanz L vorzugsweise so ausgewählt werden, dass sie innerhalb eines Bereichs von 70 μm bis 100 μm liegt.
  • 5 ist eine Schnittansicht zur Erläuterung des Betriebsablaufes zum Halten der Vorwärtssperrspannung in der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung unter der vorstehend beschriebenen Bedingung.
  • Es ist allgemein bekannt, dass die vorstehend genannte Bedingung bedeutet, dass gerade dann, wenn die Verarmung von der Grenzfläche zwischen der n–-Halbleiterschicht 2 und der dielektrischen Schicht 3-1 zu der Oberfläche der n–-Halbleiterschicht 2 hin stattfindet, die Konzentration des elektrischen Feldes an der Grenzfläche zwischen der n–-Halbleiterschicht 2 und der dielektrischen Schicht 3-1 die Lawinenbedingung erfüllt.
  • 5 zeigt einen Zustand, in dem die Verarmungsschicht 41b die n+-Halbleiterregion 4 erreicht hat und die vollständige Verarmung in der n–-Halbleiterschicht 2 aufgetreten ist.
  • Unter der soeben vorstehend genannten Bedingung kann die Sperrspannung V durch den Gesamtspannungsabfall an der Stelle unmittelbar unterhalb der n+-Halbleiterregion 4 (d. h. dem durch eine Linie B–B' in 5 angegebenen Schnitt) dargestellt werden und mathematisch wie folgt ausgedrückt werden: V = Ecr·(d/2 + ε2·t1/·ε3) (8)worin t1 wie Gesamtdicke [cm] der dielektrischen Schicht 3-1 und der dielektrischen Schicht 3-2 darstellt, wobei die Dicke der n+-Halbleiterregion 4 vernachlässigt wird.
  • Im übrigen entspricht der vorstehende Ausdruck (8) dem Ausdruck (4), wobei die Dicke t0 durch t1 ersetzt ist.
  • 6 ist eine Ansicht zur Erläuterung einer Verteilung der elektrischen Feldintensität an dem durch die Linie B–B' in 5 angegebenen Schnitt.
  • In 6 hat die elektrische Feldintensität an der Grenze zwischen der n–-Halbleiterschicht 2 und der dielektrischen Schicht 3 (d. h. die Stelle, die mit der Distanz d von dem Ursprung zu der Rückflächenelektrode 8 beabstandet ist) die kritische elektrische Feldintensität Ecr erreicht.
  • Wie aus den vorstehend angeführten Ausdrücken (3) und (8) ersichtlich ist, kann mit anderen Worten die Sperrspannung (die Spannungsfestigkeit) im Vergleich zu der bisher bekannten Vorrichtung gesteigert werden, indem die Dicke t0 der ersten dielektrischen Schicht 3-1 relativ klein eingestellt wird, um dadurch den RESURF-Effekt gegen eine Abschwächung zu schützen, während die Dicke t1 der dielektrischen Schicht 3 in dem Bereich, in dem die zweite dielektrische Schicht 3-2 gebildet wird, relativ groß eingestellt wird.
  • Nachfolgend wird unter Bezug auf 7 bis 10, die Herstellungsschritte oder -prozesse jeweils in Schnittansichten darstellen, ein Verfahren zur Herstellung der Halbleitervorrichtung der Bauart mit dielektrischer Trennung gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. In 7 bis 10 sind Teile oder Bauelemente, die den vorstehend unter Bezug auf 1 bis 3 und 5 beschriebenen ähnlich oder diesen gleich sind, durch gleiche Bezugszeichen bezeichnet, und auf eine wiederholte Beschreibung derselben im Detail wird verzichtet.
  • Zunächst sei unter Bezug auf 7 angenommen, dass in der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung durch einen Waferprozess, der auf einem SOI-Substrat (Silizium auf Isolator) ausgeführt wurde, ein Hochspannungsvorrichtungsabschnitt verwirklicht wurde, in welchem die erste dielektrische Region (3-1) mit relativ kleiner Dicke gebildet wurde.
  • Ausgehend von diesem Zustand der Halbleitervorrichtung 100 wird eine Isolatorfilmmaske 101 (CVD-Oxidfilm, CVD-Nitridfilm, Plasmanitridfilm oder dergleichen) auf der Rückfläche des Halbleitersubstrats 1 gebildet, wie 7 zeigt.
  • Die Isolatorfilmmaske 101 wird so gebildet, dass sie mit dem Muster auf der Hauptoberfläche der Halbleitervorrichtung 100 (der Oberfläche der n–-Halbleiterschicht 2) übereinstimmt und wird so ausgerichtet, dass sie die Kathodenelektrode 6 umgibt. In 7 in der Schnittansicht ist nur ein Hälftenabschnitt der Isolatorfilmmaske 101 dargestellt, der die Kathodenelektrode 6 auf einer Seite umgibt.
  • Anschließend wird das Halbleitersubstrat 1 durch einen KOH-Ätzungsprozess in der geöffneten oder mit Fenstern versehenen Region der auf der Rückfläche abgeschiedenen Isolatorfilmmaske 101 durchgeführt, um dadurch die dielektrische Schicht 3-1 freizulegen, wie in 8 erkennbar ist.
  • In diesem Fall ist die von der auf der Rückfläche freigelegten dielektrischen Schicht 3-1 eingenommene Region so definiert, dass die Kathodenelektrode 6 von der dielektrischen Schicht 3-1 umgeben ist und dass die dielektrische Schicht 3-1 um die Kathodenelektrode 6 über eine Fläche freigelegt ist, deren Radius mindestens 40% der Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt.
  • Anschließend wird der Prozess zur Bildung der dielektrischen Schicht 3-2 über die gesamte Rückfläche des Halbleitersubstrats 1 durchgeführt, wie in 9 gezeigt. Genauer ausgedrückt wird dieser Schritt wie nachfolgend beschrieben durchgeführt.
  • Auftragsprozesse und ein Härtungsprozess werden aufeinanderfolgend mit einer ersten PVSQ-Lackschicht mit relativ niedriger Präzision und einer zweiten PVSQ-Lackschicht mit relativ hoher Präzision ausgeführt, um so den Film zu bilden.
  • An diesem Punkt sei erwähnt, das die dielektrische Schicht 3-2 (zweiter eingegrabener Isolatorfilm) aus einem gehärteten Film aus mindestens einem härtbaren Polymer gebildet wird, das ausgewählt ist aus einer Gruppe bestehend aus einem Polymer der Siliziumserie, einem Polymer der Polyimidserie, einem Polymer der Polyimidsiliziumserie, einem Polymer der Polyallylenetherserie, einem Polymer der Bis-benzo-cyclobutanserie, einem Polymer der Polychinolinserie, einem Polymer der Perfluorkohlenwasserstoffserie, einem Polymer der Fluorkohlenwasserstoffserie, einem Polymer der aromatischen Kohlenwasserstoffserie, einem Polymer der Borazinserie und Halogeniden oder Deuteriden einzelner vorstehend genannter Polymere.
  • Alternativ kann die dielektrische Schicht 3-2 aus einem gehärteten Film aus einem Polymer der Siliziumserie gebildet werden, der durch die nachstehend angeführte allgemeine Formel dargestellt ist: [Si(O1/2)4]k·[R1Si(O1/2)3]l·[R2R3Si(O1/2)2]m·[R4R5R6SiO1/2]n (1) worin R1, R2, R3, R4, R5 und R6 die gleiche oder eine unterschiedliche Arylgruppe, Wasserstoffgruppe, Alkylgruppe der aliphatischen Serie, Trialkylsilylgruppe, Deuteriumgruppe, Deuteroalkylgruppe, Fluorgruppe, Fluoralkylgruppe oder funktionelle Gruppe mit ungesättigten Bindungen darstellen und k, l, m, und n ganze Zahlen jeweils größer als 0 (Null) sind. Ferner stellt „2k + (3/2)l + m + (1/2)n" eine natürliche Zahl dar. Ferner ist das mittlere Molekulargewicht jedes Polymers größer als „50" inklusive. Ferner sind molekulare Endgruppen gleiche oder unterschiedliche Arylgruppen, Wasserstoffgruppen, Alkylgruppen der aliphatischen Serie, Hydroxylgruppen, Trialkylsilylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen.
  • Ferner werden zur Herstellung der ersten und der zweiten PVSQ-Lackschicht durch die nachstehend angegebene allgemeine Formel (2) gegebene Polymere in Betracht gezogen.
    Figure 00210001
    worin R1 und R2 gleiche oder unterschiedliche Arylgruppen, Wasserstoffgruppen, Alkylgruppen der aliphatischen Serie, Hydroxylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen darstellen. Ferner sind R3, R4, R5 und R6 gleiche oder unterschiedliche Wasserstoffgruppen, Arylgruppen, Alkylgruppen der aliphatischen Serie, Trialkylsilylgruppen, Hydroxylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen. Ferner stellt n eine ganze Zahl dar und das mittlere Molekulargewicht jedes Polymers ist größer als „50" inklusive.
  • An diesem Punkt sei hinzugefügt, dass 95% der funktionellen Gruppen R1 und R2 ein Phenylradikal sind, wobei 5% davon eine Vinylgruppe oder -radikal sind. Andererseits stellen alle R3 bis R6 atomaren Wasserstoff dar.
  • Siliziumpolymer (Harz A) mit 150 k mittlerem Molekulargewicht, das durch die allgemeine Formel (2) dargestellt werden kann, wird in einer Anisollösung gelöst, um den ersten Lack mit 10 Gew.-% Feststoffkonzentration beziehungsweise den zweiten Lack mit 15 Gew.-% Feststoffkonzentration herzustellen, um sequenziell den Auftragprozess und den Härtungsprozess durchzuführen.
  • Genauer ausgedrückt wird PVSQ mit 150 k Molekulargewicht durch die Anisollösung mit 10 Gew.-% gelöst, um den ersten Lack herzustellen, während der zweite Lack durch Auflösen von PVSQ mit 150 k Molekulargewicht in der Anisollösung von 15 Gew.-% hergestellten wird, woraufhin die Lackauftragprozesse bei 100 min–1 über 5 Sekunden, 300 min–1 über 10 Sekunden und 500 min–1 über 60 Sekunden ausgeführt werden. Nach den Auftragprozessen wird ein Härtungsprozess durch allmähliches Abkühlen bei einer Temperatur von 350°C über mehr als eine Stunde durchgeführt.
  • Auf diese Weise kann in der mit Fenstern versehenen oder geöffneten Region der Rückfläche der Halbleitervorrichtung 100 die dielektrische Schicht 3-2 gebildet werden, in der eine Variation oder Unebenheiten der Filmdicke wirksam unterdrückt wurden.
  • Ferner kann durch Optimieren der Tropfrate die Filmdicke ebenfalls optimal gesteuert werden.
  • Schließlich wird die gesamte Rückfläche der Halbleitervorrichtung 100 einem Polierprozess unterzogen, um dadurch die auf dem Halbleitersubstrat 1 gebildete dielektrische Schicht 3-2 zu entfernen, woraufhin die Rückflächenelektrode 8, die aus einer Metallbedamp fungsschicht (beispielsweise durch die Verdampfung von Ti, Ni und Au in drei Schichten oder einen ähnlichen Prozess) gebildet wird.
  • Als Folge davon haben die dielektrischen Schichten 3-1 und 3-2 der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung einen großen Anteil oder Teil des Spannungsabfalls in der ersten Region (die elektrische Schicht 3-1 mit der Dicke t0) gemeinsam, wo die Sperrspannung zu bestimmen ist, während in der zweiten Region (die dielektrische Schicht 3-2 mit der Dicke t1), die einen Einfluss auf den RESURF-Effekt ausübt, die Konzentration des elektrischen Feldes zwischen der ersten Halbleiterschicht und der dritten Halbleiterschicht abgeschwächt werden kann. Auf diese Weise können die vorstehend genannten gewünschten elektrischen Eigenschaften verwirklicht werden.
  • Wie aus der vorstehenden Erläuterung deutlich wird, kann die Spannungsfestigkeit der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung gemäß der Lehre der Erfindung, die in der vorstehend beschriebenen Ausführungsform umgesetzt wurde, beträchtlich verbessert werden, ohne den RESURF-Effekt zu beeinträchtigen. Ferner wurde ein Verfahren vorgeschlagen, mit dem die Herstellung der Halbleitervorrichtung 100 mit dielektrischer Trennung problemlos möglich ist.
  • Ferner kann durch die Optimierung der Filmdicke der primären dielektrischen Schicht 3-1 und der dielektrischen Hilfsschicht 3-2 ohne grundsätzliche Änderungen oder Variationen des Aufbaus der SOI-Schicht eine beträchtliche Verbesserung der Spannungsfestigkeit erzielt werden.
  • Da zusätzlich kein nachteiliger Einfluss auf die anderen Eigenschaften (beispielsweise Einschaltstromwert, Schwellenspannung und dergleichen) ausgeübt wird, ist der so genannte Kompromiss zwischen der Spannungsfestigkeit und den anderen Eigenschaften nicht länger erforderlich, was zur Erleichterung der Gestaltung der Halbleitervorrichtung der Bauart mit dielektrischer Trennung beiträgt.
  • Indem ferner die dielektrische Hilfsschicht 3-2 wie vorstehend beschrieben über die Fläche von mehr als 40% oder mehr vorgesehen wird, kann der Bereich, in dem die dielektrische Hilfsschicht 3-2 zur Stabilisierung der Spannungsfestigkeit gebildet werden muss, definitiv bestimmt werden. Somit tritt nicht die Gefahr auf, dass die mechanische Festigkeit der Vorrichtung durch unnötige Vergrößerung der dielektrischen Hilfsschicht 3-2 verschlechtert werden könnte.
  • Da darüber hinaus die dielektrische Hilfsschicht 3-2 in zylindrischer Form mit einem Boden (in Form einer Schale) gebildet wird und sowohl mit der primären dielektrischen Schicht 3-1 als auch dem Halbleitersubstrat 1 verbunden oder in Kontakt gebracht wird, kann die Haftfestigkeit gesteigert werden, was zur Stabilisierung der Spannungsfestigkeit und Verlängerung der Lebensdauer der Halbleitervorrichtung beiträgt. Insbesondere in dem Fall, in dem die dielektrische Schicht 3-2 durch den PVSQA-Film gebildet wird, kann das Auftreten von Rissen an den Grenzregionen zwischen der dielektrischen Hilfsschicht 3-2 einerseits und der primären dielektrischen Schicht 3-1 und dem Halbleitersubstrat 1 andererseits jeweils vermieden werden. Somit kann eine dielektrische Schicht verwirklicht werden, die mechanisch und elektrisch stabilisiert ist.
  • Ferner kann die Verwendung von PVSQ die Steuerung der gebildeten Filmdicke erleichtern, was für den Herstellungsprozess vorteilhaft ist.
  • Ausführungsform 2
  • Im Zusammenhang mit der ersten Ausführungsform der vorliegenden Erfindung wurde der Prozess zum Bilden der in 7 gezeigten Halbleitervorrichtung 100 nicht berücksichtigt. Eine zweite Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zur Herstellung der Halbleitervorrichtung 100 durch Bilden der dielektrischen Schichten 3-1 jeweils auf beiden Oberflächen des aktiven Schichtsubstrats, Implantieren von Stickstoff in die Hauptoberfläche des aktiven Schichtsubstrats, Bonden des aus einem Sockelsilizium zusammengesetzten Halbleitersubstrats 1 und Bilden eines Elektrodenmusters gerichtet.
  • Nachfolgend wird ein Verfahren zur Herstellung der Halbleitervorrichtung 100 der Bauart. mit dielektrischer Trennung durch Bonden des Siliziumssockelsubstrats auf das aktive Schichtsubstrat nach der Stickstoffimplantation gemäß der zweiten Ausführungsform der Erfindung unter Bezug auf 11 bis 13 erläutert, welche in Schnittansichten die in diesem Verfahren auftretenden Schritte oder Prozesse darstellen.
  • In 11 bis 13 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Zunächst wird auf 11 Bezug genommen. Jeweils aus einem Oxidfilm gebildete dielektrische Schichten 3-1 werden auf beiden Oberflächen des aktiven Schichtsubstrats 21 der Herstellung des gebondeten SOI-Substrats vorausgehend gebildet, woraufhin die Stickstoffimplantation (siehe Pfeile 102 in 11) in einer Hauptoberfläche durchgeführt wird, auf der das Halbleitersubstrat 1 gebondet werden soll, wie weiter unten beschrieben wird.
  • Nachfolgend wird das aus dem Siliziumssockel aufgebaute Halbleitersubstrat 1 auf die Hauptoberfläche des aktiven Schichtsubstrats 21 gebondet, in das Stickstoff implantiert wurde, wie 12 zeigt.
  • In dieser Stufe kann eine Glühbehandlung bei einer ausreichend hohen Temperatur, beispielsweise 1200°C oder mehr, durchgeführt werden, um dadurch die Hauptoberfläche des aktiven Schichtsubstrats 21 (d. h. die mit Stickstoff implantierte Region) durch Bilden einer Stickstoffoxidfilmschicht 3-3 zu stabilisieren, woraufhin die andere Hauptoberfläche des aktiven Schichtsubstrats 21 poliert wird, um die Dicke des aktiven Schichtsubstrats 21 auf einen gewünschten Wert zu steuern.
  • Auf diese Weise kann das SOI-Substrat verwirklicht werden, das durch das aktive Schichtsubstrat 21 und das Halbleitersubstrat 1 aufgebaut ist, die miteinander verbunden bzw. gebondet sind.
  • Nachfolgend wird der Waferprozess ähnlich dem zuvor im Zusammenhang mit der ersten Ausführungsform der Erfindung beschriebenen an dem in Figur Ziffer 12 gezeigten SOI-Substrat ausgeführt, woraufhin verschiedene Elemente, einschließlich einer Vorrichtung mit hoher Spannungsfestigkeit (Vorrichtung mit hoher Sperrspannung) innerhalb des aktiven Schichtsubstrats 21 gebildet werden, wie in 13 gezeigt ist. Anschließend wird in der Rückfläche durch einen KOH-Ätzungsprozess der Öffnungsvorgang ausgeführt.
  • In diesem Fall ist es bedingt durch das Vorhandensein der eingegrabenen dielektrischen Schicht, die durch den Stickstoffoxidfilm 3-3 gebildet ist, möglich zu verhindern, dass die auf dem Oxidfilm gebildete dielektrische Schicht 3-1 durch den KOH-Ätzungsprozess abgebaut wird. Nimmt man beispielsweise an, dass das Halbleitersubstrat 1 unter der Bedingung geätzt wird, dass eine KOH-Lösung mit 30% bei einer Umgebungstemperatur von 60°C verwendet wird, betragen die Ätzungsgeschwindigkeiten für Silizium, Oxidfilm und Stickstoffoxidfilm jeweils 40 μm/h, 0,13 μm/h und 0,01 μm/h. Demgemäß ist die Auswirkungen des Ätzungsvorgangs vorhersagbar.
  • Um die Belastung abzuschwächen, der das Halbleitersubstrat 1 ausgesetzt ist, ist es wünschenswert, die dielektrische Schicht 3-1 in einer relativ kleinen Dicke zu bilden, wie vorstehend in Verbindung mit der ersten Ausführungsform der Erfindung erläutert. Ferner versteht es sich von selbst, dass eine ungleichmäßige Verdünnung des Films auf Grund der ungleichmäßigen KOH-Ätzung auf das kleinstmögliche Maß vermindert werden sollte.
  • Nachdem die dielektrische Schicht 3-1 und die Stickstoffoxidfilmschicht 3-3 freigelegt wurden, was ohne nennenswerten Verlust vor sich geht, werden die Prozesse oder Schritte ausgeführt, die den vorstehend unter Bezug auf 10 beschriebenen ähnlich sind, um die Halbleitervorrichtung fertigzustellen, die in der Lage ist, einer hohen Spannung zu widerstehen (d. h. eine Vorrichtung mit hoher Nennsperrspannung), wie in 13 gezeigt.
  • Auf diese Weise können elektrische Eigenschaften verwirklicht werden, die den vorstehend beschriebenen ähnlich sind.
  • Ferner kann durch das zusätzliche Vorsehen der dielektrischen Hilfsschicht 3-3 eine Variation der Filmdicke der primären dielektrischen Schicht 3-1, die im Verlauf der Herstellungsprozesse stattfindet, unterdrückt werden, wodurch die gewünschte Spannungsfestigkeitscharakteristik durch Verwirklichung der Filmdicke in konstruktionsgemäßer Weise sichergestellt werden kann.
  • Ausführungsform 3
  • In dem Verfahren zur Herstellung der Halbleitervorrichtung der Bauart mit dielektrischer Trennung gemäß der zweiten Ausführungsform der Erfindung wird das Halbleitersubstrat 1 nach der Stickstoffimplantation an das aktive Schichtsubstrat 21 gebondet. Eine dritte Ausführungsform der Erfindung ist auf ein Verfahren zur Herstellung der Halbleitervorrichtungen 100 der Bauart mit dielektrischer Trennung durch Bonden des aktiven Schichtsubstrats 21 auf das Halbleitersubstrat 1, nachdem eine dielektrische Schicht auf dem Halbleitersubstrat durch einen thermisch nitrierten Film oder einen CVD-Nitridfilm gebildet wurde, gerichtet.
  • Nachfolgend wird unter Bezug auf 14 bis 16 das Verfahren zur Herstellung der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung durch Bonden des aktiven Schichtsubstrats 21 auf das Halbleitersubstrat 1 nach dem Bilden eines thermisch nitrierten Films oder eines CVD-nitrierten Films (dielektrische Schicht) auf dem Halbleitersubstrat 1 gemäß der dritten Ausführungsform der vorliegenden Erfindung beschrieben.
  • In 14 bis 16 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Wie 14 zeigt, werden zunächst die dielektrischen Schichten 3-4, die jeweils durch einen thermisch nitrierten Film oder einen CVD-Nitridfilm gebildet sind, jeweils auf beiden Oberflächen des Halbleitersubstrats 1, das durch den Siliziumsockel gebildet ist, der Herstellung des gebondeten SOI-Substrats vorausgehend gebildet.
  • Anschließend wird das in 14 gezeigte Halbleitersubstrat 1 auf die Hauptoberfläche des aktiven Schichtsubstrats 21 gebondet, auf dem die dielektrische Schicht 3-1 vorab durch einen Oxidfilm gebildet wurde, um dadurch das Halbleitersubstrat 1 und das aktive Schichtsubstrat 21 einheitlich zu integrieren.
  • In dieser Stufe wird die andere Hauptoberfläche des aktiven Schichtsubstrats 21 poliert, um dadurch die Dicke des aktiven Schichtsubstrats 21 auf einen gewünschten Wert zu steuern. Durch diesen zusätzlichen Prozess wird das in 15 gezeigte SOI-Substrat hergestellt.
  • Schließlich wird an dem in 15 gezeigten SOI-Substrat der Waferprozess ähnlich dem vorstehend in Verbindung mit der ersten Ausführungsform der Erfindung beschriebenen durchgeführt, woraufhin verschiedene Vorrichtungen, einschließlich der Spannungsfestigkeitsvorrichtung (Vorrichtung mit hoher Nennsperrspannung) gebildet werden, wie in 16 gezeigt ist. Anschließend wird in der Rückfläche durch einen KOH-Ätzungsprozess geätzt, um dadurch die Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung zu verwirklichen.
  • In diesem Fall ist es auf Grund des Vorhandenseins der eingegrabenen dielektrischen Schicht, die durch die aus dem Nitridfilm gebildete dielektrische Schicht 3-4 gebildet wird, möglich, das Schwinden der aus dem Oxidfilm gebildeten dielektrischen Schicht 3-1 durch den KOH-Ätzungsprozess zu verhindern, wie vorstehend in Verbindung mit der zweiten Ausführungsform der Erfindung beschrieben.
  • Nachdem die dielektrischen Schichten 3-1 und 3-4 freigelegt wurden, was ohne nennenswerten Verlust vor sich geht, werden die Prozesse ausgeführt, die den vorstehend unter Bezug auf 10 beschriebenen ähnlich sind, um die Halbleitervorrichtung fertigzustellen, die in der Lage ist, einer hohen Spannung zu widerstehen (d. h. eine Vorrichtung mit hoher Nennsperrspannung), wie in 16 gezeigt.
  • Auf diese Weise können elektrische Eigenschaften verwirklicht werden, die den vorstehend beschriebenen ähnlich sind.
  • Ferner können durch zusätzliches Vorsehen einer weiteren dielektrischen Hilfsschicht 3-4, die durch den thermisch nitrierten Film oder den CVD-Nitridfilm gebildet ist, die Variation oder Ungleichmäßigkeit der Filmdicke der primären dielektrischen Schicht 3-1, die andernfalls im Verlauf des Herstellungsprozesses auftreten kann, wie vorstehend beschriebenen unterdrückt werden, wodurch die gewünschte Spannungsfestigkeitscharakteristik verwirklicht werden kann, während die Filmdicke konstruktionsgemäß verwirklicht wird.
  • Ausführungsform 4
  • In dem Fall der ersten bis dritten Ausführungsform der Erfindung wird die schalenähnliche offene Region durch teilweises Eliminieren des Halbleitersubstrats 1 auf der Seite der Rückfläche der Halbleitervorrichtung 100 gebildet. Eine vierte Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zur Herstellung der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung gerichtet, in der eine zylindrische offene Region mit einer vertikalen Seitenwand unter Zuhilfenahme eines Hochgeschwindigkeits-Siliziumtrockenätzungsprozesses gebildet wird.
  • Nachfolgend wird unter Bezug auf 17 bis 19 zusammen mit der vorstehend beschriebenen 7 das Verfahren zur Herstellung der Halbleitervorrichtungen 100 der Bauart mit dielektrischer Trennung durch Bilden einer zylindrischen offenen beziehungsweise mit Fenster versehenen Region, die einen Boden in dem Halbleitersubstrat 1 hat, gemäß der vierten Ausführungsform der vorliegenden Erfindung beschrieben.
  • In 17 bis 19 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Zunächst wird angenommen, dass in der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung die Isolatorfilmmaske 101 auf der Rückfläche des Halbleitersubstrats 1 in der Weise gebildet wird, dass die Kathodenelektrode 6 bedeckt ist und durch die geöffnete Region der Isolatorfilmmaske 101 umgeben ist. Ferner wird angenommen, dass die von der offenen Region eingenommene Region so bestimmt ist, dass die dielektrische Schicht 3-1 um die Kathodenelektrode 6 über eine Fläche freiliegt, deren Radius mindestens 40% der Distanz L (siehe 8) zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt.
  • Nachfolgend wird von der Rückfläche des Halbleitersubstrats 1 ein Hochgeschwindigkeits-Siliziumtrockenätzungsprozess durchgeführt, wie durch Pfeile 105 in 17 angedeutet, um dadurch die geöffnete oder freiliegende Region des Halbleitersubstrats 1 zu entfernen, das als eine Basis oder Sockelsubstrat dient, wie in 17 gezeigt.
  • Anschließend wird die durch ein A-Harz gebildete dielektrische Schicht 3-2 selektiv in der offenen Region und einer Umfangsregion derselben durch eine Spritzbeschichtungsmaschine 103 (oder durch ein Abtastbeschichtungverfahren unter Verwendung einer Microdüse) gebildet, wie in 18 gezeigt.
  • In diesem Fall wird die Fläche der durch die Spritzbeschichtungsmaschine 103 zu beschichtenden Region 104 (siehe die durch den Pfeil 104 bezeichnete Region) selektiv so bestimmt, dass die vorstehend genannte Fläche weniger als das fünffache der Größe der Fläche der Fensterregion oder geöffneten Region (100 μm bis 300 μm) hat. Ferner wird nach dem Auftragen der dielektrischen Schicht 3-2 der Härtungsprozess wie vorstehend in Verbindung mit der ersten Ausführungsform der Erfindung beschrieben ausgeführt.
  • Anschließend wird die Rückfläche des Halbleitersubstrats 1 poliert, um die Isolierfilmmaske 101 und die dielektrische Schicht (A-Harzfilm) 3-2, die auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet ist, zu entfernen. Danach wird die Rückflächenelektrode 8 durch Bedampfen über der Rückfläche neu gebildet, wie in 19 gezeigt ist.
  • Auch in der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung, in der der zylindrische offene Abschnitt mit dem Boden auf der Seite der Rückfläche gebildet ist, können die den vorstehend beschriebenen elektrischen Charakteristiken oder Effekten ähnlichen Eigenschaften verwirklicht werden.
  • Da ferner die zusätzliche dielektrische Hilfsschicht 3-2 gebildet wird, können Variationen oder Unebenheiten der Filmdicke der primären dielektrischen Schicht, die andernfalls im Verlauf des Herstellungsprozesses auftreten können, unterdrückt werden, wie vorstehend beschrieben wurde, wodurch die gewünschte Spannungsfestigkeitscharakteristik sichergestellt werden kann, während die Filmdicke konstruktionsgemäß verwirklicht wird.
  • Ausführungsform 5
  • In dem Fall der vorstehend beschriebenen vierten Ausführungsform wird die Rückfläche des Halbleitersubstrats 1 nach der Bildung der offenen Region poliert. In einem Verfahren zur Herstellung der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung gemäß einer fünften Ausführungsform der vorliegenden Erfindung wird die Rückfläche des Halbleitersubstrats 1 mit Hochenergieionen bestrahlt, bevor die offene oder mit Fenster versehene Region gebildet wird, um dadurch eine Siliziumschicht mit zerstörter Kristallinität als eine delaminierbare Schicht innerhalb des Halbleitersubstrats 1 zu bilden, so dass der Rückflächenabschnitt des Halbleitersubstrats 1 nach der Bildung der offenen Region delaminiert werden kann.
  • Nachfolgend wird unter Bezug auf 20 bis 22, die Prozesse oder Schritte jeweils in Schnittansichten zeigen, zusammen mit den bereits beschriebenen 7 und 17 das Verfahren zur Herstellung der Halbleitervorrichtung 100 der Bauart mit dielektrischer Trennung beschrieben, bei dem die offene Region nach der Bildung der delaminierbaren Schicht innerhalb des Halbleitersubstrats 1 gebildet wird, so dass der Rückflächenabschnitt des Halbleitersubstrats 1 delaminiert werden kann.
  • In 20 bis 22 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Wie 20 zeigt, wird die Halbleitervorrichtung 100 zunächst mit Hochenergieionen (beispielsweise Wasserstoffionen) 106 von der Rückfläche her bestrahlt, bevor die Isolatorfilmmaske 101 gebildet wird, um dadurch eine Siliziumschicht 107 mit zerstörter Kristallinität zu bilden, in der die Kristallinität des Siliziums in einer Region zerstört wird, die innerhalb des Halbleitersubstrats in einer vorbestimmten Tiefe von der Rückfläche liegt.
  • Nachfolgend wird die Isolatorfilmmaske 101 auf der Rückfläche der Halbleitervorrichtung 100 gebildet. In diesem Fall wird die offene Region der Isolatorfilmmaske 101 so gebildet, dass sie die Kathodenelektrode 6 umgibt. Ferner wird die von der offenen Region eingenommene Region so bestimmt, dass die dielektrische Schicht 3-1 um die Kathodenelektrode 6 über eine Fläche freiliegt, deren Radius mindestens 40% der Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt.
  • Nachfolgend wird ein Hochgeschwindigkeits-Siliziumtrockenätzungsprozess von der Rückfläche des Halbleitersubstrats 1 her ausgeführt, um dadurch das Material des Halbleitersubstrats 1 in der offenen oder freiliegenden Region zu entfernen, wie 17 zeigt.
  • Anschließend wird die aus einem A-Harzfilm gebildete dielektrische Schicht 3-2 selektiv in der offenen Region und einer Umfangsregion derselben durch eine Spritzbeschichtungsmaschine 103 gebildet, wie 21 zeigt.
  • In diesem Fall ist die Fläche der von der Spritzbeschichtungsmaschine 103 zu beschichtenden Region 104 selektiv so bestimmt, dass die vorstehend genannte Fläche weniger als das fünffache der Größe der Fläche der offenen Region hat (100 μm bis 300 μm). Nach dem Vollenden des Auftrags der dielektrischen Schicht 3-2 wird der Härtungsprozess ausgeführt.
  • Anschließend wird die Rückflächenregion 108 unter Nutzung der Siliziumschicht 107 mit zerstörter Kristallinität, die als die delaminierbare Schicht gebildet ist, en Block delaminiert, um dadurch die Isolatorfilmmaske 101 und die dielektrische Schicht (A-Harz Film) 3-2 zu entfernen, die auf dem Halbleitersubstrat 1 gebildet sind (Sockelsubstrat). Ferner wird nach dem Polierprozess die Rückflächenelektrode 8 auf der gesamten Rückfläche durch Bedampfen neu gebildet, wie in 22 dargestellt.
  • Auf diese Weise können elektrische Charakteristiken und Effekte ähnlich den vorstehend beschriebenen erzielt werden.
  • Ausführungsform 6
  • In dem Fall der fünften Ausführungsform der Erfindung wird die Halbleitervorrichtung 100 an ihrer Rückseite mit den Hochenergieionen 106 bestrahlt, um die Siliziumschicht 107 mit zerstörter Kristallinität zu bilden. Im Gegensatz dazu wird gemäß einer sechsten Ausführungsform der vorliegenden Erfindung eine Durchbruchsregion in dem eingegrabenen Isolatorfilm (dielektrische Schicht) vorgesehen, die innerhalb des Halbleitersubstrats gebildet ist, wobei ein anodisierender Strom von der Seite der vorderen oder oberen Oberfläche der Halbleitervorrichtung 100 zugeführt wird, um dadurch eine poröse Siliziumschicht in dem Halbleitersubstrat an Stelle der Siliziumschicht 107 mit zerstörter Kristallinität zu bilden.
  • Nachfolgend wird unter Bezug auf 23 bis 25, die jeweils Prozesse in Schnittansichten zeigen, zusammen mit den vorstehend genannten 7 und 17 das Verfahren zur Herstellung der Halbleitervorrichtung 100 mit dielektrischer Trennung gemäß der sechsten Ausführungsform der vorliegenden Erfindung beschrieben, bei dem die poröse Siliziumschicht 112 als delaminierbare Schicht innerhalb des Halbleitersubstrats 109 gebildet wird.
  • In 23 bis 25 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Ferner entspricht das Halbleitersubstrat 109 dem vorstehend beschriebenen Halbleitersubstrat 1 und wird durch ein Substrat des p-Typs gebildet.
  • Wie 23 zeigt, wird zunächst in dem SOI-Substrat, welches das Halbleitersubstrat 109 als Basis oder Sockel enthält, eine Durchbruchsregion als ein Teil des eingegrabenen Isolatorfilms (dielektrische Schicht) 3-1 vorgesehen, die im voraus innerhalb der Halbleitervorrichtung 100 gebildet wird. Eine aktive Region 110 des p-Typs, die über die Durchbruchsregion der dielektrischen Schicht 3-1 in Kontakt mit dem Halbleitersubstrat 109 ist, wird durch eine Graben-isolierte Region (Isolatorfilm) 9 umgeben, die von der n–-Halbleiterschicht 2 (aktive SOI-Schicht) isoliert ist.
  • Ferner wird in 23 an dem SOI-Substrat ein Waferprozess durchgeführt, um die Halbleiterelemente primär in der aktiven SOI-Schicht 2 zu bilden, woraufhin ein anodisierender Strom 111 von der aktiven Region 110 des p-Typs zu dem Halbleitersubstrat 109 (siehe Pfeile) geleitet wird. Durch diesen Prozess wird eine poröse Siliziumschicht 112, die als die delaminierbare Schicht (nachfolgend beschrieben) dienen soll, auf einer Hauptebene nahe an der Rückfläche des Halbleitersubstrats 109 gebildet.
  • Nachfolgend wird die Isolatorfilmmaske 101 so gebildet, dass sie die Kathodenelektrode 6 auf der porösen Siliziumschicht 112 umgibt, wie in 7 gezeigt. In diesem Fall ist die von der offenen Region der Isolatorfilmmaske 101 eingenommene Region so bestimmt, dass die dielektrische Schicht 3-1 um die Kathodenelektrode 6 über eine Fläche freiliegt, deren Radius mindestens 40% der Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt, wie vorstehend beschrieben.
  • Anschließend wird ein Hochgeschwindigkeits-Siliziumtrockenätzungsprozess von der Rückfläche des Halbleitersubstrats 109 her durchgeführt, um dadurch das Halbleitersubstrat 109 zu entfernen, wie in 17 gezeigt.
  • Danach wird der A-Harzfilm 3-2 selektiv in der offenen Region und einer Umfangsregion derselben unter Verwendung der Spritzbeschichtungsmaschine 103 gebildet, wie in 24 gezeigt.
  • In diesem Fall ist die Fläche der von der Spritzbeschichtungsmaschine 103 mit dem A-Harzfilm 3-2 zu beschichtenden Region 104 selektiv so bestimmt, dass die vorstehend genannte Fläche weniger als das fünffache der Größe der Fläche der offenen Region hat (100 μm bis 300 μm). Nach dem Vollenden des Auftrags des A-Harzfilms 3-2 wird der Härtungsprozess wie vorstehend beschrieben ausgeführt.
  • Anschließend wird die Rückflächenregion des Halbleitersubstrats 109 unter Nutzung der porösen Siliziumschicht 112, die als die delaminierbare Schicht dient, en Block delaminiert, um dadurch die Isolatorfilmmaske 101 und den A-Harzfilm 3-2 zu entfernen, die auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet sind. Ferner wird nach dem Polierprozess die Rückflächenelektrode 8 auf der Rückfläche durch Bedampfen neu gebildet (25).
  • Auf diese Weise können elektrische Charakteristiken und Effekte ähnlich den vorstehend beschriebenen erzielt werden.
  • Ausführungsform 7
  • In dem Fall der vorstehend beschriebenen fünften Ausführungsform (20 bis 22) wird die dielektrische Schicht (A-Harzfilm) 3-2 unter Verwendung der Spritzbeschichtungsmaschine 103 nach dem Bilden der offenen Region gebildet. Bei dem Herstellungsverfahren für eine Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Er findung wird die dielektrische Schicht 3-2, die aus einem dicken CVD-Oxidfilm gebildet ist, unter Nutzung eines Hochgeschwindigkeits-CVD-Ablagerungsprozesses gebildet.
  • Nachfolgend wird unter Bezug auf 26 bis 28, die Herstellungsprozesse jeweils in Schnittansichten zeigen, zusammen mit den vorstehend beschriebenen 7 und 17 das Verfahren zur Herstellung der Halbleitervorrichtung 100 mit dielektrischer Trennung gemäß der siebten Ausführungsform der vorliegenden Erfindung beschrieben, bei der ein CVD-Oxidfilm (dielektrische Schicht) 3-2 durch einen Hochgeschwindigkeits-CVD-Ablagerungsprozess auf der offenen Region und deren Umfangsregion gebildet wird.
  • Im übrigen entsprechen 26 bis 28 den vorstehend beschriebenen 20 bis 22. In 26 bis 28 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Wie 26 zeigt, wird die Halbleitervorrichtung 100 zunächst mit Hochenergieionen (beispielsweise Wasserstoffionen) 106 von ihrer Rückfläche her bestrahlt, um dadurch eine Siliziumschicht 107 mit zerstörter Kristallinität zu bilden, in der die Kristallinität des Siliziums in einer Region zerstört wird, die innerhalb des Halbleitersubstrats 1 in einer vorbestimmten Tiefe unter der Rückfläche liegt.
  • Nachfolgend wird die Isolatorfilmmaske 101 auf der Rückfläche der Halbleitervorrichtung 100 so gebildet, dass sie die Kathodenelektrode 6 umgibt, wie 7 zeigt. Ferner wird die von der geöffneten Region der Isolatorfilmmaske 101 eingenommene Region über eine Fläche um die Kathodenelektrode 6 freigelegt, deren Radius mindestens 40% der Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt.
  • Nachfolgend wird ein Hochgeschwindigkeits-Siliziumtrockenätzungsprozess von der Rückfläche der Halbleitervorrichtung 100 her ausgeführt, um dadurch das Material des Halbleitersubstrats 1 zu entfernen oder zu eliminieren und dadurch die geöffnete Region zu bilden, wie 17 zeigt.
  • Anschließend wird die aus dem dicken CVD-Oxidfilm gebildete dielektrische Schicht 3-2 durch den Hochgeschwindigkeits-CVD-Abscheidungsprozess gebildet, wie 27 zeigt.
  • Anschließend wird die Rückflächenregion 108 unter Nutzung der Siliziumschicht 107 mit zerstörter Kristallinität, die als die delaminierbare Schicht gebildet ist, en Block delaminiert, um dadurch die Isolatorfilmmaske 101 und den CVD-Oxidfilm (dielektrische Schicht) 3-2 zu entfernen, die auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet sind. Ferner wird nach dem Polierprozess die Rückflächenelektrode 8 auf der Rückfläche durch Bedampfen neu gebildet, wie in 28 dargestellt.
  • Auf diese Weise können elektrische Charakteristiken und Effekte ähnlich den vorstehend beschriebenen erzielt werden.
  • Ausführungsform 8
  • In dem Fall der vorstehend beschriebenen sechsten Ausführungsform (23 bis 25) wird die dielektrische Schicht (A-Harzfilm) 3-2 unter Verwendung der Spritzbeschichtungsmaschine 103 nach dem Bilden der geöffneten Region gebildet. In dem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung wird die aus einem dicken CVD-Oxidfilm gebildete dielektrische Schicht 3-2 unter Nutzung eines Hochgeschwindigkeits-CVD-Abscheidungsprozesses verwirklicht.
  • Nachfolgend wird unter Bezug auf 29 bis 31, die Herstellungsprozesse jeweils in Schnittansichten zeigen, zusammen mit den vorstehend beschriebenen 7 und 17 das Verfahren zur Herstellung der Halbleitervorrichtung 100 mit dielektrischer Trennung gemäß der achten Ausführungsform der vorliegenden Erfindung beschrieben, bei der ein CVD-Oxidfilm (dielektrische Schicht) 3-2 durch einen Hochgeschwindigkeits-CVD-Ablagerungsprozess auf der offenen Region und deren Umfangsregion gebildet wird.
  • Im übrigen entsprechen 29 bis 31 den vorstehend beschriebenen 23 bis 25. In 29 bis 31 sind Teile oder Komponenten, die den vorstehend beschriebenen ähnlich sind, mit gleichen Bezugszeichen bezeichnet und auf die Wiederholung der detaillierten Beschreibung derselben wird verzichtet.
  • Wie 29 zeigt, enthält zunächst das SOI-Substrat, welches das Halbleitersubstrat 109 des p-Typs als Sockel oder Basis enthält, eine Durchbruchsregion, die als ein Teil des eingegrabenen Isolatorfilms (dielektrische Schicht) 3-1 im voraus vorgesehen wurde. Eine aktive Region 110 des p-Typs, die über die Durchbruchsregion mit dem Halbleitersubstrat 109 in Kontakt steht, ist von einer Graben-isolierten Region 9 umgeben.
  • Ferner wird an dem in 29 gezeigten SOI-Substrat ein Waferprozess durchgeführt, um die Halbleiterelemente primär in der n–-Halbleiterschicht 2 (aktiven SOI-Schicht) zu bilden, woraufhin ein anodisierender Strom 111 von der aktiven Region 110 des p-Typs zu dem Halbleitersubstrat 109 geleitet wird. Durch diesen Prozess wird auf einer Hauptebene des Halbleitersubstrats 109 eine poröse Siliziumschicht 112 gebildet.
  • Anschließend wird die Isolatorfilmmaske 101 so gebildet, dass sie die Kathodenelektrode 6 auf der porösen Siliziumschicht 112 umgibt, wie 7 zeigt. Die von der geöffneten Region der Isolatorfilmmaske 101 eingenommene Fläche ist so bestimmt, dass die dielektrische Schicht 3-1 um die Kathodenelektrode 6 über eine Fläche freigelegt ist, deren Radius mindestens 40% der Distanz L zwischen der Kathodenelektrode 6 und der Anodenelektrode 7 beträgt.
  • Nachfolgend wird an der Rückfläche des Halbleitersubstrats 109 ein Hochgeschwindigkeits-Siliziumtrockenätzungsprozess durchgeführt, um dadurch das Halbleitersubstrat 109 zu eliminieren, wie in Verbindung mit 17 erläutert.
  • Anschließend wird die dielektrische Schicht 3-2 aus dickem CVD-Oxidfilm durch den Hochgeschwindigkeits-CVD-Ablagerungsprozess gebildet, wie 30 zeigt.
  • Schließlich wird die Rückfläche unter Nutzung der porösen Siliziumschicht 112, die als die delaminierbare Schicht dient, delaminiert, um dadurch die Isolatorfilmmaske 101 und den CVD-Oxidfilm (dielektrische Schicht) 3-2, die auf der Hauptoberfläche des Halbleitersubstrats 109 gebildet sind, zu entfernen. Nach dem Polierprozess wird die Rückflächenelektrode 8 über der Rückfläche durch Bedampfen neu gebildet, wie 31 zeigt.
  • Auf diese Weise können die elektrischen Charakteristiken oder Effekte ähnlich den vorstehend beschriebenen verwirklicht werden.
  • An diesem Punkt sei hinzugefügt, dass die Beschreibung der Ausführungsformen 1 bis 8 unter der Annahme erfolgte, dass die vorliegende Erfindung auf die Halbleitereinrichtung 100 angewandt wird, die als die SOI-Diode dienen soll. Es versteht sich jedoch, dass die hierin offenbarte Lehre der vorliegenden Erfindung gleichermaßen auf SOI-MOSFETs, SOI-IGBTs und andere Vorrichtungen der lateralen Arraybauart mit hoher Nennspannung, die auf dem SOI allgemein implementiert werden, mit gleichermaßen vorteilhaften Effekten Anwendung finden kann.

Claims (12)

  1. Halbleitervorrichtung mit dielektrischer Trennung, enthaltend: ein Halbleitersubstrat (1); eine primäre dielektrische Schicht (3-1), die unmittelbar an einer gesamten Region einer ersten Hauptoberfläche des Halbleitersubstrats (1) angeordnet ist; eine erste Halbleiterschicht (2) eines ersten Leitfähigkeitstyps mit einer niedrigen Verunreinigungskonzentration, die auf einer Oberfläche der primären dielektrischen Schicht (3-1) dem Halbleitersubstrat (1) gegenüberliegend angeordnet ist, so dass die primäre dielektrische Schicht (3-1) zwischen der ersten Halbleiterschicht (2) des ersten Leitfähigkeitstyps und dem Halbleitersubstrat (1) sandwichartig eingelegt ist; eine zweite Halbleiterschicht (4) eines ersten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die selektiv in der ersten Halbleiterschicht (2) oder auf deren Oberfläche gebildet ist; eine dritte Halbleiterschicht (5) eines zweiten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration, die so angeordnet ist, dass sie einen äußeren Umfangsrand der ersten Halbleiterschicht (2) in einem Abstand umgibt; einen ringartigen Isolatorfilm (9), der so angeordnet ist, dass er einen äußeren Umfangsrand der dritten Halbleiterschicht (5) umgibt; eine erste Hauptelektrode (6), die in Kontakt mit einer Oberfläche der zweiten Halbleiterschicht (4) angeordnet ist; eine zweite Hauptelektrode (7), die in Kontakt mit einer Oberfläche der dritten Halbleiterschicht (5) angeordnet ist; eine plattenartige Rückflächenelektrode (8), die unmittelbar an einer zweiten Hauptoberfläche des Halbleitersubstrats (1) auf einer der ersten Hauptoberfläche des Halbleitersubstrats (1) entgegengesetzten Seite angeordnet ist; und eine erste dielektrische Hilfsschicht (3-2), die unmittelbar unterhalb der zweiten Halbleiterschicht (4) angeordnet ist und mindestens einen Abschnitt hat, der mit einer zweiten Hauptoberfläche der primären dielektrischen Schicht (3-1) verbunden ist, wobei die erste dielektrische Hilfsschicht (3-2) so angeordnet ist, dass ein Ende derselben an einer Position angeordnet ist, die der ersten Hauptelektrode (6) entspricht und sich über eine Region mit einer Größe erstreckt, die nicht kleiner als 40% einer Distanz zwischen der ersten Hauptelektrode (6) und der zweiten Hauptelektrode (7) ist; wobei die erste dielektrische Hilfsschicht (3-2) in zylindrischer Form mit einem Boden und schalenähnlich geformt ist und sowohl mit dem Halbleitersubstrat (1) als auch der primären dielektrischen Schicht (3-1) verbunden ist.
  2. Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 1, wobei eine zweite dielektrische Hilfsschicht (3-3) zwischen der ersten dielektrischen Hilfsschicht (3-2) und der primären dielektrischen Schicht (3-1) angeordnet ist.
  3. Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 2, wobei die zweite dielektrische Hilfsschicht (3-3) durch einen thermisch nitrierten Film oder alternativ durch einen CVD-Nitridfilm gebildet ist.
  4. Halbleitervorrichtung mit dielektrischer Trennung nach einem der Ansprüche 1 bis 3, wobei das Halbleitersubstrat (1) eine Halbleiterregion des p-Typs enthält, die einstückig mit dem Halbleitersubstrat gebildet ist.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung in der Form einer Halbleitervorrichtung des lateralen Array-Typs mit hoher Nennspannung, die in einem dielektrisch isolierten Substrat (2) implementiert ist und eine erste Hauptelektrode (6) und eine zweite Hauptelektrode (7) hat, die so gebildet ist, dass sie die erste Hauptelektrode (6) umgibt, und ein Halbleitersubstrat (1) enthält, das auf einer Rückflächenseite des dielektrisch isolierten Substrats angeordnet ist, um als Sockel zu dienen, enthaltend die Schritte: Entfernen des Halbleitersubstrats (1) durch Ätzung mit KOH innerhalb einer Region, die die erste Hauptelektrode (6) bedeckt und sich über eine Fläche mit einer Größe erstreckt, die nicht kleiner als 40% einer Distanz zwischen der ersten Hauptelektrode (6) und der zweiten Hauptelektrode (7) ist; Bilden eines ersten vergrabenen Isolatorfilms (3-1) in der Region; und Bilden eines zweiten vergrabenen Isolatorfilms (3-2) unmittelbar unterhalb des ersten vergrabenen Isolatorfilms in Kontakt mit diesem.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 5, wobei der zweite vergrabene Isolatorfilm (3-2) aus einem gehärteten Film aus mindestens einem härtbaren Polymer gebildet wird, das ausgewählt ist aus einer Gruppe bestehend aus einem Polymer der Siliziumserie, einem Polymer der Polyimidserie, einem Polymer der Polyimidsiliziumserie, einem Polymer der Polyallylenetherserie, einem Polymer der Bis-benzo-cyclobutanserie, einem Polymer der Polychinolinserie, einem Polymer der Perfluorkohlenwasserstoffserie, einem Polymer der Fluorkohlenwassserstoffserie, einem Polymer der aromatischen Kohlenwasserstoffserie, einem Polymer der Borazinserie und Halogeniden oder Deuteriden einzelner vorstehend genannter Polymere.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 5 oder 6, wobei der zweite vergrabene Isolatorfilm (3-2) aus einem gehärteten Film aus einem Polymer der Siliziumserie gebildet wird, das durch die folgende allgemeine Formel (1) dargestellt ist: [Si(O1/2)4]k·[R1Si(O1/2)3]l·[R2R3Si(O1/2)2]m·[R4R5R6SiO1/2]n (1)worin R1, R2, R3, R4, R5 und R6 die gleiche oder eine unterschiedliche Arylgruppe, Wasserstoffgruppe, Alkylgruppe der aliphatischen Serie, Trialkylsilylgruppe, Deuteriumgruppe, Deuteroalkylgruppe, Fluorgruppe, Fluoralkylgruppe oder funktionelle Gruppe mit ungesättigten Bindungen darstellen und k, 1, m, und n ganze Zahlen jeweils größer als 0 (Null) sind, und „2k + (3/2)l + m + (1/2)n" eine natürliche Zahl darstellt, und wobei das mittlere Molekulargewicht jedes Polymers größer als „50" inklusive ist, und molekulare Endgruppen gleiche oder unterschiedliche Arylgruppen, Wasserstoffgruppen, Alkylgruppen der aliphatischen Serie, Hydroxylgruppen, Trialkylsilylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen sind.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 5 oder 6, wobei der zweite vergrabene Isolatorfilm (3-2) durch einen gehärteten Film eines Polymers der Siliziumserie mit einer leiterartigen Struktur gebildet wird, das durch die nachstehend angegebene allgemeine Formel (2) dargestellt ist:
    Figure 00440001
    worin R1 und R2 gleiche oder unterschiedliche Arylgruppen, Wasserstoffgruppen, Alkylgruppen der aliphatischen Serie, Hydroxylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen darstellen, R3, R4, R5 und R6 gleiche oder unterschiedliche Wasserstoffgruppen, Arylgruppen, Alkylgruppen der aliphatischen Serie, Trialkylsilylgruppen, Hydroxylgruppen, Deuteriumgruppen, Deuteroalkylgruppen, Fluorgruppen, Fluoralkylgruppen oder funktionelle Gruppen mit ungesättigten Bindungen darstellen und worin n eine ganze Zahl darstellt und das mittlere Molekulargewicht jedes Polymers größer als „50" inklusive ist.
  9. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 5 bis 8, wobei der zweite vergrabene Isolatorfilm (3-2) Lack oder alternativ Harz enthält und über eine gesamte Region des dielektrisch isolierten Substrats gebildet ist oder alternativ selektiv auf dem dielektrisch isolierten Substrat durch einen Auftragprozess gebildet ist, der ausgewählt ist aus einer Gruppe bestehend aus einem Rotorauftragprozess, einem Spritzauftragprozess mit Mikrospritzstrahlen und einem Abtastauftragprozess mit einer Mikrodüse.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 9, wobei die zweite vergrabene Isolatorschicht (3-2) durch Auftragen eines ersten Lackes, der durch PVSQ mit 150 k Molekulargewicht, das in einer Anisollösung mit 10 Gew.-% gelöst wird, hergestellt wird, und eines zweiten Lackes, der durch PVSQ mit 150 k Molekulargewicht, das in einer Anisollösung mit 15 Gew.-% gelöst wird, hergestellt wird, sequenziell bei 100 min–1 über 5 Sekunden, 300 min–1 über 10 Sekunden und 500 min–1 über 60 Sekunden gebildet wird, und dass nach dem Auftragprozess ein Härtungsprozess durch allmähliches Abkühlen bei einer Temperatur von 350°C über mindestens eine Stunde durchgeführt wird.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach einem der Ansprüche 5 bis 10, ferner enthaltend die Schritte: Bilden einer Siliziumschicht (107) mit zerstörter Kristallinität nach der Bildung des zweiten vergrabenen Isolatorfilms (3-2), und teilweises Entfernen des dielektrisch isolierten Substrats (2) unter Nutzung der Siliziumschicht (107) mit zerstörter Kristallinität als delaminierbare Schicht.
  12. Verfahren zur Herstellung einer Halbleitervorrichtung mit dielektrischer Trennung nach Anspruch 11, wobei die Siliziumschicht (107) mit zerstörter Kristallinität durch eine poröse Siliziumschicht gebildet wird.
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