KR20010032149A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

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Abstract

매립 컬렉터와 같은 매립 전도층(108)을 포함하는 반도체는 트렌치를 포함하는데, 트렌치의 벽은 단결정 실리콘에서보다 불순물 이온이 더 빠르게 확산하는 물질 층(109')으로 덮인다. 접촉 영역은 트렌치 벽(109')에 근접하여 도핑된다. 불순물은 상기 층(109')을 통해 확산하여, 상기 매립층(108)과 낮은 저항 연결을 형성하게 된다. 상기 층(109')은 폴리실리콘이나 다공성 실리콘, 또는 규소화합물을 포함할 수 있다. 상기 층(109')에 사용된 물질 자체가 전도하지 않으면, 상기 소자의 크기가 매우 감소될 수 있다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD FOR SEMICONDUCTOR COMPONENT}
절연기판 상의 실리콘(Silicon on Insulator)(SOI) 재료에는 반도체 제작시에 래치업 이뮤니티(latchup immunity), 소자들 간의 갈바니 절연(galvanic insulation) 및, 기생 용량(parasitic capacitance) 감소와 같은 다수의 장점이 있다. 요즈음 가장 빈번하게 이용되는 SOI 재료는 실리콘 이산화물(silicon dioxide)과 같은 절연층 상부에 얇은, 예컨대 500Å 내지 30㎛ 두께의 실리콘층을 포함한다. 동작부(active components)가 실리콘층에 놓이며, 매립 산화물(buried oxide) 쪽으로 에칭되며 일반적으로 산화물과 다결정 실리콘(polycrystalline silicon)(폴리실리콘(polysilicon))으로 채워지는 트렌치(trench)를 이용하여 서로 절연된다. 종종, 매립 전도층을 사용하여 이것을 매립 산화물에 인접하게 놓는다.
상기 전도층은 예컨대, 바이폴라(bipolar) 소자에서의 컬렉터(collector)나, 또는 전계 효과(field effect) 소자에서의 드레인(drain)이 될 수 있다. 간단히 나타내고자, 이하의 설명에서는 컬렉터나 또는 매립 컬렉터라는 용어를 사용한다. 또한, 컬렉터 저항이라는 용어는 표면 접점(contact)에서부터 매립 전도층까지의 저항을 나타내는데 사용된다.
소자의 유형에 따라, 상기 소자는 또한 바이폴라 소자에서의 베이스(base)와 이미터(emitter), 전계효과 소자에서의 게이트(gate)와 소스(source), 그리고 다이오드에서의 애노드(anode)와 캐소드(cathode)와 같은 그 밖의 도핑 영역을 포함한다.
비용을 최소화하기 위해서는 상기 소자의 영역을 최소화해야 한다. 또한, 컬렉터 저항이 낮아야하는 것과 같이 소자의 성능도 우수해야 한다. 트렌치를 이용함으로써, 트렌치 벽이 도핑되면 컬렉터 저항을 최소화할 수 있다. 상기 도핑 영역은 상기 소자를 둘러싸고 있어 매립 컬렉터 쪽으로 확장된다. 컬렉터 저항을 최소화하는 선택적인 방법은 컬렉터 접점 가까이의 표면으로부터 매립 컬렉터 쪽으로 깊이 확산시키는 것이다. 그러면, 이와 동시에 매립 컬렉터의 불순물이 위쪽으로 확산된다. 이러한 확산은 더 두꺼운 실리콘층을 이용하여 보상되어야 한다. 이는 제조 공정에 별도의 마스킹(masking) 단계를 추가하여, 트렌치를 이용하여 절연하는 것이 더욱 어렵게 된다.
소자의 영역을 최소화하기 위해, 트렌치 벽을 도핑하지 않고 유지할 수도 있다. 그러면, 반대 도핑 유형의 영역이 트렌치에 비교적 근접하게 놓여, 예컨대 베이스, 애노드, 또는 캐소드를 형성할 수 있다. 그러나, 이것은 결과적으로 컬렉터 저항이 증가된다는 점에서 성능저하된 소자가 된다. 이 결과, 파워 트랜지스터(power transistor)를 매우 크게 제작해야 한다.
본 발명은 반도체 소자에 관한 것으로서, 특히 매립 전도층(buried conducting layer)을 포함하는 반도체 소자에서 낮은 저항(resistance)을 얻는 방법과, 이러한 반도체 소자에 관한 것이다.
도 1은 SOI 재료에 제조된 선행기술의 바이폴라 트랜지스터의 횡단면도(cross-sectional view).
도 2는 도 1의 소자를 위에서 본 도면.
도 3a - 3f는 본 발명의 한 실시예에 따른 제조 공정에서의 반도체 소자의 횡단면도.
도 4는 도 3a-3f에 도시한 공정으로부터 얻어진 소자 일부의 횡단면도.
도 5는 위에서 본 도 4의 바이폴라 트랜지스터.
본 발명의 목적은 낮은 컬렉터 저항을 가진 매립 컬렉터를 구비한 반도체 소자를 얻는 것이다.
본 발명의 다른 목적은 비교적 작은 반도체 소자를 얻는 것이다.
상기 목적은, 반도체 소자의 일부를 구성하는 디바이스 층(device layer) 안또는 그 아래의 매립 전도층에 낮은 저항 연결(connection)을 이루는 방법을 이용하여 본 발명에 따라 얻어지는데, 상기 방법은:
- 적어도 하나의 트렌치를 디바이스 층에 에칭하여, 동작부의 영역을 제한하는 단계,
- 매립층이 놓인 물질에서보다 불순물(dopant)이 더 빨리 확산하는 재료의 트렌치 벽 층을 상기 트렌치의 벽에 부착(apply)하는 단계를 포함한다.
트렌치 벽 층과 직접 연결된 상기 동작부의 표면 영역을 도핑하면, 상기 영역의 불순물은 상기 트렌치 벽 층을 통해 상기 디바이스 층으로 짧은 경로로 확산하여 매립층과 접촉을 형성한다.
트렌치 벽 층은 폴리실리콘이나 다공성(porous) 실리콘, 또는 금속 규소화합물(metal silicide)을 포함할 수 있다. 폴리실리콘이나 다공성 실리콘이 이용되면, 트렌치 벽은 도핑된 접촉 영역 부근에서만 전도상태가 된다. 따라서, 트렌치 벽의 나머지 모든 부분은 상기 소자의 도핑된 다른 영역의 부근, 심지어는 그것에 인접하여 임의로 놓일 수 있다.
규소화합물은 그 자체가 전도체이므로, 규소화합물을 이용하면 결과적으로 개선된 접촉을 나타낸다. 반면, 규소화합물은 폴리실리콘이나 다공성 실리콘과 같이 소자의 베이스 영역 근처에서는 이용될 수 없다. 따라서, 규소화합물을 이용한다면, 소자의 크기는 선행기술 소자에 비해 줄어들지 않을 것이다.
본 발명은 다음과 같은 장점을 제공한다: 낮은 컬렉터 저항을 가진 반도체 소자가 별도의 마스킹 단계 없이도 얻어질 수 있다.
소자의 생산량과 신뢰성은 게터 센터(getter centre) 부근을 사용하여 증가될 수 있다. 게터 센터는 금속 불순물을 포획하는 영역으로서, 이렇게 포획하지 않으면 금속 불순물은 소자의 성능을 저하시킬 수 있다.
상부 표면으로부터 매립 컬렉터까지 깊이 확산시키면, 상부 실리콘층은 종래 기술보다 더 얇게 제작될 수 있다. 상기 소자는 트렌치 벽을 도핑하는 종래 기술보다 더 작게 제작될 수 있다. 본 발명에 따른 트렌치가 초기 단계에서 형성되면, 상기 트렌치는 금속 불순물을 게터링(gettering)하는 게터 센터의 기능을 하게 된다.
도 1은 SOI 재료로 제조된 선행기술 트랜지스터의 횡단면도이다. 기판층(substrate layer)(1) 위에는 절연층(3), 예컨대 이산화규소(silicon dioxide)층이 놓인다. 절연층 위에는 실리콘층(5)이 있는데, 상기 실리콘층은 소자간의 측면 절연을 제공하는 트렌치(9)에 의해 분리된 동작부(7a, 7b)를 포함한다. 여기서는 상기 동작부 중 하나(7a)만을 고려한다. 매립 컬렉터(11)는 절연층(3)에 인접하여 실리콘층(5)에 놓인다.
이미터(13)는 선행기술과 같은 방법으로, 베이스(15)에 의해 둘러싸여 동작부(7a)의 표면에 놓인다. 컬렉터 접점(17)은 트렌치 벽에 근접한 동작부(7a) 표면에 놓인다. 트렌치 벽의 영역(19)은 도핑되어, 컬렉터 접점(17)으로부터 매립 컬렉터(11)까지 낮은 저항 연결을 제공한다.
트렌치(9)는 일반적으로 다음에 따라 형성된다:
트렌치를 통상적인 방법으로 매립 산화물쪽으로 에칭한다. 그런 다음, 트렌치 벽을 통상적인 방법, 예컨대 노(furnace)의 가스원으로부터 불순물을 도핑하거나 높은 각도 주입으로 도핑한다. 다음으로, 산화층(21)을 트렌치에 성장(grow) 또는 증착(deposit) 시킨 다음 폴리실리콘으로 채운다. 트렌치 벽(19)을 상기 동작부(7a) 주위의 전체에 도핑하였으므로, 베이스 근처에 너무 강한 전계가 형성되는 것을 방지하기 위해 베이스(15)와 트렌치 벽(19) 사이의 거리를 크게 유지해야 하는데, 너무 강한 전계가 형성되면 애벌란시 항복(avalanche breakdown)을 일으킬 수도 있다.
도 2는 위에서 본 도 1의 동작부(7a)를 도시하는 것으로서, 도 1에서와 동일한 부분을 표시함에 있어 동일한 참조번호를 사용하였다. 상기 동작부(7a)는 트렌치(9)에 의해 둘러싸여 있다. 트렌치 벽은 컬렉터 접점(17)과 매립 컬렉터(도시하지 않음) 간에 커넥터(connector) 역할을 하기 위해 도핑된다. 알 수 있는 바와 같이, 베이스(15)와 트렌치 벽(19)은 화살표(23)로 나타나 있는 것 처럼 모든 방향에서 대체로 동일한 간격으로 떨어져있어야 한다.
도 3a 내지 3f는 본 발명에 따른 낮은 컬렉터 저항 연결 제작과 관련된, 즉 도 4에 도시되어 있는 소자를 생산하는 것과 관련된 중요한 제조 공정을 나타낸다.
도 3a는 기판층(101), 절연층(103) 및, 통상적인 마스킹 및 에칭 기술을 이용하여 트렌치가 형성된 실리콘층(105)을 포함하는 반도체 소자를 나타낸다. 상기 소자는 매립 전도층(108)을 가진 동작부(107)를 포함한다. 상기 단계 이전에, 소자의 표면은 산화물 및/또는 질화물(nitride)층(도시하지 않음)으로 덮일 수 있다.
도 3b는 트렌치 벽과 바닥(bottom)을 포함하여 상기 소자의 표면 위에 증착된 층(109)을 가진 상기와 동일한 반도체 소자를 나타낸다. 층(109)은 폴리실리콘, 다공성 실리콘, 또는 규소화합물과 같이, 단결정 실리콘에서보다 불순물 이온이 훨씬 더 빠르게 확산하는 재료를 포함한다. 규소화합물 층(109)인 경우, 먼저 트렌치의 벽과 바닥을 포함하여 금속이 상기 소자 위에 덮인다. 후속되는 열처리 동안, 선택적으로 금속은 에칭하고 규소화합물은 에칭하지 않음으로써, 규소화합물이 트렌치의 실리콘-금속 접촉면(interface)에 형성되고 나머지 금속은 제거된다.
도 3c는, 트렌치 벽을 덮고 있는 재료의 층(109')을 남겨두고 소자의 상부와 트렌치의 바닥으로부터 상기 층(109)을 다시 에칭한 후의 상기와 동일한 반도체 소자를 나타낸다. 상기 층(109)은 트렌치의 바닥에서 제거될 필요가 없지만, 일반적으로 이방성 반응 이온(anisotropic reactive ion) 에칭을 이용할 때 실용적이므로 제거된다.
도 3d는 소자의 전체 표면 위에 산화물 층(111)을 성장 또는 증착시킨 후의 상기와 동일한 반도체 소자를 나타낸다. 산화물 대신, 질화 규소(silicon nitride)나 다른 절연 재료를 증착시킬 수도 있다.
도 3e에 있어서, 소자의 트렌치는 폴리실리콘과 같은 적합한 재료로 채워지며, 이미터(113)와 베이스(115)는 선행기술과 같은 방법으로 마스킹 및 도핑 단계에 의해 형성되었다.
도 3f에 있어서, 컬렉터 접점(117)은 선행기술과 같은 방법으로 마스킹 및 도핑함으로써 형성되었다. 상기 컬렉터 접점(117)은 트렌치 벽을 덮고 있는 층(109')의 일부(이 부분(109a)은 도 5에 도시되어 있음)와 접촉한다.
그런 다음, 상기 소자는 선행기술에 잘 알려져있는 방법으로 어닐링(annealing) 공정을 받는다. 어닐링 공정은 불순물이 매립 컬렉터에 도달할 때까지 수행된다. 그러나, 상기 불순물은, 영역이 도핑됨에 따라 애벌런시 항복 위험이 증가할 정도로 확산이 허용되어서는 안 된다. 어닐링 시간 및 온드는 특히 트렌치의 깊이에 의존한다. 전형적인 값은 대략 800-1200℃의 온도에서 1-10시간이다.
폴리실리콘, 다공성 실리콘 및, 규소화합물에서 불순물의 확산 속도가 단결정 실리콘에서보다 훨씬 더 높으므로, 컬렉터 접점(117)으로부터의 불순물은 층(109a)(도 5 참조)을 통해 매립 컬렉터(108) 쪽으로 확산하고, 또한 인접한 동작부의 실리콘으로도 약간 확산하여, 컬렉터 접점으로부터 매립 컬렉터(108)로 낮은 저항 연결을 형성한다.
규소화합물은 그 자체가 전도체이다. 따라서, 규소화합물을 이용하면 폴리실리콘이나 다공성 실리콘을 이용하는 것보다 훨씬 더 컬렉터 저항이 감소하게 된다. 반면, 트렌치 벽과 베이스 사이의 거리는 트렌치 벽이 전도체를 포함한다면 증가해야 한다. 폴리실리콘이나 다공성 실리콘을 이용하면, 트렌치 벽은 컬렉터 접점 부근에서만 전도되어, 도 5에 도시한 바와 같이 컬렉터 접촉 부근만이 베이스로부터 멀리 떨어져있어야 하는 유일한 트렌치 부분이된다.
도 4는 도 3f에 도시한 소자의 횡단면도로서, 컬렉터 접점(117)으로부터 매립 컬렉터(108) 쪽으로의 불순물 이온의 확산을 나타낸다. 도시되어 있는 바와 같이, 불순물은 컬렉터 접점(117)으로부터 층(109')을 통해 매립 컬렉터(108) 쪽으로 확산하며, 또한 동작부(107)의 실리콘으로 짧은 거리로 확산한다. 불순물이 확산하는 층(109a)과 동작부(107)의 영역은 함께 컬렉터 접점(117)으로부터 컬렉터(108)까지 낮은 저항 연결을 형성한다.
트렌치 형성 절차는 반도체 제조 공정시 어떤 시점에나, 즉 동작부의 형성 전이나 후에 수행될 수 있다. 본 발명에 따른 트렌치가 어떤 소자가 형성되기 이전의 초기 단계에 형성된다면, 상기 트렌치는 게터 센터의 기능을 하여 상기 공정시에 들어올 수 있는 금속 불순물을 포획하게 된다. 나중 단계에서 제조된다고 하더라도, 본 발명에 따른 트렌치는 불순물을 게터링할 수는 없지만 여전히 누설 전류를 감소시키며, 또는 능동부가 형성되고 있는 동안 트렌치가 존재하는 것과 동일한 정도로 이미터 단락(emitter short)과 같은 손상을 복구할 수 있다.
도 5는, 위에서 본 도 3f의 동작부를 도시하는 것으로서, 층(109')에 사용된 재료 자체는 전도하지 않는다고 가정한다. 이 경우, 접점(117)으로부터 불순물이 확산하므로, 층(109')의 일부분(109a)과 상기 부분(109a) 근처의 능동부 영역만이 전도한다. 도시되어 있는 바와 같이, 베이스(115)는 컬렉터 접점(117)이 놓이는 측면(109a)을 제외한 모든 측면에서 트렌치 벽(109')과 매우 가까이 놓일 수 있다. 바람직하다면, 트렌치 벽은 베이스와 1㎛ 미만 거리로 놓일 수도 있고, 베이스(115)에 접하여 놓일 수도 있다. 이렇게 함으로써, 도 2에 도시한 선행기술의 소자보다 상기 소자를 훨씬 더 작게 할 수 있다.
도입부에 설명한 바와 같이, 본 발명은, 매립 전도층으로의 낮은 저항 접촉이 필요하다면, 매립 컬렉터를 포함하는 트랜지스터에 응용할 수 있음은 물론, 다이오드, 사이리스터(thyristors), MOS 혹은 DMOS 트랜지스터, 또는 IGBTs 와 같은 매립 전도층을 포함하는 다른 반도체에도 마찬가지로 응용할 수 있다.

Claims (24)

  1. 반도체 소자의 일부를 구성하는 디바이스 층(105) 내부 또는 그 하부의 매립 전도층(108)으로 낮은 저항 연결을 구현하는 방법에 있어서,
    - 상기 디바이스 층(105)에 적어도 하나의 트렌치를 에칭하여 동작부(107)의 영역을 제한하는 단계,
    - 매립층이 놓이는 물질에서보다 불순물이 더 빨리 확산하는 재료의 층(109')을 트렌치의 벽에 부착하는 단계,
    - 상기 층(109')에 직접 접촉하여 상기 동작부(107) 영역을 도핑하여 접점(117)을 형성하는 단계와,
    - 불순물이 매립 전도층(108) 쪽으로 확산될 때까지 동작부를 어닐링하는 단계를 포함하는 낮은 저항 연결 구현 방법.
  2. 제1항에 있어서, 상기 동작부 불순물이 매립 전도층(108) 쪽으로 확산될 때까지 어닐링되지만, 여전히 다른 도핑된 영역(115)과 충분히 떨어져있어 항복 전압 감소를 일으키는 것을 회피하는 낮은 저항 연결 구현 방법.
  3. 제1항 또는 2항에 있어서, 산화물 및/또는 질화규소 층(111')을 트렌치의 층(109')에 증착 또는 성장시키는 단계를 특징으로 하는 낮은 저항 연결 구현 방법.
  4. 상기 항 중 어느 한 항에 있어서, 상기 접점(117)에 인접한 트렌치 벽의 부분(109a)은 트렌치 벽의 다른 부분보다 도핑된 영역(115)에서 더 멀리 떨어져 놓이는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  5. 제4항에 있어서, 상기 접점(117)에 인접한 트렌치 벽의 부분(109a)은, 트렌치 벽의 나머지 부분이 도핑된 영역(115)으로부터 떨어져있는 것의 적어도 2배 만큼 떨어져 놓이는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  6. 제4항에 있어서, 상기 접점(117)에 인접하지 않은 트렌치 벽 부분은 도핑된 영역(115)으로부터 1㎛ 보다 더 짧은 거리에 놓이는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  7. 상기 항 중 어느 한 항에 있어서, 상기 층(109')에 폴리실리콘이나 또는 다공성 실리콘을 사용하는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  8. 상기 항 중 어느 한 항에 있어서, 상기 층(109')에 규소화합물을 사용하는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  9. 상기 항 중 어느 한 항에 있어서, 상기 디바이스 층(105)이 단결정 실리콘을 포함하는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  10. 제10항에 있어서, 상기 디바이스 층(105)이 절연층(103) 상에 놓이는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  11. 상기 항 중 어느 한 항에 있어서, 매립 전도층(108)이 규소화합물을 포함하는 것을 특징으로 하는 낮은 저항 연결 구현 방법.
  12. 적어도 하나의 동작부(107)가 놓이며 이 동작부가 트렌치에 의해 측방향이 제한되는 디바이스 층(105)을 포함하고, 매립 전도층(108)을 가진 반도체 소자로서, 상기 매립층이 놓여있는 디바이스 층의 물질에서보다 불순물이 더 빨리 확산하는 재료의 상기 트렌치 벽에 층(109')이 있는 반도체 소자에 있어서, 상기 층(109')의 적어도 한 부분은 도핑되는 반면, 상기 층의 적어도 한 부분은 사실상 도핑되지 않는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 층(109')의 도핑된 부분과 직접 접촉하여 동작부(107) 표면 상에 매립 전도층과의 접점(117)이 있는 것을 특징으로 하는 반도체 소자.
  14. 제12항 또는 13항에 있어서, 상기 접점(117)의 불순물은 층(109')을 통해 매립 전도층(108)으로 확산되어, 상기 접점(117)으로부터 상기 매립 전도층(108)까지 낮은 저항 연결이 형성된 것을 특징으로 하는 반도체 소자.
  15. 적어도 하나의 동작부(7a)가 놓이는 디바이스 층(105)을 포함하는 반도체 소자로서, 상기 동작부(7a)는 트렌치에 의해 측방향이 제한되며, 적어도 하나의 도핑 영역(115)과 매립 전도층(108)을 구비하는 반도체 소자에 있어서,
    - 매립 컬렉터(108)가 놓여있는 물질에서보다 불순물이 더 빨리 확산하는 재료의 상기 트렌치 벽에 층(109')이 있고,
    - 상기 층(109')의 일부와 직접 접촉하여 동작부의 표면에 접점(117)이 있으며,
    - 상기의 층(109') 일부가 컬렉터 접점(117)과 동일한 불순물을 포함하여, 컬렉터 접점(117)으로부터 매립 컬렉터(108)까지 낮은 저항 연결을 형성하지만, 상기 층(109')의 적어도 다른 한 부분은 사실상 불순물이 없는 것을 특징으로 하는 반도체 소자.
  16. 적어도 하나의 동작부(7a)가 놓이는 디바이스 층(105)을 포함하는 반도체 소자로서, 상기 동작부(7a)는 트렌치에 의해 측방향이 제한되며, 베이스(115), 이미터(113) 및, 매립 컬렉터(108)를 구비한 반도체 소자에 있어서,
    - 상기 트렌치의 벽에는, 매립 컬렉터(108)가 놓여있는 물질에서보다 불순물이 더 빨리 확산하는 재료의 층(109')이 있고,
    - 상기 층(109')과 직접 접촉하여, 상기 동작부의 표면에 컬렉터 접점(117)이 있으며,
    - 상기 층(109')의 적어도 한 부분은 컬렉터 접점(117)과 동일한 불순물을 포함하여, 컬렉터 접점(117)으로부터 매립 컬렉터(108)까지 낮은 저항 연결을 형성하지만, 상기 층(109')의 적어도 다른 한 부분은 사실상 도핑되지 않는 것을 특징으로 하는 반도체 소자.
  17. 제12항 내지 16항 중 어느 한 항에 있어서, 상기 층(109')이 다결정 실리콘 또는 다공성 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제12항 내지 16항 중 어느 한 항에 있어서, 상기 층(109')이 규소화합물을 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제12항 내지 18항 중 어느 한 항에 있어서, 동작부(107)를 포함하는 디바이스 층(105)은 기판(101)에 놓인 실리콘 층이며, 디바이스 층과 기판 사이에 절연층(103)을 갖는 것을 특징으로 하는 반도체 소자.
  20. 제12항 내지 19항 중 어느 한 항에 있어서, 접점(117)에 인접한 트렌치 벽의 부분(109a)은 트렌치 벽의 나머지 부분보다 도핑된 영역(들)(115)에서 더욱 멀리 떨어져있는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서, 접점(117)에 인접한 트렌치 벽의 부분(109a)은 트렌치 벽의 나머지 부분보다 도핑된 영역(들)(115)에서 적어도 두 배 더 멀리 떨어져있는 것을 특징으로 하는 반도체 소자.
  22. 제20항에 있어서, 접점(117)에 인접하지 않은 트렌치 벽의 부분은 상기 도핑된 영역(들)(115)으로부터 1㎛ 미만의 거리에 놓이는 것을 특징으로 하는 반도체 소자.
  23. 제12항 내지 22항 중 어느 한 항에 있어서, 상기 층(109a')이 폴리실리콘이나 또는 다공성 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제12항 내지 23항 중 어느 한 항에 있어서, 상기 층(109a')이 규소화합물을 포함하는 것을 특징으로 하는 반도체 소자.
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