CN101630683A - 集成静电放电器件 - Google Patents
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Abstract
一种集成静电放电器件，包括具有第一导电类型的半导体衬底，以及形成于所述衬底内的具有第二导电类型的阱区。所述阱区具有第一厚度。所述器件包括MOS晶体管，第一双极晶体管，以及第二双极晶体管。所述MOS晶体管包括所述阱区内具有第二厚度的第一轻掺杂漏极区、以及所述第一轻掺杂漏极区内的漏极区和发射极区。所述发射极区具有第二导电类型。第一双极晶体管与发射极区、第一轻掺杂漏极区以及阱区相关联，且第一双极晶体管具有第一触发电压。第二双极晶体管与第一轻掺杂漏极区、阱区及衬底相关联，且第二双极晶体管具有第二触发电压。
Description
技术领域
本发明涉及用于制造半导体器件的集成电路和工艺。更为具体地，本发明提供了ESD器件结合高压LDD结构以制造集成电路的方法和器件。所述本发明提供了ESD器件技术，所述ESD器件具有更低的触发电压、比现有器件对集成电路提供更有效的保护。仅仅通过实例，本发明已被应用于制造集成电路的高压I/O电路的ESD保护。但应理解，本发明具有更为广泛的应用范围。
背景技术
集成电路，即“ICs”已从一个硅单芯片上少数器件互联演变成数以百万计器件互联。目前的集成电路的性能和复杂性远远超过原先的想象。为了达到增加复杂性和电路密度(即有多少器件能够被打包在给定的芯片面积上)的目的，最小器件尺寸的大小，也称为器件“几何”，在一代代集成电路中变得更小。目前制造的半导体器件的尺寸少于四分之一微米。
增加电路密度不仅提高了集成电路的复杂性和性能，也给用户提供了较低的成本。集成电路制造工厂的成本可以高达数亿甚至数十亿美元。每个制造工厂有一定的晶圆产量，而每个晶圆上有一定数量的集成电路。因此，通过使单个器件的电路更小，每个晶圆上能制造出更多的器件，从而增加了制造工厂的集成电路产量。制造更小的器件是非常具有挑战性的，因为集成电路制造的每个工艺有一个极限。这就是说，某一特定工艺通常最低只适应某一个尺寸，在这之后无论是工艺或器件布图都必须改变。这种限制的一个例子是静电放电(ESD)保护器件，所述ESD保护器件以一种低成本和高效的方式用于集成电路制造。
近年来已经开发了利用芯片代工服务(foundry service)制造客户定制集成电路。无制造的(fabless)芯片公司经常设计客户定制集成电路。这种客户定制集成电路需要制造一套通常称为“掩模版(reticle)”的客户定制的光罩。名为中国上海半导体国际制造公司(SMIC)的芯片代工制造公司是进行代工服务的芯片公司的一个例子。尽管近年来无制造的芯片公司和代工服务已经增加，但是仍存在许多限制。例如，由于在高电压工艺中使用了深N阱和深P阱，难于制造高效的静电放电(ESD)双极结晶体管(bipolar junction transistor，BJT)器件。构建于这些深阱中的现有ESD双极器件不能被由ESD事件引起的高电压脉冲容易地触发。包括简单的N+/P-阱或P+/N-阱二极管的现有高压ESD器件具有面积大和ESD性能不良的缺点。
图1是现有双极ESD钳制(clamp)器件的截面示图。如图所示，ESD钳制器件100包括由P型双扩散漏极(DDD)130、高压N阱120以及P型衬底110组成的双极晶体管140。为了提供器件保护，ESD双极晶体管需要在适度的电压下被触发，例如某些应用下为10-15V。然后，大电流可以在大幅度降低的电压下流过所述双极晶体管，从而避免损坏集成电路中的其他器件。在图1所示的现有ESD钳制器件中，双极晶体管140的基极宽度可以是3μm，所述宽度由图1中高压N阱区120的厚度决定。因此，为了触发双极晶体管需要非常高的电压。结果，ESD保护仅仅由双极晶体管140中的二极管结击穿所提供。当操作电压高于结击穿电压时，例如30V，ESD脉冲中结的击穿能量可能非常大，所述能量可由电压和电流的乘积(V*I)来表达。图2为现有双极ESD钳制器件在结击穿过程中的电流-电压曲线的简图。因此需要大器件以增加ESD结区来避免结烧毁。这些以及其他缺陷在本说明书特别是下文被详细描述。
综上所述，可看出需要一种加工半导体器件的改进技术。
发明内容
根据本发明一个实施例，提供了用于集成电路及其工艺的技术。更为具体地，本发明提供了ESD器件结合高压LDD结构以制造集成电路的方法和器件。本发明提供了ESD器件技术，所述ESD器件具有更低的触发电压、比现有器件对集成电路提供更有效的保护。仅仅通过实例，本发明已被应用于制造集成电路的高压I/O电路的ESD保护。但应理解，本发明具有更为广泛的应用范围。
在一个具体的实施例中，本发明提供半导体器件，所述半导体器件包括半导体衬底，所述半导体衬底包括表面区和半导体衬底内的阱区。所述半导体衬底具有第一导电类型，所述阱区具有第二导电类型。所述阱区也具有第一厚度。所述器件包括阱区内的第一轻掺杂漏极(LDD)区。所述第一LDD区具有第一导电类型并具有第二厚度。所述器件也包括第一LDD区内的发射极区。所述发射极区具有第二导电类型。所述器件包括具有第一导电类型的漏极区，所述漏极区在第一LDD区内，且所述器件包括具有第一导电类型的第二轻掺杂漏极(LDD)区，所述第二LDD区在阱区内。所述第二LDD区与第一LDD区之间由沟道区分开。所述器件进一步包括具有第一导电类型的源极区，所述源极区在第二LDD区内。所述器件还包括覆盖于表面区上的栅介质层、以及覆盖所述栅介质层的栅极层。所述器件还包括耦合至漏极区和发射极区的输出端。所述第一LDD区、阱区以及衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压。所述发射极区、第一LDD区以及阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。在一个实施例中，所述半导体衬底是硅基半导体衬底。在一个具体的实施例中，所述第一导电类型是P型、第二导电类型是N型。在另一个实施例中，所述第一导电类型是N型、第二导电类型是P型。在一个实施例中，所述第一厚度和第二厚度的选择以便使第一触发电压和第二触发电压低于预定电压。在一个实施例中，第一厚度约为3μm，而第二厚度约为0.5-1.5μm。在另一个实施例中，第二厚度约为第一厚度的一半。在某个实施例中，第一触发电压低于30V，而在另一个实施例中，第一触发电压约为10V。在一个实施例中，第二触发电压低于30V。在另一个实施例中，第二触发电压可以约为10V。在一个具体的实施例中，第二LDD区具有第三厚度，并且所述第三厚度小于第二厚度。
在另一个实施例中，本发明提供了一种用于ESD保护的半导体器件，所述半导体器件包括具有第一导电类型的半导体衬底以及形成于所述半导体衬底内且具有第二导电类型的阱区。所述阱区具有第一厚度。MOS晶体管包括第一轻掺杂漏极(LDD)区，所述第一LDD区在阱区内且具有第二厚度，且MOS晶体管包括漏极区和发射极区，所述漏极区和发射极区在第一LDD区内。所述发射极区具有第二导电类型。第一双极晶体管与所述发射极区、第一LDD区以及阱区相关联，并且所述第一双极晶体管具有第一触发电压；第二双极晶体管与所述第一LDD区、阱区以及衬底相关联，并且所述第二双极晶体管具有第二触发电压。所述第一厚度和第二厚度的选择以便使第一触发电压和第二触发电压低于预定电压。
在另一个实施例中，本发明提供用于集成电路制造的双极ESD钳制装置。所述装置包括P型硅衬底，所述硅衬底具有表面区域。所述装置还包括衬底内的N阱区，所述N阱区具有第一厚度。所述装置包括N阱区内的P型高压轻掺杂漏极(LDD)、高压LDD区内的N+区、以及高压LDD区内的P+区。所述N+区和所述P+区连接至垫结构(pad structure)。在一个实施例中，高压LDD区、N阱区以及衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压；并且所述N+区、高压LDD区和N阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。在一个实施例中，所述第一厚度和第二厚度的选择以便使第一触发电压和第二触发电压低于预定电压。在一个具体的实施例中，第一触发电压低于30V且第二触发电压低于30V。在另一个实施例中，第一触发电压约为10V且第二触发电压约为10V。在一个实施例中，高压LDD区具有第一厚度，所述第一厚度约为N阱区厚度的一半。
在一个可选的实施例中，提供了一种制造半导体器件的方法。所述方法包括提供半导体衬底，所述半导体衬底包括表面区域。所述半导体衬底具有第一导电类型。所述方法包括在半导体衬底内形成具有第二导电类型的阱区。所述阱区也具有第一厚度。所述方法还包括增加覆盖表面区域之上的栅介电层、并增加覆盖栅介电层之上的栅极层。所述方法进一步包括在阱区内形成第一轻掺杂漏极(LDD)区，所述第一LDD区为第一导电类型且具有第二厚度。所述方法包括在第一LDD区内形成具有第二导电类型的发射极区。所述方法还包括在第一LDD区内形成具有第一导电类型的漏极区。所述方法还在阱区内形成具有第一导电类型的第二轻掺杂漏极(LDD)区。所述第二LDD区与第一LDD区之间由沟道区分开。所述方法包括在第二LDD区内形成具有第一导电类型的源极区。然后，所述方法增加与漏极区和发射极区均耦合的输出垫。在一个实施例中，第一LDD区、阱区以及衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压。发射极区、第一LDD区和阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。在一个实施例中，所述第一导电类型是P型且第二导电类型是N型。在一个实施例中，所述第一厚度和第二厚度的选择以便使第一触发电压和第二触发电压低于预定电压。
通过本发明可以获得很多胜过传统技术的益处。例如，本技术提供了一种依赖于现有技术的易于使用的工艺。在一些实施例中，本发明提供了一种实现低触发电压和对高电压ESD事件提供有效器件保护的方法。此外，所述方法提供了一种与现有工艺技术相兼容的工艺，无需对现有设备和工艺进行本质的修改。依赖于实施例，可以获得一个或多个益处。本说明书和下文将更详细地介绍这些以及其他益处。
参考详细的说明书和随后的附图可以更完整地理解本发明的各个附加的目的、特征和优点。
附图说明
图1是现有双极ESD钳制器件的截面示图；
图2是现有双极ESD钳制器件的结击穿时的电流-电压曲线简图；
图3是根据本发明的一个实施例的ESD钳制器件的简化截面示图；
图4是根据本发明的一个实施例的双极ESD钳制器件的骤回(snapback)的电流-电压曲线简图；
图5是根据本发明的另一个实施例中ESD钳制器件的简化截面示图；
图6是根据本发明的一个实施例的集成有双极ESD钳制器件的晶体管的简化截面示图；
图7是根据本发明的一个可选实施例的集成有双极ESD钳制器件的晶体管的简化截面示图；
图8是本发明一个实施例中用于制造集成有双极ESD钳制器件的晶体管的方法流程简图。
具体实施方式
依据本发明的实施例，提供了用于集成电路及其制造工艺的技术。更为具体地，本发明提供了ESD器件结合高压LDD结构以制造集成电路的方法和器件。本发明提供了ESD器件技术，所述ESD器件具有更低的触发电压、比现有器件对集成电路提供更有效的保护。仅仅通过实例，本发明已被应用于制造集成电路的高压I/O电路的ESD保护。但应理解，本发明具有更为广泛的应用范围。
根据实施例，本发明包括可被利用的多个特征。这些特征包括：
1.具有低触发电压、且比现有器件对集成电路提供更有效保护的ESD保护器件。
2.一种形成具有集成ESD保护器件的高压I/O晶体管的方法。
3.一种形成具有嵌入式ESD保护器件的高压NMOS和PMOS I/O晶体管的方法。
如图所示，以上的特征体现在在以下的一个或多个实施例中。这些特征仅仅是举例，不应在此过分地限制权利要求的范围。本领域技术人员可以进行多种变化、修改及替代。
图3是根据本发明的一个实施例的ESD钳制器件300的简化截面示图。该图仅仅是一个示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、替代及修改。如图所示，ESD钳制器件300包括具有表面区域135的P型衬底310、以及形成于P型衬底310内的N型阱区320。在一个实施例中，N阱区320具有约2-3μm的厚度。ESD钳制器件300还包括形成于N阱区320内的高压PLDD区(HV-PLDD)330。在一个实施例中，所述HV-PLDD区330具有例如大约0.5-1.5μm的深度，并且所述HV-PLDD区掺杂有P型杂质，例如硼或含硼的杂质，掺杂浓度比如约为1E16至1E17/cm3。这些深度及浓度值仅仅是示例，不应在此过分地限制权利要求的范围。根据特定的应用，本领域技术人员可以认识到多种变化和修改。ESD钳制器件300进一步包括形成于HV-PLDD区330内的N+区340和P+区350。基于具体的应用，所述N+区340重掺杂有N型杂质，例如砷或磷，掺杂浓度比如约为1E18至1E19/cm3。基于具体的应用，P+区重掺有P型掺杂物，例如硼或含硼杂质，掺杂浓度例如约为1E18至1E19/cm3。如图3所示，ESD钳制器件300包括垫区360，所述垫区360示意性地显示电连至N+区340和P+区350。N阱区320内的接触孔也电连至地370。基于以上实施例，本领域技术人员可以进行多种变化、修改及替代。
参见图3，两个双极晶体管结构形成于ESD钳制器件300内。如示意图所示，PNP双极晶体管380包括发射极(P+区350和HV-PLDD区330)、基极(N阱380)以及集电极(P型衬底310)。与图1中现有ESD器件相比，由于HV-PLDD区330延长了发射极区并缩短了基极区，PNP晶体管380在N阱区320内具有更短的基极宽度。双极晶体管的基极宽度可以通过调节N阱区320的厚度和HV-PLDD区330的厚度来选择。PNP晶体管380可以因此被低电压所触发，例如10-15V，而现有器件的触发电压可能高于30V。因此PNP晶体管380对在垫360处产生一个负高电压的ESD事件提供更好的保护。
同样在图3示意性示出NPN双极晶体管390，所述双极晶体管390包括发射极(N+区340)，基极(HV-PLDD 330)，以及集电极(N阱320)。所述NPN双极晶体管390可在预定触发电压下触发，所述NPN双极晶体管390通过在垫360处产生正高电压对ESD事件提供保护。所述NPN双极晶体管390的基极宽度由HV-PLDD区的厚度所决定。根据本发明的实施例，HV-PLDD区330的厚度选择为大于现有逻辑晶体管的P型LDD区的厚度。如前所述，HV-PLDD区330的厚度也影响PNP晶体管380的基极宽度。HV-PLDD区的掺杂浓度和厚度的选择以便提供适当的双极晶体管基极区的宽度和掺杂浓度，所述双极晶体管基极区的宽度和掺杂浓度是被挑选出来的优化PNP晶体管380和NPN晶体管390的触发电压的设计参数。在一个具体的实施例中，HV-PLDD区330具有约0.5-1.5μm的厚度，所述HV-PLDD区330掺有P型杂质，例如硼或含硼杂质，掺杂浓度约为1E16至1E17/cm3。这些设计参数仅仅是示例，对此不应过分地限制权利要求的范围。本领域技术人员可以进行多种变化、修改及替代。
图4是根据本发明的一个实施例的，例如图3中器件300，双极ESD器件骤回(snapback)的电流-电压曲线简图。如图所示，当外部ESD高电压到达触发电压Vtr，例如10-15V，ESD钳制器件300中的双极晶体管被触发，在安全电压水平Von下，例如1-2V，允许电流流过。根据ESD电压的极性，PNP晶体管380或NPN晶体管390可能被触发。这些设计参数仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。
图5是根据本发明另一个实施例的ESD钳制器件的简化的截面示图。图5显示了与图3中的器件300相似的ESD钳制器件，但极性相反，即互换了N型和P型导电类型。特别地，高压NLDD(HV-NLDD)区530用来代替图3中的HV-PLDD区330。图5中各种其他部件在图3中都有相对应的部件。例如，NPN晶体管580被垫560处被的负高压所触发、PNP晶体管590被垫560处的负高压所触发。根据本发明的实施例，HV-NLDD区530的掺杂浓度和掺杂深度的选择以便提供适当的双极晶体管基极区的宽度和掺杂浓度，所述双极晶体管基极区的宽度和掺杂浓度是被挑选出来的优化PNP晶体管590和NPN晶体管580的触发电压的设计参数。在一个具体实施例中，HV-NLDD区530具有约0.5-1.5μm的深度、掺有P型杂质，例如硼或含硼杂质，掺杂浓度例如约1E16至1E17/cm3。在一个具体的实施例中，P阱区的厚度大概为2-3μm。这些设计参数仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。
图6是根据本发明的一个实施例的集成有双极ESD钳制器件的晶体管器件600的简化截面示图。所述示图仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。如图所示，晶体管器件600包括具有表面区域615的P型衬底610、以及形成于所述P型衬底内的N型阱区620。在一个实施例中，所述N阱区620的厚度约为3μm。晶体管器件600还包括形成于N阱区620内的高压PLDD区(HV-PLDD)630。HV-PLDD区630具有例如约0.5-1.5μm的厚度、且掺有P型杂质，例如硼或含硼的杂质，掺杂浓度例如约1E16至1E17/cm3。这些深度和浓度值仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。根据本发明的一个实施例，晶体管器件600还包括P型区635，所述P型区635的深度和掺杂浓度与HV-PLDD区630的基本上相同。在其他实施例中，P型区635根据具体的应用也可以有不同的深度和掺杂浓度。晶体管器件600进一步包括形成于HV-PLDD区630内的N+区640和P+区650、以及形成于P-区635内的P+区655。根据具体的应用，所述N+区640重掺有N型杂质，例如砷或磷，掺杂浓度约1E18至1E19/cm3。根据具体的应用，P+区650、655重掺有P型杂质，例如硼或含硼的杂质，掺杂浓度例如约为1E18至1E19/cm3。这些设计参数仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。
参考图6，晶体管器件600包括与图3中器件300相似的ESD钳制结构。例如，PNP晶体管680包括发射极(P+区650和HV-PLDD区630)、基极(N阱620)以及集电极(P型衬底610)。NPN双极晶体管690包括发射极(N+区640)、基极(HV-PLDD 630)以及集电极(N阱620)。垫660电连接至PNP晶体管680和NPN晶体管690的发射极区。PNP双极晶体管680和NPN双极晶体管690一起被由ESD事件引起的高电压所触发、并提供一条电流通路来保护集成电路内的器件。这种器件的一个例子是包含于晶体管器件600内的PMOS晶体管605。
如图6所示，晶体管器件600进一步包括覆盖于N阱区620的表面区615之上的栅氧化物层625、覆盖于栅氧化物层625之上的多晶硅栅极665、以及间隙壁区667和668。如图所示，除了栅极665、栅氧化物层625和沟道区615，PMOS晶体管605还包括漏极区(P+区650)、源极区(P+区655)以及衬底(N阱区620)。根据应用，漏极区(P+区650)和源极区(P+区655)可以互换，例如P+区650作为源极区工作、而P+区655作为漏极区工作。PMOS晶体管605还包括间隙壁667和668、以及LDD区635和630。晶体管605可以被用作高压I/O器件，所述高压I/O器件嵌入有ESD钳制器件680和690。由于ESD事件在垫660处引起的高电压将被ESD钳制器件680和690所转移，因此保护了PMOS晶体管605免受ESD损伤。根据上述实施例，本领域技术人员将认识到其它变化、修改及替代。
参见图6，HV-PLDD区630延伸了PNP晶体管680的发射极区并缩短了其基极区。因此PNP晶体管680可以被低电压触发，例如10-15V，所述PNP晶体管680通过在垫660处产生负高电压对ESD事件提供更好的保护。所述NPN双极晶体管690的基极宽度取决于HV-PLDD区630的深度。所述NPN双极晶体管690可被垫660处的正ESD高电压所触发，并对该ESD事件提供保护。根据本发明的实施例，HV-PLDD区630的掺杂浓度和厚度的选择以对双极晶体管680和690提供适当的宽度和掺杂浓度。这些设计参数的选择为了优化PNP晶体管680和NPN晶体管690的触发电压。在一个具体的实施例中，HV-PLDD区630的厚度约为0.5-1.5μm、且掺有P型杂质，例如硼或含硼的杂质，掺杂浓度例如大约为1E18至1E19/cm3。这些设计参数仅仅是示例，不应在此过分地限制权力要求的范围。本领域技术人员可以进行多种变化、修改及替代。
图7是根据本发明的一个可选实施例的集成有一个双极ESD钳制器件的晶体管的简化截面示图。在图7中，器件700包括NMOS晶体管705和嵌入ESD钳制器件，与图6中的器件600相似，但是具有相反的极性，即互换了N型和P型导电类型。举例来说，高压NLDD(HV-NLDD)区730用来替换图6中的HV-PLDD区630。N阱区710形成于P型衬底709中。可选地，N阱区可被N型衬底所替代。图7中各种其他部件在图6中都有所对应。例如，NPN晶体管780由垫760处的正高电压触发，PNP晶体管790由垫760处的负高电压触发。根据本发明的实施例，HV-NLDD区730的掺杂浓度和深度被如此选择以提供适当的双极晶体管基极区的宽度和掺杂浓度，它们是被挑选出来用以优化PNP晶体管790和NPN晶体管780触发电压的设计参数。在一个具体的实施例中，P阱区720的厚度约为2-3μm，HV-NLDD区730具有约为0.5-1.5μm的厚度、且掺有P型杂质，例如硼或含硼，掺杂浓度例如大约为1E16至1E17/cm3。这些设计参数仅仅是示例，在此不应过分地限制权力要求的范围。本领域技术人员可以根据特定的应用进行多种变化、修改及替代。
根据本发明一个实施例，一种制造集成电路器件的方法可以概述如下：
1.提供衬底，例如硅晶圆；
2.形成包括至少N阱区的阱区；
3.形成栅氧化物区；
4.形成晶体管的多晶硅层；
5.形成轻掺杂漏极区；
6.在多晶硅栅极的侧面形成间隙壁区；
7.形成逻辑晶体管的源极和漏极；
8.形成ESD钳制器件的发射极区；
9.进行包括层间介质层、金属及接触孔等后端工艺。
根据本发明一个实施例，上述步骤序列提供了一种方法。如图所示，根据本发明一个实施例，所述方法包括形成ESD保护器件的高压LDD区组合步骤。在不脱离本权利要求的范围内，增加几个步骤、减少一个步骤或多个步骤，或者以不同的顺序来安排一个步骤或多个步骤都是可选的方法。本说明书和下文将更详细地介绍本发明方法的更多细节。
图8是根据本发明的一个实施例的制造具有集成的双极ESD钳制器件的晶体管器件的方法的简化流程图。所述流程图仅仅是一个示例，在此不应过分地限制权利要求的范围。参见图8所示流程图，所述方法包括步骤810，提供包含表面区的衬底(例如硅晶圆)。在步骤820中，所述方法包括在衬底内形成适当的阱结构。所述阱结构包括PMOS器件的N阱区。在一个具体的实施例中，所述N阱区的厚度约为2-3μm。在其他实施例中，所述厚度可以根据不同的应用调整。可选地，可形成NMOS器件的P阱。所述P阱区包括硼基杂质或其它类似杂质、N阱区包括N型杂质，如磷基或砷基杂质。在步骤830中，所述方法包括形成栅介电层覆盖于表面区域之上(例如栅氧化物、氮化物、氮氧化硅)，所述栅介电层延伸至阱区之上，如图所示。所述栅电介质通常用热氧化工艺来形成，以获得基本上上没有空洞的高质量栅氧化物。为使器件能在不同电压下工作，常常需要适当的栅电介质层的厚度。根据上述实施例，可以有其他变化、修改或替换。
参见图8，所述方法在步骤840中包括形成覆盖栅极电介质层的多晶硅薄膜。所述多晶硅薄膜通常采用杂质进行掺杂而具有导电性。所述多晶硅膜可以采用扩散和/或原位掺杂含磷杂质的技术来掺杂，例如磷化氢。对于PMOS器件，可以采用含硼的杂质，例如硼烷。根据实施例，所述多晶硅膜可以是单层或不同材料构成的多层。接着多晶硅膜被图形化，以形成MOS晶体管的栅电极。
在步骤850中，所述方法包括形成各个晶体管的高压轻掺杂漏极(HV-LDD)结构。使用光阻掩膜使在NMOS区中注入N型杂质、以及在PMOS区中注入P型杂质。在优选的实施例中，所述HV-LDD区用于承受高工作电压。因此，所述HV-LDD区比逻辑器件所采用的现有的LDD更深。在一个具体的实施例中，所述HV-LDD区的深度约为0.5-1.5μm、且用杂质掺杂至约为1E16至1E17/cm3的浓度。这些设计参数仅仅是一个示例，不应在此过分地限制权力要求的范围。在一些实施例中，多晶硅栅极在HV-LDD注入步骤中被用作掩膜。在其他的实施例中，HV-LDD注入可以在多晶硅栅极形成之前进行。此处，可以采用光阻掩膜定义HV-LDD区，然后多晶硅栅极被图形化和对应至HV-LDD区。本领域技术人员可以根据特定的应用进行多种变化、修改及替代。
在HV-LDD注入之后，沉积电介质层(如氧化物)且反向刻蚀电介质层以形成间隙壁(步骤860)。在间隙壁形成之后，进行晶体管源极/漏极(S/D)形成工艺(步骤870)。此处，光阻掩膜用于允许在NMOS区中注入N型杂质、以及在PMOS区中注入P型杂质。根据一个优选的实施例，所述S/D注入使用的杂质剂量大约为3E15/平方厘米至大约5E15/平方厘米。根据本发明的实施例，在这之后于步骤880中形成ESD钳制器件的发射极区。此处，采用光阻掩膜定义HV-LDD区内的发射极区，然后进行离子注入对发射极区进行掺杂，所述掺杂的杂质与晶体管的源极或者漏极区的导电类型相反。例如，在PMOS晶体管内形成N+发射极区、在NMOS晶体管内形成P+发射极。如前所述，所述发射极区将成为双极晶体管ESD钳制器件的一部分。在步骤890中，进行典型的后端工艺。此处，所述方法包括形成层间介质层、导电层和接触结构。在一个实施例中，在集成电路垫区提供接触孔。最终具有集成的ESD钳制器件的晶体管的器件结构的实例图示于图6和7以及前述的讨论。当然，本领域技术人员可以进行多种变化、修改及替代。
应当理解，在此所述的实例和实施例只是为了说明的目的，并且本领域技术人员根据其想到的各种修改或改变，应包括在本申请的精神和范围以内以及所附权利要求的范围以内。
Claims (28)
1.一种半导体器件，所述器件包括：
半导体衬底，包括表面区域，所述半导体衬底具有第一导电类型；
阱区，位于所述半导体衬底内，所述阱区具有第二导电类型，所述阱区还具有第一厚度；
第一轻掺杂漏极区，位于所述阱区内，所述第一轻掺杂漏极区具有第一导电类型，所述第一轻掺杂漏极区具有第二厚度；
发射极区，位于所述第一轻掺杂漏极区内，所述发射极区具有第二导电类型；
漏极区，位于所述第一轻掺杂漏极区内，所述漏极区具有第一导电类型；
第二轻掺杂漏极区，具有第一导电类型且位于所述阱区内，所述第二轻掺杂漏极区与所述第一轻掺杂漏极区之间由沟道区分开；
源极区，位于第所述二轻掺杂漏极区内，所述源极区具有第一导电类型；
栅电介质层，覆盖于所述表面区上；
栅极层，覆盖于所述栅电介质层上；以及
输出端子，耦合至所述漏极区和发射极区上；
其中，所述第一轻掺杂漏极区、阱区以及衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压；
其中，所述发射极区、第一轻掺杂漏极区以及阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体衬底为硅基半导体衬底。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为P型、第二导电类型为N型。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为N型、第二导电类型为P型。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一厚度约为3μm。
6.根据权利要求1所述的半导体器件，其特征在于，所述第二厚度约为0.5-1.5μm。
7.根据权利要求1所述的半导体器件，其特征在于，所述第二厚度约为第一厚度的一半。
8.根据权利要求1所述的半导体器件，其特征在于，选择所述第一厚度和第二厚度以使第一触发电压和第二触发电压低于预定电压。
9.根据权利要求8所述的半导体器件，其特征在于，所述预定电压低于30V。
10.根据权利要求8所述的半导体器件，其特征在于，所述预定电压约为10V。
11.根据权利要求1所述的半导体器件，其特征在于，所述第二轻掺杂漏极区具有第三厚度，所述第三厚度小于第二厚度。
12.一种半导体器件，所述器件包括：
半导体衬底，所述半导体衬底具有第一导电类型；
阱区，形成于半导体衬底内，所述阱区具有第二导电类型；
MOS晶体管，所述MOS晶体管包括位于阱区内的第一轻掺杂漏极区以及位于阱区内的第二轻掺杂漏极区，所述MOS晶体管还包括漏极、沟道和源极，所述漏极位于所述第一轻掺杂漏极区内、且所述源极位于所述第二轻掺杂漏极区内；
发射极区，位于第一轻掺杂漏极区内，所述发射极区具有第二导电类型；
第一双极晶体管，所述第一双极晶体管包括发射极区、第一轻掺杂漏极区以及阱区，所述第一双极晶体管具有第一触发电压；以及
第二双极晶体管，所述第二双极晶体管包括第一轻掺杂漏极区、阱区以及衬底，所述第二双极晶体管具有第二触发电压。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体衬底为含硅衬底。
14.根据权利要求12所述的半导体器件，其特征在于，所述第一导电类型为P型、第二导电类型为N型。
15.根据权利要求12所述的半导体器件，其特征在于，所述第一轻掺杂漏极区的厚度约为所述阱区厚度的一半。
16.根据权利要求12所述的半导体器件，其特征在于，选择所述第一厚度和第二厚度以使第一触发电压和第二触发电压低于预定电压。
17.根据权利要求16所述的半导体器件，其特征在于，所述预定电压低于30V。
18.根据权利要求16所述的半导体器件，其特征在于，所述预定电压约为10V。
19.一种双极ESD钳制装置，所述装置包括：
P型硅衬底，包括表面区域；
N阱区，位于衬底内，所述N阱区具有第一厚度；
P型高压轻掺杂漏极，位于N阱区内；
N+区，位于高压轻掺杂漏极区内，所述N+区连接至垫结构；
P+区，位于高压轻掺杂漏极区内，所述P+区连接至垫结构；
其中，所述高压轻掺杂漏极区、N阱区以及衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压；且其中，所述N+区、高压轻掺杂漏极区以及N阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。
20.根据权利要求19所述的双极ESD钳制装置，其特征在于，选择所述第一厚度和第二厚度以使第一触发电压和第二触发电压低于预定电压。
21.根据权利要求20所述的双极ESD钳制装置，其特征在于，所述预定电压约低于30V。
22.根据权利要求20所述的双极ESD钳制装置，其特征在于，所述预定电压约为10V。
23.根据权利要求19所述的双极ESD钳制装置，其特征在于，所述高压轻掺杂漏极区具有第一厚度，所述第一厚度约为N阱区厚度的一半。
24.一种制造半导体器件的方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括表面区域，所述半导体衬底具有第一导电类型；
形成阱区于半导体衬底内，所述阱区具有第二导电类型，所述阱区还具有第一厚度；
增加覆盖所述表面区域的栅电介质层；
增加覆盖所述栅电介质层的栅极层；
形成第一轻掺杂漏极区于所述阱区内，所述第一轻掺杂漏极区具有第一导电类型，所述第一轻掺杂漏极区具有第二厚度；
形成发射极区于所述第一轻掺杂漏极区内，所述发射极区具有第二导电类型；
形成漏极区于所述第一轻掺杂漏极区内，所述漏极区具有第一导电类型；
形成第二轻掺杂漏极区于所述阱区内，所述第二轻掺杂漏极区具有第一导电类型，所述第二轻掺杂漏极区与所述第一轻掺杂漏极区之间由沟道区分开；
形成源极区于所述第二轻掺杂漏极区内，所述源极区具有第一导电类型；以及
增加输出垫，所述输出垫耦合至漏极区和发射极区；
其中，所述第一轻掺杂漏极区、阱区和衬底与第一双极晶体管相关联，所述第一双极晶体管具有第一触发电压；以及
其中，所述发射极区、第一轻掺杂漏极区和阱区与第二双极晶体管相关联，所述第二双极晶体管具有第二触发电压。
25.根据权利要求24所述的制造半导体器件的方法，其特征在于，所述第一导电类型为P型、第二导电性为N型。
26.根据权利要求24所述的制造半导体器件的方法，其特征在于，选择所述第一厚度和第二厚度以使第一触发电压和第二触发电压低于预定电压。
27.根据权利要求24所述的制造半导体器件的方法，其特征在于，所述预定电压约低于30V。
28.根据权利要求24所述的制造半导体器件的方法，其特征在于，所述预定电压约为10V。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102290340A (zh) * | 2011-07-21 | 2011-12-21 | 中国科学院微电子研究所 | 一种改变静电保护器件触发电压的方法及装置 |
| CN103050510A (zh) * | 2012-06-04 | 2013-04-17 | 上海华虹Nec电子有限公司 | Rfldmos工艺中的esd器件及其制造方法 |
| CN104253123A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 静电放电保护结构 |
| CN105702672A (zh) * | 2014-11-26 | 2016-06-22 | 旺宏电子股份有限公司 | 半导体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101630683B (zh) | 2008-07-15 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 集成静电放电器件 |
| US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
| CN102569355A (zh) * | 2010-12-28 | 2012-07-11 | 立锜科技股份有限公司 | 静电防护元件及其制造方法 |
| US8436418B2 (en) * | 2011-06-20 | 2013-05-07 | United Microelectronics Corp. | High-voltage semiconductor device with electrostatic discharge protection |
| US9190501B2 (en) * | 2013-02-26 | 2015-11-17 | Broadcom Corporation | Semiconductor devices including a lateral bipolar structure with high current gains |
| US9917168B2 (en) | 2013-06-27 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having variable thickness gate dielectric |
| US9583618B2 (en) * | 2013-06-27 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having asymmetric lightly doped drain regions |
| KR20180012176A (ko) * | 2016-07-26 | 2018-02-05 | 엘지디스플레이 주식회사 | 디스플레이 장치 |
| US11611211B2 (en) | 2021-04-19 | 2023-03-21 | Analog Devices, Inc. | Multiple trigger electrostatic discharge (ESD) protection device for integrated circuits with multiple power supply domains |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918026A (en) * | 1989-03-17 | 1990-04-17 | Delco Electronics Corporation | Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip |
| US4902639A (en) * | 1989-08-03 | 1990-02-20 | Motorola, Inc. | Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts |
| EP0632503B1 (en) * | 1993-07-01 | 2001-10-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| US5369041A (en) * | 1993-07-14 | 1994-11-29 | Texas Instruments Incorporated | Method for forming a silicon controlled rectifier |
| EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
| US6228719B1 (en) * | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| US6144070A (en) * | 1997-08-29 | 2000-11-07 | Texas Instruments Incorporated | High breakdown-voltage transistor with electrostatic discharge protection |
| US6271068B1 (en) * | 2001-01-08 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits |
| US6911694B2 (en) * | 2001-06-27 | 2005-06-28 | Ricoh Company, Ltd. | Semiconductor device and method for fabricating such device |
| US20050250289A1 (en) * | 2002-10-30 | 2005-11-10 | Babcock Jeffrey A | Control of dopant diffusion from buried layers in bipolar integrated circuits |
| US6803789B1 (en) * | 2002-10-04 | 2004-10-12 | Semiconductor Manufacturing International Corporation | High voltage tolerant output buffer |
| US6800906B2 (en) * | 2002-10-18 | 2004-10-05 | United Microelectronics Corp. | Electrostatic discharge protection circuit |
| US6873017B2 (en) * | 2003-05-14 | 2005-03-29 | Fairchild Semiconductor Corporation | ESD protection for semiconductor products |
| US6924531B2 (en) * | 2003-10-01 | 2005-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | LDMOS device with isolation guard rings |
| US6972466B1 (en) * | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
| US7372083B2 (en) * | 2005-08-09 | 2008-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection |
| US8120887B2 (en) * | 2007-02-28 | 2012-02-21 | Alpha & Omega Semiconductor, Ltd. | MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage |
| US7927955B2 (en) * | 2008-06-19 | 2011-04-19 | Freescale Semiconductor, Inc. | Adjustable bipolar transistors formed using a CMOS process |
| CN101630683B (zh) | 2008-07-15 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 集成静电放电器件 |
| US8278710B2 (en) * | 2010-07-23 | 2012-10-02 | Freescale Semiconductor, Inc. | Guard ring integrated LDMOS |
-
2008
- 2008-07-15 CN CN 200810040570 patent/CN101630683B/zh active Active
-
2009
- 2009-06-11 US US12/483,195 patent/US8053843B2/en active Active
-
2011
- 2011-09-24 US US13/244,292 patent/US8891213B2/en active Active
- 2011-11-07 US US13/291,093 patent/US8817435B2/en active Active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102290340A (zh) * | 2011-07-21 | 2011-12-21 | 中国科学院微电子研究所 | 一种改变静电保护器件触发电压的方法及装置 |
| CN103050510A (zh) * | 2012-06-04 | 2013-04-17 | 上海华虹Nec电子有限公司 | Rfldmos工艺中的esd器件及其制造方法 |
| CN103050510B (zh) * | 2012-06-04 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | Rfldmos工艺中的esd器件及其制造方法 |
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| CN104253123B (zh) * | 2013-06-26 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 静电放电保护结构 |
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