KR101975894B1 - 정전기 방전 보호 장치 - Google Patents
정전기 방전 보호 장치 Download PDFInfo
- Publication number
- KR101975894B1 KR101975894B1 KR1020120139780A KR20120139780A KR101975894B1 KR 101975894 B1 KR101975894 B1 KR 101975894B1 KR 1020120139780 A KR1020120139780 A KR 1020120139780A KR 20120139780 A KR20120139780 A KR 20120139780A KR 101975894 B1 KR101975894 B1 KR 101975894B1
- Authority
- KR
- South Korea
- Prior art keywords
- doped region
- conductivity type
- electrostatic discharge
- type well
- electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Ceramic Engineering (AREA)
Abstract
본 발명은 정전기 방전 보호 장치에 관한 것이다. 본 발명의 정전기 방전 보호 장치는, 제 1 도전형 웰, 제 2 도전형 웰, 제 1 도전형 웰 상에 형성되고 서로 다른 도전형을 갖는 제 1 도핑 영역 및 제 2 도핑 영역, 제 2 도전형 웰 상에 형성되고 서로 다른 도전형을 갖는 제 3 도핑 영역 및 제 4 도핑 영역, 그리고 제 1 및 제 2 도핑 영역들과 제 3 및 제 4 도핑 영역들 사이의 제 2 도전형 웰 상에 형성되는 제 5 도핑 영역으로 구성된다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 정전기 방전 보호 장치에 관한 것이다.
반도체 제조 기술의 발전과 함께, 반도체 회로의 집적화가 진행되고 있다. 반도체 회로의 집적화는 반도체 회로의 제조 단가를 낮추고, 대량 생산을 가능하게 한다는 점에서 지속적인 연구가 진행되고 있다.
반도체 회로의 집적화가 이루어짐에 따라, 반도체 회로를 구성하는 구성 요소들의 사이즈가 감소하고 있다. 반도체 회로를 구성하는 구성 요소들의 사이즈 감소는, 반도체 회로의 정전기 방전에 대한 내성에 전반적으로 좋지 않은 영향을 준다. 예를 들어, 집적화가 진행됨에 따라, 반도체 회로가 정전기 방전을 감내할 수 있는 내성이 약화될 수 있다.
반도체 회로를 정전기 방전으로부터 보호하기 위해, 반도체 회로에 정전기 방전 보호 장치가 채용되고 있다. 정전기 방전 보호 장치로 다양한 소자들이 연구되었으나, 보다 높은 신뢰성 및 정전기 방전 보호 특성을 갖는 정전기 방전 보호 장치가 지속적으로 요구되고 있다.
본 발명의 목적은 향상된 신뢰성 및 정전기 방전 보호 특성을 갖는 정전기 방전 보호 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 정전기 방전 보호 장치는, 제 1 도전형 웰; 상기 제 1 도전형 웰과 접촉하는 제 2 도전형 웰; 상기 제 1 도전형 웰 상에 형성되고, 제 1 전극에 공통으로 연결되고, 서로 다른 도전형을 갖는 제 1 도핑 영역 및 제 2 도핑 영역; 상기 제 2 도전형 웰 상에 형성되고, 제 2 전극에 공통으로 연결되고, 서로 다른 도전형을 갖는 제 3 도핑 영역 및 제 4 도핑 영역; 그리고 상기 제 1 및 제 2 도핑 영역들과 상기 제 3 및 제 4 도핑 영역들 사이의 상기 제 2 도전형 웰 상에 형성되는 제 5 도핑 영역을 포함한다.
실시 예로서, 상기 제 1 도전형 웰은 P 도전형 웰이다.
실시 예로서, 상기 제 2 도전형 웰은 N 도전형 웰이다.
실시 예로서, 상기 제 2 도핑 영역은 상기 제 1 도핑 영역과 상기 제 5 도핑 영역 사이에 제공되고, 상기 제 1 도핑 영역은 P 도전형을 갖고, 상기 제 2 도핑 영역은 N 도전형을 갖는다.
실시 예로서, 상기 제 2 도핑 영역은 서로 이격된 복수의 도핑 영역들을 포함하고, 상기 서로 이격된 복수의 도핑 영역들은 공통으로 상기 제 1 전극에 연결된다.
실시 예로서, 상기 제 3 도핑 영역은 상기 제 4 도핑 영역과 상기 제 5 도핑 영역 사이에 제공되고, 상기 제 3 도핑 영역은 P 도전형을 갖고, 상기 제 4 도핑 영역은 N 도전형을 갖는다.
실시 예로서, 상기 제 3 도핑 영역은 서로 이격된 복수의 도핑 영역들을 포함하고, 상기 서로 이격된 복수의 도핑 영역들은 공통으로 상기 제 2 전극에 연결된다.
실시 예로서, 상기 제 5 도핑 영역은 N 도전형을 갖는다.
실시 예로서, 상기 제 2 웰은 상기 제 1 웰 상에 형성된다.
실시 예로서, 상기 제 5 도핑 영역은 상기 제 3 및 제 4 도핑 영역들과 이격되어 제공된다.
실시 예로서, 상기 제 1 웰과 상기 제 2 웰의 경계면에 형성되는 소자 분리막을 더 포함한다.
실시 예로서, 상기 제 5 도핑 영역과 상기 제 3 및 제 4 도핑 영역들 사이에 형성되는 소자 분리막을 더 포함한다.
실시 예로서, 상기 제 1 및 제 2 웰들의 경계면에 인접한 상기 제 1 웰 상에 상기 제 1 웰과 전기적으로 분리되도록 형성되는 게이트 전극을 더 포함한다.
본 발명의 다른 실시 예에 따른 정전기 방전 보호 장치는, 제 1 전극, 제 2 전극 및 게이트 전극을 포함하는 반도체 소자; 상기 제 2 전극 및 게이트 전극 사이에 연결되는 커패시터; 그리고 상기 게이트 전극 및 제 1 전극 사이에 연결되는 저항을 포함하고, 상기 반도체 소자는, 제 1 도전형 웰; 상기 제 1 도전형 웰과 접촉하는 제 2 도전형 웰; 상기 제 1 도전형 웰 상에 형성되고, 공통으로 연결되어 상기 제 1 전극을 형성하고, 서로 다른 도전형을 갖는 제 1 도핑 영역 및 제 2 도핑 영역; 상기 제 2 도전형 웰 상에 형성되고, 공통으로 연결되어 상기 제 2 전극을 형성하고, 서로 다른 도전형을 갖는 제 3 도핑 영역 및 제 4 도핑 영역; 상기 제 1 및 제 2 도핑 영역들과 상기 제 3 및 제 4 도핑 영역들 사이의 상기 제 2 도전형 웰 상에 형성되는 제 5 도핑 영역; 그리고 상기 제 1 및 제 2 웰들의 경계면에 인접한 상기 제 1 웰 상에 상기 제 1 웰과 전기적으로 분리되도록 형성되어 상기 게이트 전극을 형성하는 도전 물질을 포함한다.
실시 예로서, 상기 제 2 전극은 정전기 방전을 보호하고자 하는 패드에 연결되고, 상기 제 1 전극은 상기 정전기 방전을 유출하고자 하는 패드에 연결된다.
본 발명의 실시 예들에 따르면, 정전기 방전 보호 장치는 전원 전압에 가까운 높은 홀딩 전압을 갖는다. 정전기 방전이 발생할 때에도 정상 전압 레벨을 유지되므로, 신뢰성 및 정전기 방전 보호 특성이 향상된다.
도 1은 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 2는 도 1의 II-II' 선에 따른 단면도이다.
도 3 및 도 4는 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 장치가 동작하는 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 제 2 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 6은 본 발명의 제 3 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 7은 본 발명의 제 4 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 8은 본 발명의 제 5 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 9는 도 8의 IX-IX' 선에 따른 단면도이다.
도 10은 본 발명의 제 6 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 11은 도 9의 XI-XI' 선에 따른 단면도이다.
도 12는 본 발명의 제 7 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 13은 도 12의 XIII-XIII' 선에 따른 단면도이다.
도 14는 본 발명의 제 8 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 15는 도 14의 XV-XV' 선에 따른 단면도이다.
도 16은 본 발명의 제 9 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 17은 도 15의 XVII-XVII' 선에 따른 단면도이다.
도 18은 본 발명의 제 10 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 19는 도 18의 XIX-XIX' 선에 따른 단면도이다.
도 20은 본 발명의 제 11 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 21은 도 20의 XXI-XXI' 선에 따른 단면도이다.
도 22는 도 21의 XXI-XXI' 선에 따른 단면도의 다른 예이다.
도 23은 본 발명의 제 12 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 24는 도 23의 XXIV-XXIV' 선에 따른 단면도이다.
도 25는 도 23의 XXIV-XXIV' 선에 따른 단면도의 다른 예(제 13 실시 예)이다.
도 26은 본 발명의 제 14 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 27은 본 발명의 제 15 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 28은 본 발명의 제 16 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 29는 본 발명의 제 17 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 30은 본 발명의 실시 예들에 따른 정전기 방전 보호 장치들 중 적어도 하나가 적용된 다른 예에 따른 정전기 방전 보호 장치를 보여준다.
도 31은 본 발명의 실시 예에 따른 디스플레이 장치를 보여주는 블록도이다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 33은 본 발명의 실시 예에 따른 전기 시스템을 보여주는 블록도이다.
도 2는 도 1의 II-II' 선에 따른 단면도이다.
도 3 및 도 4는 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 장치가 동작하는 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 제 2 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 6은 본 발명의 제 3 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 7은 본 발명의 제 4 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 8은 본 발명의 제 5 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 9는 도 8의 IX-IX' 선에 따른 단면도이다.
도 10은 본 발명의 제 6 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 11은 도 9의 XI-XI' 선에 따른 단면도이다.
도 12는 본 발명의 제 7 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 13은 도 12의 XIII-XIII' 선에 따른 단면도이다.
도 14는 본 발명의 제 8 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 15는 도 14의 XV-XV' 선에 따른 단면도이다.
도 16은 본 발명의 제 9 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 17은 도 15의 XVII-XVII' 선에 따른 단면도이다.
도 18은 본 발명의 제 10 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 19는 도 18의 XIX-XIX' 선에 따른 단면도이다.
도 20은 본 발명의 제 11 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 21은 도 20의 XXI-XXI' 선에 따른 단면도이다.
도 22는 도 21의 XXI-XXI' 선에 따른 단면도의 다른 예이다.
도 23은 본 발명의 제 12 실시 예에 따른 정전기 방전 보호 회로를 보여주는 평면도이다.
도 24는 도 23의 XXIV-XXIV' 선에 따른 단면도이다.
도 25는 도 23의 XXIV-XXIV' 선에 따른 단면도의 다른 예(제 13 실시 예)이다.
도 26은 본 발명의 제 14 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 27은 본 발명의 제 15 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 28은 본 발명의 제 16 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 29는 본 발명의 제 17 실시 예에 따른 정전기 방전 보호 회로를 보여주는 단면도이다.
도 30은 본 발명의 실시 예들에 따른 정전기 방전 보호 장치들 중 적어도 하나가 적용된 다른 예에 따른 정전기 방전 보호 장치를 보여준다.
도 31은 본 발명의 실시 예에 따른 디스플레이 장치를 보여주는 블록도이다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 33은 본 발명의 실시 예에 따른 전기 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 회로(100a)를 보여주는 평면도이다. 도 2는 도 1의 II-II' 선에 따른 단면도이다. 도 1 및 도 2를 참조하면, 제 1 도전형 웰(PW) 및 제 2 도전형 웰(NW)이 제공된다.
제 1 도전형 웰(PW)은 P 도전형 웰일 수 있다. 제 1 도전형 웰(PW)은 P 도전형 기판, P 도전형 웰, 또는 P 도전형 포켓 웰일 수 있다.
제 2 도전형 웰(NW)은 N 도전형 웰일 수 있다. 제 2 도전형 웰(NW)은 제 1 도전형 웰(PW)과 접촉할 수 있다. 제 2 도전형 웰(NW)은 제 1 도전형 웰(PW) 상에 형성되는 웰일 수 있다.
제 1 도전형 웰(PW) 상에 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2)이 형성된다. 제 1 도핑 영역(D1)은 P 도전형을 가질 수 있다. 제 1 도핑 영역(D1)의 도핑 농도는 제 1 도전형 웰(PW)의 도핑 농도보다 높을 수 있다. 제 2 도핑 영역(D2)은 N 도전형을 가질 수 있다. 제 2 도핑 영역(D2)의 도핑 농도는 제 2 도전형 웰(NW)의 도핑 농도보다 높을 수 있다. 제 2 도핑 영역(D2)의 하부에, 깊은 도핑 영역(DD1)이 제공될 수 있다. 깊은 도핑 영역(DD1)은 제 2 도핑 영역(D2)과 동일한 N 도전형을 가질 수 있다. 깊은 도핑 영역(DD1)의 도핑 농도는 제 2 도전형 웰(NW)의 도핑 농도보다 높고, 제 2 도핑 영역(D2)의 도핑 농도보다 낮을 수 있다.
제 2 도전형 웰(NW) 상에 제 3 도핑 영역(D4) 및 제 4 도핑 영역(D3)이 형성된다. 제 3 도핑 영역(D4)은 P 도전형을 가질 수 있다. 제 3 도핑 영역(D4)의 도핑 농도는 제 1 도전형 웰(PW)의 도핑 농도보다 높을 수 있다. 제 4 도핑 영역(D3)은 N 도전형을 가질 수 있다. 제 4 도핑 영역(D3)의 도핑 농도는 제 2 도전형 웰(NW)의 도핑 농도보다 높을 수 있다.
제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D4, D3)의 사이의 제 2 도전형 웰(NW) 상에 제 5 도핑 영역(D5)이 제공된다. 제 5 도핑 영역(D5)은 N 도전형을 가질 수 있다. 제 5 도핑 영역(D5)의 도핑 농도는 제 2 도전형 웰(NW)의 도핑 농도보다 높을 수 있다.
제 2 도핑 영역(D2)은 제 1 도핑 영역(D1)과 제 5 도핑 영역(D5) 사이에 위치할 수 있다. 제 1 및 제 2 도핑 영역들(D1, D2)은 서로 접촉할 수 있다. 제 3 도핑 영역(D4)은 제 4 도핑 영역(D3)과 제 5 도핑 영역(D5)의 사이에 위치할 수 있다. 제 3 및 제 4 도핑 영역들(D4, D3)은 서로 접촉할 수 있다. 제 5 도핑 영역(D5)은 제 3 및 제 4 도핑 영역들(D4, D3)과 이격될 수 있다.
제 1 도전형 웰(PW) 및 제 2 도전형 웰(NW)의 경계면에 인접한 제 1 도전형 웰(PW) 상에 게이트 전극(G)이 제공될 수 있다. 게이트 전극(G)은 제 1 도전형 웰(G)과 전기적으로 분리될 수 있다.
게이트 전극(G)과 제 2 도전형 웰(NW) 사이에 깊은 도핑 영역(DD2)이 제공될 수 있다. 깊은 도핑 영역(DD2)의 도핑 농도는 제 2 도전형 웰(DD2)보다 높고 제 2, 제 4, 또는 제 5 도핑 영역(D2, D3, D5)의 도핑 농도보다 낮을 수 있다.
예시적으로, 제 2, 제 4 및 제 5 도핑 영역들(D2, D4, D5)은 높은 도핑 농도의 N 도전형을 가질 수 있다. 깊은 도핑 영역들(DD1, DD2)은 중간 도핑 농도의 N 도전형을 가질 수 있다. 제 2 도전형 웰(NW)은 낮은 도핑 농도의 N 도전형을 가질 수 있다.
예시적으로, 제 1 및 제 3 도핑 영역들(D1, D3)은 높은 도핑 농도의 P 도전형을 가질 수 있다. 제 1 도전형 웰(PW)은 낮은 도핑 농도의 P 도전형을 가질 수 있다.
제 1 및 제 2 도핑 영역들(D1, D2)은 공통으로 연결되어 제 1 전극(NO1)을 형성할 수 있다. 제 1 및 제 2 도핑 영역들(D1, D2)은 콘택을 통해 공통으로 연결되어 제 1 전극(NO1)을 형성할 수 있다.
제 3 및 제 4 도핑 영역들(D3, D4)은 공통으로 연결되어 제 2 전극(NO2)을 형성할 수 있다. 제 3 및 제 4 도핑 영역들(D3, D4)은 콘택을 통해 공통으로 연결되어 제 2 전극(NO2)을 형성할 수 있다.
제 1 전극(NO1) 및 제 2 전극(NO2)은 정전기 방전을 보호하고자 하는 회로에 연결될 수 있다. 예를 들어, 제 1 전극(NO1) 및 제 2 전극(NO2)은 반도체 다이(die)의 패드들 사이에 연결될 수 있다. 제 2 전극(NO2)은 정전기 방전을 보호하고자 하는 패드, 예를 들어 신호 패드에 연결될 수 있다. 제 1 전극(NO1)은 정전기 방전을 유출하고자 하는 패드, 예를 들어 접지 패드 또는 전원 패드에 연결될 수 있다. 즉, 정전기 방전 보호 장치(100a)는 제 2 전극(NO2)에서 발생하는 정전기 방전을 제 1 전극(NO1)으로 유출할 수 있다.
도 3 및 도 4는 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 장치(100a)가 동작하는 방법을 설명하기 위한 도면들이다. 우선 도 3을 참조하면, 제 2 전극(NO2)에서 정전기 방전이 발생하면, 제 2 전극(NO2)으로 높은 전압 및 강한 전류가 인가될 수 있다.
제 3 도핑 영역(D3) 및 제 2 도전형 웰(NW)은 순 바이어스 상태이다. 따라서, 제 2 전극(NO2)로 인가된 전압 및 전류는 제 3 도핑 영역(D3)을 통해 제 2 도전형 웰(NW)에 전달된다.
제 2 도전형 웰(NW) 및 제 1 도전형 웰(PW)은 역 바이어스 상태이다. 제 2 도전형 웰(NW)에 인가된 전압 및 전류가 역 바이어스의 항복 전압(breakdown voltage)를 넘어서면, 제 2 도전형 웰(NW)에 인가된 전압 및 전류는 제 1 도전형 웰(PW)로 전달된다.
이때, 제 3 도핑 영역(D3)은 P 도전형 에미터로 동작하고, 제 2 도전형 웰(NW)은 N 도전형 바디로 동작하고, 제 1 도전형 웰(PW) 및 제 1 도핑 영역(D1)은 P 도전형 콜렉터로 동작한다. 즉, 제 2 전극(NO2)과 제 1 전극(NO1) 사이에 수직 PNP BJT가 형성되어, 제 2 전극(NO2)에서 발생되는 정전기 방전이 제 1 전극(NO1)으로 유출된다.
도 4를 참조하면, 제 2 도전형 웰(NW)에 인가되는 전압 및 전류가 제 2 도전형 웰(NW) 및 제 1 도전형 웰(PW) 사이의 역 바이어스의 항복 전압을 넘어서면, 제 2 도전형 웰(NW)에 인가된 전압 및 전류는 제 1 도전형 웰(PW)로 전달된다.
제 1 도전형 웰(PW) 및 제 2 도핑 영역(D2) 및 깊은 도핑 영역(DD1)은 순 바이어스 상태이다. 따라서, 제 1 도전형 웰(PW)에 인가된 전압 및 전류는 제 2 도핑 영역(D2)으로 전달된다.
이때, 제 4 도핑 영역(D4) 및 제 2 도전형 웰(NW)은 N 도전형 콜렉터로 동작하고, 제 1 도전형 웰(PW)은 P 도전형 바디로 동작하고, 제 2 도핑 영역(D2) 및 깊은 도핑 영역(DD1)은 N 도전형 에미터로 동작한다. 즉, 제 2 전극(NO2)과 제 1 전극(NO1) 사이에 수평 NPN BJT가 형성되어, 제 2 전극(NO2)에서 발생되는 정전기 방전이 제 1 전극(NO1)으로 유출된다.
제 5 도핑 영역(D5)은 수평 NPN BJT에 영향을 준다. 수평 NPN BJT가 동작할 때, 제 2 전극(NO2)으로부터 제 4 도핑 영역(D4)으로 유입된 전하들은 제 2 도전형 웰(NW)을 통해 제 1 도전형 웰(PW)로 전달된다. 전하들이 전달되는 경로에 제 5 도핑 영역(D5)이 위치한다. 따라서, 제 2 도전형 웰(NW)에 유입된 전하들 중 일부는 제 1 도전형 웰(PW)로 전달되지 않고 제 5 도핑 영역(D5)으로 유입된다.
제 5 도핑 영역(D5)은 정전기 방전이 제 2 전극(NO2)으로부터 제 1 전극(NO1)으로 유출될 때, 전하들의 흐름을 방해하는 역할을 한다. 이로 인해, 정전기 방전이 유출될 때, 제 2 전극(NO2)의 전압이 상승한다. 즉, 제 2 전극(NO2)의 홀딩 전압(holding voltage)이 상승한다. 홀딩 전압은 정전기 방전이 유출될 때 정전기 방전 보호 장치의 전극에서 발생하는 전압일 수 있다.
통상적인 정전기 방전 보호 장치는 매우 낮은 홀딩 전압을 갖는다. 예를 들어, 통상적인 정전기 방전 보호 장치는 전자 장치 또는 반도체 장치의 통상적인 동작 전압보다 매우 낮은 홀딩 전압을 갖는다. 정전기 방전 보호 장치가 정전기 방전을 유출할 때, 전자 장치 또는 반도체 장치에 통상적인 동작 전압보다 매우 낮은 홀딩 전압이 전달된다. 다라서, 정전기 방전이 유출될 때, 전자 장치 또는 반도체 장치는 정상 동작을 수행할 수 없다.
본 발명의 실시 예에 따르면, 제 5 도핑 영역(D5)이 전류의 흐름을 저해함으로써, 통상적인 동작 전압 또는 그에 가까운 높은 홀딩 전압이 달성된다. 따라서, 정전기 방전 보호 동작 시에도 전자 장치 또는 반도체 장치는 정상적으로 동작할 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 정전기 방전 보호 회로(100b)를 보여주는 평면도이다. 도 5의 정전기 방전 보호 회로(100b)의 단면도는 도 2와 동일할 수 있다. 따라서, 정전기 방전 보호 회로(100b)의 단면도는 생략된다.
도 1 및 도 2에 도시된 정전기 방전 보호 회로(100a)와 비교하면, 정전기 방전 보호 회로(100b)의 제 2 도핑 영역(D2b) 및 제 3 도핑 영역(D3b) 각각은 아일랜드 형태로 형성된다. 제 2 도핑 영역(D2b)은 서로 이격된 복수의 도핑 영역들을 포함한다. 제 3 도핑 영역(D3b)은 서로 이격된 복수의 도핑 영역들을 포함한다.
정전기 방전 보호 회로(100a)와 비교하면, 제 2 도핑 영역(D2b) 및 제 3 도핑 영역(D3b)의 면적이 감소한다. 제 2 도핑 영역(D2b)은 수평 NPN BJT의 에미터로 동작한다. 제 3 도핑 영역(D3b)은 수직 PNP BJT의 에미터로 동작한다. 제 2 도핑 영역(D2b) 및 제 3 도핑 영역(D3b)이 아일랜드 형태로 형성되면, 수평 NPN BJT 및 수직 PNP BJT의 에미터들의 면적들이 감소한다. 따라서, 정전기 방전 보호 장치(100b)를 통해 흐르는 전류의 흐름이 저해되고, 홀딩 전압이 더 상승할 수 있다.
도 6은 본 발명의 제 3 실시 예에 따른 정전기 방전 보호 회로(100c)를 보여주는 평면도이다. 도 6의 정전기 방전 보호 회로(100c)의 단면도는 도 2와 동일할 수 있다. 따라서, 정전기 방전 보호 회로(100c)의 단면도는 생략된다.
도 1 및 도 2에 도시된 정전기 방전 보호 회로(100a)와 비교하면, 정전기 방전 보호 회로(100c)의 제 3 도핑 영역(D3c)은 아일랜드 형태로 형성된다. 제 3 도핑 영역(D3b)은 서로 이격된 복수의 도핑 영역들을 포함한다.
도 7은 본 발명의 제 4 실시 예에 따른 정전기 방전 보호 회로(100d)를 보여주는 평면도이다. 도 7의 정전기 방전 보호 회로(100d)의 단면도는 도 2와 동일할 수 있다. 따라서, 정전기 방전 보호 회로(100d)의 단면도는 생략된다.
도 1 및 도 2에 도시된 정전기 방전 보호 회로(100a)와 비교하면, 정전기 방전 보호 회로(100d)의 제 2 도핑 영역(D2c)은 아일랜드 형태로 형성된다. 제 2 도핑 영역(D2c)은 서로 이격된 복수의 도핑 영역들을 포함한다.
도 6 및 도 7에 도시된 바와 같이, 제 2 도핑 영역(D2) 및 제 3 도핑 영역(D3) 중 적어도 하나를 아일랜드 형태로 형성함으로써, 홀딩 전압이 조절될 수 있다.
도 8은 본 발명의 제 5 실시 예에 따른 정전기 방전 보호 회로(100e)를 보여주는 평면도이다. 도 9는 도 8의 IX-IX' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 2 도핑 영역(D2e)은 제 1 도전형 웰(PW)에서 게이트 전극(G)과 바로 인접한 부분까지 확장될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 10은 본 발명의 제 6 실시 예에 따른 정전기 방전 보호 회로(100f)를 보여주는 평면도이다. 도 11은 도 10의 XI-XI' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 2 도핑 영역(D2)의 하부에 깊은 도핑 영역이 제공되지 않을 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12는 본 발명의 제 7 실시 예에 따른 정전기 방전 보호 회로(100g)를 보여주는 평면도이다. 도 13은 도 12의 XIII-XIII' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2)은 서로 접촉하지 않고 이격될 수 있다. 제 3 도핑 영역(D3) 및 제 4 도핑 영역(D4)은 서로 접촉하지 않고 이격될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)은 게이트 전극(G)과 바로 인접한 부분까지 확장될 수 있다.
도 10 및 도 11을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)의 하부에 깊은 도핑 영역(DD1)이 제공되지 않을 수 있다.
도 14는 본 발명의 제 8 실시 예에 따른 정전기 방전 보호 회로(100h)를 보여주는 평면도이다. 도 15는 도 14의 XV-XV' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 3 도핑 영역(D3) 및 제 4 도핑 영역(D4)은 서로 접촉하지 않고 이격될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)은 게이트 전극(G)과 바로 인접한 부분까지 확장될 수 있다.
도 10 및 도 11을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)의 하부에 깊은 도핑 영역(DD1)이 제공되지 않을 수 있다.
도 16은 본 발명의 제 9 실시 예에 따른 정전기 방전 보호 회로(100i)를 보여주는 평면도이다. 도 17은 도 16의 XVII-XVII' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 1 도핑 영역(D1) 및 제 2 도핑 영역(D2)은 서로 접촉하지 않고 이격될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)은 게이트 전극(G)과 바로 인접한 부분까지 확장될 수 있다.
도 10 및 도 11을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)의 하부에 깊은 도핑 영역(DD1)이 제공되지 않을 수 있다.
도 18은 본 발명의 제 10 실시 예에 따른 정전기 방전 보호 회로(100j)를 보여주는 평면도이다. 도 19는 도 18의 XIX-XIX' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, 제 5 도핑 영역(D5)의 하부에 깊은 도핑 영역(DD3)이 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 8 및 도 9를 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)은 게이트 전극(G)과 바로 인접한 부분까지 확장될 수 있다.
도 10 및 도 11을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2)의 하부에 깊은 도핑 영역(DD1)이 제공되지 않을 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 20은 본 발명의 제 11 실시 예에 따른 정전기 방전 보호 회로(100k)를 보여주는 평면도이다. 도 21은 도 20의 XXI-XXI' 선에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, N 도전형 묻힌 도전형 레이어(NBL, N Buried Layer) 상에 제 1 도전형 웰(PW) 및 제 2 도전형 웰(NW)이 제공될 수 있다. 제 1 도전형 웰(PW)과 제 2 도전형 웰(NW)은 서로 접촉할 수 있다.
제 1 도핑 영역(D1)과 인접한 제 1 도전형 웰(PW) 상에, 게이트 전극(G)의 하부에 위치하는 제 1 도전형 웰(PW) 및 제 2 도전형 웰(NW)의 경계면에, 제 3 도핑 영역(D3) 및 제 5 도핑 영역(D5)의 사이의 제 2 도전형 웰(NW) 상에, 그리고 제 4 도핑 영역(D4)과 인접한 제 2 도전형 웰(NW) 상에 소자 분리막들(IL)이 각각 제공될 수 있다. 소자 분리막들(IL)은 STI (Swallow Trench Isolation) 또는 LOCOS (LOCal Oxidation of Silicion)에 기반하여 형성될 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 18 및 도 19를 참조하여 설명된 바와 같이, 제 5 도핑 영역(D5)의 하부에 깊은 도핑 영역이 제공될 수 있다.
도 22는 도 21의 XXI-XXI' 선에 따른 단면도의 다른 예(제 11 실시 예)이다. 도 1 및 도 2를 참조하여 설명된 정전기 방전 보호 회로(100a)와 비교하면, N 도전형 묻힌 도전형 레이어(NBL, N Buried Layer) 상에 에피층(EPI)이 제공된다. 에피층(EPI)은 N 도전형을 가질 수 있다.
에피층(EPI) 상에 제 1 도전형 웰(PW) 및 제 2 도전형 웰(NW)이 제공된다. 제 1 및 제 2 도전형 웰들(PW, NW)은 에피층(EPI)을 통해 전기적으로 접촉할 수 있다.
예시적으로, 에피층(EPI)은 제 2 도전형 웰(NW)과 함께 N 도전형을 갖는 하나의 웰을 형성하는 것으로 이해될 수 있다. 이때, 제 1 도전형 웰(PW)은 N 도전형을 갖는 하나의 웰 상에 형성되는 것으로 이해될 수 있다.
제 1 도핑 영역(D1)과 인접한 제 1 도전형 웰(PW) 상에, 게이트 전극(G)의 하부에 위치하는 에피층(EPI) 및 제 2 도전형 웰(NW)의 경계면에, 제 3 도핑 영역(D3) 및 제 5 도핑 영역(D5)의 사이의 제 2 도전형 웰(NW) 상에, 그리고 제 4 도핑 영역(D4)과 인접한 제 2 도전형 웰(NW) 상에 소자 분리막들(IL)이 각각 제공될 수 있다. 소자 분리막들(IL)은 STI (Swallow Trench Isolation) 또는 LOCOS (LOCal Oxidation of Silicion)에 기반하여 형성될 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 18 및 도 19를 참조하여 설명된 바와 같이, 제 5 도핑 영역(D5)의 하부에 깊은 도핑 영역이 제공될 수 있다.
도 23은 본 발명의 제 12 실시 예에 따른 정전기 방전 보호 회로(100m)를 보여주는 평면도이다. 도 24는 도 23의 XXIV-XXIV' 선에 따른 단면도이다. 도 22 및 도 23을 참조하여 설명된 정전기 방전 보호 회로(100l)와 비교하면, 에피층(EPI) 상에 하나의 제 1 도전형 웰(PW) 및 두 개의 제 2 도전형 웰들(NW1, NW2)이 제공될 수 있다. 제 3 도핑 영역(D3)은 에피층(EPI) 상에 형성될 수 있다. 제 4 도핑 영역(D4)은 제 2 도전형 웰(NW1) 상에 형성될 수 있다. 제 5 도핑 영역(D5)은 제 2 도전형 웰(NW2) 상에 형성될 수 있다. 제 3 및 제 4 도핑 영역들(D3, D4)은 소자 분리막(IL)에 의해 서로 분리될 수 있다.
예시적으로, 에피층(EPI)은 제 2 도전형 웰들(NW1, NW2)과 함께 N 도전형을 갖는 하나의 웰을 형성하는 것으로 이해될 수 있다. 이때, 제 1 도전형 웰(PW)은 N 도전형을 갖는 하나의 웰 상에 형성되는 것으로 이해될 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 18 및 도 19를 참조하여 설명된 바와 같이, 제 5 도핑 영역(D5)의 하부에 깊은 도핑 영역이 제공될 수 있다.
도 25는 도 23의 XXIV-XXIV' 선에 따른 단면도의 다른 예(제 13 실시 예)이다. 도 23 및 도 24를 참조하여 설명된 정전기 방전 보호 회로(100m)와 비교하면, 에피층(EPI) 상에 제 1 도전형 웰(PW2)이 추가적으로 제공될 수 있다. 제 3 도핑 영역(D3)은 제 1 도전형 웰(PW2) 상에 형성될 수 있다. 제 1 도전형 웰(PW2)의 도핑 농도는 제 3 도핑 영역(D3)의 도핑 농도보다 낮을 수 있다.
예시적으로, 에피층(EPI)은 제 2 도전형 웰들(NW1, NW2)과 함께 N 도전형을 갖는 하나의 웰을 형성하는 것으로 이해될 수 있다. 이때, 제 1 도전형 웰들(PW, PW2)은 N 도전형을 갖는 하나의 웰 상에 형성되는 것으로 이해될 수 있다. 예시적으로, 제 1 도전형 웰(PW2)은 제 3 도핑 영역(D3)과 함께 하나의 도핑 영역을 형성하는 것으로 이해될 수 있다. 이때, 하나의 도핑 영역은 N 도전형을 갖는 하나의 웰 상에 형성되는 것으로 이해될 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 26은 본 발명의 제 14 실시 예에 따른 정전기 방전 보호 회로(100o)를 보여주는 단면도이다. 정전기 방전 보호 회로(100o)의 평면도는 도 23에 도시된 평면도와 동일할 수 있다. 도 26을 참조하면, 제 5 도핑 영역(D5)의 하부에 깊은 도핑 영역(DD3)이 제공될 수 있다. 깊은 도핑 영역(DD3)은 N 도전형을 가질 수 있다. 깊은 도핑 영역(DD3)의 도핑 농도는 제 5 도핑 영역(D5)보다 낮고, 제 2 도전형 웰(NW1)의 도핑 농도보다 높을 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 27은 본 발명의 제 15 실시 예에 따른 정전기 방전 보호 회로(100p)를 보여주는 단면도이다. 정전기 방전 보호 회로(100p)의 평면도는 도 23에 도시된 평면도와 동일할 수 있다. 도 29를 참조하면, 제 4 도핑 영역(D4)의 하부에 깊은 도핑 영역(DD4)이 제공될 수 있다. 깊은 도핑 영역(DD4)은 N 도전형을 가질 수 있다. 깊은 도핑 영역(DD4)의 도핑 농도는 제 4 도핑 영역(D4)보다 낮고, 제 2 도전형 웰(NW2)의 도핑 농도보다 높을 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 28은 본 발명의 제 16 실시 예에 따른 정전기 방전 보호 회로(100q)를 보여주는 단면도이다. 정전기 방전 보호 회로(100q)의 평면도는 도 23에 도시된 평면도와 동일할 수 있다. 도 28을 참조하면, 제 3 도핑 영역(D3)의 하부에 깊은 도핑 영역(DD5)이 제공될 수 있다. 깊은 도핑 영역(DD5)은 P 도전형을 가질 수 있다. 깊은 도핑 영역(DD5)의 도핑 농도는 제 3 도핑 영역(D3)보다 낮고, 제 1 도전형 웰(PW2)의 도핑 농도보다 높을 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 29는 본 발명의 제 17 실시 예에 따른 정전기 방전 보호 회로(100r)를 보여주는 단면도이다. 정전기 방전 보호 회로(100q)의 평면도는 도 23에 도시된 평면도와 동일할 수 있다. 도 31을 참조하면, 제 3 도핑 영역(D3)의 하부에 깊은 도핑 영역(DD5)이 제공되고, 제 4 도핑 영역(D4)의 하부에 깊은 도핑 영역(DD4)이 제공되고, 그리고 제 5 도핑 영역(D3)의 하부에 깊은 도핑 영역(DD3)이 제공될 수 있다.
예시적으로, 묻힌 도전형 레이어(NBL)의 존재 및 위치는 한정되지 않는다. 묻힌 도전형 레이어(NBL)은 제공되지 않을 수 있고, 일부만 제공될 수 있다.
도 5 내지 도 7을 참조하여 설명된 바와 같이, 제 2 도핑 영역(D2e) 및 제 3 도핑 영역(D3) 중 적어도 하나는 아일랜드 형태로 제공될 수 있다.
도 12 내지 도 17을 참조하여 설명된 바와 같이, 제 1 및 제 2 도핑 영역들(D1, D2)과 제 3 및 제 4 도핑 영역들(D3, D4) 중 적어도 하나의 그룹은 서로 이격될 수 있다.
도 30은 본 발명의 실시 예들에 따른 정전기 방전 보호 장치들 중 적어도 하나가 적용된 다른 예에 따른 정전기 방전 보호 장치(200)를 보여준다. 도 30을 참조하면, 정전기 방전 보호 장치(200)는 정전기 방전 보호부(100), 저항(R) 및 커패시터(C)를 포함한다.
정전기 방전 보호부(100)는 앞서 설명된 본 발명의 실시 예들에 따른 정전기 방전 보호 장치들(100a~100r) 중 적어도 하나를 포함할 수 있다. 정전기 방전 보호부(100)의 제 1 전극(NO1), 제 2 전극(NO2) 및 게이트 전극(G)은 도 1 내지 도 31을 참조하여 설명된 제 1 전극(NO1), 제 2 전극(NO2) 및 게이트 전극(G)에 각각 대응할 수 있다.
정전기 방전 보호부(100)의 게이트 전극(G) 및 제 1 전극(NO1) 사이에 저항(R)이 연결된다. 정전기 방전 보호부(100)의 게이트 전극(G) 및 제 2 전극(NO2) 사이에 커패시터(C)가 연결된다. 제 2 전극(NO2)은 정전기 방전을 보호하고자 하는 패드에 연결되고, 제 1 전극(NO1)은 정전기 방전을 유출하고자 하는 패드, 예를 들어 접지 패드에 연결될 수 있다.
정전기 방전 보호부(100), 커패시터(C) 및 저항(R)은 하나의 정전기 방전 보호 장치로 집적될 수 있다.
도 31은 본 발명의 실시 예에 따른 디스플레이 장치(1000)를 보여주는 블록도이다. 도 31을 참조하면, 디스플레이 장치(1000)는 디스플레이 구동부(1100) 및 디스플레이 패널(1200)을 포함한다. 디스플레이 구동부(1100)는 디스플레이 패널(1200)의 픽셀들을 제어하기 위한 게이트 드라이버, 소스 드라이버 등을 포함할 수 있다. 디스플레이 패널(1200)은 복수의 픽셀들을 포함할 수 있다.
디스플레이 구동부(1100)는 본 발명의 실시 예에 따른 정전기 방전 보호 장치(200)를 포함할 수 있다. 정전기 방전 보호 장치(200)는 디스플레이 구동부(1100)의 다양한 부분들에 채용되어, 디스플레이 구동부(1100)가 정전기 방전으로 인해 오동작 하거나 파괴되는 것을 방지할 수 있다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 장치(2000)를 보여주는 블록도이다. 도 32를 참조하면, 컴퓨팅 장치(2000)는 프로세서(2100), 디스플레이(2200), 스토리지(2300), 모뎀(2400) 및 메모리(2500)를 포함한다.
프로세서(2100)는 범용 프로세서 또는 어플리케이션 프로세서를 포함할 수 있다.
디스플레이(2200)는 LCD, AMOLED 디스플레이, CRT 모니터, 빔 프로젝터 등을 포함할 수 있다.
스토리지(2300)는 플래시 메모리, RRAM, MRAM, PRAM, FRAM 등과 같은 불휘발성 메모리를 포함하는 솔리드 스테이트 드라이브, 하드 디스크 드라이브 등을 포함할 수 있다.
모뎀(2400)은 외부 장치와 무선 또는 유선 통신을 수행할 수 있다.
메모리(2500)는 컴퓨팅 장치(2000)의 동작 메모리일 수 있다. 메모리(2500)는 DRAM, SRAM 등과 같은 휘발성 메모리 또는 플래시 메모리, RRAM, MRAM, PRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(2300) 및 메모리(2500)가 동일한 종류의 불휘발성 메모리로 구성될 때, 스토리지(2300) 및 메모리(2500)는 하나의 저장 매체로 통합될 수 있다.
전원 IC (2600)는 컴퓨팅 장치(2000)의 구성 요소들에 공급되는 전원을 관리하도록 구성된다. 전원 IC (2600)는 반도체 집적 회로일 수 있다. 전원 IC (2600)는 본 발명의 실시 예에 따른 정전기 방전 보호 장치(200)를 포함한다. 정전기 방전 보호 장치(200)는 전원 IC (2600)의 다양한 부분들에 채용되어, 전원 IC (2600) 및 컴퓨팅 장치(2000)가 정전기 방전으로 인해 오동작 하거나 파괴되는 것을 방지할 수 있다.
도 33은 본 발명의 실시 예에 따른 전기 시스템(3000)을 보여주는 블록도이다. 도 33을 참조하면, 전기 시스템(3000)은 전기 장치(3100) 및 구동 IC (3200)를 포함한다.
전기 장치(3100)는 높은 전압 또는 높은 전류를 사용하는 장치일 수 있다. 전기 장치(3100)는 높은 전압 또는 높은 전류를 사용하는 모터를 포함할 수 있다. 전기 장치(3100)는 높은 전압 또는 높은 전류를 제어하기 위한 IGBT (3110, Insulated Gate Bipolar Transistor)를 포함한다.
구동 IC (3200)는 전기 장치(3100)의 IGBT (3110)를 제어하도록 구성된다. 구동 IC (3200)는 반도체 집적 회로일 수 있다. 구동 IC (3200)는 본 발명의 실시 예에 따른 정전기 방전 보호 장치(200)를 포함한다. 정전기 방전 보호 장치(200)는 구동 IC (3200)의 다양한 부분들에 채용되어, 구동 IC (3200)가 정전기 방전으로 인해 오동작 하거나 파괴되는 것을 방지할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100a~100r, 200; 정전기 방전 보호 장치
PW, PW2; 제 1 도전형 웰 NW, NW1, NW2; 제 2 도전형 웰
D1~D5; 도핑 영역들 DD1~DD5; 깊은 도핑 영역들
G; 게이트 전극 NO1; 제 1 전극
NO2; 제 2 전극
PW, PW2; 제 1 도전형 웰 NW, NW1, NW2; 제 2 도전형 웰
D1~D5; 도핑 영역들 DD1~DD5; 깊은 도핑 영역들
G; 게이트 전극 NO1; 제 1 전극
NO2; 제 2 전극
Claims (10)
- 제 1 도전형 웰;
상기 제 1 도전형 웰과 접촉하는 제 2 도전형 웰;
상기 제 1 도전형 웰 상에 형성되고, 제 1 전극에 공통으로 연결되고, 서로 다른 도전형을 갖는 제 1 도핑 영역 및 제 2 도핑 영역;
상기 제 2 도전형 웰 상에 형성되고, 제 2 전극에 공통으로 연결되고, 서로 다른 도전형을 갖는 제 3 도핑 영역 및 제 4 도핑 영역; 그리고
상기 제 1 및 제 2 도핑 영역들과 상기 제 3 및 제 4 도핑 영역들 사이의 상기 제 2 도전형 웰 상에 형성되는 제 5 도핑 영역을 포함하고,
상기 제5 도핑 영역은 상기 제1 도전형 웰 및 상기 제2 도전형 웰의 외부와 전기적으로 분리되는 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 1 도전형 웰은 P 도전형 웰인 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 2 도전형 웰은 N 도전형 웰인 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 2 도핑 영역은 상기 제 1 도핑 영역과 상기 제 5 도핑 영역 사이에 제공되고,
상기 제 1 도핑 영역은 P 도전형을 갖고, 상기 제 2 도핑 영역은 N 도전형을 갖는 정전기 방전 보호 장치. - 제 4 항에 있어서,
상기 제 2 도핑 영역은 서로 이격된 복수의 도핑 영역들을 포함하고, 상기 서로 이격된 복수의 도핑 영역들은 공통으로 상기 제 1 전극에 연결되는 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 3 도핑 영역은 상기 제 4 도핑 영역과 상기 제 5 도핑 영역 사이에 제공되고,
상기 제 3 도핑 영역은 P 도전형을 갖고, 상기 제 4 도핑 영역은 N 도전형을 갖는 정전기 방전 보호 장치. - 제 6 항에 있어서,
상기 제 3 도핑 영역은 서로 이격된 복수의 도핑 영역들을 포함하고, 상기 서로 이격된 복수의 도핑 영역들은 공통으로 상기 제 2 전극에 연결되는 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 5 도핑 영역은 N 도전형을 갖는 정전기 방전 보호 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전형 웰들의 경계면에 인접한 상기 제 1 웰 상에 상기 제 1 웰과 전기적으로 분리되도록 형성되는 게이트 전극을 더 포함하는 정전기 방전 보호 장치. - 제 1 전극, 제 2 전극 및 게이트 전극을 포함하는 반도체 소자;
상기 제 2 전극 및 게이트 전극 사이에 연결되는 커패시터; 그리고
상기 게이트 전극 및 제 1 전극 사이에 연결되는 저항을 포함하고,
상기 반도체 소자는,
제 1 도전형 웰;
상기 제 1 도전형 웰과 접촉하는 제 2 도전형 웰;
상기 제 1 도전형 웰 상에 형성되고, 공통으로 연결되어 상기 제 1 전극을 형성하고, 서로 다른 도전형을 갖는 제 1 도핑 영역 및 제 2 도핑 영역;
상기 제 2 도전형 웰 상에 형성되고, 공통으로 연결되어 상기 제 2 전극을 형성하고, 서로 다른 도전형을 갖는 제 3 도핑 영역 및 제 4 도핑 영역;
상기 제 1 및 제 2 도핑 영역들과 상기 제 3 및 제 4 도핑 영역들 사이의 상기 제 2 도전형 웰 상에 형성되는 제 5 도핑 영역; 그리고
상기 제 1 및 제 2 도전형 웰들 경계면에 인접한 상기 제1 도전형 웰 상에 상기 제1 도전형 웰과 전기적으로 분리되도록 형성되어 상기 게이트 전극을 형성하는 도전 물질을 포함하고,
상기 제5 도핑 영역은 상기 제1 도전형 웰 및 상기 제2 도전형 웰의 외부와 전기적으로 분리되는 정전기 방전 보호 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120139780A KR101975894B1 (ko) | 2012-12-04 | 2012-12-04 | 정전기 방전 보호 장치 |
| US14/094,039 US9299693B2 (en) | 2012-12-04 | 2013-12-02 | Electrostatic discharge protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120139780A KR101975894B1 (ko) | 2012-12-04 | 2012-12-04 | 정전기 방전 보호 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140071791A KR20140071791A (ko) | 2014-06-12 |
| KR101975894B1 true KR101975894B1 (ko) | 2019-08-28 |
Family
ID=50824599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120139780A KR101975894B1 (ko) | 2012-12-04 | 2012-12-04 | 정전기 방전 보호 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9299693B2 (ko) |
| KR (1) | KR101975894B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190140220A (ko) | 2018-06-11 | 2019-12-19 | 에스케이하이닉스 주식회사 | 정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030042498A1 (en) * | 2001-08-30 | 2003-03-06 | Ming-Dou Ker | Method of forming a substrate-triggered SCR device in CMOS technology |
| US20110310514A1 (en) * | 2010-06-17 | 2011-12-22 | Shao-Chang Huang | Electrostatic discharge protection circuit |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000133775A (ja) | 1998-10-23 | 2000-05-12 | Nec Corp | 保護素子 |
| US7202114B2 (en) | 2004-01-13 | 2007-04-10 | Intersil Americas Inc. | On-chip structure for electrostatic discharge (ESD) protection |
| US7394133B1 (en) | 2005-08-31 | 2008-07-01 | National Semiconductor Corporation | Dual direction ESD clamp based on snapback NMOS cell with embedded SCR |
| KR100642651B1 (ko) | 2005-09-26 | 2006-11-10 | 삼성전자주식회사 | 정전기 방전용 실리콘 제어 정류기 |
| KR100790445B1 (ko) | 2005-12-30 | 2008-01-02 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
| KR100835282B1 (ko) | 2007-01-23 | 2008-06-05 | 삼성전자주식회사 | 정전기 방전 보호 장치 |
| US7719026B2 (en) | 2007-04-11 | 2010-05-18 | Fairchild Semiconductor Corporation | Un-assisted, low-trigger and high-holding voltage SCR |
| US7842971B2 (en) | 2008-02-22 | 2010-11-30 | Intersil Americas Inc. | Silicon-controlled rectifier (SCR) device for high-voltage electrostatic discharge (ESD) applications |
| KR101489328B1 (ko) | 2008-03-13 | 2015-02-06 | 페어차일드코리아반도체 주식회사 | 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자 |
| US7773356B2 (en) | 2008-03-19 | 2010-08-10 | Fairchild Korea Semiconductor Ltd | Stacked SCR with high holding voltage |
| KR20090104311A (ko) | 2008-03-31 | 2009-10-06 | 주식회사 하이닉스반도체 | 정전기 방전 회로 |
| KR20100089519A (ko) | 2009-02-04 | 2010-08-12 | 서경대학교 산학협력단 | Ｇｇｎｍｏｓｆｅｔ 및 사이리스터를 이용한 ｅｓｄ 보호 회로 |
| US8653557B2 (en) | 2010-02-22 | 2014-02-18 | Sofics Bvba | High holding voltage electrostatic discharge (ESD) device |
| JP5540801B2 (ja) | 2010-03-19 | 2014-07-02 | 富士通セミコンダクター株式会社 | Ｅｓｄ保護回路及び半導体装置 |
| US8319255B2 (en) * | 2010-04-01 | 2012-11-27 | Texas Instruments Incorporated | Low side Zener reference voltage extended drain SCR clamps |
| US8891212B2 (en) * | 2011-04-05 | 2014-11-18 | International Business Machines Corporation | RC-triggered semiconductor controlled rectifier for ESD protection of signal pads |
| US8809902B2 (en) * | 2011-10-17 | 2014-08-19 | Infineon Technologies Austria Ag | Power semiconductor diode, IGBT, and method for manufacturing thereof |
-
2012
- 2012-12-04 KR KR1020120139780A patent/KR101975894B1/ko active IP Right Grant
-
2013
- 2013-12-02 US US14/094,039 patent/US9299693B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030042498A1 (en) * | 2001-08-30 | 2003-03-06 | Ming-Dou Ker | Method of forming a substrate-triggered SCR device in CMOS technology |
| US20110310514A1 (en) * | 2010-06-17 | 2011-12-22 | Shao-Chang Huang | Electrostatic discharge protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140151743A1 (en) | 2014-06-05 |
| KR20140071791A (ko) | 2014-06-12 |
| US9299693B2 (en) | 2016-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8633509B2 (en) | Apparatus and method for transient electrical overstress protection | |
| US6329692B1 (en) | Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges | |
| US20180068996A1 (en) | Electro-static discharge protection devices having a low trigger voltage | |
| JP4905559B2 (ja) | 半導体装置 | |
| CN108520875B (zh) | 一种高维持电压npnpn型双向可控硅静电防护器件 | |
| US7939905B2 (en) | Electrostatic discharge protection method and device for semiconductor device including an electrostatic discharge protection element providing a discharge path of a surge current | |
| KR101975608B1 (ko) | 고전압용 esd 트랜지스터 및 그 정전기 보호 회로 | |
| US20070090392A1 (en) | Low capacitance SCR with trigger element | |
| JPH11163277A (ja) | 半導体集積回路及び保護素子 | |
| CN104167414A (zh) | 双槽区结隔离型电压钳位器件及其形成方法 | |
| JP3805534B2 (ja) | 半導体集積回路及び保護素子の使用方法 | |
| JP2014123717A (ja) | 統合された供給クランプを有するインターフェース保護装置およびそれを形成する方法 | |
| US9722019B2 (en) | High voltage integrated circuit device | |
| US8872223B2 (en) | Programmable SCR for ESD protection | |
| US20210167206A1 (en) | Electrostatic discharge guard ring with complementary drain extended devices | |
| US11158626B2 (en) | Semiconductor integrated circuit device including an electrostatic discharge protection circuit | |
| US20150041883A1 (en) | Semiconductor device | |
| US9202760B2 (en) | Semiconductor devices and structures | |
| JP4980575B2 (ja) | 静電保護回路及び該静電保護回路を含む半導体装置 | |
| CN114649326A (zh) | 具有集成肖特基势垒的绝缘栅双极晶体管 | |
| KR101975894B1 (ko) | 정전기 방전 보호 장치 | |
| JP2011228505A (ja) | 半導体集積回路 | |
| KR102256043B1 (ko) | 정전기 방전 보호 소자 | |
| KR20190133349A (ko) | Esd 보호를 위한 반도체 장치 | |
| US9153570B2 (en) | ESD tolerant I/O pad circuit including a surrounding well |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |