CN101099279A - 实现可切换的i/o去耦电容功能的局部esd电轨夹 - Google Patents
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Abstract
提供可在电容性去耦状态和ESD保护状态之间切换的分布式ESD保护的方法和电路被公开。本发明提供具有响应检测到静电放电事件存在与否的可选择的电容性去耦通道和ESD分流通道的电子电路。本发明的电路包括可操作地耦合在一起的一个或更多个控制电路(12)，静电放电器件(10)，和控制节点(18)，以响应地将电路从去耦状态切换到静电放电状态。
Description
技术领域
[1]本发明涉及半导体器件和微电子电路。更具体地，涉及静电放电(ESD)保护装置和方法。
背景技术
[2]静电放电(ESD)事件可因非常高的电压或电流而损害电路元件。例如，通过电路的ESD事件传播可导致晶体管极大地超过它的电压或电流容量，遭受物理损坏，并随后失效。故障的可能性随着电路变小以及工作电压电平减小而增加。ESD事件可由于施加在装置上的相对短时期的相对高电压或电流而发生。例如，ESD事件有时由与人体接触，诸如制造或测试设备的机器，或在电活性环境中引起，如可在许多消费者用具中发生。各种ESD事件可出现在电子装置中，包括集成电路的衬垫之间的放电，电压馈送末端之间的放电，以及衬垫和电压馈送末端之间的放电。各种类型的ESD保护电路在现有技术中被用于保护IC(集成电路)使之免受由制造、测试和操作期间ESD事件的发生而造成损害。通常，ESD保护电路设计成能保护集成电路的输入/输出电路和内部电路使之免受静电能极大的和突然的放电。
[3]一种已知的方法是在微电子电路之外提供ESD保护。除了别的问题以外，该方法可不利地影响电路的负载电容、电阻、速度、线性、频率响应、稳定性或转换速率。另一种可能的解决方法是使电路能够更好地承受ESD事件的较高电压。该解决方法也可不利地影响电路的性能，并且对许多应用而言都是无法接受的。外部的ESD保护电路还可以被放置于功能电路通道内。然而，在许多应用中，额外的负载和电容是无法接受的。在IC装置中提供ESD保护的额外挑战在于始终存在的减少模片面积以及减少电流漏泄的希望。
[4]由于这些及其它问题，就存在着对这样的电路和方法的需求：这些电路和方法向微电子电路提供承受ESD事件而不会在正常操作期间不利地影响功能电路通道的性能的能力。
发明内容
[5]在实现本发明的原则时，根据其优选实施例，本发明的方法和电路是参考示范性实施例进行描述的，示范性实施例提供可在电容性去耦状态和ESD保护状态之间切换的分布式ESD保护。
[6]根据本发明的一个方面，提供一种方法，该方法可使电路具有响应检测到静电放电事件存在与否的可选择的电容性去耦通道和ESD分流通道。
[7]根据本发明的另一个方面，电路实施例包括可操作地耦合在一起的控制电路、静电放电装置和控制节点，以响应静电放电事件而将电路从去耦模式切换到静电放电模式。
[8]根据本发明的另一个方面，电路实施例包括多个静电放电响应分支电路。静电放电响应分支电路进一步地包括控制电路、静电放电装置和控制节点。该结构可工作来响应静电放电事件而将静电放电响应分支电路从去耦模式切换到静电放电模式，从而提供静电放电耗散的分流通道。
[9]本发明提供的技术优势包括但不限于提供响应ESD事件发生的可选择的电容性去耦和ESD分流。本发明的这些及其它特征、优势和好处可由本领域普通技术人员经过仔细考虑结合附图对本发明典型实施例的详细说明而理解。
附图描述
[10]经过考虑下列详细描述和附图，可更清楚地理解本发明，其中：
[11]图1是根据本发明的ESD保护单元的优选实施例的例子的原理图；
[12]图2A是说明正常模式下的操作的本发明优选实施例的例子的原理图；
[13]图2B是说明保护模式下的操作的本发明优选实施例的例子的原理图；
[14]图3是描述在装置的输入/输出节点配置的本发明优选实施例的例子的原理图；
[15]图4是在图3的电路工作期间电压变化的例子的图解表示；
[16]图5是在图3的电路工作期间电流变化的例子的图解表示；
[17]图6是在图3的电路工作期间功率耗散的例子的图解表示；
[18]图7是在图3的电路工作期间能量耗散的例子的图解表示；
[19]图8是在图3的电路工作期间电压变化的另一个例子的图解表示；
[20]图9是在图3的电路工作期间电流变化的另一个例子的图解表示；
[21]图10是在图3的电路工作期间功率耗散的另一个例子的图解表示；
[22]图11是在图3的电路工作期间能量耗散的另一个例子的图解表示；以及
[23]图12是在图3的电路工作期间电容范围对照选定频谱的例子的图解表示。
[24]除非另作说明，具体实施方式中的标号与附图中的标号对应。在书面描述中的描述性和定向性术语比如第一、第二、顶部、底部、侧面等，除非明确说明，均参考附图自己在纸上的布置，而非本发明的物理限制。附图不是按比例的，并且所显示和讨论的实施例的一些特征被简化或放大以用于说明本发明的原则、特征和优势。
具体实施方式
[25]通常，本发明的方法和电路在微电子电路中提供改进的ESD保护。在正常工作期间，本发明起着关联的电子电路的电源节点之间的去耦电容器的作用。本发明通过提供用于耗散ESD电流的局部电夹(local power clamp)来响应ESD事件的发生。
[26]首先参照图1，示意性电路原理图说明了根据本发明的ESD保护单元10的优选实施例的例子。控制电路12被提供于关联电路(未显示)范围内的电轨(power rails)Vdd、Vss之间。优选，如图1中所示，控制电路12使用以适当结构耦合到控制节点18的第一PMOS晶体管14和第二NMOS晶体管16，用于通过控制信号的激活，如在此将被进一步描述的。对本领域技术人员而言，应该显而易见的是，寄生电阻为元件所固有；这些电阻在附图中被命名为RVddk和RVssk。ESD装置20，优选是所示的PMOS晶体管，以所示的可操作的结构耦合在控制电路12的轨道Vdd、Vss和晶体管14、16之间。虽然本发明的ESD轨夹电路10的一个优选实施例以举例的方式显示，但是将被本领域技术人员认可的是，倘若可实现所描述的功能，替代性的电路结构也可被使用而不偏离本发明。
[27]图2A是进一步说明在“正常”状态下(即，非ESD状态)操作的例子中的图1电路的操作的原理图。在本例中，控制电路12被配置以响应由ESD探测电路(非本发明的一部分)提供的在控制节点18的“0”而选择正常模式。本发明可同本领域可用的各种ESD探测电路一起使用。控制电路12的第一晶体管14被允许传导，如ESD装置20一样。控制电路12的第二晶体管16是不活动的。由箭头22、24指示的电流通路的检验，揭示了在该状态中ESD单元10起着隔离ESD单元10的Vdd和Vss侧的去耦电容器的作用。在图2A中可以看到，设想并联使用本发明的ESD单元10的多个实现来提供多个隔离/轨夹电路10，隔离/轨夹电路10将被进一步描述。
[28]图2B是在图1和2A中所描述的本发明优选实施例的例子的示意图，其说明了在ESD保护模式下的ESD保护夹10的操作。在本例中，由“1”指示的高控制信号被提供于控制节点18。在该状态下，控制电路12的第一晶体管14是不活动的。由箭头26和28指示的电流通道，通过ESD装置20和控制电路12的第二晶体管16提供。应该意识到，在该状态中，ESD单元10在电路轨道Vdd、Vss之间提供分流通道。如在图2A中，本发明的ESD单元10的多个实现显示为并联的，从而提供多个用于分布ESD电流的轨夹。
[29]表示本发明优选实施例的一个实施方式的描述在图3中显示。多个ESD单元10，被显示在较大电路30的范围中。每个ESD单元10均被配置成如图1所示和描述的那样，并起着响应控制节点18的控制信号的去耦电路或轨夹电路的作用，如根据图2A和2B所显示和描述的。在这种情况下，传统的轨夹32也被耦合在Vdd和Vss之间。传统的轨夹32优选是本领域已知的用于分流电路30中ESD电流的“活动的轨夹”。其它轨夹，包括本领域已知的传统轨夹，可替代地与本发明结合使用。
[30]对电路30和各个轨夹10、32的操作的理解，其中可通过参考图4到12被进一步增强。为了本例，2kV人体模型(HBM)ESD事件被使用。
[31]假定为了举例，图3中所示电路30遭受由图左侧和左侧地面上HBM电压的施加组成的ESD事件，图4是ESD事件期间电路30中每个ESD放电元件位置两端的电压变化的例子的图解表示。十个连续的ESD单元轨夹10a、10b、...、10h中每个轨夹两端电压的变化和活动的轨夹32被显示。可以看到，ESD电压分流穿过各种夹10a、10b、...、10h、32。
[32]图5是在图3的电路30的操作期间夹10a、10b、...、10h、32之间电流的累积放电的例子的图解表示。在本例中可以看到，大约二分之一的电流由ESD单元10a、10b、...、10h放电，并且大约二分之一在活动的轨夹32中。当然，本例的电路30仅仅是典型例子，而且用于实践本发明的电路内的实际电流分布可通过改变电路的元件或结构而调整。图6是图3的电路30和它的元件夹10a、10b、...、10h、32中累积功率耗散的例子的图解表示。类似地，图7是在图3的电路30的操作期间的累积能量耗散的例子的图解表示。
[33]为了附加的例子，再次假定图3中所示电路32经历因图左侧和右侧地面上的HBM电压施加而导致的ESD事件的发生，图8是在图3的电路30的操作期间电压变化的例子的图解表示。十个连续的ESD单元轨夹10a、10b、...、10h中每个轨夹两端电压的变化和活动的轨夹32被显示。可以看到，ESD电压均匀分布在各种夹10a、10b、...、10h、32之中。图9是在图3的电路30的操作期间夹10a、10b、...、10h、32之间电流的累积放电的例子的图解表示。在本例中可以看到，大约三分之一的电流由ESD单元10a、10b、...、10h放电，并且大于三分之二在活动的轨夹32中。图10是图3的电路30和它的元件夹10a、10b、...、10h、32中累积功率耗散的例子的图解表示。图11是在图3的电路30的操作期间的累积能量耗散的例子的图解表示。
[34]除提供ESD放电能力之外，本发明起的作用是在当没有明显ESD事件的情况期间，也就是大多数时间，提供有效的去耦电容。图12显示了在图3的电路30的操作期间，在制造过程中对统计偏差而言不明显的三个范围的晶体管强度(strength)R1、R2、R3的，电容范围比照选定频谱(从107Hz到1010Hz)的例子图解表示。
[35]因此，本发明提供了方法和电路，所述方法和电路向微电子电路提供承受ESD事件而不会在正常工作期间不利地影响功能电路通道性能的能力。本发明的方法和装置提供的优势包括，但不限于模片面积的节省，可选择的电容性去耦和ESD保护能力。虽然已经参考某些说明性实施例描述了本发明，但所描述的方法和设备并不意欲解释为限制。本发明的说明性实施例的各种修改和组合以及本发明实施例的其它优势通过参考说明和权利要求，将对本领域的技术人员是显而易见的。
Claims (8)
1.一种向电路提供静电放电保护的方法包括步骤：
向所述电路的一个或更多个输入/输出节点提供可选择的电容性去耦通道；
向所述电路的所述一个或更多个输入/输出节点提供可选择的静电放电分流通道；
响应未检测到静电放电事件而选择一个或更多个去耦通道，从而提供去耦；以及
响应检测到静电放电事件而选择一个或更多个分流通道，从而保护所述电路免受静电放电。
2.一种用于保护微电子器件免受静电放电事件的静电放电保护电路，所述电路包括：
用于检测静电放电事件的装置；
保护装置，其被配置以动态地在去耦电容器模式和静电放电保护模式之间切换；
控制装置，其被可操作地耦合到所述检测装置和保护装置；
所述电路由此被配置成默认情况下以去耦电容器模式工作，并且响应在静电放电事件期间的所述检测装置的信号而以静电放电模式工作。
3.一种根据权利要求2所述的保护电路，进一步包括：
静电放电装置，其可操作地耦合在第一极性供给节点、反极性供给节点和控制电路之间；
控制电路，其被可操作地耦合在所述第一极性供给节点、所述反极性供给节点和控制节点之间；
由此所述控制节点可用于响应静电放电事件而将所述保护电路从去耦模式切换到静电放电模式。
4.一种电路，包括：
多个静电放电响应分支电路，每个静电放电响应分支电路进一步包括：
控制电路，其具有第一极性供给节点和反极性供给节点；
静电放电装置，其被耦合在所述第一极性供给节点和所述反极性供给节点和所述控制电路之间；以及
控制节点，其被可操作地耦合到所述控制电路，凭此所述控制节点可被用于响应静电放电事件而将所述静电放电响应分支电路从去耦模式切换到静电放电模式；
由此所述多个静电放电响应分支电路被配置成作为并联的局部电夹工作。
5.根据权利要求3或4所述的电路，其中所述控制电路进一步包括第一CMOS晶体管和第二CMOS晶体管。
6.根据权利要求3、4或5所述的电路，其中所述静电放电装置进一步包括CMOS晶体管。
7.根据权利要求3或4所述的电路，其中所述控制电路进一步包括第一PMOS晶体管和第二NMOS晶体管。
8.根据权利要求3、4或7所述的电路，其中所述静电放电装置进一步包括PMOS晶体管。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |