JPH08321192A - 半導体集積回路の高電圧センサ - Google Patents

Abstract

(57)【要約】 【目的】 高電圧レベルを検知したことを示す信号を誤
って出力しない。 【構成】 基準電圧を有するＣＭＯＳ高電圧センサ回路
であって、例えば４つのＮチャネルＭＯＳトランジス
タ、１つのパス・ゲートＰチャネル・トランジスタ、１
つの電流ミラーＰチャネルＭＯＳトランジスタ、およ
び、例えば２つのＰチャネル・トランジスタと１つのＮ
チャネルＭＯＳトランジスタとを有する高電圧センサを
開示する。本発明におけるセンサ回路は、入力電圧が基
準電圧と２つのＰチャネル閾値電圧との和と供給電圧Ｖ
ｃｃと２つのＰチャネル閾値電圧との和との双方より高
い場合、高圧信号を出力に生成する。パワーアップまた
はパワーダウンのシーケンスは、本発明の回路の操作に
悪影響を与えない順序であり得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
詳細には集積回路の接続ピンまたは信号ピンの高電圧を
センスする回路およびその方法に関連する。

【０００２】

【従来の技術及び課題】集積回路の多くは、１つまたは
２つ以上の接続ピンの電圧レベルを検知する高圧センサ
回路を必要とする。不揮発性メモリデバイスのある特定
の接続ピンにおける供給レベル電圧は、例えば、読出し
操作を行うよう指示し得る。しかし、同じピンで供給レ
ベルより高い電圧が他の操作を行うようにも指示（indi
cate）し得る。例えば、フラッシュＥＰＲＯＭデバイス
上において、供給電圧がプログラム電圧ピンに供給さ
れ、読出し操作を行うよう指示し、プログラム電圧ピン
に１２Ｖの電圧が供給され、プログラム又は消去操作の
いずれかを行うよう指示する。フラッシュＥＰＲＯＭに
おいて、製造中様々なピンに供給される高レベル電圧
が、デバイスの再構成（reconfigure ）、欠陥コラムの
冗長コラムでの置き換え、セクションの消去（disable
）、又はビット線短絡テスト（short test）などのた
めに用いられる。簡単に言えば、高圧センサ回路は、接
続ピン又は信号ピンにおける、高レベルの電圧の入力を
検知して、応答としてデバイスの他の回路への信号出力
を提供し、デバイスを通常モード（例えば読出しモー
ド）以外の特殊操作モード（例えばプログラム、消去又
はテストモード）に入らせる。高圧センサ回路が、適切
な機能をしないと、不揮発性メモリのようなデバイス
は、誤ったプログラムや消去や付勢（stress）がされ得
る。

【０００３】高圧センサ回路の出力は、通常、低電圧
（Ｖｃｃ又は接地）を供給する。しかし、回路への入力
電圧が、ある電圧レベルより高い場合、出力は高電圧
（Ｖｃｃ，電力供給電圧）にスイッチする。この高電圧
出力へのスイッチは、入力電圧がある特定の基準電圧レ
ベルより高いとき、通常、供給電圧Ｖｃｃプラス特定の
マージン、におこる。

【０００４】電力供給電圧Ｖｃｃと集積回路との結合
（couple）（パワーアップ）のシーケンス、又は供給電
圧を集積回路から分離（decouple）する（パワーダウ
ン）シーケンスの間、先行技術の高圧センサ回路の多く
は、高レベル電圧がデバイスに供給されていることを誤
って示す出力信号を提供する。これは先行技術の高圧セ
ンサ回路が、通常操作中のみ高入力電圧レベルを検知す
るように設計されているためである。そのため、これら
の先行技術の回路は、パワーアップ・シーケンスで高圧
レベルの検知を示す出力信号を誤って提供することのな
い高圧センサ回路を確実に保証することが必要である。

【０００５】先行技術の高圧センサ回路は、典型的に供
給電圧Ｖｃｃプラス２つのＰチャネル閾値電圧にほぼ等
しいレベルで、高圧を検知する。この２つのＰチャネル
閾値電圧マージンは、回路への入力電圧が供給電圧Ｖｃ
ｃプラス２つのＰチャネル閾値電圧マージンより低いと
き、いかなる電力も消費しない回路であることを確認
（ascertain ）する。しかし、先行技術の高圧センサの
出力は、特にパワーアップ又はパワーダウン・シーケン
スの間、誤って高圧信号を提供することがある。例え
ば、先行技術の高圧センサ回路が、Ｖｃｃ（５Ｖ）プラ
ス各々約１Ｖに等しい２つのＰチャネル閾値電圧の名目
値で、トリガーするように設計されていると仮定された
い。しかし、供給電圧Ｖｃｃが実際は、名目値５Ｖでは
なく、３Ｖであるとすると（３Ｖは多くの集積回路の様
々な用途における許容値である）、特定のピンに供給さ
れた５Ｖより高いいかなる電圧も、高電圧がピンに供給
されたことを示す出力に誤って高圧回路をスイッチせし
める。しかも、供給電圧は、パワーアップおよびパワー
ダウン・シーケンスのいずれの瞬間（moment）でも３Ｖ
であるため、これらのシーケンスの間に予期しない操作
モードにエンターさせ得る。

【０００６】

【課題を解決するための手段及び作用】本発明の高圧セ
ンサ回路は、入力電圧が（１）基準電圧と２つのＰチャ
ネル閾値電圧との和と、（２）供給電圧ＶｃｃとＰチャ
ネル閾値電圧との和との両方より高い場合、出力におい
て高電圧信号を生成する。基準電圧は回路の特殊用途に
特定される値でありえる。例えば、基準電圧の値は４つ
のＮチャネル閾値電圧の使用によって決定され得る。

【０００７】本発明のＣＭＯＳ高圧センサ回路は、例え
ば４つのＮチャネルＭＯＳトランジスタ、１つのパス・
ゲートＰチャネル・トランジスタ、１つの電流ミラーＰ
チャネルＭＯＳトランジスタを有する電圧基準回路と、
例えば、２つのＰチャネルＭＯＳトランジスタと１つの
ＮチャネルＭＯＳトランジスタを有する通常の高電圧セ
ンサを含む。

【０００８】本発明の回路の利点は、デバイスがパワー
アップ又はパワーダウン・シーケンスによって制限され
ないことにある。

【０００９】

【実施例】本発明の実施例を図面を参照して説明する。
本発明の高圧センサ回路は、例えばフラッシュＥＰＲＯ
Ｍメモリーにおいて、このようなデバイスの接続ピンま
たは信号ピンに供給されている高圧を適切に検知するよ
う用いられる。しかし、本発明の回路は、ＣＭＯＳデバ
イスが組込まれた（implement ）あらゆる電気システム
又は回路に用いるのにも適している。

【００１０】図１は、メモリ・チップの不可欠な部分で
あるメモリ・セル・アレイの一例を、本発明の使用方法
の説明のために示す。各セルはソース１１、ドレイン１
２、浮遊ゲート１３、制御ゲート１４を有する浮遊ゲー
ト・トランジスタ１０を有する。セル１０の列の各々の
制御ゲート１４は、ワード線１５に接続され、ワード線
１５はそれぞれワード線・デコーダ１６に接続される。
セル１０の列のソース１１はそれぞれソース線１７に接
続される。セル１０の列のドレイン１２はそれぞれドレ
イン・コラム線１８に接続される。ソース線１７は共通
コラム線１７ａによってそれぞれコラム・デコーダ１９
に接続され、ドレイン・コラム線１８はそれぞれコラム
・デコーダ１９に接続される。

【００１１】読出しモードにおいて、線２０ｒ上のワー
ド線アドレス信号と読出し／書込み／消去制御回路２１
（図示していない付加マイクロプロセッサの回路を含
む）からの信号とに応答して、選択されたワード線１５
に所定の正電圧Ｖｃｃ（約＋５Ｖ）を供給し、ディセレ
クト（deselect）・ワード線１５に低電圧（アース又は
Ｖｓｓ）を供給するようにワード線デコーダ１６が機能
する。コラム・デコーダ１９は、所定の正電圧Ｖｓｅｎ
（約＋１Ｖ）を少なくとも選択されたドレインコラム線
１８に供給し、ソース線１７に低電圧（０Ｖ）を供給す
るように機能する。コラム・デコーダ１９はさらに、ア
ドレス線２０ｄ上の信号に応答して、選択されたセル１
０の選択されたドレイン・コラム線１８をデータ入力／
出力端子に接続するように機能する。選択されたドレイ
ン・コラム線１８と選択されたワード線１５に接続され
たセル１０が導電状態か又は非導電状態かは、データ入
力／出力端子２２に接続されたセンス・アンプ（図示し
ていない）によって検知される。

【００１２】書込み（プログラム）モードにおいて、ワ
ード線デコーダ１６は、線２０ｒ上のワード線アドレス
信号と読出し／書込み／消去制御回路２１からの信号と
に応答して、所定の第１のプログラム電圧Ｖｐ１（約＋
１２Ｖ）を、選択された制御ゲート１４を有する選択さ
れたワード線１５上に配置するように機能する。コラム
・デコーダ１９はさらに、選択されたドレイン・コラム
線１８上と選択されたセル１０のドレイン１２上に第２
のプログラム電圧Ｖｐ２（約＋５から＋１０Ｖ）を配置
するようにも機能する。ソース線１７は接地であり得る
基準電位Ｖｓｓに接続される。すべてのディセレクトさ
れたドレイン・コラム線１８は基準電位Ｖｓｓに接続さ
れるか又は浮遊する。これらのプログラム電圧は選択さ
れたメモリ・セル１０のチャネルで（ドレイン１２から
ソース１１への）高電流状態を生成し、チャネル酸化物
を横切り、選択されたセル１０の浮遊ゲート１３に注入
されるチャネル・ホット電子（channel hot electron）
となだれ降伏（avalanche-breakdown ）電子をドレイン
・チャネル接続の近くに生成する。プログラム時間は、
チャネル領域（Ｖｐ１において０Ｖ）に応じて、約マイ
ナス２Ｖからマイナス６Ｖの負のプログラムチャージで
浮遊ゲート１３をプログラムするために充分に長く選択
される。実施例に従って形成されたメモリ・セル１０に
おいて、制御ゲート１４又はワード線１５と浮遊ゲート
１３と間のカップリング係数は約０．６である。そのた
め、例えば選択されたワード線１５上の先行技術のプロ
グラム電圧、１２ＶのＶｐ１は、選択された制御ゲート
１４を有し、選択された浮遊ゲート１３上に約プラス
７．２Ｖの電圧を配置する。浮遊ゲート１３（約＋７．
２Ｖ）と接地された（約０Ｖ）ソース線１７との間の電
圧の差は、ソース１１と浮遊ゲート１３との間のゲート
酸化物を横切る、選択された又はディセレクトされたセ
ル１０の浮遊ゲート１３をチャージするためのファウラ
ー・ノルドハイム・トンネル電流を生ずるのには不充分
である。選択されたセル１０の浮遊ゲート１３はプログ
ラム中に注入されたホット電子でチャージされ、その電
子は逆に選択されたセル１０の浮遊ゲートの下のソース
・ドレイン・パスを非導通、即ち“０”ビットとして読
まれる状態にする。ディセレクトされたセル１０は浮遊
ゲート１３の下のソース・ドレイン・パスを導通のまま
にし、それらのセル１０は“１”ビットとして読出され
る。

【００１３】フラッシュ消去モードにおいて、コラム・
デコーダ１９はすべてのドレイン・コラム線１８が浮遊
したまま（“オフ”状態にバイアスされた電界効果トラ
ンジスタのような高インピーダンスに接続される）にな
るように機能する。ワード線デコーダ１６はすべてのワ
ード線１５を接地である基準電位Ｖｓｓに接続するよう
に機能する。コラム・デコーダ１９はさらに、正の高電
圧Ｖｅｅ（約＋９Ｖから＋１５Ｖ）をすべてのソース線
１７に供給するように機能する。これらの消去電圧は、
ゲート酸化物領域を横切る浮遊ゲート１３からの電荷を
転送するファウラー・ノルドハイム・トンネル電流を生
成するのに充分な電界強度（field strength）をつく
り、メモリ・セル１０を消去する。

【００１４】便宜上、読出し、書込みおよび消去電圧の
一覧表を表１として以下に示す。

【表１】

【００１５】図１のデバイスに用いた高圧センサ回路を
図２に示す。図２の回路の端子ＩＮは、図１の接続ピン
又は信号ピンのいずれかであるＶｅｅ，Ｖｐ１，Ｖｐ
２，２０ｒ，２０ｄなどであり得、回路は、例えば読出
し／書込み／消去制御回路２１に含まれ得る。

【００１６】図２の回路において、トランジスタＭＮ
１、ＭＰ３およびＭＰ４は、端子ＩＮの電圧レベルがＶ
ｃｃと２つのＰチャネル閾値電圧との和より高い場合、
出力端子ＯＵＴで高電圧信号（Ｖｃｃ）を生成する従来
の又は先行技術の高圧センサを形成する。トランジスタ
ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＰ５、ＭＰ６およ
びＭＰ７が従来の高圧センサに付加され、新しい動作条
件を形成する。新しい条件は端子ＩＮの電圧レベルが４
つのＮチャネル閾値電圧と２つのＰチャネル閾値電圧と
の和より高い場合、出力端子ＯＵＴで高電圧信号（Ｖｃ
ｃ）を生成する。回路のこの部分に供給される電流は端
子ＩＮの電圧供給からきており、トランジスタＭＰ３か
らトランジスタＭＰ７へミラーされノードＧＡＴＥで４
つのＮチャネル閾値電圧に等しい電圧を生成する。これ
らの２つの部分の組合わせは端子ＩＮの電圧レベルがＶ
ｃｃと２つのＰチャネル閾値電圧との和と４つのＮチャ
ネル閾値電圧と２つのＰチャネル閾値電圧との和の両方
より高い場合のみ、出力端子ＯＵＴに高電圧（Ｖｃｃ）
を生成させる。トランジスタＭＰ１，ＭＮ２，ＭＮ３，
ＭＮ４及びＭＰ２とインバータＩＡは、ノードＨＳ１０
の電圧が非常に遅いランプ・レートのとき出力端子ＯＵ
Ｔの電圧レベルがアンステーブル（unstable）にならな
いようにシュミット・トリガを形成する。

【００１７】トランジスタＭＮ５、ＭＮ６、ＭＮ７、Ｍ
Ｎ８、ＭＰ５、ＭＰ６およびＭＰ７を用いると、端子Ｉ
Ｎの電圧レベルが４つのＮチャネル閾値電圧と２つのＰ
チャネル閾値電圧との和より高い場合のみ、回路は出力
に高電圧を生成し得る。そのため、低電力供給電圧Ｖｃ
ｃは本発明の回路の出力に悪影響を及ぼすことはない。

【００１８】図２の回路は、詳細には、端子ＩＮの電圧
レベルが（１）基準電圧と２つのＰチャネル閾値電圧と
の和と、（２）供給電圧Ｖｃｃと２つのＰチャネル閾値
電圧との和との最大値より高い場合、出力端子ＯＵＴで
高電圧レベル（Ｖｃｃ）を提供する。基準電圧は回路の
特殊用途に特定された値であり得る。例えば、図２の回
路は４つのＮチャネル閾値電圧（Ｎチャネル・ダイオー
ドＭＮ５〜９の閾値電圧）を用いて基準電圧の値を決定
する用途を示す。もちろん基準電圧は、直列に接続され
たダイオードＭＮ５〜９の数を変えることによって変化
し得る。

【００１９】Ｐチャネル・トランジスタＭＰ６およびＭ
Ｐ４は、端子ＩＮの電圧レベルがＶｃｃと２つのＰチャ
ネル閾値電圧との和より低い場合、図２の回路が電力を
消費しないようにする。端子ＩＮの電圧レベルが供給電
圧Ｖｃｃと２つのＰチャネル閾値電圧との和を超えると
き、トランジスタＭＰ４は電流の導通を開始する。しか
し、Ｎチャネル・トランジスタＭＮ１はノードＨＳ１０
の電圧レベルを接地レベルＶｓｓに維持する。Ｐチャネ
ル・トランジスタＭＰ３からＰチャネル・トランジスタ
ＭＰ７へ流れるミラー電流は、ノードＧＡＴＥの電圧レ
ベルを上昇させ、Ｐチャネル・トランジスタＭＰ５の電
流をカット・オフさせる。このため、長チャネルのＮチ
ャネル・トランジスタＭＮ１は、ノードＩＮの電圧レベ
ルが上昇するとノードＨＳ１０の電圧レベルを接地レベ
ルＶｓｓに維持することができる。ノードＩＮの電圧レ
ベルが４つのＮチャネル閾値電圧と２つのＰチャネル閾
値電圧との和を超えて上昇するまで、ノードＧＡＴＥの
電圧レベルが４つのＮチャネル閾値電圧に等しい値でス
テーブル（stable）であり、ノードＩＮの電圧レベルが
その値より高くなるとトランジスタＭＰ５の電流は増加
し始める。トランジスタＭＰ５の電流が増加すると、そ
れはデバイスＭＮ１をオーバーカム（overcome）し、ノ
ードＨＳ１０の電圧レベルを増加させ、出力端子ＯＵＴ
の電圧レベルを高（Ｖｃｃ）にする。上述したように、
端子ＩＮの電圧レベルが非常に遅くランプ（ramp）され
るとき、ノードＨＳ１０の後のシュミット・トリガ段が
すべての発振を消去する。

【００２０】ノードＧＡＴＥは、端子ＩＮの信号転移が
低から高へ急速に増加するとき高速応答しない。コンデ
ンサＣＮ１は、ノードＧＡＴＥの電圧がステーブルにな
るまでノードＨＳ１０が接地レベルＶｓｓにあることを
保証する。コンデンサＣＮ１は、回路の応答を遅らせる
フィルター／遅延メカニズムを形成する。

【００２１】長チャネル・トランジスタＭＮ１は、供給
電圧Ｖｃｃが１つのＮチャネル閾値電圧より低いとき、
ノードＨＳ１０が接地レベルＶｓｓにあることを保証す
る非常に高いインピーダンスの抵抗で置換され得る。供
給端子Ｖｃｃの電圧レベルが１つのＮチャネル閾値電圧
より低いとき、ＣＭＯＳ回路の多くが作動しないため、
本実施例ではＮチャネル・トランジスタＭＮ１を用いて
いる。

【００２２】上述の集積回路の信号ピンで高圧センシン
グを提供する方法は、（１）信号ピンの電圧が基準電圧
と第１の数のトランジスタ閾値電圧との和より高いか否
かを決定するようセンスし、（２）同時に、信号ピンの
電圧が供給電圧と第２の数のトランジスタ閾値電圧との
和より高いか否かを決定するようセンスし、（３）もし
信号ピンの電圧が基準電圧と第１の数のトランジスタ閾
値電圧との和と供給電圧と第２の数のトランジスタ閾値
電圧との和との両方より高い場合出力信号を生成する段
階を含む。

【００２３】本発明を実施例を参照して説明したが、こ
の説明は限定的な意味に解釈されることを意図するもの
ではない。この説明を参照すれば、上述の実施例の様々
な変更および本発明の他の実施例があり得ることは本技
術に習熟したものにとって明らかなはずである。添付さ
れた特許請求の範囲は、本発明の範囲に属するいかなる
その様な変更又は実施例をも含むように考慮されてい
る。

【００２４】以上の説明に関連してさらに以下の事項を
開示する。 （１）半導体集積回路の高電圧センサ回路であって、前
記集積回路は接続ピン、供給電圧ピンおよび基準電圧ピ
ンを有し、前記センサ回路は、第１および第２のソース
・ドレインと１つのゲートとを有する第１のトランジス
タであって、前記第１のトランジスタの前記第１のソー
ス・ドレインが前記接続ピンに接続された、前記第１の
トランジスタと、第１および第２のソース・ドレインと
１つのゲートとを有する第２のトランジスタであって、
前記第２のトランジスタの前記第１のソース・ドレイン
が前記第１のトランジスタの前記第２のソース・ドレイ
ンに接続され、前記第２のトランジスタの前記ゲートが
前記供給電圧ピンに接続された、前記第２のトランジス
タと、第１および第２のソース・ドレインと１つのゲー
トとを有する第３のトランジスタであって、前記第３の
トランジスタの前記第１のソース・ドレインが前記接続
ピンに接続され、前記第３のトランジスタの前記ゲート
が前記第１のトラジスタの前記ゲートに接続された、前
記第３のトランジスタと、第１および第２のソース・ド
レインと１つのゲートとを有する第４のトランジスタで
あって、前記第４のトランジスタの前記第１のソース・
ドレインが前記第３のトランジスタの前記第２のソース
・ドレインに接続され、前記第４のトランジスタの前記
ゲートが前記第２のトラジスタの前記ゲートに接続され
た、前記第４のトランジスタと、第１および第２のソー
ス・ドレインと１つのゲートとを有する第５のトランジ
スタであって、前記第５のトランジスタの前記第１のソ
ース・ドレインが前記第４のトランジスタの前記第２の
ソース・ドレインに接続され、前記第５のトランジスタ
の前記第２のソース・ドレインが出力に接続され、前記
第５のトランジスタの前記ゲートが前記第４のトランジ
スタの前記第２のソース・ドレインに接続された、前記
第３のトランジスタと、前記第５のトランジスタの前記
ゲートと前記基準電圧ピンとの間に接続された基準電圧
回路とを含むセンサ回路。

【００２５】（２） 第１項に記載の回路において、前
記第１、第２、第３、第４および第５のトランジスタの
各々がＰチャネル・トランジスタである回路。 （３） 第１項に記載の回路において、前記電圧基準回
路は前記第５のトランジスタと前記基準電圧ピンとの間
に直列に接続された４つのダイオード接続されたトラン
ジスタを有する回路。 （４） 第３項に記載の回路において、前記ダイオード
接続されたトランジスタはＮチャネル・トランジスタで
ある回路。

【００２６】（５） 第１項に記載の回路において、前
記第５のトランジスタの前記第２のソース・ドレインが
シュミット・トリガ回路を介して前記出力に接続される
回路。 （６） 第１項に記載の回路において、前記第５のトラ
ンジスタの前記第２のソース・ドレインがコンデンサに
よって前記基準電圧に接続される回路。 （７） 第１項に記載の回路において、前記第５のトラ
ンジスタの前記第２のソース・ドレインがレジスタによ
って前記基準電圧に接続される回路。

【００２７】（８） 第１項に記載の回路において、さ
らに第６のトランジスタを有し、前記第６のトランジス
タのゲートが前記供給電圧ピンに接続され、前記第６の
トランジスタのソース・ドレイン・パスが前記基準電圧
と前記第５のトランジスタの前記第２のソース・ドレイ
ンとの間に接続される回路。 （９） 第１項に記載の回路において、さらに、第６の
トランジスタを有し、前記第６のトランジスタのゲート
が前記供給電圧ピンに接続され、前記第６のトランジス
タのソース・ドレイン・パスが前記基準電圧と前記第５
のトランジスタの前記第２のソース・ドレインとの間に
接続され、前記第６のトランジスタのソース・ドレイン
・パスが前記第５のトランジスタのソース・ドレイン・
パスより長い回路。

【００２８】（１０） 集積回路の信号ピンにおける高
電圧をセンスする方法であって、前記信号ピンにおける
電圧が、基準電圧と第１の数のトランジスタ閾値電圧と
の和より高いか否かを決定するようセンスし、同時に、
前記信号ピンにおける電圧が、供給電圧と第２の数のト
ランジスタ閾値電圧との和より高いか否かを決定するよ
うセンスし、前記信号ピンにおける前記電圧が、基準電
圧と前記第１の数のトランジスタ閾値電圧との和と前記
供給電圧と前記第２の数のトランジスタ閾値電圧との和
との両方より高い場合、出力信号を生成する方法。 （１１） 第１０項記載の方法において、前記基準電圧
はトランジスタ閾値電圧の第３の数の合計である方法。

【００２９】（１２） 第１０項記載の方法において、
前記基準電圧は４つのＮチャネル・トランジスタ閾値電
圧の合計である方法。 （１３） 第１０項記載の方法において、前記トランジ
スタ閾値電圧はＰチャネル・トランジスタ閾値電圧であ
る方法。 （１４） 第１０項記載の方法において、前記トランジ
スタ閾値電圧の第１の数は、２つのＰチャネル・トラン
ジスタ閾値電圧である方法。 （１５） 第１０項記載の方法において、前記第２のト
ランジスタ閾値電圧は２つのＰチャネル・トランジスタ
閾値電圧である方法。 （１６） 第１０項記載の方法において、前記出力信号
は高電圧である方法。

【００３０】（１７） 第１０項記載の方法において、
前記信号ピンが回路に接続され、前記回路はさらに、Ｖ
ｃｃピンおよびＶｓｓピンとを有する回路であって、前
記回路は、第１および第２のソース・ドレインと１つの
ゲートを有する第１のトランジスタであって、前記第１
のトランジスタの前記第１のソース・ドレインが前記信
号ピンに接続され、第１および第２のソース・ドレイン
と１つのゲートを有する第２のトランジスタであって、
前記第２のトランジスタの前記第１のソース・ドレイン
が前記第１のトランジスタの前記第２ソース・ドレイン
に接続され、前記第２のトランジスタの前記ゲートが前
記Ｖｃｃピンに接続され、第１および第２のソース・ド
レインと１つのゲートを有する第３のトランジスタであ
って、前記第３のトランジスタの前記第１のソース・ド
レインが前記信号ピンに接続され、前記第３のトランジ
スタの前記ゲートが前記第１のトラジスタの前記ゲート
に接続され、第１および第２のソース・ドレインと１つ
のゲートを有する第４のトランジスタであって、前記第
４のトランジスタの前記第１のソース・ドレインが前記
第３のトランジスタの前記第２のソース・ドレインに接
続され、前記第４のトランジスタの前記ゲートが前記第
２のトラジスタの前記ゲートに接続され、第１および第
２のソース・ドレインと１つのゲートを有する第５のト
ランジスタであって、前記第５のトランジスタの前記第
１のソース・ドレインが前記第４のトランジスタの前記
第２のソース・ドレインに接続され、前記第５のトラン
ジスタの前記ゲートが前記第４のトランジスタの第２の
ソース・ドレインに接続され、基準電圧回路が前記第５
のトランジスタの前記ゲートと前記Ｖｓｓピンとの間に
接続されている方法。

【００３１】（１８） 第１７項に記載の方法におい
て、前記第１、第２、第３、第４および第５のトランジ
スタの各々がＰチャネル・トランジスタである方法。 （１９） 第１７項に記載の方法において、前記基準電
圧回路は前記第５のトランジスタの前記ゲートと前記Ｖ
ｓｓピンとの間に直列に接続された４つのダイオード接
続されたトランジスタを有する方法。 （２０） 第１７項に記載の方法において、前記基準電
圧回路は前記第５のトランジスタの前記ゲートと前記Ｖ
ｓｓピンとの間に直列に接続された４つのＮチャネル・
ダイオード接続されたトランジスタを有する方法。

【００３２】（２１） 基準電圧を有するＣＭＯＳ高電
圧センサ回路であって、例えば４つのＮチャネルＭＯＳ
トランジスタ、１つのパス・ゲートＰチャネル・トラン
ジスタ、１つの電流ミラーＰチャネルＭＯＳトランジス
タ、および、例えば２つのＰチャネル・トランジスタと
１つのＮチャネルＭＯＳトランジスタとを有する高電圧
センサを開示する。本発明におけるセンサ回路は、入力
電圧が基準電圧プラス２つのＰチャネル閾値電圧と基準
電圧Ｖｃｃプラス２つのＰチャネル閾値電圧出力の双方
より高い場合、高圧信号を出力に生成する。パワーアッ
プまたはパワーダウンのシーケンスは、本発明の回路の
操作に悪影響を与えない順序であり得る。

【図面の簡単な説明】

【図１】ＥＥＰＲＯＭメモリ・アレイの部分ブロック電
気的断面図。

【図２】上述の先行技術の回路を含む本発明の高電圧セ
ンサ回路の断面図。

【符号の説明】

１０ 浮遊ゲート・トランジスタ １１ ソース １２ ドレイン １３ 浮遊ゲート １４ 制御ゲート １５ ワード線 １６ ワード線・デコーダ １７ ソース線 １７ａ 共通コラム線 １８ ドレイン・コラム線 １９ コラム・デコーダ ２０ｄ アドレス線 ２０ｒ 線 ２１ 読出し／書込み／消去制御回路 ２２ データ入力／出力端子 Ｖｐ１ 第１のプログラム電圧 Ｖｐ２ 第２のプログラム電圧 ＭＮ１〜ＭＮ８ Ｎチャネル・トランジスタ ＭＰ１〜ＭＰ７ Ｐチャネル・トランジスタ ＯＵＴ 出力端子 ＣＮ１ コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 サング ― ウェイ リン アメリカ合衆国テキサス州ヒューストン, グランド ノウルズ ドライブ 8423 (72)発明者 ティー．ダモダー レディ インド国アンドラ パラデシュ，ナルゴン ダ，ビア ナムバリィ，レイブリィ （番 地なし) (72)発明者 デニス アール．ロビンソン アメリカ合衆国テキサス州ニードビル，ト リニィティドライブ 5908

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の高電圧センサ回路であ
   って、前記集積回路は接続ピン、供給電圧ピンおよび基
   準電圧ピンを有し、前記センサ回路は、 第１および第２のソース・ドレインと１つのゲートとを
   有する第１のトランジスタであって、前記第１のトラン
   ジスタの前記第１のソース・ドレインが前記接続ピンに
   接続された、前記第１のトランジスタと、 第１および第２のソース・ドレインと１つのゲートとを
   有する第２のトランジスタであって、前記第２のトラン
   ジスタの前記第１のソース・ドレインが前記第１のトラ
   ンジスタの前記第２のソース・ドレインに接続され、前
   記第２のトランジスタの前記ゲートが前記供給電圧ピン
   に接続された、前記第２のトランジスタと、 第１および第２のソース・ドレインと１つのゲートとを
   有する第３のトランジスタであって、前記第３のトラン
   ジスタの前記第１のソース・ドレインが前記接続ピンに
   接続され、前記第３のトランジスタの前記ゲートが前記
   第１のトラジスタの前記ゲートに接続された、前記第３
   のトランジスタと、 第１および第２のソース・ドレインと１つのゲートとを
   有する第４のトランジスタであって、前記第４のトラン
   ジスタの前記第１のソース・ドレインが前記第３のトラ
   ンジスタの前記第２のソース・ドレインに接続され、前
   記第４のトランジスタの前記ゲートが前記第２のトラジ
   スタの前記ゲートに接続された、前記第４のトランジス
   タと、 第１および第２のソース・ドレインと１つのゲートとを
   有する第５のトランジスタであって、前記第５のトラン
   ジスタの前記第１のソース・ドレインが前記第４のトラ
   ンジスタの前記第２のソース・ドレインに接続され、前
   記第５のトランジスタの前記第２のソース・ドレインが
   出力に接続され、前記第５のトランジスタの前記ゲート
   が前記第４のトランジスタの前記第２のソース・ドレイ
   ンに接続された、前記第５のトランジスタと、 前記第５のトランジスタの前記ゲートと前記基準電圧ピ
   ンとの間に接続された基準電圧回路とを含むセンサ回
   路。
2. 【請求項２】集積回路の信号ピンにおける高電圧をセン
   スする方法であって、 前記信号ピンにおける電圧が、基準電圧と第１の数のト
   ランジスタ閾値電圧との和より高いか否かを決定するよ
   うセンスし、 同時に、前記信号ピンにおける電圧が、供給電圧と第２
   の数のトランジスタ閾値電圧との和より高いか否かを決
   定するようセンスし、 前記信号ピンにおける前記電圧が、前記基準電圧と前記
   第１の数のトランジスタ閾値電圧との和と前記供給電圧
   と前記第２の数のトランジスタ閾値電圧との和との両方
   より高い場合、出力信号を生成する方法。