KR100555341B1 - 반도체장치및그제조방법,회로기판및플렉시블기판 - Google Patents

반도체장치및그제조방법,회로기판및플렉시블기판 Download PDF

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Abstract

품질 보증이 가능하고 취급도 용이하며, 또한, 플렉시블 기판과 반도체칩의 전극을 일괄 접합할 수 있는 반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판이다. 플렉시블 기판(12)에 있어서의 반도체칩(10)의 전극(14)과의 접합부(24)가 배치되는 면에 갭 유지재(16)를 설치하고, 갭 유지재(16)를 개재시킨 상태로 반도체칩(10)과 플렉시블 기판(12)을 배치하고, 플렉시블 기판(12)에 설치된 접합부(24)와 반도체칩(10)의 전극(14)을 접합하고, 몰드재를 주입하여 응력 흡수층(26)을 설치한다.

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, CIRCUIT BOARD, AND FLEXIBLE SUBSTRATE}
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판에 관한 것으로, 특히, 반도체칩의 능동면의 위쪽에 플렉시블 기판이 배치되는 반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판에 관한 것이다.
반도체 장치의 고밀도 실장을 추구하면, 베어칩 실장이 이상적이다. 그렇지만, 베어칩의 상태에서는 품질의 보증 및 취급이 어렵다. 그래서, 베어칩을 패키지화한 것으로서, 패키지 사이즈가 베어칩의 사이즈에 가까운 반도체 장치로서, 예컨대, 국제 공개 WO 95/08856호 공보에 기재된 반도체 장치가 제안되어 있다.
이 반도체 장치는 다음과 같이 하여 제조된다. 즉, 반도체칩의 능동면의 위쪽에 플렉시블 기판(기판이라고도 한다)을 배치한다. 이 플렉시블 기판에는 실장을 위한 외부 전극이 설치되어 있다. 다음에, 플렉시블 기판에 설치된 리드를 절단하면서 반도체칩의 전극에 접합하고, 반도체칩과 플렉시블 기판 사이에 겔형의 수지를 주입하여 반도체 장치를 얻게 된다.
이 반도체 장치에 의하면, 패키지화한 것으로 검사를 확실하게 행할 수 있는 것, 또한, 반도체칩과 플렉시블 기판 사이의 수지가, 반도체칩의 능동면을 피복하기 때문에 품질의 보증이 가능하고, 또한, 취급도 용이하다.
단, 상기 기술에 의하면, 리드를 l개씩 절단하여 1개씩 본딩(소위, 싱글 포인트 본딩(single point bonding))을 하지 않으면 안된다. 모든 리드를 동시에 절단하여 접속하도록 하면, 플렉시블 기판을 지지하지 않게 되어, 리드와 전극의 접합 위치가 어긋나 버린다. 따라서, 상기 공보에 기재된 기술에서는 모든 리드를 일괄 접합하는 방식을 채용할 수 없다. 따라서, 양산성의 점에서는 일괄 접합(갱 본딩(gang bonding))에 비해 열화된다.
또한, 기판 자체가 플렉시블성을 갖기 때문에, 기판의 휘어짐에 기인하는 모든 문제가 해결되지 않는다. 예컨대, 반도체칩과 상기 기판 사이에 겔형의 수지를 주입할 때, 휘어짐에 기인한 주입 불균일함이 발생할 가능성이 충분히 있다. 또한, 외부 전극은 플렉시블 기판 위에 위치하기 때문에, 절대적인 위치 고정이 이루어지지 않고, 특히 외부 기판과의 접속시에 지장을 초래할 가능성이 있다.
또한, 플렉시블 기판은 반도체칩을 포위하도록 배치되는 전용 지그에 의해 지지되지만, 이 지그를 새롭게 준비하지 않으면 안된다.
본 발명은 상술된 바와 같은 과제를 해결함으로써, 그 목적은, 품질 보증이 가능하고 취급도 용이하고, 또한 제조시의 신뢰성이 뛰어난 반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판을 제공하는 것이다.
또한, 더욱, 양산성이 뛰어나며, 종전의 제조 장치를 그대로 이용하여 제조 가능한 반도체 장치 및 그 제조 방법, 회로 기판 및 플렉시블 기판을 제공하는 것이다.
도 1은 제 1 실시예에 따른 반도체 장치의 단면도.
도 2는 제 2 실시예에 따른 반도체 장치의 단면도.
도 3은 제 3 실시예에 따른 반도체 장치의 단면도.
도 4는 제 4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 5는 제 5 실시예에 따른 반도체 장치의 단면도.
도 6a 및 도 6b는 제 6 실시예에 따른 반도체 장치의 평면도 및 단면도.
도 7은 제 7 실시예에 따른 반도체 장치의 단면도.
도 8은 제 8 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 9a 내지 도 9c는 제 9 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면.
도 10은 제 10 실시예에 따른 반도체 장치의 단면도.
도 11은 제 1 내지 제 10 실시예를 적용하여 제조된 반도체 장치를 실장한 회로 기판을 도시하는 도면.
본 발명에 따른 반도체 장치의 제조 방법은 전극을 갖는 반도체칩과, 외부 전극을 형성하기 위한 외부 전극 형성부 및 상기 전극과 접합하기 위한 접합부가 형성된 플렉시블 기판을 준비하는 공정과, 상기 반도체칩에 있어서의 상기 전극을 갖는 제 1 면 및 상기 플렉시블 기판의 제 2 면 중 적어도 어느 한쪽에 갭 유지부를 설치하는 공정과, 상기 갭 유지부를 개재시킨 상태로, 상기 반도체칩과 상기 플렉시블 기판을, 상기 제 1 및 제 2 면이 대향함과 동시에 상기 외부 전극 형성부가 상기 반도체칩과 겹쳐지도록 배치하고, 상기 접합부와 상기 전극을 접합하는 공정과, 상기 반도체칩과 상기 플렉시블 기판 사이에 몰드재를 주입하는 공정을 포함한다.
본 발명에 의하면, 상기와 같은 플렉시블 기판을 준비함으로써, 소위 칩 사이즈와 같은 정도의 패키지를 제공할 수 있는 상태 하에 있다. 그 상태에 있어서, 반도체칩에 있어서의 전극을 갖는 면과, 플렉시블 기판에 있어서의 반도체칩의 전극을 갖는 면에 서로 대향하여 배치되는 면, 다시 말하면 플렉시블 기판에서 전극과의 접합부가 위치하는 측의 면이 대향하여 배치된다. 적어도 어느 하나의 면에는 갭 유지부가 설치된다. 그리고, 갭 유지부가 개재된 상태로, 반도체칩과 플렉시블 기판이 배치되기 때문에, 양자간의 갭이 확실하게 유지된다. 따라서, 갭을 유지하기 위해서 지그를 새삼스럽게 준비할 필요가 없다. 또한, 반도체칩과 플렉시블 기판의 조립 공정 이후, 항상 그 양자에는 일정한 갭이 유지됨으로써, 양자에 의한 불의한 전기 쇼트는 방지할 수 있다. 또한, 갭 유지부를 개재시킨 상태로, 플렉시블 기판의 접합부와 반도체칩의 전극이 접합되기 때문에, 갭 유지부가 접합시에는 소위 지지축으로 되며, 확실한 접합이 행하여진다.
또한, 상기 갭 유지부를 설치하는 공정에서 형성되는 상기 갭 유지부는 상기외부 전극 형성부에 대응하는 영역을 제외한 영역에 설치되는 것이 바람직하다. 다시 말하면, 외부 전극이 형성되는 외부 전극 형성부에 대응하는 부위에는 갭 유지부를 설치하지 않은 것이다. 이와 같이 하면, 외부 전극 자체는 갭 유지부에서 고정되지 않기 때문에 이동하기 쉽고, 열응력을 완화하기 쉬워진다.
또한, 상기 접합하는 공정에서는 상기 접합부와 상기 전극을 일괄로 접합하는 것이 양산성의 관점에서는 바람직하다. 또, 플렉시블 기판의 휘어짐의 문제는 일괄 접합시에 가장 생기기 쉽지만, 이 점 갭 유지부에서 플렉시블 기판을 유지한 상태로 접합되기 때문에, 플렉시블 기판의 휘어짐의 문제도 효과적으로 막을 수 있다.
또한, 상기 반도체칩과 상기 플렉시블 기판 사이에 응력 흡수층을 형성하는 공정을 포함할 수 있다.
이 응력 흡수층은 반도체칩과 플렉시블 기판의 열팽창 계수의 차에 의한 열 스트레스나, 또한, 반도체칩과 외부 접속 기판(실장 기판)의 열팽창 계수의 차에 의한 열 스트레스를 흡수한다. 또한, 갭 유지부를 존재시킨 상태로 응력 흡수층을 형성하면, 확실히 갭이 유지된 상태로 응력 흡수층을 형성할 수 있고, 용이하게 더군다나 확실하게 응력 흡수층을 형성할 수 있다.
또한 특히, 상기 응력 흡수층은 적어도 상기 외부 전극 형성부에 대응하는 영역에 설치하면, 응력 완화가 효과적으로 이루어지게 된다.
상기 갭 유지부는 수지를 인쇄함으로써 설치할 수 있다. 예컨대, 스크린 인쇄 방법에 의해, 솔더 레지스트를 인쇄함으로써, 갭 유지부를 형성할 수 있다. 인쇄 방법을 사용하는 경우, 기존의 인쇄 장치를 전용할 수 있고, 저 비용으로 제조할 수 있다고 하는 이점이 있다.
혹은, 상기 갭 유지부는 잉크젯 방식에 의해 수지를 토출시킴으로써 설치할 수 있다. 여기서, 잉크젯 방식이란, 프린터에 널리 쓰이고 있는 방법이고, 예컨대, 반도체칩의 검사 후에 불량품에 도장을 찍을 때에도 쓰인다. 노즐을 이용하여, 그 노즐로부터 사출된 미립자인 수지를 피대상물에 내뿜는 방식이다. 또, 잉크젯 방식에 의한 경우에는 헤드가 가득 차지 않은 재질의 수지가 사용된다. 이 잉크젯 방식을 사용하면, 인쇄의 전 공정인 준비 공정(예컨대, 잉크, 스키지나 판의 세트 등)의 대부분이 불필요하게 되며, 인쇄 방법보다도 더욱 공정을 간략화할 수 있다. 또한, 예를 들면, 반도체칩의 능동면 측에 형성하는 경우에 있어서도, 능동면에 기계적 접촉되지 않게, 갭 유지부를 형성할 수 있기 때문에, 반도체칩의 능동면의 보장이라고 하는 관점에서는 바람직하다.
특히, 잉크젯 방식을 채용하는 경우에, 상기 갭 유지부는 상기 반도체칩에 있어서의 상기 전극을 갖는 면에만 형성되는 것이 바람직하다. 통상, 잉크젯 방식의 경우에는 헤드로부터 피대상물까지의 위치 정밀도가 요구된다. 특히, 반도체칩은 강성인 기판으로 이루어지기 때문에, 위치 정밀도를 내기 쉽다고 하는 이점이 있다. 또한, 잉크젯 방식을 채용하는 경우에는, 예컨대, 불량 반도체칩을 나타내는 의미로 그 표면에 부착되는 배드 마크(bad mark)를 마킹하는 장치를 이용하는 것도 가능하며, 기존의 설비를 전용하는 것이 가능해진다.
또한, 상기 응력 흡수층은 몰드재의 주입에 의해 형성할 수 있다. 몰드재를 주입함으로써, 반도체칩과 플렉시블 기판이 서로 겹치게 폐쇄된 영역을 포함하여 응력 흡수층을 형성할 수 있다. 또한, 반도체칩과 플렉시블 기판 사이에 확실하게 수지가 널리 퍼짐으로써, 반도체칩의 표면과 플렉시블 기판의 빈틈이 없어져, 수분이 괴는 것을 방지하여, 부식을 방지할 수 있다.
상기 수지로서 열경화성 수지를 사용할 수 있다. 혹은, 상기 수지로서 자외선 경화성 수지를 사용하여도 된다.
상기 갭 유지부에는 상기 반도체칩과 상기 플렉시블 기판 사이의 응력을 흡수하는 성질을 갖는 부재가 사용되고, 동시에 상기 부재를 상기 반도체칩 및 상기 플렉시블 기판의 대향면에 밀착시킴으로써 응력 흡수층이 형성된다.
이 경우, 상기 갭 유지부는 상기 반도체칩 및 상기 플렉시블 기판의 대향면 양면에 확실하게 밀착시킴으로써 상기 응력 흡수층으로서 형성된다.
이것에 의하면, 갭 유지부가 응력 흡수층을 겸하게 되기 때문에, 공정을 간략화할 수 있다.
또한, 몰드재 자체가 고가이기 때문에, 이것을 필요로 하지 않는 것은 저 비용화로도 이어진다.
상기 갭 유지부는 열가소성이고, 상기 응력 흡수층의 형성 공정은 상기 갭 유지부에 열 및 압력을 가하는 공정을 포함하여도 된다. 갭 유지부는 열가소성인 것이기 때문에, 열을 가함으로써 응력 흡수층이 형성된다. 또한, 완성품으로서의 반도체 장치에 있어서, 갭 유지부는 가열되었을 때에 응력을 쉽게 흡수하게 된다.
상기 압력을 가하는 공정에서는 상기 갭 유지부의 가압 위치를 서서히 어긋나게 하여 부분적인 가압이 연속적으로 행하여지는 것이 바람직하다.
상기 갭 유지부는 상기 플렉시블 기판에 있어서의 상기 반도체칩의 전극을 갖는 면에 서로 대향하여 배치되는 면 측에만 설치되는 것이 바람직하다.
상기 갭 유지부를 설치하는 공정은 상기 플렉시블 기판에 있어서의 상기 반도체칩 측의 면에 설치되는 배선 패턴을 형성하는 공정에 포함되고, 상기 배선 패턴을 형성하는 공정에서, 원하는 곳을 에칭하여 1개의 상기 배선 패턴에 복수의 볼록부를 형성하여도 된다.
이것에 의하면, 배선 패턴을 형성하는 공정에 있어서, 갭 유지부를 형성할 수 있기 때문에, 공정을 간략화할 수 있다.
상기 플렉시블 기판에 있어서의 상기 볼록부에 대응하는 위치에 관통 구멍이 설치되고, 상기 플렉시블 기판의 상기 배선 패턴이 설치된 면과는 반대측의 면에 상기관통 구멍을 통해 상기 외부 전극이 설치되어도 된다.
상기 갭 유지부로서의 상기 볼록부의 적어도 상기 반도체칩과 대향하는 위치에 절연 수지를 도포하여도 된다.
이상의 방법에 의해 제조된 반도체 장치는, 전극을 갖는 반도체칩과, 상기 반도체칩 상에 있어서, 상기 반도체칩과는 소정의 갭을 열어 또한 겹치도록 배치됨과 동시에, 상기 겹친 영역 내에 외부 전극 형성부가 위치하고, 상기 외부 전극 형성부와 전기적으로 접속되어 있어 상기 반도체칩의 전극에 접합되는 접합부를 갖는 플렉시블 기판과, 상기 외부 단자 형성부에 대응하는 위치를 제외한 위치에 설치됨과 동시에 상기 갭을 유지하기 위한 갭 유지부를 포함한다.
상기 플렉시블 기판의 상기 겹친 영역 내에는 상기 반도체칩의 능동 영역이 위치하는 것이 바람직하다. 이 구조를 취함으로써, 반도체칩의 능동 영역은 플렉시블 기판으로 보호됨으로써, 부품 점수를 증가시키지 않고 반도체칩의 능동면의 보호 기능을 부가시킬 수 있다.
또한, 상기 반도체칩과 상기 플렉시블 기판 사이에 위치하는 응력 흡수층을 포함하여도 된다.
또한, 상기 응력 흡수층은 상기 외부 단자 형성부에 대응하는 위치에 설치되어도 된다.
특히, 상기 갭 유지부는 상기 플렉시블 기판의 배선 패턴의 적어도 일부를 이용하여 형성되어도 된다.
특히, 하나의 상기 배선 패턴에는 복수의 볼록부가 설치되고, 상기 복수의 볼록부 중 적어도 하나는 상기 갭 유지부가 되고, 다른 볼록부 중 적어도 하나는 상기 반도체칩의 전극과의 접합부가 되는 것이 바람직하다.
상기 플렉시블 기판에 있어서의 상기 배선 패턴이 설치된 측과는 반대측의, 상기 갭 유지부가 되는 볼록부가 설치된 위치에 마주 대하는 위치에 외부 전극이 형성되어도 된다.
상기 갭 유지부는 수지로 이루어지고, 상기 응력 흡수층을 겸하여도 된다. 여기서, 상기 수지는 열가소성인 수지이어도 된다.
또한, 회로 기판에는 상기 반도체 장치를 탑재할 수 있다. 즉, 상기 반도체 장치가 탑재된 회로 기판으로서는, 상기 중의 어느 하나에 기재된 반도체 장치가, 상기 반도체 장치의 외부 전극 형성부를 통해 전기적으로 접속되어 있다.
또한 더욱이 상기 외부 전극 형성부 상에 형성된 외부 전극이 직접 기판의 접속부에 접속되어도 된다.
한편, 반도체 장치에 사용되는 플렉시블 기판으로서는, 베이스부와, 상기 베이스부의 한쪽 면에 설치되는 배선 패턴을 갖는 플렉시블 기판으로서, 1개의 상기 배선 패턴에는 복수의 볼록부가 일체로 형성됨과 동시에, 상기 베이스부에 있어서의 상기 복수의 볼록부가 형성된 각각의 위치에 대응하여, 관통 구멍이 형성된다.
상기 복수의 볼록부는 반도체칩의 전극과의 접속부와 갭 유지부로 이루어지고, 상기 갭 유지부에 상당하는 상기 볼록부의 표면에는 절연층이 설치되는 것이 바람직하다.
또는, 반도체칩의 전극에 접합되는 접합부를 갖는 플렉시블 기판으로서, 상기 접합부를 갖는 측의 상기 접합부를 제외한 위치에, 수지로 이루어지는 갭 유지부가 설치된 것이어도 된다. 상기 갭 유지부는 열가소성 수지이어도 된다.
이하, 본 발명의 적합한 실시예에 대해서 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 제 1 실시예에 따른 반도체 장치를 설명하는 단면도이다. 이 반도체 장치는 반도체칩(10)의 표면 측, 즉, 능동면 측을 플렉시블 기판(12)이 피복하는 것이다. 따라서, 패키지의 평면 사이즈는 거의 칩 사이즈에 근접하게 되어 있다.
반도체칩(10)은 직사각형의 능동면(10a)의 네 변의 주변부에 복수의 전극(14)이 설치되는 페리페럴형인 것이다. 또, 이 도면에 있어서, 전극(14)의 단부가 반도체칩(10)의 단부와 일치되도록 되어 있지만, 실제로는 전극(14)의 단부는 반도체칩(10)의 단부보다도 약간 인입된 위치에 배치되어 있다. 단, 이 도면에서와 같이 전극이 배치되어 있는 반도체칩도 패키지로 할 때에 문제는 없다. 또, 본 실시예는 전극이 능동면의 한 변, 두 변 또는 세 변에만 설치된 반도체칩에도 응용할 수 있다.
능동면(10a) 상에는 갭 유지재(16)가 배치되어 있다. 갭 유지재(16)는, 예컨대, 솔더 레지스트로 형성되지만, 열경화성 또는 자외선 경화성의 수지로 형성되어도 된다. 또한, 갭 유지재(16)는 본딩시에 외적 에너지(열, 압력 등)가 인가되어도, 본딩 후에는 일정한 형상을 유지하고 있는 성질이 있으면 이외의 재료로 형성되어도 되고, 접착성의 유무에도 관계없다. 갭 유지재(16)의 높이는 실장되는 기판과 반도체칩(10)과의 응력을 완화시키는 구조의 관점에서 말하면, 높으면 높을수록 바람직하다. 그러나, 높으면 높을수록 반도체 장치로서 보았을 때의 외형 치수는 당연히 커져 버린다. 또한, 그 갭간에 어떠한 연구가 필요하게 되는 경우도 있다. 예컨대, 반도체칩(10)의 표면 보호를 위해 또는 응력 완화를 위해, 반도체칩(10)과 플렉시블 기판(12)(상세한 것은 후술) 사이에, 예컨대, 수지 등을 주입할 필요가 있는 경우, 그 주입을 방해하지 않는 정도로, 또한, 어느 정도의 갭을 얻게 되면, 갭 유지재(16)의 높이는 10 내지 30㎛ 정도, 특히 20 내지 30㎛ 정도의 범위로 하는 것이 바람직하다.
갭 유지재(16) 상에는 플렉시블 기판(12)이 장착되어 있다. 플렉시블 기판(12)은 박막형의 베이스부(일반적으로는 25 내지 125㎛ 두께 정도)에 5 내지 35㎛ 정도의 배선 패턴이 형성된 것이기 때문에, 쉽게 휘어지게 되어 물결 모양으로 되거나 컬(curl)지거나 하기 쉽다. 본 실시예에서는 갭 유지재(16)를 반도체칩(10)과 플렉시블 기판(12) 사이에 개재시킴으로써, 휘어짐을 없게 하면서 플렉시블 기판(12)을 장착할 수 있다. 그리고, 플렉시블 기판(12)의 휘어짐을 없게 하면서, 플렉시블 기판(12)과 반도체칩(10) 사이에는 균일한 갭이 형성된다. 갭 유지재(16)는 능동면(10a)과 플렉시블 기판(12) 사이에 소정의 간격을 두고, 플렉시블 기판(12)을 지지하는 것이다.
이 점, 국제 공개 WO 95/08856호 공보의 기술에서는 리드를 본딩하면서 플렉시블 기판의 설치가 행해진다. 이 경우에는 갭 유지재(16)가 없기 때문에, 균일한 갭의 형성이 어렵고, 그 결과, 휘어짐을 없게 하여 플렉시블 기판(12)을 장착시킬 수 없다. 따라서, 플렉시블 기판과 반도체칩 사이에 수지의 주입 불가능한 영역이 생길 수 있다. 또한, 플렉시블 기판의 위치가 어긋나게 되어, 외부 단자의 위치 어긋남이 생길 수 있다.
본 실시예에서는 갭 유지재(16)를 개재함으로써, 휘어짐을 없게 하여 적정한 위치에 플렉시블 기판(12)을 장착할 수 있다. 이것에 의해, 복수의 리드(20)의 일괄 본딩이 가능하게 된다. 또, 휘어짐을 없게 한다고 하는 관점에서는, 플렉시블 기판(12)의 휘어짐이 발생되는 위치에만 갭 유지재(16)가 형성되면 충분하다.
또한, 갭 유지재(16)는 플렉시블 기판(12)의 중앙에 형성되어 있기 때문에, 응력 흡수층(26)을 형성하기 위해 및/또는 반도체칩의 능동면 보호를 위한 몰드재의 주입을 용이하게 할 수 있다. 혹은, 플렉시블 기판(12)의 단부에 갭 유지재(16)를 설치하면, 플렉시블 기판(12)의 휘어짐을 없게 하는 효과가 높아진다. 이와 같이, 플렉시블 기판(12)과 반도체칩의 능동면(10a) 사이에 갭이 형성되면, 갭 유지재(16)의 위치는 한정되지 않는다. 단, 응력 완화를 고려하게 되면, 갭 유지재(16)는 외부 전극(22)의 바로 아래를 피하는 것이 바람직하다. 이렇게 함으로써, 응력 흡수층(26)을 외부 전극(22)의 바로 아래에 형성하여, 열 스트레스의 흡수를 효과적으로 행할 수 있다. 또한, 응력 흡수층(26)을 넓게 형성하기 위해서, 가능한 한 적은 영역에 갭 유지재(16)를 형성하는 것이 바람직하다. 또, 갭 유지재(16)를 설치하는 영역은 플렉시블 기판(12)의 휘어짐의 용이함 등 때문에 결정된다. 예컨대, 플렉시블 기판(12)이 얇아서 쉽게 휘어질 때에는 외부 전극(22)의 바로 아래만을 피하여, 그 밖의 반도체칩의 능동면 전 영역에 갭 유지재(16)를 설치하는 경우도 있을 수 있다.
플렉시블 기판(12)은 반도체칩(10)의 실장시에는 능동면(10a)보다 약간 작거나, 혹은 동등한 형상을 이루고 있다. 또한, 플렉시블 기판(12)은 베이스부(13)상에 배선 패턴(18)이 형성된 것으로 되고, 베이스부(13)의 외주로부터 배선 패턴이 돌출하고 있다. 또, 배선 패턴(18)에 있어서 베이스부 외주로부터 돌출된 부분을 리드(20)라고 하기로 한다. 배선 패턴(18) 상에는 외부 전극(22)이 형성되어 있다. 또, 배선 패턴(18)에 있어서, 외부 전극(22)이 설치되는 장소는 외부 전극 형성부라고 한다. 또, 본 형태에서는 외부 전극 형성부로서 배선 패턴 폭보다도 약간 넓은 영역을 확보한, 소위 랜드를 사용하였다. 여기서 외부 전극은 반도체칩(10)을 넘지 않는 범위, 즉, 반도체칩의 영역 내에 설치된다. 영역 내에 설치된 이 외부 전극은 적어도 1개 이상으로, 가장 많은 경우에는 모든 외부 전극이 동 영역 내에 설치된다. 본 예에서는 외부 전극(22)은 볼형이나 페이스트형의 땜납을 사용한다. 또, 외부 전극은 땜납만으로 형성하는 경우에 덧붙여, 그 높이 정밀도를 높이기 위한 부재를 사용하는 경우도 있다. 예컨대, 동이나 은이나 금 등, 땜납의 용융 온도에 대하여 현재의 형상이 유지되는 도전성 부재, 다시 말하면 땜납의 용융 온도를 초과하는 용융 온도를 갖는 부재를 사용하여도 된다. 이 경우 외부 기판과의 접합을 위해서는 부재를 볼형으로 하여 그 외주를 땜납으로 피복하거나, 실장되는 측의 외부 기판 상에 미리 땜납을 도포하거나 하면 된다.
리드(20)는 굴곡되어 있고, 그 리드의 선단측은 반도체칩(10)의 전극과 대향한 상태의 접합부(24)로서 사용된다. 즉, 접합부(24)는 반도체칩(10)의 전극(14)에 접합되어 있다.
그리고, 플렉시블 기판(12)과 반도체칩(10) 사이에 응력 흡수층(26)이 형성되어 있다. 응력 흡수층(26)은 몰드재의 주입에 의해 형성된다. 따라서, 반도체칩(10)의 능동면(10a)의 표면을 피복하여 응력 흡수층(26)이 형성되기 때문에, 능동면(10a)을 보호한다. 그리고, 부식을 방지할 수 있다. 또한, 응력 흡수층(26)은 전기적인 절연성을 갖고 있고, 반도체칩(10)의 능동면(10a)과 외부와의 전기적 도통을 방지할 수 있다. 또한, 응력 흡수층(26)은 열가소성을 갖는다. 따라서, 응력 흡수층(26)은 플렉시블 기판(12)과 반도체칩(10)의 열팽창 계수의 차에 의한 열 스트레스를 흡수할 수 있다.
본 실시예에서는 갭 유지재(16)와 응력 흡수층(26)이 별개로 형성되어 있기 때문에, 각각에 최적의 재료를 사용할 수 있다.
갭 내에서 갭 유지부재(16)의 전유 면적이 커지는 경우에는 갭 유지재(16)에 가요성을 갖게 함으로써, 응력 흡수층(26)과 상승 효과로 보다 신뢰성이 증가한다.
또, 상기 도면에서는 반도체칩(10)과 베이스부(13)가 대향하도록, 반도체칩측에서 보아 반도체칩(10), 베이스부(13), 배선 패턴(18)의 구조로 되어 있지만, 본 예와 같이 갭 유지부나 응력 흡수층과 같은 전기적인 절연 특성을 갖는 부재를 설치하면, 베이스부와 배선 패턴을 역배치, 즉, 반도체칩(10)과 배선 패턴이 대향하도록 설치되어도 된다. 또, 이 경우에는 베이스부에 관통 구멍을 설치하여 배선 패턴과 외부 전극(22)이 전기적 도통을 도모할 수 있도록 하지 않으면 안된다.
다음에, 상기 반도체 장치의 제조 방법을 설명한다. 우선, 배선 패턴(18), 리드(20) 및 외부 전극(22)이 설치된 플렉시블 기판(12)을 준비한다. 또, 배선 패턴(18) 및 리드(20)는 이 준비하는 단계에서 이미 형성되어 있어야만 하지만, 외부 전극(22)은 반드시 이 단계에서 설치해 두어야만 하는 것은 아니다. 외부 전극(22)은 또한 그 후의 공정, 예컨대, 플렉시블 기판과 반도체칩이 접합된 후에 설치되어도 무관하다. 여기서, 리드(20)는 도 1에 도시된 바와 같은 굴곡된 상태가 아니고, 배선 패턴(l8)으로부터 똑바르게 연장된 상태로 좋다. 또한, 배선 패턴(18) 위는, 외부 전극(22)이 설치되는 이외의 영역에 솔더 레지스트를 도포해 두고, 외부와의 전기적 절연을 도모하여 두는 것이 바람직하다. 또한, 이 플렉시블 기판(12)은 반도체 장치로서 조립하였을 때에 반도체칩의 능동면 측 위쪽에 있어서 겹치는 영역을 갖도록 형성되어 있다. 특히, 플렉시블 기판의 베이스부가 겹치는 영역에 위치하고 있다. 또한, 겹치는 영역의 베이스부 상에는 외부 전극이 형성되는 외부 전극 형성부가 형성되어 있다. 이 형태로 함으로써, 반도체칩의 영역 내에 외부 전극을 형성할 수 있음으로써, 소위 칩 사이즈/스케일 패키지의 기준에 따른 형태로 된다.
플렉시블 기판(12)에는 갭 유지재(갭 유지부)(16)를 설치한다. 상세하게는 플렉시블 기판에 있어서의 반도체칩의 전극(14)을 갖는 면에 대향하는 면, 상기 도면에 있어서는 플렉시블 기판(12)에 있어서의 배선 패턴(18)이 형성되는 면과는 반대측의 면에 갭 유지재(16)를 설치한다. 바꿔 말하면, 갭 유지재(16)는 리드(20)에 있어서의 전극(14)과의 접합부(24)의 접합면이 위치되는 측의 면에 설치된다. 갭 유지재(16)의 형성은 스크린 인쇄 또는 잉크젯 방식에 의해, 수지를 도포 또는 토출하여 행해진다. 또는 갭 유지는 접착에 의해 설치해도 된다. 수지는 솔더 레지스트나 열경화성 또는 자외선 경화성인 것이 사용되고, 필요에 따라서 가열 또는 자외선의 조사가 행해진다. 솔더 레지스트로 갭 유지재(16)를 형성할 때에는, 플렉시블 기판(12)에 솔더 레지스트를 도포하는 공정과 연속하여, 갭 유지재(16)의 형성 공정을 행할 수 있다. 이것으로서 작업의 원활화를 도모할 수 있다. 여기서, 플렉시블 기판(12)에 도포되는 솔더 레지스트는 리드(20)의 전기적 및 기계적인 보호로서 보호막의 역할을 담당하게 된다.
또, 갭 유지재(16)는 플렉시블 기판(12) 측에 설치하지 않아도, 반도체칩 측에 설치하여도 되고, 또한 양측에 각각 설치하여도 된다. 또, 반도체칩 측에 갭 유지재(16)를 설치하는 경우에는 잉크젯 방식을 사용하는 편이 바람직하다. 이유는 잉크젯 방식으로 하면, 인쇄 방식과 같이 반도체칩 표면에 직접 닿도록 하지 않고, 갭 유지재(16)를 설치할 수 있다. 또한, 반도체칩은 위치 정밀도의 요구에 쉽게 응답할 수 있다는 점에서, 잉크젯 방식을 사용하는 것이 바람직하다. 요컨대, 잉크젯 방식에서는 노즐과 피대상물(여기서는 반도체칩)의 거리를 정확히 설정할 필요가 있고, 그런 의미로 보면 강성인 기판으로 이루어지는 반도체칩에는 적합한 방법이다. 또한, 잉크젯 방식의 경우, 일반적으로 불량 반도체칩에 대하여 마킹을 행하는 마킹 장치를 이용할 수도 있고, 범용 기술 및 장치를 이용함으로써 설비 투자를 억제할 수 있어, 비용 삭감에 있어서 대단한 이점이 있다.
또한, 갭 유지재(16)를 형성하는 공정에 있어서, 갭 유지재(16)는 외부 전극(22)에 대응하는 영역을 제외한 위치에 형성되어 있다.
다음에, 반도체칩(10) 상에, 갭 유지재(16)를 개재하여 플렉시블 기판(12)을 재치(載置)한다. 그리고, 리드(20)를 절곡하면서, 그 접합부(24)를 반도체칩(10)의 전극(14)에 접합한다. 여기서, 플렉시블 기판(12)에는 복수의 리드(20)가 설치되어 있고, 모든 리드(20)를 일괄하여 전극(14)에 본딩한다. 이 본딩에는 범용 장치가 사용된다. 또, 복수의 리드를 일괄하여 본딩하는 방법은 주지이기 때문에 상세한 설명은 생략한다. 또, 양산성의 관점에서는 일괄하여 본딩(소위, 갱 본딩)하는 것이 바람직하지만, 반드시 일괄하여 본딩해야만 하는 것은 아니고, 싱글 본딩을 사용해도 된다.
그리고, 반도체칩(10)과 플렉시블 기판(12) 사이에 몰드재를 주입한다. 상세하게는, 플렉시블 기판(12)에 도시하지 않은 구멍을 형성하여 두거나, 혹은 인접하는 리드(20) 사이의 빈틈을 이용하여, 몰드재를 주입한다. 몰드재는 겔형이어도 좋지만, 어느 정도 고화하는 것이 바람직하다. 완성품으로서의 반도체 장치에 있어서, 몰드재는 응력 흡수층(26)이 된다. 또한, 응력 흡수층(26)을 설치하는 경우에는 적어도 외부 전극(22)의 바로 아래에는 위치시키는 것이 바람직하다.
이와 같이, 본 실시예에 의하면, 갭 유지재(16)에 의해, 반도체칩(10)과 플렉시블 기판(12) 사이에 갭을 설치할 수 있다. 이 갭은 응력 흡수층(26)을 형성하기 위한 것이다. 그리고, 갭을 설치하기 위해서, 전용 설비를 준비할 필요가 없다. 또한, 범용 장치를 사용하여 복수의 리드(20)를 일괄하여 본딩할 수 있다.
또, 본 예와 같이, 반도체칩 측에 미리 갭 유지재를 설치해둔 경우에, 도 1에 도시된 제 1 실시예에서 사용한 플렉시블 기판(12)을 그대로 사용하여도 된다.
(제 2 실시예)
도 2는 제 2 실시예에 따른 반도체 장치를 도시하는 도이다. 이 도면에 도시된 반도체 장치는 갭 유지재(116, 117) 및 응력 흡수층(126)에 특징을 갖는다. 이외의 구성은 도 1에 도시된 반도체 장치와 같기 때문에 동일 부호를 붙이고 설명을 생략한다.
요컨대, 도 2에 있어서, 플렉시블 기판(12)의 단부에는 갭 유지재(117)가 설치되어 있다. 이것에 의해, 플렉시블 기판(12)의 단부가 지지되기 때문에, 플렉시블 기판(12)의 중앙에 설치되는 갭 유지재(116)를 작게 할 수도 있다. 또, 갭 유지재(116)를 최대한 사용하는 것으로 하면, 배치 가능한 최대 영역은 외부 전극 바로 아래의 영역을 제외한 모든 영역이 된다. 따라서, 갭 유지재(116, 117)는 각각 각 부위마다 별개로 되도록 사용해도 되지만, 예컨대, 최대 영역에 배치하도록 한 경우에는 오히려 그 각 부위가 일체가 되도록(도시하지 않았지만, 일부를 제외하여 연결되어 있음) 하여도 된다. 즉, 해당 개소, 요컨대, 외부 전극 바로 아래에 상당하는 위치에만 구멍이 배치되도록 형성해도 된다.
이렇게 해서, 외부 전극(22) 바로 아래의 영역에, 응력 흡수층(126)을 형성할 수 있고, 열 스트레스의 흡수를 효과적으로 행할 수 있다. 또한, 본 실시예에서는, 플렉시블 기판(12)의 단부로부터 돌출하는 리드(20)가 굴곡되어 있고, 플렉시블 기판(12)의 단부에는 갭 유지재(117)가 설치되어 있다. 따라서, 리드(20)를 굴곡시킬 때에, 그 응력을 갭 유지재(117)에 의해 지지시킬 수 있어, 리드(20)의 본딩 공정을 양호하게 행할 수 있다. 또, 리드(20)에 대하여 굴곡시키도록 한 외압력이 가해진 경우에는, 특히 베이스부의 단부에는 갭 유지재(117)를 설치한 편이 좋다. 단, 리드(20)를 굴곡시키지 않아도, 플렉시블 기판에 대하여, 예컨대, 본딩시에 외압력이 가해진 경우에는 갭 유지재(117)를 설치하여 두는 것이, 보다 신뢰성을 갖게 된다.
도 2는 제 2 실시예에 따른 반도체 장치를 도시하는 도면이지만, 그 제조 방법에 관해서는 그 대부분이 제 1 실시예에서 설명한 방법과 아무런 변화가 없다. 즉, 갭 유지재를 설치하는 영역이 증가된 것으로 인한 갭 유지재의 형성 방법만 약간 변경이 있을 뿐이다. 갭 유지재(116, 117)는 일괄 형성하여도, 분할 형성하여도 문제는 없다. 또한, 연속적(연결된 상태)으로 형성되어도, 단속적으로 그 부위마다 존재하도록 형성하여도 된다.
(제 3 실시예)
도 3은 제 3 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 도면에 도시된 반도체 장치는 도 1에 도시된 반도체 장치의 변형예이고, 동일한 구성에는 동일한 부호를 붙이고 설명을 생략한다.
도 3에 있어서, 플렉시블 기판(212)에 있어서의 능동면(10a) 측의 면에는 배선 패턴(218)이 형성되어 있다. 플렉시블 기판(212)에는 관통 구멍(212a)이 형성되어 있고, 이 관통 구멍(212a)을 통해 배선 패턴(218)으로부터 반대측에 외부 전극(222)이 돌출되도록 형성되어 있다. 플렉시블 기판(212)의 단부에서는 리드(220)가 돌출되어 있다. 리드(220)는 도 1에 도시된 리드(20)보다도 완만한 각도로 굴곡되어 전극(14)에 접속되어 있다.
본 실시예에 있어서도, 플렉시블 기판(212)과 능동면(10a) 사이에 응력 흡수층(226)이 설치되어, 열 스트레스를 흡수하도록 되어 있다. 또한, 본 실시예에 의하면, 응력 흡수층(226)이 형성되는 측에 배선 패턴(218)이 형성되어 있기 때문에, 응력 흡수층(226)에 의해 배선 패턴(218)이 보호된다. 이것에 의해, 배선 패턴(218)의 보호막의 형성을 생략할 수 있다. 또, 갭 유지재가 설치되는 위치는 다른 실시예에서 설명하는 어느 것에 대응시켜도 된다.
이 제조 방법에 관해서는, 그 대부분이 제 1 실시예에서 설명한 방법과 아무런 변화가 없다. 이 제조 방법에 있어서의 제 1 실시예와의 상위점은 플렉시블 기판이 약간 형상이 다른 것을 준비하는 점, 및 플렉시블 기판의 반도체칩에 서로 대향시키는 면을 도 1에 도시한 방향과는 반대로 배치한 점이다.
(제 4 실시예)
도 4는 제 4 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 본 실시예에서 사용되는 반도체칩(30)은 도 1의 반도체칩(10)과 같은 것으로 전극(32)을 갖는다. 본 실시예에서는 반도체칩(30)의 능동면(30a)에 갭 유지재(34)가 미리 설치되어 있다. 즉, 스크린 인쇄 또는 잉크젯 방식에 의해, 수지를 도포 또는 토출하여, 플렉시블 기판의 리드(220)와의 접속 전까지, 반도체칩(30)에 갭 유지재(34)를 설치해 둔다.
그리고, 플렉시블 기판(36)을 갭 유지재(34)를 통해 반도체칩(30) 상에 재치하고, 몰드재의 주입에 의해 응력 흡수층(도시하지 않음)을 형성하여 반도체 장치를 제조한다.
여기서, 플렉시블 기판(36)은 베이스부(37)에 있어서의 반도체칩(30) 측의 면에 배선 패턴(38)이 설치된다. 그리고, 배선 패턴(38)에는 외부 전극으로서의 땜납 범프(40)가 설치되어 있다. 납땜 범프(40)는 베이스부(37)에 형성된 관통 구멍(36a)으로부터, 베이스부(37)에 있어서의 반도체칩(30) 측의 면의 반대면에 돌출한다. 또, 납땜 범프(40)는 반드시 이 단계에서 설치하지 않으면 안된다는 것이 아니고, 이것 이후의 공정, 예컨대, 볼록부(42)와 전극(32)의 접합이 끝난 후에 행하여도 된다. 배선 패턴(38)은 반도체칩(30)의 전극(32)에 대응하는 위치에 볼록부(42)가 형성되어 있다. 이 볼록부(42)는 배선 패턴(38)을 에칭하여 형성된다. 단, 볼록부 형성법은 에칭에 구애될 필요는 없고, 에칭 이외에도, 예컨대, 전사 범프법으로 범프를 형성하거나, 각종 주지의 방법을 이용하여 형성하면 된다. 이 볼록부(42)는 접합부로서, 반도체칩(30)의 전극(32)에 본딩된다. 이 때, 상기 도면에 도시된 바와 같이 플렉시블 기판, 특히 배선 패턴은 굴곡되지 않고 거의 일직선상에 배치된다. 따라서, 배선 패턴(38)에 외적 스트레스(외적 응력)가 가해지지 않고, 크랙 등이 들어가기 어렵게 됨으로써 신뢰성의 향상을 도모할 수 있다.
그리고, 볼록부(42)와 전극(32)의 접합을 방해하지 않도록, 갭 유지재(34)의 높이는 볼록부(42) 및 전극(32) 높이의 합계와 거의 같거나, 그 이하로 되어 있다. 또한, 볼록부는 배선 패턴(38) 측에 설치하지 않아도 되고, 그 경우에는 반도체칩(30)의 전극(32) 상에 범프를 형성함으로써 대응하여도 된다.
본 실시예에 의하면, 배선 패턴(38)이 베이스부(37)에 있어서의 반도체칩(30) 측의 면에 설치되어 있다. 다시 말하면, 베이스부(37)와 반도체칩(30) 사이에 배선 패턴(38)이 설치되어 있다. 따라서, 배선 패턴(38)을 솔더 레지스트 등으로 피복하지 않아도, 갭 유지재(34) 및 몰드재(수지)로 이루어지는 응력 흡수층(도시하지 않음)에 의해 전기적 절연을 도모할 수 있다.
또한, 본 실시예에서는 반도체칩(30)에 직접 갭 유지재(34)가 설치된다. 상술한 바와 같이, 갭 유지재(34)는 인쇄 등에 의해 설치되기 때문에 능동면(30a)에 밀착한다. 따라서, 능동면(30a)과 갭 유지재(34) 사이에 빈틈이 형성되지 않는다. 그리고, 능동면(30a)이 응력 흡수층으로 피복되면, 능동면(30a)의 전극(32) 이외의 영역이 모두 수지로 피복되어, 물이 괴는 영역이 없어지고, 습도계의 신뢰성이 향상된다.
본 실시예의 변형예로서, 플렉시블 기판(36)에 갭 유지재(34)를 미리 설치해두어도 된다. 이 경우에는, 플렉시블 기판(36)에 형성되는 배선 패턴(38)에 보호막을 형성하는 공정, 예컨대, 솔더 레지스트를 인쇄하는 공정에서, 솔더 레지스트를 사용하여 갭 유지재(34)를 형성할 수 있다. 특히, 본 실시예의 플렉시블 기판(36)은 반도체칩(30)의 능동면(30a) 측에 배선 패턴(38)이 형성되기 때문에, 배선 패턴(38)의 보호막에 볼록부를 형성함으로써, 갭 유지재(34)를 형성할 수 있다.
또, 본 예와 같이 반도체칩 측에 미리 갭 유지재를 설치해 두는 경우에, 도 1에 도시된 제 1 실시예에서 사용한 플렉시블 기판(12), 즉, 배선 패턴이 외측에 위치하는 기판을 그대로 사용하여도 된다.
(제 5 실시예)
도 5는 제 5 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 도면에 도시된 반도체 장치는 도 4에 도시된 공정에 의해 제조된 반도체 장치와는 갭 유지재의 위치가 다르며, 그 이외에서는 동일한 구성이기 때문에 동일 부호를 붙이고 설명을 생략한다.
즉, 도 5에 있어서, 갭 유지재(134)는 땜납 범프(40)의 바로 아래를 피한 위치에 설치되어 있다. 구체적으로는 플렉시블 기판(36)의 단부 옆에 설치되어 있다. 이렇게 함으로써, 응력 흡수층(135)을 땜납 범프(40)의 바로 아래에 설치할 수 있다. 그리고, 땜납 범프(40)에 가해진 열 스트레스를 땜납 범프(40)의 바로 아래에서 흡수할 수 있다.
(제 6 실시예)
도 6a는 제 6 실시예에 따른 반도체 장치를 도시하는 평면도이고, 도 6b는 도 6a의 B-B선 단면도이다.
이 반도체 장치에 있어서, 반도체칩(300)의 중앙에는 지그재그형으로 복수의 전극(302)이 설치되어 있다. 또한, 플렉시블 기판(310)에는 반도체칩(300)의 능동면(300a) 측에 배선 패턴(312)이 형성되어 있다. 배선 패턴(312)에는 전극(302)에 접합되는 볼록부(314)가 형성됨과 동시에, 플렉시블 기판(310)에 형성된 관통 구멍 (310a)을 통해 외부 전극(320)이 형성되어 있다.
본 실시예에 있어서도, 플렉시블 기판(310)과 능동면(300a) 사이에 갭 유지재(330)를 개재하여 응력 흡수층(340)이 설치되어 있다. 상세하게는, 갭 유지재(330)는 외부 전극(320)의 바로 아래를 피하여 설치되어 있기 때문에, 외부 전극(320)의 바로 아래에는 응력 흡수층(340)이 형성된다. 이렇게 해서, 열 스트레스를 효과적으로 흡수할 수 있다.
또, 복수 행 또한 복수 열로 전극이 배열된, 소위, 어레이형 반도체칩에도, 본 실시예와 마찬가지로 본 발명을 적용할 수 있다.
(제 7 실시예)
도 7은 제 7 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 도면에 도시된 반도체칩(300)에는, 도 6a 및 도 6b에 도시된 것과 같이, 능동면(300a)에 지그재그형으로 복수의 전극(302)이 설치되어 있다. 또한, 도 7에 도시된 플렉시블 기판(350)에는 능동면(300a)과는 반대측에 배선 패턴(352)이 형성되어 있고, 배선 패턴(352) 상에 외부 전극(354)이 형성되어 있다. 또한, 플렉시블 기판(350)에는 전극(302)의 부근에서 구멍(350a)이 형성되어 있고, 이 구멍(350a)의 안쪽에 리드(356)가 돌출하도록 되어있다. 이 리드(356)는 굴곡 형성되어 전극(302)에 본딩된다.
본 실시예에 있어서도, 플렉시블 기판(350)과 능동면(300a) 사이에 갭 유지재(360)를 개재하여 응력 흡수층(370)이 설치되어 있다. 상세하게는 갭 유지재(360)는 외부 전극(354)의 바로 아래를 피하여 설치되어 있기 때문에, 외부 전극(354)의 바로 아래에는 응력 흡수층(370)이 형성된다. 이렇게 하여, 열 스트레스를 효과적으로 흡수할 수 있다. 또한, 본딩성을 향상시키기 위해, 도 2에 도시된 바와 같이 갭 유지재(360)를 구멍(350a) 측에서 그 단부에까지 배치하는 것이 바람직하다.
(제 8 실시예)
도 8은 제 8 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 이 도면에 있어서, 완성품으로서의 반도체 장치는 반도체칩(50), 플렉시블 기판(54) 및 응력 흡수층(69)을 갖는다. 반도체칩(50)은 도 1의 반도체칩(10)과 마찬가지이며, 전극(52)을 갖는다.
플렉시블 기판(54)은 베이스부(56)와, 이것에 설치되는 배선 패턴(58)을 갖는다. 배선 패턴(58)에는, 도 4의 실시예와 같이, 땜납 범프(64)가 설치되어 있다. 또, 이 땜납 범프(64)를 설치하기 위해서, 베이스부에는 개구부가 설치되고, 배선을 그대로 이용한 패드 영역(58a)이 형성되어 있다. 이 패드 영역(58a)은 외부 전극을 설치하기 위해 일반적으로는 패턴 폭보다도 크게 되도록 형성되어 있다. 배선 패턴(58)은 도 4의 실시예와 마찬가지로, 플렉시블 기판(54)의 이면측에 설치되어 있기 때문에, 외부에 노출되지 않고 보호되도록 되어 있다.
배선 패턴(58)에는 복수의 볼록부(60, 62)가 형성되어 있다. 볼록부(60)는 반도체칩(50)의 전극(52)과의 접합부로서 사용된다. 구체적으로는, 베이스부(56)에 형성된 툴 구멍(56a)에 본딩 툴(68)을 삽입하여, 모든 볼록부(60)와 전극(52)의 본딩이 일괄하여 행해진다. 이 본딩 툴(68)로서 범용 장치를 사용할 수 있다. 이 때 상기 도면에 도시된 바와 같이 플렉시블 기판(54), 특히 배선 패턴(58)은 굴곡되지 않고 일직선상에 배치된다. 따라서, 배선 패턴(58)에 외적 스트레스(외적 응력)가 가해지지 않고, 크랙 등이 들어가기 어렵게 됨으로써 신뢰성의 향상을 도모할 수 있다.
볼록부(62)는 배선 패턴(58)의 패드 영역(58a)에서, 땜납 범프(64)와는 반대측의 면에 설치되어 있다. 패드 영역(58a)이 비교적 넓기 때문에, 볼록부(62)도 크게 형성할 수 있다. 다만, 크기를 고려하지 않으면, 패드 영역(58a) 이외의 위치에 볼록부(62)를 형성하여도 된다. 이 경우에는 땜납 범프(64)의 바로 아래에 응력 흡수층(69)을 형성할 수 있기 때문에, 열 스트레스의 흡수를 효과적으로 행할 수 있다. 또, 볼록부(62)는 배선 패턴(58)에 일체로 형성되어도, 별개로 형성되어도 무방한 것은 이미 예시된 이전 실시예와 같다.
그리고, 볼록부(62)의 표면에, 능동면(50a)과의 전기적 절연을 도모하기 위해서 솔더 레지스트(66)가 도포되어 있다. 솔더 레지스트(66)는 볼록부(62)의 표면에서 다소 돌출되어도 된다. 또, 볼록부(60, 62)는 배선 패턴(58)의 표면을 에칭하여 형성된다. 따라서, 접합부로서의 볼록부(60)를 형성할 때에, 에칭 공정이 증가되지 않고서, 볼록부(62)를 동시에 형성할 수 있다.
볼록부(62) 및 솔더 레지스트(66)를 설치함으로써, 반도체칩(50)의 능동면(50a)과 플렉시블 기판(54) 사이에 갭을 형성할 수 있다. 바꿔 말하면, 볼록부(62)와 솔더 레지스트(66)에 갭 유지재로서의 기능을 갖게 하고 있다. 그리고, 이 갭에 몰드재를 주입하여, 응력 흡수층(69)을 형성할 수 있다. 또한, 볼록부(60)와 전극(52)의 접합을 방해하지 않도록, 볼록부(62) 및 솔더 레지스트(66)의 합계의 높이는 볼록부(60) 및 전극(52)의 합계의 높이와 거의 같거나 그 이하로 되어 있다.
상기 반도체 장치의 제조 방법을 설명하면, 우선, 볼록부(60, 62)를 갖는 배선 패턴(58)을 갖는 플렉시블 기판(54)을 준비한다. 볼록부(60, 62)는 이미 말한 바와 같이 일체이거나 별개이거나 관계없다. 단, 볼록부(62) 쪽의 표면에는 절연 처리가 이루어지지 않으면 안된다. 다음에, 반도체칩(50) 상에 플렉시블 기판(54)을 재치하고, 볼록부(60)와 전극(52)을 본딩한다. 그리고, 플렉시블 기판(54)과 반도체칩(50) 사이에 몰드재를 주입하여 응력 흡수층(69)을 형성하여, 반도체 장치를 얻을 수 있다. 또, 땜납 범프(64)의 형성시에는 전극(52)과 볼록부(60)의 접합(본딩)시보다도 이전이거나, 그렇지 않으면 이후이거나 관계없다. 단, 본딩시보다도 이전에 땜납 범프를 형성한 경우에는, 상기 도면에 도시된 바와 같이, 본딩 툴은 땜납 범프를 피한 형상으로 하지 않으면 안된다.
본 실시예에 의하면, 전용 지그가 불필요하게 되고, 범용 조립 장치로서 실장 조립 공정을 행할 수 있어, 제조 비용의 상승을 억제할 수 있다.
(제 9 실시예)
도 9a 내지 도 9c는 제 9 실시예에 따른 반도체 장치의 제조 공정을 도시하는 도면이다.
반도체칩(70)은 능동면(70a)에 전극(72)을 갖는 종래와 같은 것이다. 플렉시블 기판(74)은 베이스부(76)에 배선 패턴(78)이 설치된다. 베이스부(76)에는 관통 구멍(80)이 형성되어 있다. 관통 구멍(80)은 외부 전극으로서의 땜납 범프를 설치하기 위한 것이다. 땜납 범프는 도 4 및 도 8에 도시된 것과 같기 때문에 설명 및 도시를 생략한다.
배선 패턴(78)에는 전극(72)과의 접합부로서의 볼록부(82)가 형성되어 있다. 이 볼록부(82)도 에칭에 의해 형성된다.
본 실시예에 있어서 특징적인 것은, 플렉시블 기판(74)에 개재층(84)이 형성되어 있는 것이다. 또한, 본 예에서는 플렉시블 기판(74)에 개재층(84)이 설치되어 있지만, 반도체칩 측에 미리 개재층(84)을 설치해도 된다.
이 개재층(84)은 가요성 접착제를 플렉시블 기판(74)의 배선 패턴(78)에 도포하여 설치된다. 혹은, 미리 개재층(84)을 테이프형으로 형성하고 나서, 배선 패턴(78)에 접착하여도 된다. 또는 한쪽 면에만 접착성을 갖는 테이프를 개재층으로서 사용하고, 이 테이프의 다른 쪽 면에 증착 등에 의해 배선 패턴을 형성하여도 된다.
개재층(84)은 갭 유지부 및 응력 흡수층으로서의 기능을 부과한다. 요컨대, 개재층(84)이 갭을 유지하는 부재인 동시에, 그대로 열 스트레스를 흡수하는 부재가 된다. 응력 흡수층으로서는 가요성을 갖는 조성이며, 게다가 열가소성이나 열경화성을 갖는, 예컨대, 폴리이미드 등인 것이 바람직하다.
또한, 개재층(84)은 배선 패턴(78)의 볼록부(82)의 부근을 피하여 설치되어 있다. 따라서, 개재층(84)이 볼록부(82)를 피복해 버리는 것을 피하게 된다. 이렇게 하여, 볼록부(82)와 전극(72) 사이에 개재층(84)이 개재함으로써 본딩 불량을 방지할 수 있다.
그리고, 도 9a에 도시된 바와 같이, 반도체칩(70)의 능동면(70a)의 위쪽에 플렉시블 기판(74)을 배치한다. 상세하게는, 전극(72) 상에 배선 패턴(78)의 볼록부(82)가 위치하도록 플렉시블 기판(74)을 배치한다. 다음에, 도 9b에 도시된 바와 같이, 반도체칩(70) 상에 플렉시블 기판(74)을 재치한다. 그리고, 지그(86)에 의해, 플렉시블 기판(74) 상으로부터 개재층(84)을 가압 및 가열한다. 가압됨으로써, 개재층(84)은 반도체칩(70)의 능동면(70a)에 밀착한다. 또한, 개재층(84)은 열가소성일 때에는 가열됨으로써 밀착성이 향상된다.
여기서, 지그(86)는 이미 주지된 같이 접촉면이 평탄하게 형성된 툴을 사용하여도 되지만, 한편, 도 9b에 도시된 바와 같이, 플렉시블 기판(74)과의 접촉면이 곡면이 되도록 설치하여도 된다. 따라서, 굴러 들어가도록 지그(86)를 가압하면, 가압 위치가 서서히 어긋나서 부분적인 가압이 연속적으로 행하여진다. 이것에 의해, 개재층(84)과 능동면(70a) 사이의 틈이 밀려나온다. 그리고, 틈이 없어짐으로써, 기포를 제거할 수 있는 동시에, 수분이 고이지 않게 된다.
다음에, 도 9c에 도시된 바와 같이, 본딩 툴(88)을 사용하여, 볼록부(82)와 전극(72)을 본딩한다. 이 본딩 툴(88)로서는 접합부만을 일괄 압착할 수 있고, 그 밖의 부분은 비접촉의 구조로 되어 있다. 본 예에서의 본딩 툴(88)은 단면 형상이 오목 형상으로 되어 있고, 동일 툴(88)의 볼록 부분은 2변에 설치되어 있는 예이다. 또, 툴의 볼록 부분은 본딩 위치에 맞추어 설치하면 되고, 예컨대 4변 전체에 설치하기도 하고, 이 제한은 없다.
또한, 본 실시예에서는 먼저, 볼록부(82)와 전극(72)을 위치 결정하여, 개재층(84)이 반도체칩(70)에 접착되어 있기 때문에, 본딩 작업이 용이하게 된다. 다만, 본딩 작업의 난이를 고려하지 않으면, 볼록부(82)와 전극(72)을 위치 결정하여, 본딩을 행하고 나서, 개재층(84)을 반도체칩(70)에 접착하여도 된다.
이렇게 해서 제조된 반도체 장치에 의하면, 개재층(84)이 응력 흡수층으로서의 기능을 다하기 때문에, 굳이 응력 완화층으로서의 몰드재를 주입할 필요는 없다. 단, 접합부의 보호를 목적으로서 예컨대 배선 패턴(78)의 볼록부(82) 부근에 적극적으로 몰드재를 주입하여도 상관없다. 고가의 몰드재의 생략에 의해 저비용화를 도모할 수 있다. 더구나, 몰드재를 주입하지 않기 때문에, 능동면(70a) 상에 틈이 생길 가능성이 낮게 되어 수율이 향상된다.
(제 10 실시예)
도 10은 제 l0 실시예에 따른 반도체 장치를 설명하는 도면이다. 이 도면에 도시된 반도체 장치는 도 9c에 도시된 반도체 장치의 변형예이고, 동일한 구성에는 동일 부호를 부가하고 설명을 생략한다.
즉, 도 10에 도시된 바와 같이, 플렉시블 기판(74)에 형성되는 개재층(184)은 외부 전극(183)의 바로 아래에만 설치되어 있다. 개재층(184)은 도 9c에 도시된 개재층(84)과 같이, 접착제로서 구성된다. 따라서, 개재층(184)은 플렉시블 기판(74)과 능동면(70a) 사이에 갭을 형성하여 양자를 접착한다. 단, 개재층(184)은 도 9c에 도시된 것보다도 작기 때문에, 접착력이 떨어진다.
그래서, 플렉시블 기판(74)과 능동면(70a) 사이에는 수지(185)가 주입되어 있다. 수지(185)는 플렉시블 기판(74)과 능동면(70a)을 접착하여, 능동면(70a)을 수분으로부터 보호하는 것이다. 따라서, 수지(185)는 응력 흡수에 필요한 성질을 구비하지 않아도 된다.
본 실시예에 의하면, 개재층(184)에 의해, 플렉시블 기판(74)과 능동면(70a)이 다소나마 접착되기 때문에, 양자간에 갭을 형성하여, 플렉시블 기판(74)을 반도체칩(70)에 장착할 수 있다. 또한, 수지(185)에 의해, 플렉시블 기판(74)과 능동면(70a)이 접착됨과 동시에, 능동면(70a)이 수분으로부터 보호된다. 이렇게 해서, 개재층(184)을 설치하는 영역을 작게 하면서도, 충분한 응력 흡수가 가능하게 된다.
그리고, 도 11은 상기 제 1 내지 제 10 실시예를 적용하여 제조된 반도체 장치(110)를 실장한 회로 기판(100)을 도시한다.
본 발명은 상기 실시예에 한정되는 것이 아니라, 여러 가지의 변형이 가능하다. 특히, 플렉시블 기판은 필름 캐리어 테이프를 사용하여 구성하는 것이 바람직하다. 그리고, 필름 캐리어 테이프에 일체적으로 복수의 반도체 장치를 제조하여, 취급성을 향상시키는 것이 바람직하다. 이 경우, TAB(Tape Automated Bonding) 기술에 대응하는 범용 ILB(Inner Lead Bonding) 라인으로, 반도체 장치의 실장 조립 공정을 행할 수 있다.
또, 필름 캐리어 테이프를 사용하는 경우에는, 그 제조 공정상, 플렉시블 기판, 특히, 베이스부는 반도체칩의 능동면보다 약간 크게 하지 않을 수 없는 경우도 있다. 각 플렉시블 기판은 필름 캐리어 테이프로서 일체로 되어 있고, 최종적으로는 떼어내지만, 그때까지의 메달기부가 필요하게 된다. 이 매달기부는 통상 마지막에 떼어내지만, 절단 장치의 정밀도상, 일반적으로 반도체 장치의 계면에서의 절단은 꽤 곤란함이 수반되기 때문이다. 또, 이 경우, 반도체칩의 모든 방향에 대해서 크게 하지 않아도, 예컨대, 4방향 중 대향하는 2방향에 대해서는 반도체칩 폭보다도 넓게 형성하지만, 다른 2방향은 반도체칩 폭보다도 좁게 형성하고, 폭넓게 형성된 측에 매달기부를 설치하게 하는 것도 가능하다.
또한, 상기 실시예는 소위 팬 인형의 반도체 장치이지만, 이것에 한정되지 않고, 외부 전극을 반도체칩의 외주측에도 설치한 팬 인/아웃형의 반도체 장치에 본 발명을 적용하여도 된다.
또한, 도 1 내지 도 9c는 단면도이기 때문에, 리드가 2방향으로 배치되어 있는 상태가 도시되어 있지만, 실제로는 복수 방향에서 배선 패턴이 배치되어 있다. 또한, 2방향에서 배선 패턴을 배치하는 것을 방해하지 않는다.
또한, 상기의 각종 실시예에서는 범프를 플렉시블 기판에 형성하였지만, 금 범프를 칩 측에 설치하는 등, 이미 주지의 각종 범프 형성 기술을 사용하여 반도체칩 측에 범프를 설치하여도 된다.

Claims (12)

  1. 제 1 면에 전극을 가지는 반도체 칩과, 제 2 면을 가지고, 외부 전극을 형성하기 위한 외부 전극 형성부 및 상기 전극과 접합하기 위한 접합부가 형성된 플렉시블 기판을 준비하는 공정과,
    상기 반도체 칩과 상기 플렉시블 기판의 사이에 있어서, 상기 외부 전극 형성부와 오버랩하는 위치를 제외한 영역에 갭 유지부를 설치하는 공정과,
    상기 갭 유지부를 개재시킨 상태로, 상기 반도체 칩과 상기 플렉시블 기판을, 상기 제 1 및 제 2 면이 대향함과 동시에 상기 외부 전극 형성부가 상기 반도체 칩과 겹쳐지도록 배치하고, 상기 접합부와 상기 전극을 접합하는 공정과,
    상기 반도체 칩과 상기 플렉시블 기판 사이에 있어서, 적어도 상기 외부 전극 형성부와 오버랩하는 영역에 몰드재를 주입하는 공정을 포함하는, 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 갭 유지부는 수지를 인쇄함으로써 설치되는, 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 갭 유지부는 잉크젯 방식에 의해 수지를 토출시킴으로써 설치되는, 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 갭 유지부는 상기 제 1 면에만 설치되는, 반도체 장치의 제조 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 수지로는 열경화성 또는 자외선 경화성을 갖는 수지를 사용하는, 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 갭 유지부에는 상기 반도체칩과 상기 플렉시블 기판 사이의 응력을 흡수하는 성질을 갖는 부재가 사용되고, 또한 상기 부재를 상기 반도체칩 및 상기 플렉시블 기판의 대향면에 밀착시킴으로써 응력 흡수층이 형성되는, 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 갭 유지부는 열가소성이고,
    상기 응력 흡수층 형성 공정은 상기 갭 유지부에 열 및 압력을 가하는 공정을 포함하는, 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 압력을 가하는 공정에서는 상기 갭 유지부의 가압 위치를 서서히 어긋나게 하여 부분적인 가압이 연속적으로 행해지는, 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 갭 유지부는 상기 제 2 면에만 설치되는, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 갭 유지부를 설치하는 공정은 상기 플렉시블 기판에 있어서의 상기 제 2 면에 설치되는 배선 패턴을 형성하는 공정에 포함되고,
    상기 배선 패턴을 형성하는 공정에서, 에칭에 의해 상기 배선 패턴에 복수의 볼록부를 형성하는, 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 플렉시블 기판에 있어서의 상기 볼록부에 대응하는 위치에 관통 구멍이 설치되고,
    상기 플렉시블 기판의 상기 제 2 면과는 반대측의 면에 상기 관통 구멍을 통해 상기 외부 전극이 설치되는, 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 갭 유지부로서의 상기 볼록부의 적어도 상기 반도체칩과 대향하는 위치에 절연 수지를 도포하는 공정을 포함하는, 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482673B2 (en) * 1996-10-17 2002-11-19 Seiko Epson Corporation Semiconductor device, method of making the same, circuit board, flexible substrate, and method of making substrate
JPH11345905A (ja) 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP4489221B2 (ja) * 1999-12-14 2010-06-23 大日本印刷株式会社 転写用配線部材およびその製造方法
JP3645511B2 (ja) * 2001-10-09 2005-05-11 株式会社ルネサステクノロジ 半導体装置の製造方法
CN1890603B (zh) 2003-12-01 2011-07-13 伊利诺伊大学评议会 用于制造三维纳米级结构的方法和装置
JP2005311118A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置、並びに電子機器
US8217381B2 (en) 2004-06-04 2012-07-10 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
US7799699B2 (en) 2004-06-04 2010-09-21 The Board Of Trustees Of The University Of Illinois Printable semiconductor structures and related methods of making and assembling
US7521292B2 (en) 2004-06-04 2009-04-21 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US7943491B2 (en) 2004-06-04 2011-05-17 The Board Of Trustees Of The University Of Illinois Pattern transfer printing by kinetic control of adhesion to an elastomeric stamp
CN104716170B (zh) 2004-06-04 2019-07-26 伊利诺伊大学评议会 用于制造并组装可印刷半导体元件的方法和设备
US7105918B2 (en) * 2004-07-29 2006-09-12 Micron Technology, Inc. Interposer with flexible solder pad elements and methods of manufacturing the same
DE102004037610B3 (de) * 2004-08-03 2006-03-16 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
MY152238A (en) * 2005-06-02 2014-09-15 Univ Illinois Printable semiconductor structures and related methods of making and assembling
JP4659634B2 (ja) * 2006-02-08 2011-03-30 富士通株式会社 フリップチップ実装方法
EP1991723A2 (en) 2006-03-03 2008-11-19 The Board Of Trustees Of The University Of Illinois Methods of making spatially aligned nanotubes and nanotube arrays
US7759782B2 (en) 2006-04-07 2010-07-20 Tessera, Inc. Substrate for a microelectronic package and method of fabricating thereof
KR101519038B1 (ko) 2007-01-17 2015-05-11 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 프린팅­기반 어셈블리에 의해 제조되는 광학 시스템
US7767497B2 (en) * 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
KR101755207B1 (ko) 2008-03-05 2017-07-19 더 보드 오브 트러스티즈 오브 더 유니버시티 오브 일리노이 펴고 접을 수 있는 전자장치
US8470701B2 (en) 2008-04-03 2013-06-25 Advanced Diamond Technologies, Inc. Printable, flexible and stretchable diamond for thermal management
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
US8372726B2 (en) 2008-10-07 2013-02-12 Mc10, Inc. Methods and applications of non-planar imaging arrays
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US7952176B2 (en) * 2008-12-09 2011-05-31 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
WO2010132552A1 (en) 2009-05-12 2010-11-18 The Board Of Trustees Of The University Of Illinois Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays
US10441185B2 (en) 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
US9936574B2 (en) 2009-12-16 2018-04-03 The Board Of Trustees Of The University Of Illinois Waterproof stretchable optoelectronics
JP6046491B2 (ja) 2009-12-16 2016-12-21 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ コンフォーマル電子機器を使用した生体内での電気生理学
EP2974673B1 (en) 2010-03-17 2017-03-22 The Board of Trustees of the University of Illionis Implantable biomedical devices on bioresorbable substrates
WO2012097163A1 (en) * 2011-01-14 2012-07-19 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
WO2012158709A1 (en) 2011-05-16 2012-11-22 The Board Of Trustees Of The University Of Illinois Thermally managed led arrays assembled by printing
US8934965B2 (en) 2011-06-03 2015-01-13 The Board Of Trustees Of The University Of Illinois Conformable actively multiplexed high-density surface electrode array for brain interfacing
JP6231489B2 (ja) 2011-12-01 2017-11-15 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ プログラム可能な変化を被るように設計された遷移デバイス
CN105283122B (zh) 2012-03-30 2020-02-18 伊利诺伊大学评议会 可共形于表面的可安装于附肢的电子器件
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US10925543B2 (en) 2015-11-11 2021-02-23 The Board Of Trustees Of The University Of Illinois Bioresorbable silicon electronics for transient implants
US10790328B2 (en) 2017-11-28 2020-09-29 Asahi Kasei Microdevices Corporation Semiconductor package and camera module
JP7282710B2 (ja) * 2020-03-19 2023-05-29 株式会社東芝 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
WO1995008856A1 (en) * 1993-09-20 1995-03-30 Tessera, Inc. Method of forming interface between die and chip carrier

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59219942A (ja) 1983-05-30 1984-12-11 Nec Corp チツプキヤリア
JPS61100940A (ja) 1984-10-22 1986-05-19 Mitsubishi Electric Corp 半導体装置
JPS644038A (en) 1987-06-26 1989-01-09 Nec Corp Mounting structure of integrated circuit
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
JP2674536B2 (ja) 1993-12-16 1997-11-12 日本電気株式会社 チップキャリア半導体装置及びその製造方法
US5663106A (en) * 1994-05-19 1997-09-02 Tessera, Inc. Method of encapsulating die and chip carrier
US5776796A (en) 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US5834339A (en) * 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
KR0181615B1 (ko) 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
JP3484554B2 (ja) 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
US6482673B2 (en) * 1996-10-17 2002-11-19 Seiko Epson Corporation Semiconductor device, method of making the same, circuit board, flexible substrate, and method of making substrate
US5909633A (en) * 1996-11-29 1999-06-01 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronic component
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
WO1995008856A1 (en) * 1993-09-20 1995-03-30 Tessera, Inc. Method of forming interface between die and chip carrier

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