KR20000029261A - 반도체장치, 반도체 웨이퍼, 반도체 모듈 및 반도체장치의제조방법 - Google Patents

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마사히코 오기노
타쿠미 우에노
슈지 에구치
아키라 나가이
토시야 사토
토시아키 이시이
히로요시 코카쿠
마사노리 세가와
노부타케 쯔유노
아사오 니시무라
이치로 안죠
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체장치가 휘어짐이 적고, 더욱이 낙하시의 칩 단부의 결함이나 깨짐이 발생하기 어렵우며 또, 실장 신뢰성 및 양산성이 우수한 반도체장치, 즉 반도체 웨이퍼 및 반도체 모듈을 제공한다.
반도체 칩(64)과, 상기 반도체 칩의 회로 및 전극이 형성된 측의 면상에 설치된 다공질의 응력완화층(3)과, 상기 응력완화층의 위에 설치되어 상기 전극에 접속된 배선층(2)과, 상기 배선층 위에 설치된 외부전극(10)을 가지는 반도체장치(17)에 있어서, 상기 반도체 칩의 상기 응력완화층(3)과는 반대측의 면상에 보호막(7)을 가지고, 상기 응력완화층(3), 상기 반도체 칩(6) 및 상기 보호막(7)의 각 측면이 동일면 상에서 외부로 노출하고 있는 반도체장치.

Description

반도체장치, 반도체 웨이퍼, 반도체 모듈 및 반도체장치의 제조방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR WAFER, SEMICONDUCTOR MODULE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 고밀도실장 모듈이나 멀티칩 모듈 등에 이용되는 칩 사이즈 패키지를 가지는 반도체장치와 그 제조 및, 반도체장치의 작성에 이용되는 반도체 웨이퍼에 관한 것이다.
근래, 전자 디바이스의 소형화, 고성능화에 따라 그 중에 이용되는 반도체장치도 고집적도화, 고밀도화, 처리속도의 고속화가 요구되어 오고 있다. 이에 대응하여, 반도체장치의 실장방법도 실장밀도를 높이기 위하여 핀 삽입형에서 표면 실장형으로, 또 다핀화에 대응하기 위해서 DIP(dual inline package)로부터 QFP(quad flat package)나 PGA(pin grid array)등의 패키지가 개발되어 있다.
그러나, QFP는 패키지의 주변부에만 실장기판과의 접속 리드가 집중하고 리드 자체가 가늘며, 변형되기 쉽기 때문에, 다핀화가 진행됨에 따라 실장이 곤란하게 되어 가고 있다. 또 PGA는 실장기판과 접속하기 위한 단자가 가늘고 길며, 매우 밀집되어 있기 때문에 전기 특성적으로 고속화가 어렵고, 또 핀 삽입형이기 때문에 표면실장할 수 없어 고밀도실장에 있어서는 불리하다.
최근에는 이런 과제를 해결하고 고속화 대응의 반도체장치를 실현가기 위해 반도체 칩과 배선회로가 형성된 기판의 사이에 응력완충층을 가지며, 배선회로가 형성된 기판의 실장기판 면측에 외부단자인 범프전극을 가지는 BGA(ball grid array)패키지도 개발되어 있다 (미국특허 제 5148265호). 이 구조를 가지는 패키지는 실장기판과 접속하기 위한 단자가 볼 모양 땜납이므로, QFP와 같은 리드의 변형이 없고, 실장면 전체에 단자가 분산되어 있으므로 단자 사이의 피치도 크게 취할 수 있어 표면실장이 용이하다. 또, PGA에 비교해 외부단자인 범프전극의 길이가 짧기 때문에, 인덕턴스 성분이 작고 신호속도가 빠르게 되어 고속대응이 가능하게 된다.
한편, 일본공개특허 평8-172159호 공보에는 보호막을 구비한 칩으로서, 밀봉재/칩/보호막/밀봉재의 단면 구성으로 이루어지는 LOC(Lead On Chip)패키지가 개시되어 있다. 이 보호막은 밀봉재와 칩의 밀착성을 향상시킴과 동시에 픽업핀에 의한 흠집 방지를 도모하는 것이다.
또, 일본공개특허 평7-135189호 공보에는 LOC구조와 같은 반도체장치를 제조하기 위한 웨이퍼 접착 시트에 관한 발명이 개시되어 있다. 이 웨이퍼 접작 시트는 반도체 제조과정에 있어서 칩을 패키지에 마운트할 때까지 보호막으로서 이용된다.
근래, 휴대정보 단말기기의 보급에 따라, 반도체장치의 소형화,고밀도 실장화가 요구되고 있다. 이 때문에 최근에는 패키지 사이즈가 칩과 거의 같은 크기의 CSP(Chip scale package)가 개발되어 있다. 일경 BP사 발행(1998년 2월)의 「일경마이크로디바이스」(38~64페이지)에는 여러가지 타입의 CSP가 개시되어 있다. 이들은 배선층이 형성된 폴리이미드나 세라믹 기판위에 개개의 조각으로 절단된 반도체 칩을 접착 후, 배선층과 반도체 칩을 와이어본딩이나 싱글포인트본딩, 갱본딩, 범프본딩 등의 방법에 의해 전기적으로 접속하고, 접속부를 수지밀봉하여 최후에 땜납 범프 등의 외부단자를 형성하여 제조된다. 또 일본공개특허 평9-232256호나 일본공개특허 평10-27827호는 CSP를 대량 생산하기 위한 제조방법에 대해서 개시하고 있다. 이들은 반도체 웨이퍼 상에 범프를 형성하고 그 범프를 통하여 배선기판을 전기적으로 접속한 후, 접속 부분에 수지 밀봉하고, 배선기판 위에 외부 전극을 형성하며, 마지막으로 개개의 조각으로 절단하여 반도체 장치를 제조하는 것이다. 또, 일경BP사 발행(1998년4월)의 「일경마이크로디바이스」(164~167 페이지)는 별도의 CSP를 대량 생산하기 위한 제조방법에 대해서 개시하고 있다. 이것은 반도체 웨이퍼 위에 도금에 의해 범프를 형성하고 범프 이외의 부분을 수지밀봉한다. 또한, 상기 범프 부분에 외부전극을 형성하고, 마지막으로 개개의 조각으로 절단하여 반도체장치를 제조하는 것이다.
상기 CSP에 관하여, 상기 폴리이미드나 세라믹 기판상에 개개의 조각으로 절단된 반도체 칩을 접착하여 조립하는 타입의 CSP중에서, 배선층과 칩과의 접속을 와이어본딩으로 접속하는 것은 배선층의 본딩 에리어가 칩의 외측이 되기 때문에 필연적으로 칩 사이즈보다 크게 된다. 또, 범프본딩으로 접속하는 것은 접속 후 칩과 기판과의 사이를 포팅 수지로 밀봉하기 때문에 포팅시의 액체 흐름 방지를 위해 칩보다 기판이 크게 된다. 따라서 이들 CSP의 패키지 사이즈는 칩보다 크게 되버리는 문제가 있다.
또, 상기 개개의 조각으로 절단된 칩을 사용하는 타입의 CSP는 칩을 다이싱한 후, 각각의 칩마다 기판상에 위치 결정하고 접착하며, 전기적으로 접속하여 밀봉하기 때문에 반도체장치의 제조에 시간이 걸리는 문제가 있었다.
또, 배선층에 폴리이미드나 가라에포 등의 수지 기판을 이용한 타입의 CSP는 접착재를 개재하여 칩을 접착하고 있기 때문에 패키지를 실장 기판에 실장할 때의 리플로우시에 흡습한 수분이 패키지 내부에서 팽창하여, 발포나 박리 등의 불량이 생기는 문제가 있었다.
게다가, 반도체 웨이퍼 위에 범프 형성 후, 기판과 접속하여 기판과 반도체 웨이퍼의 사이를 수지 밀봉하여 외부전극을 형성 후 개개의 조각으로 절단하는 타입에서는, 웨이퍼의 한쪽에만 수지층이 형성되기 때문에 수지의 경화 수축에 의한 반도체 웨이퍼 및 반도체장치의 휘어짐의 문제가 있었다.
이 이외에도, 와이어본딩 타입의 CSP를 제외한 CSP의 다수는 칩의 전극이 형성된 면과는 반대의 면이 노출되어 있다. 그 때문에 패키지 반송중의 낙하나 실장시의 픽업 등의 취급시에 칩 단면의 크랙이나 뒷면의 흠집등 불량 발생의 문제가 있었다.
본 발명은 상기와 같은 사정을 고려하여, 패키지 사이즈가 칩 사이즈와 같고, 휘어짐이나 흠집등의 외관 불량이 발생하기 어려운 반도체장치 및 반도체 웨이퍼를 제공함과 동시에, 그들의 제조방법도 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 패키지 사이즈가 칩 사이즈와 같고, 실장 신뢰성이 우수하며, 휘어짐이나 흠집등의 외관 불량이 발생하기 어렵고, 양산성이 우수한 반도체장치 및 반도체 웨이퍼를 제공함과 동시에, 그들의 제조방법도 제공하는 것에있다.
도 1은 본 발명의 1실시예에 의한 반도체장치 및 그 제조공정의 단면 모식도,
도 2는 도 1의 제조공정에 의해 얻어진 본 발명에 의한 반도체 웨이퍼의 사시도,
도 3은 본 발명의 다른 실시예에 의한 반도체장치 및 그 제조공정의 단면 모식도,
도 4는 본 발명의 다른 실시예에 의한 반도체장치의 1예를 나타내고, (a)는 단면 모식도, (b)는 사시도,
도 5는 본 발명의 다른 실시예에 의한 반도체장치의 1예를 나타내고, (a)는 단면 모식도, (b)는 사시도,
도 6은 본 발명의 다른 실시예에 의한 반도체장치의 제조공정의 일부를 나타내는 사시도,
도 7은 본 발명에 의한 반도체 모듈의 1예를 나타내고, (a)는 단면 모식도, (b)는 사시도,
도 8은 비교예로서의 반도체장치의 1예를 나타내는 단면 모식도,
도 9는 비교예로서의 반도체장치의 1예를 나타내는 단면 모식도,
도 10은 비교예로서의 반도체장치의 1예를 나타내는 단면 모식도,
도 11은 본 발명에 이용되는 반도체 칩의 전극 배치 모식도이다.
(부호의 설명)
1 절연기판 2 배선
3 다공질체 4 접착제
5 웨이퍼상전극 6 반도체 웨이퍼
7 웨이퍼 보호막 8 비어홀
9 도체부 10 외부전극
11 다이싱소우 12 도금막
13 솔더 레지스트막 14 감광성재료부분
15 다공질체부분 16 이방도전성부분
17 반도체장치 18 실장기판
19 다이본딩제 20 반도체 칩
21 금 와이어 22 밀봉재
23 완충층 62 칩 에리어
64 칩
상기 목적을 달성하는 본 발명의 요지는, 반도체 칩과 상기 반도체 칩의 회로 및 전극이 형성된 측의 면상에 설치된 응력완화층과 상기 응력완화층 위에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 위에 설치된 외부전극을 가지는 반도체장치에 있어서, 상기 반도체 칩의 상기 응력완화층과는 반대측의 면상에 유기 보호막을 가지는 것을 특징으로 한다.
본 발명의 다른 특징은, 반도체 칩과, 상기 반도체 칩의 회로 및 전극이 형성된 측의 면상에 설치된 다공질의 응력완화층과, 상기 응력완화층 위에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 위에 설치된 외부전극을 가지는 반도체장치에 있어서, 상기 반도체 칩의 상기 응력완화층과는 반대측의 면상에 유기 보호막을 가지고, 상기 응력완화층, 상기 반도체 칩 및 상기 유기 보호막의 각 측면이 동일면 상에서 외부에 노출하고 있는 것에 있다.
본 발명의 다른 특징은, 반도체 칩의 회로 및 전극이 형성된 면상에 다공질의 응력완충층을 가지고, 상기 응력완충층 위에 배선층을 가지며, 상기 반도체 칩 상의 전극과 상기 배선층과의 사이에 전기적 접속을 위한 이방성 도전재(導電材)를 가지고, 상기 배선상의 소정의 장소에 그리드 어레이 모양으로 외부전극을 가지고, 상기 반도체 칩의 회로 및 전극을 가진 면의 반대측의 면에 유기 보호막을 가지며, 상기 응력완충층, 상기 반도체 칩 및 상기 유기 보호막의 측면이 동일면 상에서 외부에 노출하고 있는 것에 있다.
본 발명의 다른 특징은, 각각 회로 및 전극을 가지는 복수의 칩 에리어와 상기 칩 에리어의 회로 및 전극이 형성된 측의 면상에 설치된 응력완화층과, 상기 응력완화층 상에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 위에 설치된 외부 전극을 가지는 반도체 웨이퍼에 있어서, 상기 칩 에리어의 상기 응력완화층과는 반대측의 면상에 유기 보호막을 가지는 것에 있다.
본 발명의 다른 특징은, 반도체 웨이퍼의 각 칩 에리어의 회로 및 전극이 형성되어 있는 측의 면에 응력완충층을 형성하는 공정과, 상기 각 칩 에리어의 상기 전극이 형성되어 있는 측과 반대측의 면에 유기 보호막을 형성하는 공정과, 상기 칩 에리어 상의 상기 응력완충층에 비어홀을 형성하는 공정과, 상기 비어홀 내에 도체부를 형성하는 공정과, 상기 응력완충층 위에 배선회로를 형성하는 공정과, 상기 배선층 위에 외부전극을 형성하는 공정과, 상기 칩 에리어와 상기 배선을 가진 기판과 상기 유기 보호막을 절단 후에 얻어지는 반도체장치가 동작하는 최소 단위가 되도록 동일면에서 절단하는 공정을 구비한 것에 있다.
본 발명에 기재된 반도체 웨이퍼에는 표면상에 소정의 프로세스에 의해 형성된 로직, 메모리, 게이트 어레이 등의 반도체 회로와 반도체 웨이퍼 외부와의 전기신호의 수수를 행하기 위한 전극을 가지는 반도체장치가 동작하는 최소 단위의 회로, 즉 칩 에리어가 복수개 규칙적으로 형성되어 있다. 반도체장치의 전극은 도 11에 나타내는 바와 같이 배치되어 있다.
본 발명에 있어서, 배선층이 형성된 기판은 다공질의 응력완충층과 배선회로가 형성된 배선층으로 구성된다. 다공질체란, 내부에 미세한 공극이 다수 존재하는 연속 기포 구조체나 3차원 그물 구조체로 통기성을 가지는 구조체이다. 이것은 부재에 중성자를 조사하여 약품으로 에칭하는 트랙(track)에칭법이나, 결정성 폴리머에 열을 가하거나 가소재(可塑材)로 가소화(可塑化)한 후 연신(延伸)하는 연신법이나, 온도에 의해 용해도가 다른 용매를 이용한 용융층 분리법이나, 폴리머에 무기염이나 실리카 등을 균일 혼합하여 성막한 후 무기염이나 실리카만을 추출하는 추출법이나, 폴리머, 양(良)용매, 빈(貧)용매 등을 혼합하여 성막한 후 양용매만을 건조시키는 층전이법 등의 방법에 의해 형성된다. 이 외에도 용매중에서 섬유모양으로 중합시킨 것을 걸러서 시트 모양으로 한 부직포도 포함된다. 통기성이란 것은 수증기나 공기 등의 기체가 다공질체를 그 내부에 존재하는 미세한 공극을 통해 통과하는 현상을 의미한다.
본 발명에서 유기 보호막의 선팽창계수는 응력완충층 또는, 응력완충층과 반도체 칩을 접착하기 위한 접착층의 선팽창계수에 근접한 것이 바람직하다. 유기 보호막과 응력완충층 및 접착층과의 선팽창계수 차(差)를 작게하는 것으로, 열응력에 의한 반도체 칩 및 반도체 웨이퍼의 휘어짐을 방지할 수 있다. 보호막의 두께는 회로가 형성된 면에 형성되는 PIQ등의 패시베이션(passivation)막보다 두껍고, 칩보다 얇다. 또, 보호막은 웨이퍼 뒷면을 백그라인드한 후에 시트 모양의 막을 반도체 웨이퍼의 백그라인드된 면에 접합하거나 또는 니스(varnish)상태의 막재료를 스핀코트(spin coat)에 의해 코팅하여 형성된다. 보호막은 웨이퍼에 접착하고 있다. 또, 보호막은 차광을 위해 검은색으로 착색되는 것이 바람직하다.
본 발명에서 다공질체로 이루어지는 완충층 재료로서는 폴리카보네이트, 폴리에스테르, 방향족 폴리에스테르, 폴리테트라플루오르에틸렌, 폴리에틸렌, 폴리프로필렌, 폴리비닐리덴플로리드, 초산셀룰로스, 폴리술폰, 폴리아크릴로니트릴, 폴리아미드, 방향족 폴리아미드 폴리이미드, 방향족 폴리이미드 및 이들의 화합물을 이용할 수 있다. 또한 완충층의 일부가 감광성 재료에 의해 형성되어 있어도 좋다. 이 완충층은 보호막보다도 다공질이다.
배선층은 금 또는 동, 알루미늄 및 그들의 도전체의 최표면상에 금 도금을 행하는 것으로 형성된다. 이들은 절연기판상에 도전체에 의해 배선회로가 형성된 것이라도 좋다. 절연기판으로서는 폴리이미드 등의 내열성이 높고 기계적 특성이 우수한 엔지니어링 플라스틱이 바람직하다.
배선층은 완충층상에 직접 증착이나 도금에 의해 도체층을 형성한 후 에칭에 의해 배선회로를 형성하여 작성한다. 또는 절연기판상에 도전체에 의해 배선회로가 형성된 것을 응력완충층 상에 접착한 것이라도 좋다. 접착제는 에폭시, 말레이미드, 페놀, 시아네이트, 폴리아미드, 폴리이미드, 폴리아미드 이미드, 폴리에스테르, 폴리올레핀, 폴리우레탄 등의 수지나 이들 수지에 실리콘고무, 니트릴부타디엔고무 등의 고무성분을 첨가한 혼합물로 구성된다. 이 밖에도 가열, 건조, 가압, 광조사등에 의해 접찹력을 발현하는 것이라도 좋다. 또 접착제는 상기 화합물 단체 외에 다공질체나 유리 섬유 등의 심재에 상기 화합물을 함침시켜 시트모양으로 형성된 것이라도 좋다. 상기 배선층이 형성된 기판은 상기 접착제에 의해 반도체 웨이퍼에 접착된다.
또 배선층의 형성법으로서, 상기 다공질의 완충층을 반도체 웨이퍼의 전극측의 면에 형성한 후, 상기 완충층 상에 접착, 도금, 증착 등의 방법에 의해 도체층을 형성한다. 이 도체층을 소정의 프로세스에 의해 패턴 에칭하여 배선층을 형성하는 경우도 있다.
배선층과 반도체 웨이퍼의 사이에 형성되는 비어홀은 He-Ne레이저, Ar레이저, YAG레이저, 탄산가스 레이저 등의 레이저에 의해 가공된다. 이 이외에도 완충층의 반도체 웨이퍼의 전극과 배선층에 위치하는 부분에 감광성의 재료를 이용하여 노광, 현상, 에칭에 의해 비어홀을 형성하는 경우도 있다.
반도체 웨이퍼와 배선층을 전기적으로 접속하는 도체부는 에폭시계 수지나 실리콘계 수지, 폴리이미드계 수지 등의 수지계 바인더중에 카본, 그라파이트분말, 금, 은, 동, 니켈, 은도금 동이나 은도금 유리 등의 도전성 미분말을 배합한 도전성 수지에 의해 형성된다. 또 도금법에 의해 동 등의 금속을 비어홀 내에 도금막을 형성하여 전기적 도통을 취할 수도 있다. 또한 금, 동 등의 금속을 진공중에서 가열 증착이나 스퍼터(sputter)증착하여 비어홀 내면에 증착막을 형성하여 도체부를 형성할 수도 있다. 이 외에 반도체 웨이퍼와 배선층의 단자 사이에 두께 방향으로만 이방도전성을 가지는 재료를 배치하여 웨이퍼와 배선층 사이의 전기적 접속을 취하는 경우도 있다. 이방도전성을 가지는 재료로는 폴리이미드 등의 절연 필름에 20에서 30㎛ 피치로 스루홀을 형성한 후, 스루홀 내를 동 등의 도전물에 의해 충전한 재료이다. 이것은 두께 방향으로 같은 위치의 전극이 존재하는 경우에만 전기적으로 도통하며, XY방향은 도전성을 나타내지 않는다.
배선층이 형성된 기판상에 형성되는 외부전극은 가열에 의해 용융하며 전기적으로 접속하는 도전체로, 구체적으로는 주석(錫), 아연, 납(鉛)을 포함하는 땜납 합금, 은 , 동 또는 금 혹은 그들을 금으로 피복하여 볼 모양으로 형성한 것이면, 가열 용융 혹은 가열하지 않고 접촉, 진동시키는 것으로 반도체장치를 전기적으로 접속할 수 있다. 이 이외에 몰리브덴, 니켈, 동, 백금, 티탄등의 하나 혹은 이들을 2이상 조합시킨 합금 또는 2이상의 다중막으로 한 구조의 단자라도 좋다.
반도체 모듈에 이용되는 실장기판은 도체층과 절연층으로 구성되고, 절연층으로는 에폭시, 말레이미드, 페놀, 시아네이트, 폴리아미드, 폴리이미드, 폴리아미드 이미드, 폴리테트라플루오르에틸렌 등의 수지나 이들 수지의 공중합체, 혹은 실리콘 고무, 니트릴부타디엔 고무 등의 고무 성분을 첨가한 것으로 구성된다. 상기의 수지에 감광성을 부여하여 노광현상 등의 프로세스에 의해 패턴 형성할 수 있는 것은 특히 바람직하다. 또한 상기 수지 단체 외에 다공질체나 유리 섬유 등의 심재에 상기 수지를 함침시켜 형성한 것이라도 좋다. 도체층은 금 또는 동, 알루미늄 등의 금속으로 구성된다. 또, 실장기판은 전기 특성을 고려하여, 배선층 외에 그라운드층이나 전원층이 형성된 기판이 바람직하다.
본 발명에 의하면, 패키지 사이즈가 칩 사이즈와 같은 CSP를 제공할 수 있다. 응력완충층에 다공질을 이용하고 있다. 이 다공질체는 반도체 웨이퍼 절단시 동시에 절단된다. 단면은 반드시 패키지 측면에 노출하고 있다. 그 때문에 실장 리플로우 시의 흡습수분은 이 다공질체를 통과하여 외부에 방출된다. 따라서 물의 증기압에 의한 박리 등의 불량이 회피되어 신회성이 높은 CSP를 제공할 수 있다. 또한, 웨이퍼 레벨로 조립한 후, 일괄하여 절단, 개편화하기 때문에 양산성이 높은 CSP를 제공할 수 있다. 또한, 반도체 웨이퍼 뒷면에 형성된 보호막에 의해 열응력에 의한 휘어짐이 적고 또, 패키지의 반송등의 취급시의 반도체 칩의 깨짐이나 결함등의 외관 불량이 발생하기 어려운 CSP를 제공할 수 있다.
이하 도면을 참조하여 본 발명의 실시형태를 설명한다.
(실시예 1)
도 1 은 본 발명의 1실시예의 반도체장치의 제조공정과, 그 제조공정에서 선택된 반도체장치를 나타낸다. 이하의 공정(a)~(i)에 따라서, 본 발명의 반도체 웨이퍼 및 반도체장치를 작성하였다.
(a) 절연기판(1)으로서는, 에폭시계 접착제가 도포된 두께 50㎛의 폴리이미드 필름(유피렉스s : 우베교산사제)을 이용하였다. 이 절연기판(1)에 펀칭 가공을 행하여 디바이스 홀을 형성하였다. 이어서, 상기 폴리이미드 필름에 두께 18㎛의 전해 동박(銅箔)을 150℃의 롤러로 가열 압착하였다. 이어서, 상기 전해 동박 상에 감광성 레지스트(P-RS300S : 토쿄오우카사제)를 도포 후, 90℃/30분 베이크하여, 패턴을 노광현상하여 에칭마스크를 형성하였다.
이어서, 40℃의 염화철수용액(염화철농도는 40°보메 : 비중 약 1.38)중에서 동을 에칭하고, 레지스트를 박리시켜 동배선을 형성하였다. 이 배선부분을 전기 금도금하여 배선(2)을 형성하였다. 이와같이 하여, 반도체 웨이퍼 상의 복수의 칩 에리어의 각각에 대응하는 배선(2)을 형성하였다.
(b) 150㎛의 3차원 그물구조를 가지는 폴리이미드 부직포로 이루어지는 다공칠체(3)의 한쪽의 표면에, 불휘발성분 30%의 접착제 니스(메틸에틸케톤 용매에 비스페놀 A형 에폭시수지(EP1010 : 유카쉘사제)를 녹이고, 오르소크레졸노볼락형 페놀 경화제(H-1 : 메이카카세이사제)를 첨가하여 촉매(트리세페포스핀 : 카코우쥰야쿠사제)를 배합)를 도포 건조하였다. 이 접착제를 개재하여 공정(a.)에서 작성한 배선층(2)을 120℃에서 5초간 가열 압착하여 배선층이 형성된 기판을 작성하였다.
(c) 배선층이 형성된 기판, 접착제(4), 반도체 웨이퍼(6), 웨이퍼 보호막(7)을 도면과 같이 배치하였다. 이 때에 배선층이 형성된 기판(1)과 웨이퍼 상 전극(5)은 위치 맞춤을 행하였다. 반도체 웨이퍼(6)는 4인치로 두께 525㎛의 반도체 웨이퍼을 사용하였다.
접착제(4) 및 웨이퍼 보호막(7)은 30㎛의 폴리이미드 부직포에 불휘발성분 35%의 접착제 니스(메틸에틸케톤 용매에 비페닐형 에폭시 수지(YX-4000 : 유카셀사제)를 녹이고, 오르소크레졸노볼락형 페놀 경화제(H-1 : 메이카카세이사제)를 첨가하여, 일차 입자 평균 지름이 12㎚의 미소필라(R974 : 일본 아에로지루사제)와 촉매(트리페닐포스핀 : 카코우쥰야쿠사제)를 배합)를 함침시켜 건조하여 제작하였다.
(d) 반도체 웨이퍼(6)의 뒷면을 백그라인드하여 실리콘을 노출시킨 후에, 상기 부재를 120℃에서 5초간 가열압착 하였다. 또한 170℃에서 60분간 가열경화 시켰다.
(e) YAG 레이저(ESI사제, 파장 355㎚, 피크출력 4kW, 에너지 200μJ, 펄스 폭 50㎱)를 이용하여 구멍 지름 50㎛의 비어홀(8)을 형성하였다.
(f) 도전성 페이스트(GP913 : 아사이카세이제)를 인쇄법에 의해 비어홀(8)내에 주입하고, 170℃에서 40분간 가열 경화시켜 도체부(9)를 형성하였다.
(g) 배선층(2)이 형성된 기판(1)의 땜납 홀 접속부에 플럭스를 도포하여 φ0.6㎜공정(共晶)땜납 홀(pb63 : Sn37)을 얹고, 240℃에서 5초간의 적외선 리플로우 가열에 의해, 외부전극(10)을 형성하였다. 마지막으로 웨이퍼 보호막(7) 상에 잉크젯 프린터에 의해 마킹을 행하였다.
이상의 공정에 의해 도 2와 같은 복수의 칩 에리어(62)가 형성된 반도체 웨이퍼(6)를 작성하였다. 이 반도체 웨이퍼(6)의 휘어짐량을 촉침식 막두께측정기(dectac : ULVAC사제)에 의해 평가 하였다.
(h) 상기 반도체 웨이퍼(6)를 절단하기 위해서 웨이퍼 보호막(7) 뒷면에 다이싱 테이프(120)(니토덴코우제 UE-III AJ)를 붙였다. 이어서, 절단 후에 얻어지는 반도체장치(17)가 동작하는 최소 단위 즉 칩(64)이 되도록, 다이서(DAD520 : disco사제)에 두께 200㎛의 다이싱소우(11)를 설치하여, 배선층이 형성된 기판(1), 접착제(4), 반도체 웨이퍼(6), 웨이퍼 보호막(7)을 동시에 동일면으로 절단하였다. 절단 후 다이싱 테이프를 웨이퍼 보호막에서 벗겼다.
(i) 본 발명의 반도체장치(17)를 작성하였다. 이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판에는 유리포기재(布基材) 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기중에서 48시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관 검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또한 패키지의 휘어짐량도 평가하였다. 결과를 하기의 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또, 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 도전성수지에 의해 칩(64)과 배선층(2)의 접속을 취하는 것으로 도체부를 저탄성률화할 수 있고, 응력완충층의 효과와 더불어 온도 사이클성이 특히 우수하다. 또, 다공질 응력완충층 때문에, 실장시의 리플로우 불량이 발생하지 않는다. 또 낙하 시험에서도 칩의 결함 등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있다. 본 실시예의 프로세스에 의해 다이싱 하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 2)
도 3은 본 발명의 다른 실시예가 되는 반도체장치의 제조공정 및, 이 제조공정에 의해 얻어진 반도체장치를 나타낸다. 이 실시예에서는 이하의 공정 (a)~(h)에 따라 반도체 웨이퍼(6) 및 반도체장치(17)를 작성하였다.
(a) 도면과 같이 연신법에 의해 작성한 150㎛의 3차원 그물구조를 가지는 폴리테트라플루오르에틸렌의 다공질체(3), 접착제(4), 반도체 웨이퍼(6), 반도체 보호막(7)을 배치하였다. 반도체 웨이퍼(6)는 4인치로 525㎛의 반도체 웨이퍼를 사용하였다.
접착제(4) 및 웨이퍼 보호막(7)은 3차원 그물구조를 가지는 30㎛의 폴리테트라플루오르에틸렌 시트에 불휘발성분 35%의 접착제 니스(메틸에틸케톤 용매에 비페닐형 에폭시 수지(YX-4000 : 유카셀사제)를 녹이고, 오르소크레졸노볼락형 페놀 경화제(H-1 : 메이카카세이사제)를 첨가하고, 1차 입자 평균 지름이 12㎚의 미소필라(R974 : 일본아에로지루사제)와 촉매(트리페닐포스핀 : 카코우쥰야쿠사제)를 배합)을 함침시켜 건조하여 제작하였다. 반도체 웨이퍼(6)의 뒷면을 백그라인드하고 SiO2등을 제거하여 실리콘을 노출시킨 후, 상기 부재를 120℃에서 5초간 가열 압착 하였다. 또한 170℃에서 60분간 가열 경화시켰다.
(b) YAG레이저(ESI사제, 파장 355㎚, 피크출력 4kW, 에너지 200μJ, 펄스 폭 50㎱)를 이용하여, 구멍지름 50㎛의 비어홀(8)을 형성하였다.
(c) 상기 다공질체에 비어홀이 형성되어 웨이퍼 보호막이 배접된 반도체 웨이퍼를 70℃의 도금액중에 침지하여 무전해 동도금하여 도금막(12)을 형성한다. 도금전에 촉매 무전해 동도금 촉매처리 때문에 증감제(HS101B : 히타치카세이제)의 산성수용액에 침지하였다. 도금액은 유산동(5) 수화물 0.04몰/l, 에틸렌디아민(4) 초산(2) 수화물 0.1몰/l, 글리옥실산 0.03몰/l, 수산화 나트륨 0.1몰/l, 2,2' 피리딜 0.0002몰/l, 폴리에틸렌글리콜 0.03몰/l 조성의 용액을 이용하였다.
(d) 동의 도금막 상에 감광성 레지스트(P-RS300S : 토쿄오우카사제)를 도포 후, 90℃/30분 베이크하고, 패턴을 노광현상하여 에칭마스크를 형성하였다. 이어서, 40℃의 염화철수용액(염화철농도는 40° 보메 : 비중 약 1.38)중에서 동을 에칭하고, 레지스트를 박리시켜 동 배선을 형성하였다. 이 배선부분을 전기 금도금하여 배선(2)을 형성하였다.
(e) 배선(2) 상에 감광성의 솔더 레지스트제(PSR4000 : 타이요우잉키)를 이용하여 외부전극용의 랜드가 형성된 솔더 레지스트막(13)을 형성한다. 솔더 레지스트제를 웨이퍼의 배선측에 스핀코트하여 80℃/20분 건조 후, 노광현상하여 랜드를 형성하였다. 또한 150℃/60분으로 경화 시켰다.
(f) 랜드부에 플럭스를 도포하여 φ0.6㎜의 공정 땜납 볼(Pb63 : Sn37)를 얹어 240℃에서 5초간의 적외선 리플로우 가열에 의해 외부 전극(10)을 형성하였다. 마지막으로 웨이퍼 뒷면에 형성된 웨이퍼 보호막(7)상에 잉크젯 프린터에 의해 마킹을 행하였다.
이상의 공정에 의해 도 2와 같은 칩 에리어(62)가 복수개 형성된 반도체 웨이퍼(6)를 작성하였다. 이 반도체 웨이퍼(6)의 휘어짐량을 촉침식막두께측정기(dectac ULVAC사제)에 의해 평가하였다.
(g) 상기 반도체 웨이퍼(6)를 절단하기 위해서, 웨이퍼 보호막(7)상에 다이싱 테이프(120)를 붙였다. 절단 후에 얻어지는 반도체장치(17)가 동작하는 최소 단위, 즉 칩(64)이 되도록, 단위 다이서(DAD520 : disco사제)에 막 두께 200㎛의 다이싱소우(11)를 설치하고, 배선층이 형성된 기판(1), 접착제(4), 반도체웨이퍼(6), 웨이퍼 보호막(7)을 동시에 동일면으로 절단하였다. 절단 후, 다이싱 테이프를 웨이퍼 보호막에서 벗켰다.
(h) 본 발명의 반도체장치(17)를 작성하였다. 이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또, 온도85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐량도 평가하였다. 결과를 상기 표1 에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작고, 응력완충층으로 저탄성률의 다공질 폴리테트라플루오르에틸렌을 이용하고 있기 때문에, 특히 온도 사이클성에 우수하며, 또 저흡습률 때문에 실장시의 리플로우 불량이 발생하지 않는다. 칩과 배선층의 전기적 접속을 도금에 의해 비어부와 배선층의 도체부분의 형성이 일괄로 가능하기 때문에 양산성이 우수하다. 또 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다. 또 본 실시예의 프로세스에서는 배선층과 칩 상 패드와의 사이의 위치 맞춤이 불필요하게 되며 또한 제조 프로세스를 간략화할 수 있다.
(실시예 3)
도 4(a)는 본 발명의 다른 실시예의 반도체장치의 단면을, (b)는 사시도를 나타낸다. 이하의 공정에서 이 반도체장치를 제작하였다.
실시예 2와 같은 공정에서 비어홀까지 형성한 후, 진공층착에 의해 동막을 비어홀 내(內)나 다공질체 표면에 형성하였다. 이 이후의 공정은 실시예와 동일한 공정으로 반도체 웨이퍼(6) 및 반도체장치(17)를 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작고, 응력완충층으로 저탄성률의 다공질 폴리테트라플루오르에틸렌을 이용하고 있기 때문에, 특히 온도 사이클성이 우수하며, 또 저흡습률 때문에 실장시의 리플로우 불량이 발생하지 않는다. 도체부를 증착으로 형성하기 때문에, 고순도의 도체층을 형성할 수 있고, 전기저항을 저감할 수 있기 때문에 전기신호의 고속화에 대응한다. 또 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 4)
도 5(a)는 본 발명의 다른 실시예가 되는 반도체장치의 단면을, (b)는 사시도를 나타낸다. 이하의 공정에서 이 반도체장치(17)를 제작하였다.
다공질체(3)로 층전이법에 의해 작성한 3차원 그물구조를 가지는 두께 120㎛의 다공질 폴리이미드를 이용하고, 접착제 및 웨이퍼 보호막에 30㎛의 열가소성 폴리이미드(TP-D : 카네카제)를 이용하여 실시예 1과 동일한 방법으로 반도체 웨이퍼 및 반도체장치를 작성하였다. 단만, 층간의 접착을 위한 가열 압착은 260℃에서 1초간으로 하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또, 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃로 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또, 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 도전성 수지에 의해 칩과 배선층의 접속을 취하는 것으로 도체부를 저탄성률화할 수 있고, 응력완충층의 효과와 더불어 온도 사이클성이 특히 우수하다. 또, 다공질 응력완충층 때문에 실장시의 리플로우 불량이 발생하지 않는다. 또 낙하 시험에서도 칩의 경함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동일하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 5)
도 4와 같은 타입의 반도체장치(17)를, 이하의 공정에 의해 작성하였다.
다공질체로 층전이법에 의해 작성한 3차원 그물구조를 가지는 두께 120㎛의 다공질 폴리이미드를 이용하고, 접착제 및 웨이퍼 보호막으로 30㎛의 열가소성 폴리이미드(TP-D : 카네카제)를 이용하여 실시예 2와 같은 방법으로 반도체 웨이퍼(6) 및 반도체장치(17)를 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또, 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또한 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또, 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작고, 온도 사이클성이 우수하며, 실장할 때의 리플로우 불량이 발생하지 않는다. 칩과 배선층의 전기적 접속을 도금에 의해 비어부와 배선층의 도체부분의 형성이 일괄로 가능하기 때문에 양산성이 우수하다. 또 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 6)
도 4와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
다공질체로 층전이법에 의해 작성한 3차원 그물구조를 가지는 두께 120㎛의 다공질 폴리이미드를 이용하고, 접착제 및 웨이퍼 보호막으로 30㎛의 열가소성 폴리이미드(TP-D : 카네카제)를 이용하여 실시예 3과 같은 방법으로 반도체 웨이퍼 및 반도체장치를 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또한 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또, 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작고, 온도 사이클성이 우수하며, 실장할 때의 리플로우 불량이 발생하지 않는다. 도체부를 증착으로 형성하기때문에 고순도의 도체층을 형성할 수 있고, 전기저항을 저감할 수 있기 때문에 전기신호의 고속화에 대응한다. 또 낙하시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 7)
도 5와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
다공질체로 두께 100㎛의 아라미드 부직포(서마운트 : 듀퐁사제)를 이용하고, 접착제 및 웨이퍼 보호막으로 30㎛의 고무 변성 에폭시 수지로 이루어지는 시트를 이용하여 실시예 1과 같은 방법으로 반도체 웨이퍼 및 반도체장치를 작성하였다. 접착 시트는 페트 필름상에 니스(메틸에틸케톤 용매에 비페닐형 에폭시 수지(YX-4000 : 유카셀사제)를 녹여 오르소클레졸노볼락형 페놀 경화제(H-1 : 메니카카세이사제)를 첨가하여 1차 입자 평균 지름이 12㎚의 미소필라(R974 : 일본아에로지루사제)와 니트릴부타디엔 고무(XER-91 : 일본합성고무)와 촉매(트리페닐포스핀 : 카코우쥰야쿠사제)를 배합)를 도포, 건조하여 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)을 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48 시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과는 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 도전성수지에 의해 칩과 배선층의 접속을 취하는 것으로 도체부를 저탄성률화 할 수 있고, 응력완충층의 효과와 더불어 온도 사이클성이 특히 우수하다. 또, 다공질 응력완충층때문에, 실장할 때의 리플로우 불량이 발생하지 않는다. 또, 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 8)
도 4와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
다공질체로 두께 100㎛의 아라미드 부직포(서마운트 : 듀퐁사제)를 이용하고, 접착제 및 웨이퍼 보호막으로 30㎛의 고무 변성 에폭시 수지로 이루어지는 시트를 이용하여 실시예 2와 같은 방법으로 반도체 웨이퍼 및 반도체장치를 작성하였다. 접착 시트는 페트 필름상에 니스(메틸에틸케톤 용매에 비페닐형 에폭시 수지(YX-4000 : 유카셀사제)를 녹여 오르소클레졸노볼락형 페놀 경화제(H-1 : 메이카카세이사제)를 첨가하여 1차 입자 평균 지름이 12㎚의 미소필라(R974 : 일본아에로지루사제)와 니트릴부타디엔 고무(XER-91 : 일본합성고무)와 촉매(트리페닐포스핀 : 히타치카세이사제)를 배합)을 도포, 건조하여 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)을 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48 시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 온도 사이클성이 우수하며, 실장시의 리플로우 불량이 발생하지 않는다. 또 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 9)
도 4와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
다공질체로 두께 100㎛의 아라미드 부직포(서마운트 : 듀퐁사제)를 이용하고, 접착제 및 웨이퍼 보호막으로 30㎛의 고무 변성 에폭시 수지로 이루어지는 시트를 이용하여 실시예 3과 같은 방법으로 반도체 웨이퍼 및 반도체장치를 작성하였다. 접착 시트는 페트 필름상에 니스(메틸에틸케톤 용매에 비페닐형 에폭시 수지(YX-4000 : 유카셀사제)를 녹여 오르소클레졸노볼락형 페놀 경화제(H-1 : 메이카카세이사제)를 첨가하여 1차 입자 평균 지름이 12㎚의 미소필라(R974 : 일본아에로지루사제)와 니트릴부타디엔 고무(XER-91 : 일본합성고무)와 촉매(트리페닐포스핀 : 카코우쥰야쿠사제)를 배합)을 도포, 건조하여 작성하였다.
이 반도체장치(17)를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)을 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48 시간 흡습시킨 후, 240℃에서 5초간의 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 온도 사이클성이 우수하며, 실장시의 리플로우 불량이 발생하지 않는다. 도체부를 증착으로 형성하기 때문에 고순도의 도체층을 형성할 수 있고, 전기 저항을 저감할 수 있기 때문에 전기 신호의 고속화에 대응한다. 또 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 10)
도 4와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
도 6(a)와 같이 반도체 웨이퍼(6)의 웨이퍼상 전극이 없는 부분에 다공질 폴리테트라플루오르에틸렌으로 다공질체 부분(15)을 120℃에서 5초간 가열 압착하였다. 이 때 동시에 실시예 1과 같은 웨이퍼 보호막(7)을 웨이퍼 뒷면에 첩부하였다. 다음으로 웨이퍼상 전극(5) 위에 감광성 수지부는 BL-9500(히타치카세이제)를 이용하고, 감광성 재료 부분(14)을 스크린 인쇄하여 80℃에서 10분간 건조시켜 반도체 웨이퍼를 작성하였다.
이 감광성 부분을 노광현상하여 비어홀을 형성 한 후 180℃에서 2시간 경화 하였다. 이 이후 실시예 2와 같은 공정에서 반도체 웨이퍼(6) 및 반도체장치(17)를 작성하였다.
이 반도체장치(17)을 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)을 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48 시간 흡습시킨 후, 240℃에서 5초간 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작고, 응력완충층으로 저탄성률의 다공질 폴리테트라플루오르에틸렌을 이용하고 있기 때문에, 특히 온도 사이클성에 우수하며, 또 저흡습률 때문에 실장시의 리플로우 불량이 발생하지 않는다. 또, 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼에서 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 11)
도 4와 같은 타입의 반도체장치(17)를 이하의 공정에 의해 작성하였다.
도 6(a)와 같이, 반도체 웨이퍼(6)의 웨이퍼상 전극이 없는 부분에 반도체 웨이퍼와 접착하기 위한 열가소성 폴리이미드 접착층이 형성된 150㎛의 3차원 그물구조를 가지는 다공질 폴리이미드의 다공질체 부분을 배치하고, 웨이퍼상 전극위에 이방도전성 필름(ASMAT : 니토덴코제)를 이용하여 이방도전성 부분(16)을 배치한 후, 260℃에서 2초간 가열 압착하여 반도체 웨이퍼를 작성하였다. 이 때의 열가소성 폴리이미드의 웨이퍼 보호막(7)을 웨이퍼 뒷면에 첩부하였다. 이 이후 실시예 2와 같은 공정으로 반도체 웨이퍼(6) 및 반도체장치(17)를 작성하였다.
이 반도체장치(17)을 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판 FR-4(MC-E-67 : 히타치카세이사제)을 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48 시간 흡습시킨 후, 240℃에서 5초간 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 실시예에서 작성한 반도체 웨이퍼(6)는 휘어짐이 5㎛ 이하로 작다. 또 본 실시예에서 작성한 반도체장치(17)는 휘어짐이 작다. 칩과 배선층 사이의 도체부를 이방도전성재를 이용하는 것으로 도체부의 저탄성률화가 가능하게 되며, 응력완충층의 효과와의 상승 효과에 의해 더욱 온도 사이클성이 우수하다. 또, 다공질 응력완충층에 의해 실장시의 리플로우 불량이 발생하지 않는다. 또, 낙하 시험에서도 칩의 결함등 불량이 발생하지 않는다. 또한 패키지 사이즈를 칩과 동등하게 할 수 있어, 본 실시예의 반도체 웨이퍼보다 다이싱하는 것만으로 패키지를 얻을 수 있기 때문에 양산성이 우수하다.
(실시예 12)
도 7(a)에 본 발명의 반도체 모듈의 단면도, (b)에 사시도를 나타낸다. 이하의 공정에 의해 본 발명의 반도체 모듈을 작성하였다.
실시예 1 과 실시예 2에서 작성한 반도체장치(17)를, 4층 배선의 빌드업 실장 기판(18) 상의 소정의 장소에 플럭스를 개재하여 탑재한 후, 240℃에서 3초간 리플로우처리 하였다.
본 실시예에서 작성한 반도체 모듈은 실장시의 리플로우 공정에서도 불량은 발생하지 않는다. 또 온도 사이클 시험에서도 불량이 발생하지 않는다.
(비교예 1)
도 8의 반도체장치를 이하의 공정에 의해 작성하고, 평가하였다.
실시예 1과 같은 방법으로 배선층을 형성 후, 다이본딩제(19)를 개재하여 반도체 칩(20)을 접착하였다. 다음으로 초음파를 이용하여 배선층과 칩을 금 와이어(21)로 전기적으로 접속하였다. 트랜스퍼몰드법에 의해 칩 및 배선층의 접합부를 에폭시계의 밀봉재(22)로 수지몰드 하였다. 마지막으로 외부전극을 형성하여 반도체장치를 작성하였다.
이 반도체장치를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 비교예의 경우, 밀봉부가 편면(片面)이기 때문에 패키지 휘어짐이 크다. 또 응력완충층을 가지고 있지 않기 때문에 온도 사이클 시에 단선 불량이 발생한다. 또한 증기를 빼앗기는 다공질 구조를 가지고 있지 않기 때문에 리플로우 불량이 발생한다. 또, 칩과 배선의 접속을 와이어 본딩에 의해 접속하기 때문에 패키지 사이즈가 칩 사이즈보다 크게 된다.
(비교예 2)
도 9의 반도체장치를 이하의 공정에 의해 작성하고, 평가하였다.
실시예 1과 같은 방법으로 배선층을 형성 후, 이 위에 인쇄법에 의해 실리콘계 고무로 완충층을 작성하였다. 이 완충층(23) 위에 실리콘계 접착제를 도포하여 반도체 칩을 접착하였다. 26은 금 도금 리드이다. 칩과 배선층을 초음파로 접합한 후, 실리콘계의 밀봉재(22)로 접합부를 밀봉하였다. 마지막으로 외부전극(10)을 형성하여 반도체장치를 작성하였다.
이 반도체장치를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또, 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 행하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 비교예의 경우, 응력완충층에 실리콘계 재료를 이용했기 때문에 온도 사이클 시의 엘라스토머층의 변위에 의해 칩과 배선층을 연결하는 리드부에 응력이 집중하여 단선 불량이 발생. 또, 칩 뒷면에 보호막을 갖지 않기 때문에 낙하 시험에서 칩 크랙 등의 불량이 발생하였다. 또, 리드부를 밀봉하는 부분이 칩보다 크게 되어 패키지 사이즈가 칩 사이즈보다 크다.
(비교예 3)
도 10의 반도체장치를 이하의 공정에 의해 작성하고, 평가하였다.
반도체 웨이퍼의 전극부분(5)에 도금 범프(24)를 형성한다. 다음으로 반도체 웨이퍼와 기본적으로 같은 사이즈의 에폭시계 배선 기판(25)을 위치 맞춤하여 도금 범프(24)를 통하여 전기적으로 접합한다. 배선 기판과 반도체 웨이퍼의 사이에 액상의 에폭시 수지계의 밀봉재(22)를 유입하여 경화시킨다. 배선 기판(25)에 외부전극(10)을 형성한 후, 다이싱을 행하여 반도체장치를 작성하였다.
이 반도체장치를 실장 기판에 실장하고 -55℃~125℃에서의 온도 사이클 시험을 실시하였다. 실장 기판은 유리포기재 에폭시 동장적층판FR-4(MC-E-67 : 히타치카세이사제)를 이용하였다. 또 온도 85℃, 상대습도 85%의 분위기 중에서 48시간 흡습시킨 후, 240℃에서 5초간 리플로우 시험을 실시하였다. 1m의 높이로부터 두께 5㎜의 유리판 위에 낙하시켰을 때의 칩 크랙 등의 외관검사를 행하였다. 또한 칩 면적에 대한 패키지 면적의 평가를 하였다. 또 패키지의 휘어짐양도 평가하였다. 결과를 상기 표 1에 나타낸다.
본 비교예의 경우, 칩 뒷면에 보호막이 없기 때문에 웨이퍼 및 패키지의 휘어짐이 크고, 낙하 시험에서도 칩 크랙 등의 불량이 발생. 또, 응력완충층을 가지고 있지 않기 때문에 온도 사이클 시험에서 도통(導通)불량발생. 또, 밀봉 부분이 압력 해방을 위한 다공질 구조로 되어 있지 않기 때문에 리플로우 시에 불량이 발생하였다.
상기 각 실시예에 나타낸 본 발명의 반도체장치는 비교예1 , 3의 반도체장치와 비교하여 응력완충층의 존재에 의해 외부 전극에 발생하는 응력이 작고 1000 사이클 시점의 불량 발생률이 낮다. 또, 응력완충층에 다공질체를 이용하고 있기 때문에 실장 리플로우 시의 불량이 발생하지 않는다. 또, 반도체 칩 뒷면의 보호막의 존재에 의해 비교예 1, 3에 비해 패키지의 휘어짐이 적다. 또한 비교예2, 3에 비해 낙하 시험에 의한 칩의 결함이나 깨짐에 의한 불량률이 작다. 반도체 웨이퍼, 응력완충층, 배선층을 동일면에서 절단하여 개편화하기 때문에, 비교예 1, 2에 비해 칩 면적에 대한 패키지 면적이 작다.
본 발명의 반도체장치는 외부전극과 칩의 사이에 응력완충층을 가지고, 또한 칩 뒷면에 보호막이 형성되어 있기 때문에, 반도체장치의 휘어짐이 적고, 더욱이 낙하시의 칩 단부의 결함이나 깨짐이 발생하기 어렵다.
또, 본 발명의 반도체장치는 외부전극과 칩의 사이에 다공질의 응력완충층을 가지기 때문에, 실장 후의 온도 사이클에 의한 외부 전극의 단선이 발생하지 않는다.
또한, 상기 완충층이 연속 기포 구조체 또는 3차원 그물구조를 가지기 때문에, 실장 리플로우 시에 발생하는 수증기가 이 코아층을 통해서 반도체장치 외부로 해방되어, 실장시에 배선회로가 형성된 기판의 팽창이나 파열을 발생시키지 않는다.
또, 본 발명의 반도체장치의 제조방법에 의해, 웨이퍼 단위로 일괄하여 조립 가공하기 때문에 패키지 사이즈가 칩 사이즈와 동일하고, 양산성이 우수하다.
또한, 본 발명의 반도체 웨이퍼에 의해 상기와 같은 신뢰성이 높은 반도체장치를 양산하는 것이 가능하게 된다. 또, 본 발명의 반도체 모듈은 본 발명의 반도체장치가 탑재되어 있기 때문에 신뢰성이 높다.

Claims (20)

  1. 반도체 칩과, 상기 반도체 칩의 회로 및 전극이 형성된 측의 면상에 설치된 응력완화층과, 상기 응력완화층의 위에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 위에 설치된 외부전극을 가지는 반도체장치에 있어서,
    상기 반도체 칩의 상기 응력완화층과는 반대측의 면상에 유기 보호막을 가지는 것을 특징으로 하는 반도체장치.
  2. 반도체 칩과, 상기 반도체 칩의 회로 및 전극이 형성된 측의 면상에 설치된 다공질(多孔質)의 응력완화층과, 상기 응력완화층의 위에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 위에 설치된 외부전극을 가지는 반도체장치에 있어서,
    상기 반도체 칩의 상기 응력완화층과는 반대측의 면상에 유기 보호막을 가지고, 상기 응력완화층, 상기 반도체 칩 및 상기 유기 보호막의 각 측면이 동일면 상에서 외부로 노출하고 있는 것을 특징으로 하는 반도체장치.
  3. 반도체 칩의 회로 및 전극이 형성된 면상에 다공질의 응력완충층을 가지고, 상기 응력완충층 위에 배선층을 가지며, 상기 반도체 칩 위의 전극과 상기 배선층과의 사이에 비어홀을 가지고, 상기 비어홀 내에 상기 배선층과 상기 전극을 전기적으로 접속하기 위한 도체부를 가지며, 상기 배선상의 소정의 장소에 그리드 어레이 모양으로 외부전극을 가지고, 상기 반도체 칩의 회로 및 전극이 형성된 면의 반대측의 면에 유기 보호막을 가지며, 상기 응력완충층, 상기 반도체 칩 및 상기 유기 보호막의 측면이 동일면 위에서 외부로 노출하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유기 보호막이 상기 응력완화층과 동등한 선팽창계수를 가지는 것을 특징으로 하는 반도체장치.
  5. 제 3 항에 있어서,
    상기 응력완충층은 다공질 폴리테트라플루오르에틸렌으로 구성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 3 항에 있어서,
    상기 비어홀 내의 상기 도체부는, 도전성 수지로 구성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 3 항에 있어서,
    상기 비어홀 내의 상기 도체부는, 도금에 의해 형성된 도전체인 것을 특징으로 하는 반도체장치.
  8. 제 3 항에 있어서,
    상기 비어홀 내의 상기 도체부는 증착에 의해 형성된 도전체인 것을 특징으로 하는 반도체장치.
  9. 반도체 칩의 회로 및 전극이 형성된 면상에 다공질의 응력완충층을 가지고, 상기 응력완충층 위에 배선층을 가지며, 상기 반도체 칩 위의 전극과 상기 배선층과의 사이에 전기적 접속을 위한 이방성 도전재(導電材)를 가지고, 상기 배선 상의 소정의 장소에 그리드 어레이모양으로 외부전극을 가지며, 상기 반도체 칩의 회로 및 전극을 가진 면의 반대측의 면에 유기 보호막을 가지고, 상기 응력완충층, 상기 반도체 칩 및 상기 유기 보호막의 측면이 동일면 상에서 외부로 노출하고 있는 것을 특징으로 하는 반도체장치.
  10. 각각 회로 및 전극을 가지는 복수의 칩 에리어와, 상기 칩 에리어의 회로 및 전극이 형성된 측의 면상에 설치된 응력완화층과, 상기 응력완화층의 위에 설치되어 상기 전극에 접속된 배선층과, 상기 배선층 상에 설치된 외부전극을 가지는 반도체 웨이퍼에 있어서,
    상기 칩 에리어의 상기 응력완화층과는 반대측의 면상에, 유기 보호막을 가지는 것을 특징으로 하는 반도체 웨이퍼.
  11. 각각 회로 및 전극을 가지는 복수의 칩 에리어이와, 상기 칩 에리어의 회로 및 전극이 형성된 측의 면상에 설치된 다공질의 응력완화층을 가지고, 상기 응력완충층 위에 배선층을 가지며, 상기 전극과 상기 배선층과의 사이에 비어홀을 가지고, 상기 비어홀 내에 상기 배선층과 상기 전극을 전기적으로 접속하기 위한 도체부를 가지며, 상기 배선 상의 소정의 장소에 그리드 어레이 모양으로 외부전극을 가지고,
    상기 칩 에리어의 상기 응력완화층과는 반대측의 면상에, 유기 보호막을 가지는 것을 특징으로 하는 반도체 웨이퍼.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 유기 보호막이, 상기 응력완화층과 동등한 선팽창계수를 가지는 것을 특징으로 하는 반도체 웨이퍼.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 응력완충층은 다공질 폴리테트라플루오르에틸렌으로 구성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  14. 제 11 항에 있어서,
    상기 비어홀 내의 상기 도체부는, 도전성 수지로 구성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  15. 제 11 항에 있어서,
    상기 비어홀 내의 상기 도체부는 도금에 의해 형성된 도전체인 것을 특징으로 하는 반도체 웨이퍼.
  16. 제 11 항에 있어서,
    상기 비어홀 내의 상기 도체부는 증착에 의해 형성된 도전체인 것을 특징으로 하는 반도체 웨이퍼.
  17. 각각 회로 및 전극을 가지는 복수의 칩 에리어와, 상기 칩 에리어의 회로 및 전극이 형성된 측의 면상에 설치된 다공질의 응력완충층을 가지고, 상기 응력완충층 위에 배선층을 가지며, 상기 칩 에리어 상의 전극과 상기 배선층과의 사이에 전기적 접속을 위한 이방성 도전재를 가지고, 상기 배선 상의 소정의 장소에 그리드 어레이 모양으로 외부전극을 가지며, 상기 칩 에리어의 회로 및 전극을 가진 면의 반대측의 면에 유기 보호막을 가지고 있는 것을 특징으로 하는 반도체 웨이퍼.
  18. 반도체 웨이퍼의 각 칩 에리어의 회로 및 전극이 형성되어 있는 측의 면에 응력완충층을 형성하는 공정과,
    상기 각 칩 에리어의 상기 전극이 형성되어 있는 측과 반대측의 면에 유기 보호막을 형성하는 공정과,
    상기 칩 에리어 상의 상기 응력완충층에 비어홀을 형성하는 공정과,
    상기 비어홀 내에 도체부를 형성하는 공정과,
    상기 응력완충층 위에 배선 회로를 형성하는 공정과,
    상기 배선층 위에 외부전극을 형성하는 공정과,
    상기 칩 에리어와 상기 배선을 가진 기판과 상기 유기 보호막을, 절단 후에 얻어지는 반도체장치가 동작하는 최소 단위가 되도록 동일면에서 절단하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  19. 다공질의 응력완충층 위에 배선층을 형성하는 공정과,
    배선층을 가진 응력완충층을 칩 에리어의 전극을 가지고 있는 측에 첩부하는 공정과,
    상기 칩 에리어의 전극을 가지고 있는 측의 반대측에 유기 보호막을 형성하는 공정과,
    상기 응력완충층에 비어홀을 형성하는 공정과,
    상기 비어홀 내에 도체부를 형성하는 공정과,
    상기 배선층 위에 외부전극을 형성하는 공정과,
    상기 칩 에리어와 상기 배선을 가진 기판과 상기 유기 보호막을, 절단 후에 얻어지는 반도체장치가 동작하는 최소 단위가 되도록 동일면에서 절단하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 반도체장치를 복수개 탑재한 것을 특징으로 하는 반도체모듈.
KR1019990046103A 1998-10-28 1999-10-22 반도체장치, 반도체 웨이퍼, 반도체 모듈 및 반도체장치의 제조방법 KR100670751B1 (ko)

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