JP2002246501A - 半導体素子を内蔵する多層プリント配線板及びその製造方法 - Google Patents
半導体素子を内蔵する多層プリント配線板及びその製造方法Info
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Abstract
(57)【要約】
【課題】 リード部品を介さないで電気接続し得る多層
プリント配線板を提案する。 【解決手段】 ＩＣチップ２０のパッド２２を半田バン
プ３４により回路パターン３４へ接続するため、ＩＣチ
ップ２０のパッド２２と回路パターン３４との接続信頼
性を高めることができる。このため、リード部品を用い
ず、ＩＣチップ２０と多層プリント配線板１０との電気
接続を取ることができる。
プリント配線板を提案する。 【解決手段】 ＩＣチップ２０のパッド２２を半田バン
プ３４により回路パターン３４へ接続するため、ＩＣチ
ップ２０のパッド２２と回路パターン３４との接続信頼
性を高めることができる。このため、リード部品を用い
ず、ＩＣチップ２０と多層プリント配線板１０との電気
接続を取ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、特にＩＣチップな
どの半導体素子を内蔵する多層プリント配線板及びその
製造方法に関するのもである。
どの半導体素子を内蔵する多層プリント配線板及びその
製造方法に関するのもである。
【０００２】
【従来の技術】ＩＣチップは、ワイヤーボンディング、
ＴＡＢ、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にＩＣチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とＩＣチップのパッドとを金線などのワイヤーで接続さ
せた後、ＩＣチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。
ＴＡＢ、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にＩＣチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とＩＣチップのパッドとを金線などのワイヤーで接続さ
せた後、ＩＣチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。
【０００３】ＴＡＢは、ＩＣチップのバンプとプリント
配線板のパッドとをリードと呼ばれる線を半田などによ
って一括して接続させた後、樹脂による封止を行ってい
た。フリップチップは、ＩＣチップとプリント配線板の
パッド部とをバンプを介して接続させて、バンプとの隙
間に樹脂を充填させることによって行っていた。
配線板のパッドとをリードと呼ばれる線を半田などによ
って一括して接続させた後、樹脂による封止を行ってい
た。フリップチップは、ＩＣチップとプリント配線板の
パッド部とをバンプを介して接続させて、バンプとの隙
間に樹脂を充填させることによって行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、それぞ
れの実装方法は、ＩＣチップとプリント配線板の間に接
続用のリード部品（ワイヤー、リード、バンプ）を介し
て電気的接続を行っている。それらの各リード部品は、
切断、腐食し易く、これにより、ＩＣチップとの接続が
途絶えたり、誤作動の原因となることがあった。
れの実装方法は、ＩＣチップとプリント配線板の間に接
続用のリード部品（ワイヤー、リード、バンプ）を介し
て電気的接続を行っている。それらの各リード部品は、
切断、腐食し易く、これにより、ＩＣチップとの接続が
途絶えたり、誤作動の原因となることがあった。
【０００５】一方、上述したようにＩＣチップをプリン
ト配線板（パッケージ基板）の外部に取り付けるのでは
なく、基板に半導体素子を埋め込んで、その上層に、ビ
ルドアップ層を形成させることにより電気的接続を取る
従来技術として、特開平９−３２１４０８号（ＵＳＰ５
８７５１００）、特開平１０−２５６４２９号、特開平
１１−１２６９７８号などが提案されている。
ト配線板（パッケージ基板）の外部に取り付けるのでは
なく、基板に半導体素子を埋め込んで、その上層に、ビ
ルドアップ層を形成させることにより電気的接続を取る
従来技術として、特開平９−３２１４０８号（ＵＳＰ５
８７５１００）、特開平１０−２５６４２９号、特開平
１１−１２６９７８号などが提案されている。
【０００６】特開平９−３２１４０８号（ＵＳＰ５８７
５１００）には、ダイパッド上に、スタッドバンプを形
成した半導体素子をプリント配線板に埋め込んで、スタ
ッドバンプ上に配線を形成して電気的接続を取ってい
た。しかしならが、該スタッドバンプはタマネギ状であ
り高さのバラツキが大きいために、層間絶縁層を形成さ
せると、平滑性が低下し、バイアホールを形成させても
未接続になりやすい。また、スタッドバンプをボンディ
ングにより一つ一つ植設しており、一括して配設するこ
とができず、生産性という点でも難点があった。
５１００）には、ダイパッド上に、スタッドバンプを形
成した半導体素子をプリント配線板に埋め込んで、スタ
ッドバンプ上に配線を形成して電気的接続を取ってい
た。しかしならが、該スタッドバンプはタマネギ状であ
り高さのバラツキが大きいために、層間絶縁層を形成さ
せると、平滑性が低下し、バイアホールを形成させても
未接続になりやすい。また、スタッドバンプをボンディ
ングにより一つ一つ植設しており、一括して配設するこ
とができず、生産性という点でも難点があった。
【０００７】特開平１０−２５６４２９号には、セラミ
ック基板に半導体素子を収容し、フリップチップ形態に
よって電気的接続されている構造が示されている。しか
しながら、セラミックは外形加工性が悪く、半導体素子
の納まりがよくない。また、該バンプでは、高さのバラ
ツキも大きくなった。そのために、層間絶縁層の平滑性
が損なわれ、接続が低下してしまう。
ック基板に半導体素子を収容し、フリップチップ形態に
よって電気的接続されている構造が示されている。しか
しながら、セラミックは外形加工性が悪く、半導体素子
の納まりがよくない。また、該バンプでは、高さのバラ
ツキも大きくなった。そのために、層間絶縁層の平滑性
が損なわれ、接続が低下してしまう。
【０００８】特開平１１−１２６９７８号には、空隙の
収容部に半導体素子などの電子部品埋め込んで、導体回
路と接続して、バイアホールを介して積蔵している多層
プリント配線板が示されている。しかしながら、収容部
が空隙であるために、位置ずれを引き起こしやすく、半
導体素子のパッドとの未接続が起き易い。また、ダイパ
ッドと導体回路とを直接接続させているので、ダイパッ
ドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう
問題がある。
収容部に半導体素子などの電子部品埋め込んで、導体回
路と接続して、バイアホールを介して積蔵している多層
プリント配線板が示されている。しかしながら、収容部
が空隙であるために、位置ずれを引き起こしやすく、半
導体素子のパッドとの未接続が起き易い。また、ダイパ
ッドと導体回路とを直接接続させているので、ダイパッ
ドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう
問題がある。
【０００９】本発明は上述した課題を解決するためにな
されたものであり、その目的とするところは、リード部
品を介さないで直接電気接続し得る半導体素子を内蔵す
る多層プリント配線板及びその製造方法を提案すること
を目的とする。
されたものであり、その目的とするところは、リード部
品を介さないで直接電気接続し得る半導体素子を内蔵す
る多層プリント配線板及びその製造方法を提案すること
を目的とする。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ため請求項１の発明は、半導体素子を内蔵する多層プリ
ント配線板であって、半導体素子を樹脂にモールドし、
前記半導体素子のパッドをフィリップチップ又はバンプ
を介して回路パターンに接続し、前記回路パターンに層
樹脂絶縁層のバイアホールを接続したことを技術的特徴
とする。
ため請求項１の発明は、半導体素子を内蔵する多層プリ
ント配線板であって、半導体素子を樹脂にモールドし、
前記半導体素子のパッドをフィリップチップ又はバンプ
を介して回路パターンに接続し、前記回路パターンに層
樹脂絶縁層のバイアホールを接続したことを技術的特徴
とする。
【００１１】請求項１では、半導体素子のパッドをフィ
リップチップ又はバンプを介して回路パターンに接続す
るため、半導体素子のパッドと回路パターンとの接続信
頼性を高めることができ、多層プリント配線板の外部で
リード部品を介さないで直接電気的接続することが可能
になる。
リップチップ又はバンプを介して回路パターンに接続す
るため、半導体素子のパッドと回路パターンとの接続信
頼性を高めることができ、多層プリント配線板の外部で
リード部品を介さないで直接電気的接続することが可能
になる。
【００１２】また、請求項２は、半導体素子を内蔵する
多層プリント配線板であって、複数の半導体素子を樹脂
にモールドし、前記複数の半導体素子のパッドをフィリ
ップチップ又はバンプを介して回路パターンに接続し前
記回路パターンに層樹脂絶縁層のバイアホールを接続し
たことを技術的特徴とする。
多層プリント配線板であって、複数の半導体素子を樹脂
にモールドし、前記複数の半導体素子のパッドをフィリ
ップチップ又はバンプを介して回路パターンに接続し前
記回路パターンに層樹脂絶縁層のバイアホールを接続し
たことを技術的特徴とする。
【００１３】請求項２では、半導体素子のパッドをフィ
リップチップ又はバンプを介して回路パターンに接続す
るため、半導体素子のパッドと回路パターンとの接続信
頼性を高めることができ、多層プリント配線板の外部で
リード部品を介さないで直接電気的接続することが可能
になる。複数の半導体素子を樹脂で同時にモールドし、
回路パターンで接続しているため、半導体素子相互の電
気接続の信頼性を高めることができる。
リップチップ又はバンプを介して回路パターンに接続す
るため、半導体素子のパッドと回路パターンとの接続信
頼性を高めることができ、多層プリント配線板の外部で
リード部品を介さないで直接電気的接続することが可能
になる。複数の半導体素子を樹脂で同時にモールドし、
回路パターンで接続しているため、半導体素子相互の電
気接続の信頼性を高めることができる。
【００１４】請求項３の半導体素子を内蔵する多層プリ
ント配線板の製造方法は、少なくとも以下の工程を備え
ることを技術的特徴とする：金属箔の上にフィリップチ
ップ又はバンプを介して半導体素子を実装する工程；前
記半導体素子を樹脂でモールドする工程；前記金属箔を
エッチングして回路パターンを形成する工程；前記回路
パターンの上に樹脂絶縁層及び導体回路を形成する工
程。
ント配線板の製造方法は、少なくとも以下の工程を備え
ることを技術的特徴とする：金属箔の上にフィリップチ
ップ又はバンプを介して半導体素子を実装する工程；前
記半導体素子を樹脂でモールドする工程；前記金属箔を
エッチングして回路パターンを形成する工程；前記回路
パターンの上に樹脂絶縁層及び導体回路を形成する工
程。
【００１５】請求項３では、金属箔の上にフィリップチ
ップ又はバンプを介して半導体素子を実装する。このた
め、金属箔と半導体素子のパットとを確実に電気接続す
ることができる。この後、半導体素子を樹脂でモールド
してから、金属箔をエッチングして回路パターンを形成
する。このため、半導体素子のパッドと回路パターンと
の接続信頼性を高めることができ、多層プリント配線板
の外部でリード部品を介さないで直接電気的接続するこ
とが可能になる。
ップ又はバンプを介して半導体素子を実装する。このた
め、金属箔と半導体素子のパットとを確実に電気接続す
ることができる。この後、半導体素子を樹脂でモールド
してから、金属箔をエッチングして回路パターンを形成
する。このため、半導体素子のパッドと回路パターンと
の接続信頼性を高めることができ、多層プリント配線板
の外部でリード部品を介さないで直接電気的接続するこ
とが可能になる。
【００１６】請求項４の半導体素子を内蔵する多層プリ
ント配線板の製造方法は、少なくとも以下の工程を備え
ることを技術的特徴とする：金属箔の上にフィリップチ
ップ又はバンプを介して複数の半導体素子を実装する工
程；前記複数の半導体素子を樹脂でモールドする工程；
前記金属箔をエッチングして回路パターンを形成する工
程；前記回路パターンの上に樹脂絶縁層及び導体回路を
形成する工程。
ント配線板の製造方法は、少なくとも以下の工程を備え
ることを技術的特徴とする：金属箔の上にフィリップチ
ップ又はバンプを介して複数の半導体素子を実装する工
程；前記複数の半導体素子を樹脂でモールドする工程；
前記金属箔をエッチングして回路パターンを形成する工
程；前記回路パターンの上に樹脂絶縁層及び導体回路を
形成する工程。
【００１７】請求項４では、金属箔の上にフィリップチ
ップ又はバンプを介して半導体素子を実装する。このた
め、金属箔と半導体素子のパットとを確実に電気接続す
ることができる。この後、半導体素子を樹脂でモールド
してから、金属箔をエッチングして回路パターンを形成
する。このため、半導体素子のパッドと回路パターンと
の接続信頼性を高めることができ、多層プリント配線板
の外部でリード部品を介さないで直接電気的接続するこ
とが可能になる。複数の半導体素子を樹脂で同時にモー
ルドし、回路パターンで接続しているため、半導体素子
相互の電気接続の信頼性を高めることができる。
ップ又はバンプを介して半導体素子を実装する。このた
め、金属箔と半導体素子のパットとを確実に電気接続す
ることができる。この後、半導体素子を樹脂でモールド
してから、金属箔をエッチングして回路パターンを形成
する。このため、半導体素子のパッドと回路パターンと
の接続信頼性を高めることができ、多層プリント配線板
の外部でリード部品を介さないで直接電気的接続するこ
とが可能になる。複数の半導体素子を樹脂で同時にモー
ルドし、回路パターンで接続しているため、半導体素子
相互の電気接続の信頼性を高めることができる。
【００１８】請求項５では、金属箔のフィリップチップ
又はバンプ形成位置に凹部を設けるため、金属箔と半導
体素子のパットとの接続信頼性を高めることができる。
又はバンプ形成位置に凹部を設けるため、金属箔と半導
体素子のパットとの接続信頼性を高めることができる。
【００１９】本発明では、半導体素子に回路パターンが
形成されているので、半導体素子であるＩＣチップをプ
リント配線板に埋め込む、収容、収納する前、もしくは
その後にでも半導体素子の動作や電気検査を容易に行な
えるようになった。それは、ダイパッドよりも大きい回
路パターンが形成されているので、検査用プローブピン
が接触し易くなったからである。それにより、予め製品
の可否が判定することができ、生産性やコスト面でも向
上させることができる。また、プローブによるパッドの
損失や傷などが発生しない。
形成されているので、半導体素子であるＩＣチップをプ
リント配線板に埋め込む、収容、収納する前、もしくは
その後にでも半導体素子の動作や電気検査を容易に行な
えるようになった。それは、ダイパッドよりも大きい回
路パターンが形成されているので、検査用プローブピン
が接触し易くなったからである。それにより、予め製品
の可否が判定することができ、生産性やコスト面でも向
上させることができる。また、プローブによるパッドの
損失や傷などが発生しない。
【００２０】故に、予め回路パターンを形成することに
よって、半導体素子であるＩＣチップをプリント配線に
埋め込み、収容、収納することが好適に行える。つま
り、回路パターンを形成した半導体素子は、プリント配
線板の埋め込み、収容、収納するため半導体素子である
ともいえる。
よって、半導体素子であるＩＣチップをプリント配線に
埋め込み、収容、収納することが好適に行える。つま
り、回路パターンを形成した半導体素子は、プリント配
線板の埋め込み、収容、収納するため半導体素子である
ともいえる。
【００２１】それぞれに多層プリント配線板だけで機能
を果たしてもいるが、場合によっては半導体装置として
のパッケージ基板としての機能させるために外部基板で
あるマザーボードやドーターボードとの接続のため、Ｂ
ＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設さ
せてもよい。また、この構成は、従来の実装方法で接続
した場合よりも配線長を短くできて、ループインダクタ
ンスも低減できる。
を果たしてもいるが、場合によっては半導体装置として
のパッケージ基板としての機能させるために外部基板で
あるマザーボードやドーターボードとの接続のため、Ｂ
ＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設さ
せてもよい。また、この構成は、従来の実装方法で接続
した場合よりも配線長を短くできて、ループインダクタ
ンスも低減できる。
【００２２】本発明の多層プリント配線板の層間樹脂絶
縁層には、熱硬化型樹脂シートを用いることが望まし
い。この樹脂シートには、難溶性樹脂、可溶性粒子、硬
化剤、その他の成分が含有されている。それぞれについ
て以下に説明する。
縁層には、熱硬化型樹脂シートを用いることが望まし
い。この樹脂シートには、難溶性樹脂、可溶性粒子、硬
化剤、その他の成分が含有されている。それぞれについ
て以下に説明する。
【００２３】本発明の製造方法において使用する樹脂
は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子
という）が酸または酸化剤に難溶性の樹脂（以下、難溶
性樹脂という）中に分散したものである。なお、本発明
で使用する「難溶性」「可溶性」という語は、同一の酸
または酸化剤からなる溶液に同一時間浸漬した場合に、
相対的に溶解速度の早いものを便宜上「可溶性」と呼
び、相対的に溶解速度の遅いものを便宜上「難溶性」と
呼ぶ。
は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子
という）が酸または酸化剤に難溶性の樹脂（以下、難溶
性樹脂という）中に分散したものである。なお、本発明
で使用する「難溶性」「可溶性」という語は、同一の酸
または酸化剤からなる溶液に同一時間浸漬した場合に、
相対的に溶解速度の早いものを便宜上「可溶性」と呼
び、相対的に溶解速度の遅いものを便宜上「難溶性」と
呼ぶ。
【００２４】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒
子）、酸または酸化剤に可溶性の無機粒子（以下、可溶
性無機粒子）、酸または酸化剤に可溶性の金属粒子（以
下、可溶性金属粒子）等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、２種以上併用してもよ
い。
は酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒
子）、酸または酸化剤に可溶性の無機粒子（以下、可溶
性無機粒子）、酸または酸化剤に可溶性の金属粒子（以
下、可溶性金属粒子）等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、２種以上併用してもよ
い。
【００２５】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
【００２６】上記可溶性粒子の平均粒径としては、０．
１〜１０μｍが望ましい。この粒径の範囲であれば、２
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均
粒径が１〜３μｍの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。
１〜１０μｍが望ましい。この粒径の範囲であれば、２
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均
粒径が１〜３μｍの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。
【００２７】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、２種以上の樹脂の混合物からなるも
のであってもよい。
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、２種以上の樹脂の混合物からなるも
のであってもよい。
【００２８】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、（メタ）アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した（メ
タ）アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、（メタ）アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した（メ
タ）アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
【００２９】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
【００３０】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、２種以上併用してもよい。
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、２種以上併用してもよい。
【００３１】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
【００３２】上記可溶性粒子を、２種以上混合して用い
る場合、混合する２種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。
る場合、混合する２種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。
【００３３】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。
【００３４】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられ
る。これらの樹脂は単独で用いてもよいし、２種以上を
併用してもよい。さらには、１分子中に、２個以上のエ
ポキシ基を有するエポキシ樹脂がより望ましい。前述の
粗化面を形成することができるばかりでなく、耐熱性等
にも優れてるため、ヒートサイクル条件下においても、
金属層に応力の集中が発生せず、金属層の剥離などが起
きにくいからである。
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、ポリエーテルスルホン、フッ素樹脂等が挙げられ
る。これらの樹脂は単独で用いてもよいし、２種以上を
併用してもよい。さらには、１分子中に、２個以上のエ
ポキシ基を有するエポキシ樹脂がより望ましい。前述の
粗化面を形成することができるばかりでなく、耐熱性等
にも優れてるため、ヒートサイクル条件下においても、
金属層に応力の集中が発生せず、金属層の剥離などが起
きにくいからである。
【００３５】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールＡ型
エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、２種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
ゾールノボラック型エポキシ樹脂、ビスフェノールＡ型
エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、２種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
【００３６】本発明で用いる樹脂フィルムにおいて、上
記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散さ
れていることが望ましい。均一な粗さの凹凸を有する粗
化面を形成することができ、樹脂フィルムにバイアホー
ルやスルーホールを形成しても、その上に形成する導体
回路の金属層の密着性を確保することができるからであ
る。また、粗化面を形成する表層部だけに可溶性粒子を
含有する樹脂フィルムを用いてもよい。それによって、
樹脂フィルムの表層部以外は酸または酸化剤にさらされ
ることがないため、層間樹脂絶縁層を介した導体回路間
の絶縁性が確実に保たれる。
記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散さ
れていることが望ましい。均一な粗さの凹凸を有する粗
化面を形成することができ、樹脂フィルムにバイアホー
ルやスルーホールを形成しても、その上に形成する導体
回路の金属層の密着性を確保することができるからであ
る。また、粗化面を形成する表層部だけに可溶性粒子を
含有する樹脂フィルムを用いてもよい。それによって、
樹脂フィルムの表層部以外は酸または酸化剤にさらされ
ることがないため、層間樹脂絶縁層を介した導体回路間
の絶縁性が確実に保たれる。
【００３７】上記樹脂フィルムにおいて、難溶性樹脂中
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、３〜４０重量％が望ましい。可溶性粒子の配合
量が３重量％未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、４０重量％を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、３〜４０重量％が望ましい。可溶性粒子の配合
量が３重量％未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、４０重量％を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。
【００３８】上記樹脂フィルムは、上記可溶性粒子、上
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。
【００３９】上記硬化剤の含有量は、樹脂フィルムに対
して０．０５〜１０重量％であることが望ましい。０．
０５重量％未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、１０重量％を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。
して０．０５〜１０重量％であることが望ましい。０．
０５重量％未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、１０重量％を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。
【００４０】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
【００４１】また、上記樹脂フィルムは、溶剤を含有し
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、２種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、３５０℃以上
の温度を加えると溶解、炭化をしてしまう。
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、２種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、３５０℃以上
の温度を加えると溶解、炭化をしてしまう。
【００４２】
【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。半導体素子（ＩＣチップ）２０
をコア基板の凹部、空隙、開口に埋め込み、収容、収納
させてなる第１実施形態に係る多層プリント配線板の構
成について説明する。図７に示すように多層プリント配
線板１０は、ＩＣチップ２０を収容するコア基板３０
と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とから
なる。層間樹脂絶縁層５０には、バイアホール６０およ
び導体回路５８が形成され、層間樹脂絶縁層１５０に
は、バイアホール１６０および導体回路１５８が形成さ
れている。
図を参照して説明する。半導体素子（ＩＣチップ）２０
をコア基板の凹部、空隙、開口に埋め込み、収容、収納
させてなる第１実施形態に係る多層プリント配線板の構
成について説明する。図７に示すように多層プリント配
線板１０は、ＩＣチップ２０を収容するコア基板３０
と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とから
なる。層間樹脂絶縁層５０には、バイアホール６０およ
び導体回路５８が形成され、層間樹脂絶縁層１５０に
は、バイアホール１６０および導体回路１５８が形成さ
れている。
【００４３】層間樹脂絶縁層１５０の上には、ソルダー
レジスト層７０が配設されている。ソルダーレジスト層
７０の開口部７１下の導体回路１５８には、図示しない
ドータボード、マザーボード等の外部基板と接続するた
めの半田バンプ７６が設けられている。
レジスト層７０が配設されている。ソルダーレジスト層
７０の開口部７１下の導体回路１５８には、図示しない
ドータボード、マザーボード等の外部基板と接続するた
めの半田バンプ７６が設けられている。
【００４４】本実施形態の多層プリント配線板１０で
は、コア基板３０に樹脂２６でモールドされた複数のＩ
Ｃチップ２０を内蔵させてある。該ＩＣチップ２０のパ
ッド２２は半田バンプ３４を介して回路パターン３２を
接続させている。該回路パターン３２に層間樹脂絶縁層
５０のバイアホール６０を接続させている。第１実施形
態では、半田バンプ３４によりパット２２と回路パター
ン３２とを接続しているが、半田バンプの代わりにフィ
リップチップを用いることもできる。
は、コア基板３０に樹脂２６でモールドされた複数のＩ
Ｃチップ２０を内蔵させてある。該ＩＣチップ２０のパ
ッド２２は半田バンプ３４を介して回路パターン３２を
接続させている。該回路パターン３２に層間樹脂絶縁層
５０のバイアホール６０を接続させている。第１実施形
態では、半田バンプ３４によりパット２２と回路パター
ン３２とを接続しているが、半田バンプの代わりにフィ
リップチップを用いることもできる。
【００４５】第１実施形態では、ＩＣチップ２０のパッ
ド２２を半田バンプ３４により回路パターン３４へ接続
するため、ＩＣチップ２０のパッド２２と回路パターン
３４との接続信頼性を高めることができる。このため、
多層プリント配線板の外部でリード部品を用いず、ＩＣ
チップ２０と多層プリント配線板（パッケージ基板）１
０との電気的接続を取ることができる。また、複数のＩ
Ｃチップを樹脂で同時にモールドし、回路パターン３２
で接続しているため、ＩＣチップ１０相互の電気接続の
信頼性を高めることができる。更に、４０μｍ径パッド
２２上に幅６０μｍ以上の回路パターン３２を介在させ
ることで、６０μｍ径のバイアホールを確実に接続させ
ることができる。
ド２２を半田バンプ３４により回路パターン３４へ接続
するため、ＩＣチップ２０のパッド２２と回路パターン
３４との接続信頼性を高めることができる。このため、
多層プリント配線板の外部でリード部品を用いず、ＩＣ
チップ２０と多層プリント配線板（パッケージ基板）１
０との電気的接続を取ることができる。また、複数のＩ
Ｃチップを樹脂で同時にモールドし、回路パターン３２
で接続しているため、ＩＣチップ１０相互の電気接続の
信頼性を高めることができる。更に、４０μｍ径パッド
２２上に幅６０μｍ以上の回路パターン３２を介在させ
ることで、６０μｍ径のバイアホールを確実に接続させ
ることができる。
【００４６】引き続き、図７を参照して上述した多層プ
リント配線板の製造方法について、図１〜図６を参照し
て説明する。
リント配線板の製造方法について、図１〜図６を参照し
て説明する。
【００４７】（１）先ず、厚さ５〜３０μｍのＣｕ、Ａ
ｇ、Ａｕ、Ｓｎ、Ｎｉから成る金属箔３２αを用意する
（図１（Ａ））。金属箔としては、単板又は積層板を用
いることができる。そして、該金属箔３２αの所定位置
に半田ペーストからなる半田ボール３４αを配置する
（図１（Ｂ））。半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ
／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いるこ
とができ、放射線の低α線タイプの半田ペーストを用い
てもよい。
ｇ、Ａｕ、Ｓｎ、Ｎｉから成る金属箔３２αを用意する
（図１（Ａ））。金属箔としては、単板又は積層板を用
いることができる。そして、該金属箔３２αの所定位置
に半田ペーストからなる半田ボール３４αを配置する
（図１（Ｂ））。半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ
／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いるこ
とができ、放射線の低α線タイプの半田ペーストを用い
てもよい。
【００４８】（２）半田ボール３４αにパッド２２が対
応するようにＩＣチップ２０、２０を載置した後（図１
（Ｃ））、リフローすることで、金属箔３２αにＩＣチ
ップ２０，２０を実装させる（図１（Ｄ））。
応するようにＩＣチップ２０、２０を載置した後（図１
（Ｃ））、リフローすることで、金属箔３２αにＩＣチ
ップ２０，２０を実装させる（図１（Ｄ））。
【００４９】（３）金属箔３２αの上に樹脂封止の際の
ダムとなる枠２８を載置した後（図２（Ａ）、樹脂２を
充填することで、ＩＣチップ２０，２０を樹脂封止する
（図２（Ｂ））。樹脂としては、熱硬化性樹脂、熱可塑
性樹脂、感光性樹脂、又は、これら１つ以上の複合体を
用いることができる。ここでは、枠を設けて樹脂封止を
行ったが、この代わりに、金型にＩＣチップを入れ、プ
ランジャーで樹脂封止することも可能である。金型を用
いる場合には、金型形成のコストがかかるが、樹脂封止
の信頼性を高めることができる。
ダムとなる枠２８を載置した後（図２（Ａ）、樹脂２を
充填することで、ＩＣチップ２０，２０を樹脂封止する
（図２（Ｂ））。樹脂としては、熱硬化性樹脂、熱可塑
性樹脂、感光性樹脂、又は、これら１つ以上の複合体を
用いることができる。ここでは、枠を設けて樹脂封止を
行ったが、この代わりに、金型にＩＣチップを入れ、プ
ランジャーで樹脂封止することも可能である。金型を用
いる場合には、金型形成のコストがかかるが、樹脂封止
の信頼性を高めることができる。
【００５０】（４）金属箔３２αの上にレジストフィル
ムを載置した後、露光・現像して所定パターンのエッチ
ングレジスト３３を形成する（図２（Ｃ））。
ムを載置した後、露光・現像して所定パターンのエッチ
ングレジスト３３を形成する（図２（Ｃ））。
【００５１】（５）エッチングレジスト３３の非形成部
の金属箔３２αをエッチングにより溶解した後、エッチ
ングレジスト３３を除去し、回路パターン３２を形成す
る（図２（Ｄ））。
の金属箔３２αをエッチングにより溶解した後、エッチ
ングレジスト３３を除去し、回路パターン３２を形成す
る（図２（Ｄ））。
【００５２】（６）エッチング液をスプレーで吹き付
け、回路パターン３２の表面に粗化面３２βを形成する
（図２（Ｅ））。なお、電解めっきや酸化還元処理を用
いて粗化面を形成することもできる。
け、回路パターン３２の表面に粗化面３２βを形成する
（図２（Ｅ））。なお、電解めっきや酸化還元処理を用
いて粗化面を形成することもできる。
【００５３】（７）該ＩＣチップを収容するためのコア
基板３０を用意する（図３（Ａ））。ここでは、ガラス
クロス等の心材にエポキシ等の樹脂を含浸させたプリプ
レグを積層した絶縁樹脂基板（コア基板）３０を用い、
コア基板３０の片面に、ザグリ加工でＩＣチップ収容用
の凹部３１を形成する。ここでは、ザグリ加工により凹
部を設けているが、開口を設けた絶縁樹脂基板と開口を
設けない樹脂絶縁基板とを張り合わせることで、収容部
を備えるコア基板を形成できる。
基板３０を用意する（図３（Ａ））。ここでは、ガラス
クロス等の心材にエポキシ等の樹脂を含浸させたプリプ
レグを積層した絶縁樹脂基板（コア基板）３０を用い、
コア基板３０の片面に、ザグリ加工でＩＣチップ収容用
の凹部３１を形成する。ここでは、ザグリ加工により凹
部を設けているが、開口を設けた絶縁樹脂基板と開口を
設けない樹脂絶縁基板とを張り合わせることで、収容部
を備えるコア基板を形成できる。
【００５４】（８）その後、凹部３１に、印刷機を用い
て接着剤３７を塗布する。このとき、塗布以外にも、ポ
ッティングなどをしてもよい（図３（Ｂ））。
て接着剤３７を塗布する。このとき、塗布以外にも、ポ
ッティングなどをしてもよい（図３（Ｂ））。
【００５５】（９）次に、樹脂モールドされたＩＣチッ
プ２０を接着剤３７上に載置し、ＩＣチップ２０の上面
を押す、もしくは叩いて凹部３１内に完全に収容させる
（図３（Ｃ））。これにより、コア基板３０を平滑にす
ることができる。この際に、接着剤３７が、ＩＣチップ
２０の上面にかかることが有るが、後述するようにＩＣ
チップ２０の上面に樹脂層を設けてからレーザでバイア
ホール用の開口を設けるため、回路パターン３２とバイ
アホールとの接続に影響を与えることがない。
プ２０を接着剤３７上に載置し、ＩＣチップ２０の上面
を押す、もしくは叩いて凹部３１内に完全に収容させる
（図３（Ｃ））。これにより、コア基板３０を平滑にす
ることができる。この際に、接着剤３７が、ＩＣチップ
２０の上面にかかることが有るが、後述するようにＩＣ
チップ２０の上面に樹脂層を設けてからレーザでバイア
ホール用の開口を設けるため、回路パターン３２とバイ
アホールとの接続に影響を与えることがない。
【００５６】（１０）上記工程を経た基板に、厚さ５０
μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇
温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネート
し、層間樹脂絶縁層５０を設ける（図３（Ｄ））。真空
圧着時の真空度は、１０ｍｍＨｇである。
μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇
温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネート
し、層間樹脂絶縁層５０を設ける（図３（Ｄ））。真空
圧着時の真空度は、１０ｍｍＨｇである。
【００５７】（１１）次に、波長１０．４μｍのＣＯ2
ガスレーザにて、ビーム径５ｍｍ、トップハットモー
ド、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１
ショットの条件で、層間樹脂絶縁層５０に直径６０μｍ
のバイアホール用開口４８を設ける（図４（Ａ））。液
温６０℃の過マンガン酸を用いて、開口４８内の樹脂残
りを除去する。ダイパッド２２上に金属製の回路パター
ン３２を設けることで、パッド２２上の樹脂残りを防ぐ
ことができ、これにより、パッド２２と後述するバイア
ホール６０との接続性や信頼性を向上させる。更に、４
０μｍ径パッド２２上に６０μｍ幅以上の回路パターン
３２を介在させることで、６０μｍ径のバイアホール用
開口４８を確実に接続させることができる。なお、ここ
では、過マンガン酸などの酸化剤を用いて樹脂残さを除
去したが、酸素プラズマなどやコロナ処理を用いてデス
ミア処理を行うことも可能である。
ガスレーザにて、ビーム径５ｍｍ、トップハットモー
ド、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１
ショットの条件で、層間樹脂絶縁層５０に直径６０μｍ
のバイアホール用開口４８を設ける（図４（Ａ））。液
温６０℃の過マンガン酸を用いて、開口４８内の樹脂残
りを除去する。ダイパッド２２上に金属製の回路パター
ン３２を設けることで、パッド２２上の樹脂残りを防ぐ
ことができ、これにより、パッド２２と後述するバイア
ホール６０との接続性や信頼性を向上させる。更に、４
０μｍ径パッド２２上に６０μｍ幅以上の回路パターン
３２を介在させることで、６０μｍ径のバイアホール用
開口４８を確実に接続させることができる。なお、ここ
では、過マンガン酸などの酸化剤を用いて樹脂残さを除
去したが、酸素プラズマなどやコロナ処理を用いてデス
ミア処理を行うことも可能である。
【００５８】（１２）次に、過マンガン酸で層間樹脂絶
縁層５０の表面を粗化し、粗化面５０αを形成する（図
４（Ｂ））。粗化面は、０．０５〜５μｍの間が望まし
い。
縁層５０の表面を粗化し、粗化面５０αを形成する（図
４（Ｂ））。粗化面は、０．０５〜５μｍの間が望まし
い。
【００５９】（１３）粗化面５０αが形成された層間樹
脂絶縁層５０上に、金属層５２を設ける（図４
（Ｃ））。金属層５２は、無電解めっきによって形成さ
せる。予め層間樹脂絶縁層５０の表層にパラジウムなど
の触媒を付与させて、無電解めっき液に５〜６０分間浸
漬させることにより、０．１〜５μｍの範囲でめっき膜
である金属層５２を設ける。その一例として、 〔無電解めっき水溶液〕 ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ 酒石酸 ０．２００ ｍｏｌ／ｌ 硫酸銅 ０．０３０ ｍｏｌ／ｌ ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ ＮａＯＨ ０．１００ ｍｏｌ／ｌ α、α′−ビピルジル １００ ｍｇ／ｌ ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ ３４℃の液温度で４０分間浸漬させる。
脂絶縁層５０上に、金属層５２を設ける（図４
（Ｃ））。金属層５２は、無電解めっきによって形成さ
せる。予め層間樹脂絶縁層５０の表層にパラジウムなど
の触媒を付与させて、無電解めっき液に５〜６０分間浸
漬させることにより、０．１〜５μｍの範囲でめっき膜
である金属層５２を設ける。その一例として、 〔無電解めっき水溶液〕 ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ 酒石酸 ０．２００ ｍｏｌ／ｌ 硫酸銅 ０．０３０ ｍｏｌ／ｌ ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ ＮａＯＨ ０．１００ ｍｏｌ／ｌ α、α′−ビピルジル １００ ｍｇ／ｌ ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ ３４℃の液温度で４０分間浸漬させる。
【００６０】めっきの代わりに、日本真空技術株式会社
製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲッ
トにしたスパッタリングを、気圧０．６Ｐａ、温度８０
℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃ
ｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形
成することもできる。このとき、形成されたＮｉ−Ｃｕ
合金層５２の厚さは０．２μｍである。
製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲッ
トにしたスパッタリングを、気圧０．６Ｐａ、温度８０
℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃ
ｕ合金５２をエポキシ系層間樹脂絶縁層５０の表面に形
成することもできる。このとき、形成されたＮｉ−Ｃｕ
合金層５２の厚さは０．２μｍである。
【００６１】（１４）上記処理を終えた基板３０に、市
販の感光性ドライフィルムを貼り付け、フォトマスクフ
ィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、
０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍの
めっきレジスト５４を設ける。次に、以下の条件で電解
めっきを施して、厚さ１５μｍの電解めっき膜５６を形
成する（図５（Ａ））。なお、電解めっき水溶液中の添
加剤は、アトテックジャパン社製のカパラシドＨＬであ
る。
販の感光性ドライフィルムを貼り付け、フォトマスクフ
ィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、
０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍの
めっきレジスト５４を設ける。次に、以下の条件で電解
めっきを施して、厚さ１５μｍの電解めっき膜５６を形
成する（図５（Ａ））。なお、電解めっき水溶液中の添
加剤は、アトテックジャパン社製のカパラシドＨＬであ
る。
【００６２】 〔電解めっき水溶液〕 硫酸 ２．２４ ｍｏｌ／ｌ 硫酸銅 ０．２６ ｍｏｌ／ｌ 添加剤（アトテックジャパン製、カパラシドＨＬ） １９．５ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／dm２ 時間 ６５分 温度 ２２±２℃
【００６３】（１５）めっきレジスト５４を５％ＮａＯ
Ｈで剥離除去した後、そのめっきレジスト下の金属層５
２を硝酸および硫酸と過酸化水素の混合液を用いるエッ
チングにて溶解除去し、金属層５２と電解めっき膜５６
からなる厚さ１６μｍの導体回路５８及びバイアホール
６０を形成する（図５（Ｂ））。その後、第二銅錯体と
有機酸とを含有するエッチング液によって、粗化面５８
α、６０αを形成する（図５（Ｃ））。
Ｈで剥離除去した後、そのめっきレジスト下の金属層５
２を硝酸および硫酸と過酸化水素の混合液を用いるエッ
チングにて溶解除去し、金属層５２と電解めっき膜５６
からなる厚さ１６μｍの導体回路５８及びバイアホール
６０を形成する（図５（Ｂ））。その後、第二銅錯体と
有機酸とを含有するエッチング液によって、粗化面５８
α、６０αを形成する（図５（Ｃ））。
【００６４】（１６）次いで、上記（１０）〜（１５）
の工程を、繰り返すことにより、さらに上層の層間樹脂
絶縁層１５０及び導体回路１５８（バイアホール１６０
を含む）を形成する（図６（Ａ））。
の工程を、繰り返すことにより、さらに上層の層間樹脂
絶縁層１５０及び導体回路１５８（バイアホール１６０
を含む）を形成する（図６（Ａ））。
【００６５】（１７）次に、ジエチレングリコールジメ
チルエーテル（ＤＭＤＧ）に６０重量％の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
（日本化薬社製）のエポキシ基５０％をアクリル化した
感光性付与のオリゴマー（分子量４０００）４６．６７
重量部、メチルエチルケトンに溶解させた８０重量％の
ビスフェノールＡ型エポキシ樹脂（油化シェル社製、商
品名：エピコート１００１）１５重量部、イミダゾール
硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）
１．６重量部、感光性モノマーである多官能アクリルモ
ノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、
同じく多価アクリルモノマー（共栄化学社製、商品名：
ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ
社製、商品名：Ｓ−６５）０．７１重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン（関東化
学社製）２．０重量部、光増感剤としてのミヒラーケト
ン（関東化学社製）０．２重量部を加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
（有機樹脂絶縁材料）を得る。なお、粘度測定は、Ｂ型
粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの
場合はローターNo.４、６ｒｐｍの場合はローターNo.３
によった。
チルエーテル（ＤＭＤＧ）に６０重量％の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
（日本化薬社製）のエポキシ基５０％をアクリル化した
感光性付与のオリゴマー（分子量４０００）４６．６７
重量部、メチルエチルケトンに溶解させた８０重量％の
ビスフェノールＡ型エポキシ樹脂（油化シェル社製、商
品名：エピコート１００１）１５重量部、イミダゾール
硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）
１．６重量部、感光性モノマーである多官能アクリルモ
ノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、
同じく多価アクリルモノマー（共栄化学社製、商品名：
ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ
社製、商品名：Ｓ−６５）０．７１重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン（関東化
学社製）２．０重量部、光増感剤としてのミヒラーケト
ン（関東化学社製）０．２重量部を加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
（有機樹脂絶縁材料）を得る。なお、粘度測定は、Ｂ型
粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの
場合はローターNo.４、６ｒｐｍの場合はローターNo.３
によった。
【００６６】（１８）次に、基板３０に、上記ソルダー
レジスト組成物を２０μｍの厚さで塗布し、７０℃で２
０分間、７０℃で３０分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ５ｍｍのフォトマスクをソルダーレジスト層
７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光
し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開
口７１を形成する（図６（Ｂ））。また、市販のソルダ
ーレジストを用いてもよい。
レジスト組成物を２０μｍの厚さで塗布し、７０℃で２
０分間、７０℃で３０分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ５ｍｍのフォトマスクをソルダーレジスト層
７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光
し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開
口７１を形成する（図６（Ｂ））。また、市販のソルダ
ーレジストを用いてもよい。
【００６７】（１９）次に、ソルダーレジスト層（有機
樹脂絶縁層）７０を形成した基板を、塩化ニッケル
（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム
（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム
（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無
電解ニッケルめっき液に２０分間浸漬して、開口部７１
に厚さ５μｍのニッケルめっき層７２を形成する。さら
に、その基板を、シアン化金カリウム（７．６×１０-3
ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏ
ｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ
／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ
／ｌ）を含む無電解めっき液に８０℃の条件で７．５分
間浸漬して、ニッケルめっき層７２上に厚さ０．０３μ
ｍの金めっき層７４を形成することで、導体回路１５８
に半田パッド７５を形成する（図６（Ｃ））。
樹脂絶縁層）７０を形成した基板を、塩化ニッケル
（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム
（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム
（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無
電解ニッケルめっき液に２０分間浸漬して、開口部７１
に厚さ５μｍのニッケルめっき層７２を形成する。さら
に、その基板を、シアン化金カリウム（７．６×１０-3
ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏ
ｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ
／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ
／ｌ）を含む無電解めっき液に８０℃の条件で７．５分
間浸漬して、ニッケルめっき層７２上に厚さ０．０３μ
ｍの金めっき層７４を形成することで、導体回路１５８
に半田パッド７５を形成する（図６（Ｃ））。
【００６８】（２０）この後、ソルダーレジスト層７０
の開口部７１に、はんだペーストを印刷して、２００℃
でリフローすることにより、半田バンプ７６を形成す
る。これにより、ＩＣチップ２０を内蔵し、半田バンプ
７６を有する多層プリント配線板１０を得ることができ
る（図７参照）。
の開口部７１に、はんだペーストを印刷して、２００℃
でリフローすることにより、半田バンプ７６を形成す
る。これにより、ＩＣチップ２０を内蔵し、半田バンプ
７６を有する多層プリント配線板１０を得ることができ
る（図７参照）。
【００６９】半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓ
ｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることが
できる。もちろん、放射線の低α線タイプの半田ペース
トを用いてもよい。
ｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることが
できる。もちろん、放射線の低α線タイプの半田ペース
トを用いてもよい。
【００７０】[第２実施形態]次に、本発明の第２実施形
態に係る多層プリント配線板について、図９を参照して
説明する。上述した第１実施形態では、ＢＧＡを配設し
た場合で説明した。第２実施形態では、第１実施形態と
ほぼ同様であるが、導電性接続ピン９６を介して接続を
取るＰＧＡ方式に構成されている。また、上述した第１
実施形態では、ＩＣチップ２０のパット２２と回路パタ
ーン３２とを半田バンプ３４で接続させたが、第２実施
形態では、フィリップチップ３４を介して接続させてあ
る。更に、第２実施形態では、回路パターン３２に凹部
３２βを設けて、フィリップチップ３４を設けてある。
第２実施形態では、フィリップチップ３４を設けている
が、この代わりに半田バンプを設けることも可能であ
る。
態に係る多層プリント配線板について、図９を参照して
説明する。上述した第１実施形態では、ＢＧＡを配設し
た場合で説明した。第２実施形態では、第１実施形態と
ほぼ同様であるが、導電性接続ピン９６を介して接続を
取るＰＧＡ方式に構成されている。また、上述した第１
実施形態では、ＩＣチップ２０のパット２２と回路パタ
ーン３２とを半田バンプ３４で接続させたが、第２実施
形態では、フィリップチップ３４を介して接続させてあ
る。更に、第２実施形態では、回路パターン３２に凹部
３２βを設けて、フィリップチップ３４を設けてある。
第２実施形態では、フィリップチップ３４を設けている
が、この代わりに半田バンプを設けることも可能であ
る。
【００７１】この第２実施形態では、回路パターン３２
のフィリップチップ位置に凹部３２βを設けてあるた
め、回路パターン３２とＩＣチップ２０のパット２２と
の接続信頼性を高めることができる。
のフィリップチップ位置に凹部３２βを設けてあるた
め、回路パターン３２とＩＣチップ２０のパット２２と
の接続信頼性を高めることができる。
【００７２】第２実施形態の多層プリント配線板の製造
工程について、図８を参照して説明する。 （１）先ず、厚さ５〜３０μｍの金属箔３２αを用意す
る（図８（Ａ））。そして、フィリップチップ形成位置
にパンチングにより凹部３２βを形成する（図８
（Ｂ）。
工程について、図８を参照して説明する。 （１）先ず、厚さ５〜３０μｍの金属箔３２αを用意す
る（図８（Ａ））。そして、フィリップチップ形成位置
にパンチングにより凹部３２βを形成する（図８
（Ｂ）。
【００７３】（２）該金属箔３２αの凹部３２βに半田
ペーストからなる半田ボール３４αを配置する（図８
（Ｃ））。半田ボール３４αにパッド２２が対応するよ
うにＩＣチップ２０、２０を載置した後（図８
（Ｄ））、リフローすることで、金属箔３２αにＩＣチ
ップ２０，２０を実装させる（図８（Ｅ））。
ペーストからなる半田ボール３４αを配置する（図８
（Ｃ））。半田ボール３４αにパッド２２が対応するよ
うにＩＣチップ２０、２０を載置した後（図８
（Ｄ））、リフローすることで、金属箔３２αにＩＣチ
ップ２０，２０を実装させる（図８（Ｅ））。
【００７４】上述した第１、第２実施形態では、ＩＣチ
ップのパット２２に保護膜が形成されていなかったが、
保護膜を形成することも好適である。
ップのパット２２に保護膜が形成されていなかったが、
保護膜を形成することも好適である。
【００７５】
【発明の効果】本発明の構造により、多層プリント配線
板の外部でリード部品を介さずに、ＩＣチップとプリン
ト配線板との接続を取ることができる。更に、リード部
品に起因する不具合が起きないので、接続性や信頼性が
向上する。また、ＩＣチップのパッドとプリント配線板
の導電層が直接接続されているので、電気特性も向上さ
せることができる。更に、従来のＩＣチップの実装方法
に比べて、ＩＣチップ〜基板〜外部基板までの配線長も
短くできて、ループインダクタンスを低減できる効果も
ある。また、ＢＧＡ、ＰＧＡなどを配設できるほど、配
線形成の自由度が増した。
板の外部でリード部品を介さずに、ＩＣチップとプリン
ト配線板との接続を取ることができる。更に、リード部
品に起因する不具合が起きないので、接続性や信頼性が
向上する。また、ＩＣチップのパッドとプリント配線板
の導電層が直接接続されているので、電気特性も向上さ
せることができる。更に、従来のＩＣチップの実装方法
に比べて、ＩＣチップ〜基板〜外部基板までの配線長も
短くできて、ループインダクタンスを低減できる効果も
ある。また、ＢＧＡ、ＰＧＡなどを配設できるほど、配
線形成の自由度が増した。
【図１】本発明の第１実施形態に係る半導体素子の製造
工程図である。
工程図である。
【図２】本発明の第１実施形態に係る半導体素子の製造
工程図である。
工程図である。
【図３】本発明の第１実施形態に係る半導体素子の製造
工程図である。
工程図である。
【図４】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。
板の製造工程図である。
【図５】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。
板の製造工程図である。
【図６】本発明の第１実施形態に係る多層プリント配線
板の製造工程図である。
板の製造工程図である。
【図７】本発明の第１実施形態に係る多層プリント配線
板の断面図である。
板の断面図である。
【図８】本発明の第２実施形態に係る多層プリント配線
板の製造工程図である。
板の製造工程図である。
【図９】本発明の第２実施形態に係る多層プリント配線
板の断面図である。
板の断面図である。
２０ ＩＣチップ（半導体素子） ２２ ダイパッド ２６ 封止樹脂 ２８ 枠 ３０ コア基板 ３１ 凹部 ３２ 回路パターン ３４ 半田バンプ ３７ 樹脂接着材 ５０ 層間樹脂絶縁層 ５８ 導体回路 ６０ バイアホール ７０ ソルダーレジスト層 ７６ 半田バンプ ９６ 導電性接続ピン １５０ 層間樹脂絶縁層 １５８ 導体回路 １６０ バイアホール
Claims (5)
- 【請求項１】 半導体素子を内蔵する多層プリント配線
板であって、 半導体素子を樹脂でモールドし、 前記半導体素子のパッドをフィリップチップ又はバンプ
を介して回路パターンに接続し、 前記回路パターンに層樹脂絶縁層のバイアホールを接続
したことを特徴とする多層プリント配線板。 - 【請求項２】 半導体素子を内蔵する多層プリント配線
板であって、 複数の半導体素子を樹脂でモールドし、 前記複数の半導体素子のパッドをフィリップチップ又は
バンプを介して回路パターンに接続し、 前記回路パターンに層樹脂絶縁層のバイアホールを接続
したことを特徴とする多層プリント配線板。 - 【請求項３】 少なくとも以下の工程を備えることを特
徴とする半導体素子を内蔵する多層プリント配線板の製
造方法：金属箔の上にフィリップチップ又はバンプを介
して半導体素子を実装する工程；前記半導体素子を樹脂
でモールドする工程；前記金属箔をエッチングして回路
パターンを形成する工程；前記回路パターンの上に樹脂
絶縁層のバイアホールを接続する工程。 - 【請求項４】 少なくとも以下の工程を備えることを特
徴とする半導体素子を内蔵する多層プリント配線板の製
造方法：金属箔の上にフィリップチップ又はバンプを介
して複数の半導体素子を実装する工程；前記複数の半導
体素子を樹脂でモールドする工程；前記金属箔をエッチ
ングして回路パターンを形成する工程；前記回路パター
ンの上に樹脂絶縁層のバイアホールを接続する工程。 - 【請求項５】 前記金属箔のフィリップチップ又はバン
プ形成位置に凹部を設ける工程を備えることを特徴とす
る請求項３又は請求項４の半導体素子を内蔵する多層プ
リント配線板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039674A JP4137389B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体素子を内蔵する多層プリント配線板の製造方法 |
Applications Claiming Priority (1)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008130386A Division JP4722961B2 (ja) | 2008-05-19 | 2008-05-19 | 半導体素子を内蔵する多層プリント配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2002246501A true JP2002246501A (ja) | 2002-08-30 |
| JP4137389B2 JP4137389B2 (ja) | 2008-08-20 |
Family
ID=18902412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039674A Expired - Lifetime JP4137389B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体素子を内蔵する多層プリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4137389B2 (ja) |
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- 2001-02-16 JP JP2001039674A patent/JP4137389B2/ja not_active Expired - Lifetime
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|---|---|
| JP4137389B2 (ja) | 2008-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050901 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050909 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070312 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070507 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4137389 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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