JP4054672B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報通信機器や事務用電子機器の小型化、高機能化に伴ない、各電子機器に使用される半導体装置は、小型化、薄型化、高密度化、及び多端子化が要求されている。これに対して、小型多端子パッケージとして各種のＣＳＰ（Chip Scale Package；チップスケールパッケージ）が開発されている。
【０００３】
特に、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）は、ウェハ上に半導体素子の電極部と外部電極端子とを接続する金属配線を形成し、半導体装置の製造工程における最終段階で個々のパッケージごとに分離する形態を採用する技術であり、ベアチップと同等なサイズの極めて小型の半導体装置を実現する技術として注目されている。
【０００４】
図８は、従来のＷＬ−ＣＳＰに係る半導体装置２００を示す斜視図である。図８では、半導体装置２００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図９は、図８に示す半導体装置２００のＡ−Ａ’部における断面図である。
【０００５】
図８及び図９を参照して、半導体装置２００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。
【０００６】
図８に示す半導体装置２００において、Ａ−Ａ’部における断面に係る構成は、上述した図９に示す構成以外に、図１０に示す構成の場合もある。図１０に示す構成は、特許文献１に開示されたものである。半導体装置２００の熱放散性を向上させるため、半導体素子１の裏面に接着材１２を介して冷却用ヒートシンク材１３が貼り付けられている以外は、図９に示す構成と同様な構成である。
【０００７】
図１１は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。
【０００８】
図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図８に示す半導体装置２００が形成される。図１２（ａ）〜図１２（ｄ）及び図１３（ａ）は、半導体装置２００の製造工程を示す断面図であり、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図１３（ｂ）は、図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ３０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置２００が構成されている。
【０００９】
図１３（ｃ）は、半導体素子２００を示す斜視図であり、図８と対応するものである。図１３（ｃ）において、図８に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。図１４は、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成において、半導体素子１の裏面に塗布された接着剤１２を介して半導体素子１の裏面にヒートシンク材１３が貼りつけられた構成を示す断面図である。
【００１０】
以下、従来のＷＬ−ＣＳＰに係る半導体装置２００の製造方法について、図面を参照しながら説明する。
【００１１】
まず、図１１を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。図１２（ａ）を参照して、図１１に示すウエハ３０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。
【００１２】
次に、図１２（ｂ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。
【００１３】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像を行ってメッキレジストを形成する。続いて、図１２（ｃ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。
【００１４】
続いて、図１２（ｄ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。
【００１５】
そして、図１３（ａ）を参照して、半田ペーストを第２の樹脂層９の各開口部１０上に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。以上の工程によって、ウエハ３０における各半導体素子１がそれぞれ図８に示した半導体装置２００となる。
【００１６】
その後、図１３（ｂ）を参照して、ダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置２００ごとにウエハ３０を分離し、図１３（ｃ）を参照して、ＷＬ−ＣＳＰに係る半導体装置２００を得る。なお、この後、図１４を参照して、図１３（ａ）に示す半導体素子１の裏面に接着剤１２を塗布し、さらに接着剤１２を介してヒートシンク材１３を貼り付ける場合もある。この場合は、ヒートシンク材１３により、半導体装置２００の熱放散性が向上する。
【００１７】
上述した製造工程により得られる半導体装置２００では、実装基板と半導体装置２００との固定や、外部の素子と半導体素子電極２との電気的接続は、全て外部電極端子１１を介して行なわれる。また、第１の樹脂層５と第２の樹脂層９とは、金属配線７、金属ランド８、及び半導体素子電極２と外部とを電気的に絶縁する機能を備える。さらに、第１の樹脂層５と第２の樹脂層９とは、半導体装置２００を実装基板に実装した後、半導体装置２００と実装基板との熱膨張率の差等により生じる応力を緩和して、半導体装置２００の損傷を防ぐ機能も備える。
【００１８】
【特許文献１】
特開平１０−２８４６３４号公報（第４頁、第１図（ａ））
【００１９】
【発明が解決しようとする課題】
しかし、上述した従来技術においては、ウエハ３０における各半導体素子１上に形成された第１の樹脂層５、第２の樹脂層９、又は金属配線７に内部応力が発生することによって、図１５を参照して、ウエハ３０の表面を内側にして、ウエハ３０の片側の端部が５ｍｍ以上反ることがあった。この反りが原因となって、半導体装置２００の製造工程において、ウエハ３０の搬送時に、ウエハ３０に割れや欠けが生じ、半導体装置２００の生産歩留りが低下していた。図１５は、従来例におけるウエハ３０の断面図であり、詳しくは、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が矢印１５の方向に作用してウエハ３０がその表面を内側として反る状態を示す断面図である。図１５を参照して、第１の樹脂層５、金属配線７、及び第２の樹脂層９の上に複数個の外部電極端子１１が形成されている。
【００２０】
また、上述した従来技術においては、各半導体素子１ごとにウエハ３０を分離した後も、ウエハ３０の状態で生じた内部応力が各半導体装置２００に残留し、半導体装置２００に反りが生じることがあった。通常、半導体装置２００のコプラナリティ（端子最下面均一性）は５０μｍ以下であることが必要とされ、２０μｍ〜３０μｍであることが望まれる。ここで、「端子最下面均一性」とは、半導体装置２００の表面に形成された各外部電極端子１１の頂点の高さの均一性をいう。これに対して、半導体装置２００の中心を基準として端部に１０μｍ〜３０μｍの反りが発生することによって、コプラナリティが確保できず、実装基板への実装不良、特にオープン不良が発生する確率が高くなる問題があった。ここで、「実装不良」とは、半導体装置２００を実装基板に半田付けにより実装する場合に各外部電極端子１１と実装基板とが良好に半田付けされない状態をいい、「オープン不良」とは、実装不良が生じたときに断線状態が発生することをいう。
【００２１】
さらに、上述した従来技術においては、半導体装置２００の薄型化のため、ウエハ３０の厚さを薄くすると、それに伴ってウエハ３０に生じる反りは大きくなることから、実装不良が発生する確率はさらに高くなる。前述したように、近年、半導体装置において小型化と薄型化は必要不可欠となっており、ウエハ３０に生じる反りを防止することは必須となっている。
【００２２】
また、上述した従来技術において、図１４に示したように、各半導体装置２００の裏面に接着材１２を用いてヒートシンク材１３を貼り付ける場合は、半導体装置２００に生じる反りを防止するため、ヒートシンク材１３の厚み、ヒートシンク材１３の反りの原因となる内部応力、又は接着材１２の硬化収縮率等を各半導体装置２００のサイズに合わせて調整する必要があった。また、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるため、生産効率が低下する問題があり、さらに、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるための専用設備や、各半導体装置２００のサイズに合うヒートシンク材１３がそれぞれ必要となる問題もあった。
【００２３】
本発明は、このような従来技術における問題点を解決するためになされたものであり、その目的は、高い生産性を有し、かつ薄型化された半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、複数個の電極部が表面に配置された１００〜３５０μｍの厚みの半導体素子が複数個集合して形成されたウエハであって、前記各電極部が露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を前記各電極部が前記各開口において露出するように形成する第１の樹脂層形成工程と、前記第１の樹脂層上に前記各第１開口部を通って前記電極部と接続するような複数個の金属配線を形成する金属配線形成工程と、前記第１の樹脂層上に前記各金属配線を覆うように第２の樹脂層を形成し、前記第２の樹脂層に複数の第２開口部を形成する第２の樹脂層形成工程と、前記第２開口部を通って前記各金属配線と接続するような複数個の外部電極端子を形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより前記各半導体素子ごとに前記ウエハを分離する分離工程とを含んでおり、前記ウエハ準備工程の後で、前記ウエハの裏面に５〜２０μｍの厚みの金属膜を形成する工程をさらに含んでおり、前記半導体素子の前記複数個の外部電極端子の頂点の高さの差が５０μｍ以下であることを特徴とする。
【００２６】
【発明の実施の形態】
本実施の形態に係る半導体装置の製造方法においては、複数個の電極部が表面に配置された１００〜３５０μｍの厚みの半導体素子が複数個集合して形成されたウエハであって、前記各電極部が露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を前記各電極部が前記各開口において露出するように形成する第１の樹脂層形成工程と、前記第１の樹脂層上に前記各第１開口部を通って前記電極部と接続するような複数個の金属配線を形成する金属配線形成工程と、前記第１の樹脂層上に前記各金属配線を覆うように第２の樹脂層を形成し、前記第２の樹脂層に複数の第２開口部を形成する第２の樹脂層形成工程と、前記第２開口部を通って前記各金属配線と接続するような複数個の外部電極端子を形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより前記各半導体素子ごとに前記ウエハを分離する分離工程とを含む。前記ウエハ準備工程の後で、前記ウエハの裏面に５〜２０μｍの厚みの金属膜を形成する工程をさらに含んでおり、前記半導体素子の前記複数個の外部電極端子の頂点の高さの差が５０μｍ以下である。これにより、高い生産性を有し、かつ薄型化された半導体装置を提供することができる。
【００２７】
第１の樹脂層の厚みは５〜５０μｍであることが好ましい。
【００２８】
金属配線の厚みは５〜１０μｍであることが好ましい。
第２の樹脂層の厚みは１０μｍであることが好ましい。
【００２９】
以下、図面を参照して、本発明の実施の形態を説明する。
【００３０】
図１は、本実施の形態の半導体装置１００を示す斜視図である。本実施の形態では、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）により半導体装置１００を製造する。図１では、半導体装置１００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図２は、図１に示す半導体装置１００のＡ−Ａ’部における断面図である。
【００３１】
図１及び図２を参照して、半導体装置１００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。半導体素子１の裏面は、銅（Ｃｕ）又は銀（Ａｇ）からなる金属膜２２により覆われている。
【００３２】
図３は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。
【００３３】
図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図１に示す半導体装置１００が形成される。図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は、半導体装置１００の製造工程を示す断面図であり、図１に示す半導体装置１００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図６（ａ）は、図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ２０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置１００が構成されている。図６（ｂ）は、半導体素子１００を示す斜視図であり、図１と対応するものである。図６（ｂ）において、図１に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。
【００３４】
以下、本実施の形態のＷＬ−ＣＳＰに係る半導体装置１００の製造方法について、図面を参照しながら説明する。
【００３５】
まず、図３を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。図４（ａ）を参照して、図３に示すウエハ２０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。各半導体素子電極２には、Ａｌ−Ｓｉ合金又はＡｌ−Ｓｉ−Ｃｕ合金を用いるのが好ましい。
【００３６】
次に、図４（ｂ）を参照して、各半導体素子１の裏面を研磨する。ここで方向１６は、各半導体素子１の裏面を研磨する際の研磨の方向を模式的に示したものである。各半導体素子１の裏面を研磨することにより、図４（ｃ）を参照して、各半導体素子１の厚さを所定の厚さとする。各半導体素子１の厚さは、通常は、３５０μｍ〜５００μｍとするのが好ましく、薄型化する場合は、１００μｍ〜３５０μｍとするのが好ましい。
【００３７】
次いで、図４（ｄ）を参照して、電解メッキ法又はスパッタリング法により各半導体素子１の裏面に金属膜２２を形成する。金属膜２２の材料としては、例えば銅（Ｃｕ）又は銀（Ａｇ）を用いる。金属膜２２の厚さは、電解メッキ法による場合は、５μｍ〜２０μｍとするのが好ましく、スパッタリング法による場合は、約１μｍとするのが好ましい。電解メッキ法による場合は、電流密度等のメッキ条件を調整することによって、また、スパッタリング法による場合は、Ａｒ（アルゴン）流量等のスパッタリング条件を調整することによって、ウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、後述する工程において各半導体素子１の表面に形成される、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力との間のバランスを調節する。具体的には、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が大きくなる程、金属膜２２の厚さが厚くなるように各条件を調整し、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が小さくなる程、金属膜２２の厚さが薄くなるように各条件を調整する。これにより、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力によってウエハ２０に生じる反り及び各半導体素子１に生じる反りが防止される。
【００３８】
次に、図５（ａ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。第１の樹脂層５の材料としては、ポリイミドを用いるのが好ましい。第１の樹脂層５の厚さは、フォトリソグラフィ法による露光性と現像性を高める観点から５μｍ〜５０μｍとするのが良く、好ましくは約１０μｍとするのが良い。
【００３９】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像とを行ってメッキレジストを形成する。続いて、図５（ｂ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。金属配線７及び金属ランド８の厚さは、その電気的抵抗を低く抑えながら機械的強度を高める観点からそれぞれ５μｍ〜１０μｍとするのが良い。
【００４０】
続いて、図５（ｃ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。第２の樹脂層９の厚さは、ポリイミドの塗布時の平坦性を維持し、フォトリソグラフィ法による露光性と現像性とを高める観点から約１０μｍとするのが好ましい。
【００４１】
そして、図５（ｄ）を参照して、半田ペーストを第２の樹脂層９に形成された各開口部１０の中に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。なお、外部電極端子１１は、半田ペーストを用いる代わりに、各開口部１０の中に半田ボールを載置して溶融させることで形成しても良い。以上の工程によって、ウエハ２０における各半導体素子１がそれぞれ図１に示した半導体装置１００となる。
【００４２】
その後、図６（ａ）を参照して、ウエハ２０の表面に平行な軸の周りに回転するダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置１００ごとにウエハ２０を分離し、図６（ｂ）を参照して、ＷＬ−ＣＳＰに係る半導体装置１００を得る。
【００４３】
図７は、本実施の形態におけるウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力がバランスした状態を示す断面図である。図７を参照して、ウエハ２０上に第１の樹脂層５、金属配線７、及び第２の樹脂層９が形成され、その上に複数個の外部電極端子１１が形成されている。矢印１５は、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向を模式的に示したものであり、矢印１５ａは、金属膜２２に生じた内部応力が作用する方向を模式的に示したものである。本実施の形態におけるウエハ２０においては、図７を参照して、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、矢印１５の方向に向かってウエハ２０をその表面を内側として反らせるように作用する。これに対して、その内部応力と等しい大きさの内部応力が、ウエハ２０の裏面に形成された金属膜２２に生じ、矢印１５ａの方向に向かってウエハ２０をその裏面を内側として反らせるように作用する。この状態において、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、金属膜２２に生じる内部応力によって相殺される。この結果、双方の内部応力のバランスが調節され、ウエハ２０の反りが防止される。
【００４４】
本実施の形態における半導体装置及び半導体装置の製造方法によれば、ウエハの裏面に金属膜を形成する際の条件を調整することで、その金属膜に生じる内部応力と、ウエハの表面に形成された第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とのバランスを調節する。その結果、以下の効果が得られる。
【００４５】
まず、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によってウエハに生じる反りが防止され、半導体装置の製造工程において、ウエハの搬送時に、ウエハの割れや欠けを防止することができる。また、ウエハの状態で生じた内部応力がウエハを分離して得られる各半導体装置に残留しないため、各半導体装置の反りが防止され、各半導体装置の実装基板への実装不良が解消する。これらにより、半導体装置の生産性が向上する。
【００４６】
次に、ウエハの厚さを薄くし、それに伴ってウエハに生じる反りが大きくなった場合においても、ウェハに生じる反りが効果的に防止され、その結果、半導体装置の薄型化が実現される。
【００４７】
なお、本実施の形態における半導体装置及び半導体装置の製造方法によれば、各半導体素子の裏面に金属膜をウェハ状態で形成することができること、及び、金属膜の形成にあたって金属配線を形成する際に用いる設備を流用できることによって、高い生産性を確保することができる。
【００４８】
【発明の効果】
本発明によれば、高い生産性を有し、かつ薄型化された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本実施の形態における半導体装置の構成を示す斜視図である。
【図２】図１に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図３】本実施の形態における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜が表面に形成された半導体素子が複数個集合して形成されたウエハを準備する工程を説明するための断面図であり、
（ｂ）は、各半導体素子の裏面を研磨する工程を示す断面図であり、
（ｃ）は、各半導体素子が研磨されて薄くなった状態を示す断面図であり、
（ｄ）は、各半導体素子の裏面に金属膜を形成する工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、図４（ｄ）に示す工程に続いて、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｂ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
（ｄ）は、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図である。
【図６】本実施の形態における半導体装置の製造工程を示す図であり、
（ａ）は、図５（ｄ）に示す工程に続いて、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｂ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図７】本実施の形態のウエハにおいて、ウエハの裏面に形成された金属膜に生じる内部応力と、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とがバランスした状態を示す断面図である。
【図８】従来例における半導体装置の構成を示す斜視図である。
【図９】図８に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図１０】図８に示す半導体装置のＡ−Ａ’部における断面の別の構成を示す断面図である。
【図１１】従来例における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図１２】従来例における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜とが表面に形成された半導体素子が複数個集合したウエハを準備する工程を説明するための断面図であり、
（ｂ）は、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｄ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
【図１３】（ａ）は、図１２（ｄ）に示す工程に続いて、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図であり、
（ｂ）は、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｃ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図１４】従来例の半導体装置において、接着剤を介して半導体素子の裏面にヒートシンク材が貼りつけられた構成を示す断面図である。
【図１５】従来例のウエハにおいて、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によりウエハが変形した状態を示す断面図である。
【符号の説明】
１ 半導体素子
２ 半導体素子電極
３ パッシベーション膜
４ パッシベーション膜の開口
５ 第１の樹脂層
６ 第１の樹脂層の開口部
７ 金属配線
８ 金属ランド
９ 第２の樹脂層
１０ 第２の樹脂層の開口部
１１ 外部電極端子
１２ 接着剤
１３ ヒートシンク材
１４ ダイシングブレード
１５ 第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向
１５ａ 金属膜２２に生じた内部応力が作用する方向
１６ 各半導体素子１の裏面を研磨する際の研磨の方向
２０、３０ ウエハ
２２ 金属膜
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報通信機器や事務用電子機器の小型化、高機能化に伴ない、各電子機器に使用される半導体装置は、小型化、薄型化、高密度化、及び多端子化が要求されている。これに対して、小型多端子パッケージとして各種のＣＳＰ（Chip Scale Package；チップスケールパッケージ）が開発されている。
【０００３】
特に、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）は、ウェハ上に半導体素子の電極部と外部電極端子とを接続する金属配線を形成し、半導体装置の製造工程における最終段階で個々のパッケージごとに分離する形態を採用する技術であり、ベアチップと同等なサイズの極めて小型の半導体装置を実現する技術として注目されている。
【０００４】
図８は、従来のＷＬ−ＣＳＰに係る半導体装置２００を示す斜視図である。図８では、半導体装置２００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図９は、図８に示す半導体装置２００のＡ−Ａ’部における断面図である。
【０００５】
図８及び図９を参照して、半導体装置２００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。
【０００６】
図８に示す半導体装置２００において、Ａ−Ａ’部における断面に係る構成は、上述した図９に示す構成以外に、図１０に示す構成の場合もある。図１０に示す構成は、特許文献１に開示されたものである。半導体装置２００の熱放散性を向上させるため、半導体素子１の裏面に接着材１２を介して冷却用ヒートシンク材１３が貼り付けられている以外は、図９に示す構成と同様な構成である。
【０００７】
図１１は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。
【０００８】
図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図８に示す半導体装置２００が形成される。図１２（ａ）〜図１２（ｄ）及び図１３（ａ）は、半導体装置２００の製造工程を示す断面図であり、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図１３（ｂ）は、図１１に示すウエハ３０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ３０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置２００が構成されている。
【０００９】
図１３（ｃ）は、半導体素子２００を示す斜視図であり、図８と対応するものである。図１３（ｃ）において、図８に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。図１４は、図８に示す半導体装置２００のＡ−Ａ’部における断面に係る構成において、半導体素子１の裏面に塗布された接着剤１２を介して半導体素子１の裏面にヒートシンク材１３が貼りつけられた構成を示す断面図である。
【００１０】
以下、従来のＷＬ−ＣＳＰに係る半導体装置２００の製造方法について、図面を参照しながら説明する。
【００１１】
まず、図１１を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ３０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。図１２（ａ）を参照して、図１１に示すウエハ３０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。
【００１２】
次に、図１２（ｂ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。
【００１３】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像を行ってメッキレジストを形成する。続いて、図１２（ｃ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。
【００１４】
続いて、図１２（ｄ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。
【００１５】
そして、図１３（ａ）を参照して、半田ペーストを第２の樹脂層９の各開口部１０上に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。以上の工程によって、ウエハ３０における各半導体素子１がそれぞれ図８に示した半導体装置２００となる。
【００１６】
その後、図１３（ｂ）を参照して、ダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置２００ごとにウエハ３０を分離し、図１３（ｃ）を参照して、ＷＬ−ＣＳＰに係る半導体装置２００を得る。なお、この後、図１４を参照して、図１３（ａ）に示す半導体素子１の裏面に接着剤１２を塗布し、さらに接着剤１２を介してヒートシンク材１３を貼り付ける場合もある。この場合は、ヒートシンク材１３により、半導体装置２００の熱放散性が向上する。
【００１７】
上述した製造工程により得られる半導体装置２００では、実装基板と半導体装置２００との固定や、外部の素子と半導体素子電極２との電気的接続は、全て外部電極端子１１を介して行なわれる。また、第１の樹脂層５と第２の樹脂層９とは、金属配線７、金属ランド８、及び半導体素子電極２と外部とを電気的に絶縁する機能を備える。さらに、第１の樹脂層５と第２の樹脂層９とは、半導体装置２００を実装基板に実装した後、半導体装置２００と実装基板との熱膨張率の差等により生じる応力を緩和して、半導体装置２００の損傷を防ぐ機能も備える。
【００１８】
【特許文献１】
特開平１０−２８４６３４号公報（第４頁、第１図（ａ））
【００１９】
【発明が解決しようとする課題】
しかし、上述した従来技術においては、ウエハ３０における各半導体素子１上に形成された第１の樹脂層５、第２の樹脂層９、又は金属配線７に内部応力が発生することによって、図１５を参照して、ウエハ３０の表面を内側にして、ウエハ３０の片側の端部が５ｍｍ以上反ることがあった。この反りが原因となって、半導体装置２００の製造工程において、ウエハ３０の搬送時に、ウエハ３０に割れや欠けが生じ、半導体装置２００の生産歩留りが低下していた。図１５は、従来例におけるウエハ３０の断面図であり、詳しくは、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が矢印１５の方向に作用してウエハ３０がその表面を内側として反る状態を示す断面図である。図１５を参照して、第１の樹脂層５、金属配線７、及び第２の樹脂層９の上に複数個の外部電極端子１１が形成されている。
【００２０】
また、上述した従来技術においては、各半導体素子１ごとにウエハ３０を分離した後も、ウエハ３０の状態で生じた内部応力が各半導体装置２００に残留し、半導体装置２００に反りが生じることがあった。通常、半導体装置２００のコプラナリティ（端子最下面均一性）は５０μｍ以下であることが必要とされ、２０μｍ〜３０μｍであることが望まれる。ここで、「端子最下面均一性」とは、半導体装置２００の表面に形成された各外部電極端子１１の頂点の高さの均一性をいう。これに対して、半導体装置２００の中心を基準として端部に１０μｍ〜３０μｍの反りが発生することによって、コプラナリティが確保できず、実装基板への実装不良、特にオープン不良が発生する確率が高くなる問題があった。ここで、「実装不良」とは、半導体装置２００を実装基板に半田付けにより実装する場合に各外部電極端子１１と実装基板とが良好に半田付けされない状態をいい、「オープン不良」とは、実装不良が生じたときに断線状態が発生することをいう。
【００２１】
さらに、上述した従来技術においては、半導体装置２００の薄型化のため、ウエハ３０の厚さを薄くすると、それに伴ってウエハ３０に生じる反りは大きくなることから、実装不良が発生する確率はさらに高くなる。前述したように、近年、半導体装置において小型化と薄型化は必要不可欠となっており、ウエハ３０に生じる反りを防止することは必須となっている。
【００２２】
また、上述した従来技術において、図１４に示したように、各半導体装置２００の裏面に接着材１２を用いてヒートシンク材１３を貼り付ける場合は、半導体装置２００に生じる反りを防止するため、ヒートシンク材１３の厚み、ヒートシンク材１３の反りの原因となる内部応力、又は接着材１２の硬化収縮率等を各半導体装置２００のサイズに合わせて調整する必要があった。また、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるため、生産効率が低下する問題があり、さらに、各半導体装置２００ごとにそれぞれヒートシンク材１３を貼り付けるための専用設備や、各半導体装置２００のサイズに合うヒートシンク材１３がそれぞれ必要となる問題もあった。
【００２３】
本発明は、このような従来技術における問題点を解決するためになされたものであり、その目的は、高い生産性を有し、かつ薄型化された半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、複数個の電極部が表面に配置された１００〜３５０μｍの厚みの半導体素子が複数個集合して形成されたウエハであって、前記各電極部が露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を前記各電極部が前記各開口において露出するように形成する第１の樹脂層形成工程と、前記第１の樹脂層上に前記各第１開口部を通って前記電極部と接続するような複数個の金属配線を形成する金属配線形成工程と、前記第１の樹脂層上に前記各金属配線を覆うように第２の樹脂層を形成し、前記第２の樹脂層に複数の第２開口部を形成する第２の樹脂層形成工程と、前記第２開口部を通って前記各金属配線と接続するような複数個の外部電極端子を形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより前記各半導体素子ごとに前記ウエハを分離する分離工程とを含んでおり、前記ウエハ準備工程の後で、前記ウエハの裏面に５〜２０μｍの厚みの金属膜を形成する工程をさらに含んでおり、前記半導体素子の前記複数個の外部電極端子の頂点の高さの差が５０μｍ以下であることを特徴とする。
【００２６】
【発明の実施の形態】
本実施の形態に係る半導体装置の製造方法においては、複数個の電極部が表面に配置された１００〜３５０μｍの厚みの半導体素子が複数個集合して形成されたウエハであって、前記各電極部が露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を前記各電極部が前記各開口において露出するように形成する第１の樹脂層形成工程と、前記第１の樹脂層上に前記各第１開口部を通って前記電極部と接続するような複数個の金属配線を形成する金属配線形成工程と、前記第１の樹脂層上に前記各金属配線を覆うように第２の樹脂層を形成し、前記第２の樹脂層に複数の第２開口部を形成する第２の樹脂層形成工程と、前記第２開口部を通って前記各金属配線と接続するような複数個の外部電極端子を形成する外部電極端子形成工程と、前記外部電極端子形成工程の後で、ダイシングにより前記各半導体素子ごとに前記ウエハを分離する分離工程とを含む。前記ウエハ準備工程の後で、前記ウエハの裏面に５〜２０μｍの厚みの金属膜を形成する工程をさらに含んでおり、前記半導体素子の前記複数個の外部電極端子の頂点の高さの差が５０μｍ以下である。これにより、高い生産性を有し、かつ薄型化された半導体装置を提供することができる。
【００２７】
第１の樹脂層の厚みは５〜５０μｍであることが好ましい。
【００２８】
金属配線の厚みは５〜１０μｍであることが好ましい。
第２の樹脂層の厚みは１０μｍであることが好ましい。
【００２９】
以下、図面を参照して、本発明の実施の形態を説明する。
【００３０】
図１は、本実施の形態の半導体装置１００を示す斜視図である。本実施の形態では、ＷＬ−ＣＳＰ（ウェハレベルＣＳＰ）により半導体装置１００を製造する。図１では、半導体装置１００上に形成された樹脂層の一部を剥がして内部を部分的に露出させた状態を示している。図２は、図１に示す半導体装置１００のＡ−Ａ’部における断面図である。
【００３１】
図１及び図２を参照して、半導体装置１００は、直方体形状をした半導体素子１を備えている。半導体素子１の表面は、パッシベーション膜３で覆われている。半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各半導体素子１の表面には、複数個の半導体素子電極２が配置されている。各開口から各半導体素子電極２がそれぞれ露出している。パッシベーション膜３を覆うように第１の樹脂層５が形成されている。第１の樹脂層５には、パッシベーション膜３に形成された開口を通って半導体素子電極２が露出するように複数の開口部６が形成されている。第１の樹脂層５上に複数個の金属配線７が形成されている。各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続されている。各金属配線７の各半導体素子電極２と反対側の一端に略円形状をした金属ランド８がそれぞれ形成されている。金属ランド８は、第１の樹脂層５上にマトリックス状に複数個配置されている。第１の樹脂層５、各金属配線７、及び各金属ランド８を覆うように第２の樹脂層９が形成されている。各金属ランド８が露出するように複数の開口部１０が第２の樹脂層９にマトリックス状に形成されている。各開口部１０に対応して複数個の外部電極端子１１が第２の樹脂層９上にマトリックス状に形成されている。各外部電極端子１１は、各開口部１０を通って各金属ランド８とそれぞれ接続されている。半導体素子１の裏面は、銅（Ｃｕ）又は銀（Ａｇ）からなる金属膜２２により覆われている。
【００３２】
図３は、外部と電気的接続を行なうための半導体素子電極２が複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を示す斜視図である。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から各半導体素子電極２がそれぞれ露出している。
【００３３】
図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成され、その後各半導体素子１ごとに分離されることによって、各半導体素子１にそれぞれ図１に示す半導体装置１００が形成される。図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は、半導体装置１００の製造工程を示す断面図であり、図１に示す半導体装置１００のＡ−Ａ’部における断面に係る構成が形成される工程を示すものである。図６（ａ）は、図３に示すウエハ２０における各半導体素子１上に樹脂層や金属配線が順次形成された後のウエハ２０が、ダイシングブレード１４を用いて各半導体素子１ごとに分離されている状態を示す斜視図である。各半導体素子１上に第２の樹脂層９が形成されている。各半導体素子１上に複数個の外部電極端子１１がマトリックス状に形成されている。各半導体素子１によってそれぞれ半導体装置１００が構成されている。図６（ｂ）は、半導体素子１００を示す斜視図であり、図１と対応するものである。図６（ｂ）において、図１に示した部分と同一の部分には同一の参照符号を付してその説明を省略する。
【００３４】
以下、本実施の形態のＷＬ−ＣＳＰに係る半導体装置１００の製造方法について、図面を参照しながら説明する。
【００３５】
まず、図３を参照して、外部と電気的接続を行なうための半導体素子電極２がそれぞれ複数個表面に配置された半導体素子１が、複数個集合して形成されたウエハ２０を準備する。各半導体素子１上にパッシベーション膜３が形成されている。各半導体素子１の周縁に沿うようにパッシベーション膜３に複数の開口が形成されている。各開口から半導体素子電極２がそれぞれ露出している。図４（ａ）を参照して、図３に示すウエハ２０における各半導体素子１の表面と各半導体素子電極２とを覆うようにパッシベーション膜３が形成されている。パッシベーション膜３には、各半導体素子電極２がそれぞれ露出するように開口部４が複数形成されている。各半導体素子電極２には、Ａｌ−Ｓｉ合金又はＡｌ−Ｓｉ−Ｃｕ合金を用いるのが好ましい。
【００３６】
次に、図４（ｂ）を参照して、各半導体素子１の裏面を研磨する。ここで方向１６は、各半導体素子１の裏面を研磨する際の研磨の方向を模式的に示したものである。各半導体素子１の裏面を研磨することにより、図４（ｃ）を参照して、各半導体素子１の厚さを所定の厚さとする。各半導体素子１の厚さは、通常は、３５０μｍ〜５００μｍとするのが好ましく、薄型化する場合は、１００μｍ〜３５０μｍとするのが好ましい。
【００３７】
次いで、図４（ｄ）を参照して、電解メッキ法又はスパッタリング法により各半導体素子１の裏面に金属膜２２を形成する。金属膜２２の材料としては、例えば銅（Ｃｕ）又は銀（Ａｇ）を用いる。金属膜２２の厚さは、電解メッキ法による場合は、５μｍ〜２０μｍとするのが好ましく、スパッタリング法による場合は、約１μｍとするのが好ましい。電解メッキ法による場合は、電流密度等のメッキ条件を調整することによって、また、スパッタリング法による場合は、Ａｒ（アルゴン）流量等のスパッタリング条件を調整することによって、ウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、後述する工程において各半導体素子１の表面に形成される、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力との間のバランスを調節する。具体的には、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が大きくなる程、金属膜２２の厚さが厚くなるように各条件を調整し、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が小さくなる程、金属膜２２の厚さが薄くなるように各条件を調整する。これにより、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力によってウエハ２０に生じる反り及び各半導体素子１に生じる反りが防止される。
【００３８】
次に、図５（ａ）を参照して、パッシベーション膜３上に感光性の絶縁性樹脂を塗布して第１の樹脂層５を形成する。そして、フォトリソグラフィ法を用いてパターン露光と現像を行ない、各半導体素子電極２がそれぞれ露出するように第１の樹脂層５に開口部６を複数形成する。第１の樹脂層５の材料としては、ポリイミドを用いるのが好ましい。第１の樹脂層５の厚さは、フォトリソグラフィ法による露光性と現像性を高める観点から５μｍ〜５０μｍとするのが良く、好ましくは約１０μｍとするのが良い。
【００３９】
次いで、第１の樹脂層５上に感光性レジストを塗布し、パターン露光と現像とを行ってメッキレジストを形成する。続いて、図５（ｂ）を参照して、メッキレジストを除去して所定のパターン形状を形成し、そのパターン形状に沿って銅（Ｃｕ）を用いて金属配線７を電解メッキにより複数個形成すると共に、各金属配線７の各半導体素子電極２と反対側の一端に金属ランド８をそれぞれ形成する。これと同時に、各金属配線７は、各開口部６を通って各半導体素子電極２とそれぞれ接続する。金属配線７及び金属ランド８の厚さは、その電気的抵抗を低く抑えながら機械的強度を高める観点からそれぞれ５μｍ〜１０μｍとするのが良い。
【００４０】
続いて、図５（ｃ）を参照して、第１の樹脂層５上に、各金属配線７及び各金属ランド８を覆うようにポリイミドを塗布して第２の樹脂層９を形成し、フォトリソグラフィ法を用いて、第２の樹脂層９に開口部１０を各金属ランド８が露出するようにマトリックス状に複数形成する。第２の樹脂層９の厚さは、ポリイミドの塗布時の平坦性を維持し、フォトリソグラフィ法による露光性と現像性とを高める観点から約１０μｍとするのが好ましい。
【００４１】
そして、図５（ｄ）を参照して、半田ペーストを第２の樹脂層９に形成された各開口部１０の中に印刷し、さらに溶融させて外部電極端子１１を、各外部電極端子１１が各開口部１０を通って各金属ランド８と接続するように複数個形成する。なお、外部電極端子１１は、半田ペーストを用いる代わりに、各開口部１０の中に半田ボールを載置して溶融させることで形成しても良い。以上の工程によって、ウエハ２０における各半導体素子１がそれぞれ図１に示した半導体装置１００となる。
【００４２】
その後、図６（ａ）を参照して、ウエハ２０の表面に平行な軸の周りに回転するダイシングブレード１４を用いて各半導体素子１ごと、即ち各半導体装置１００ごとにウエハ２０を分離し、図６（ｂ）を参照して、ＷＬ−ＣＳＰに係る半導体装置１００を得る。
【００４３】
図７は、本実施の形態におけるウエハ２０の裏面に形成される金属膜２２に生じる内部応力と、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力がバランスした状態を示す断面図である。図７を参照して、ウエハ２０上に第１の樹脂層５、金属配線７、及び第２の樹脂層９が形成され、その上に複数個の外部電極端子１１が形成されている。矢印１５は、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向を模式的に示したものであり、矢印１５ａは、金属膜２２に生じた内部応力が作用する方向を模式的に示したものである。本実施の形態におけるウエハ２０においては、図７を参照して、ウエハ２０の表面に形成された、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、矢印１５の方向に向かってウエハ２０をその表面を内側として反らせるように作用する。これに対して、その内部応力と等しい大きさの内部応力が、ウエハ２０の裏面に形成された金属膜２２に生じ、矢印１５ａの方向に向かってウエハ２０をその裏面を内側として反らせるように作用する。この状態において、第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じる内部応力が、金属膜２２に生じる内部応力によって相殺される。この結果、双方の内部応力のバランスが調節され、ウエハ２０の反りが防止される。
【００４４】
本実施の形態における半導体装置及び半導体装置の製造方法によれば、ウエハの裏面に金属膜を形成する際の条件を調整することで、その金属膜に生じる内部応力と、ウエハの表面に形成された第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とのバランスを調節する。その結果、以下の効果が得られる。
【００４５】
まず、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によってウエハに生じる反りが防止され、半導体装置の製造工程において、ウエハの搬送時に、ウエハの割れや欠けを防止することができる。また、ウエハの状態で生じた内部応力がウエハを分離して得られる各半導体装置に残留しないため、各半導体装置の反りが防止され、各半導体装置の実装基板への実装不良が解消する。これらにより、半導体装置の生産性が向上する。
【００４６】
次に、ウエハの厚さを薄くし、それに伴ってウエハに生じる反りが大きくなった場合においても、ウェハに生じる反りが効果的に防止され、その結果、半導体装置の薄型化が実現される。
【００４７】
なお、本実施の形態における半導体装置及び半導体装置の製造方法によれば、各半導体素子の裏面に金属膜をウェハ状態で形成することができること、及び、金属膜の形成にあたって金属配線を形成する際に用いる設備を流用できることによって、高い生産性を確保することができる。
【００４８】
【発明の効果】
本発明によれば、高い生産性を有し、かつ薄型化された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本実施の形態における半導体装置の構成を示す斜視図である。
【図２】図１に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図３】本実施の形態における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜が表面に形成された半導体素子が複数個集合して形成されたウエハを準備する工程を説明するための断面図であり、
（ｂ）は、各半導体素子の裏面を研磨する工程を示す断面図であり、
（ｃ）は、各半導体素子が研磨されて薄くなった状態を示す断面図であり、
（ｄ）は、各半導体素子の裏面に金属膜を形成する工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図であり、
（ａ）は、図４（ｄ）に示す工程に続いて、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｂ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
（ｄ）は、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図である。
【図６】本実施の形態における半導体装置の製造工程を示す図であり、
（ａ）は、図５（ｄ）に示す工程に続いて、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｂ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図７】本実施の形態のウエハにおいて、ウエハの裏面に形成された金属膜に生じる内部応力と、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力とがバランスした状態を示す断面図である。
【図８】従来例における半導体装置の構成を示す斜視図である。
【図９】図８に示す半導体装置のＡ−Ａ’部における断面の構成を示す断面図である。
【図１０】図８に示す半導体装置のＡ−Ａ’部における断面の別の構成を示す断面図である。
【図１１】従来例における半導体素子が複数個集合して形成されたウエハを示す斜視図である。
【図１２】従来例における半導体装置の製造工程を示す断面図であり、
（ａ）は、半導体素子電極とパッシベーション膜とが表面に形成された半導体素子が複数個集合したウエハを準備する工程を説明するための断面図であり、
（ｂ）は、パッシベーション膜上に第１の樹脂層を形成する工程を示す断面図であり、
（ｃ）は、第１の樹脂層上に金属配線を形成する工程を示す断面図であり、
（ｄ）は、第１の樹脂層上に、開口部を有する第２の樹脂層を形成する工程を示す断面図であり、
【図１３】（ａ）は、図１２（ｄ）に示す工程に続いて、第２の樹脂層上に、開口部を通って金属ランドと接続するように外部電極端子を形成する工程を示す断面図であり、
（ｂ）は、ダイシングブレードを用いて各半導体素子ごとにウエハを分離する工程を示す斜視図であり、
（ｃ）は、ウエハから分離され、完成した各半導体装置を示す斜視図である。
【図１４】従来例の半導体装置において、接着剤を介して半導体素子の裏面にヒートシンク材が貼りつけられた構成を示す断面図である。
【図１５】従来例のウエハにおいて、ウエハの表面に形成された、第１の樹脂層、第２の樹脂層、又は金属配線に生じる内部応力によりウエハが変形した状態を示す断面図である。
【符号の説明】
１ 半導体素子
２ 半導体素子電極
３ パッシベーション膜
４ パッシベーション膜の開口
５ 第１の樹脂層
６ 第１の樹脂層の開口部
７ 金属配線
８ 金属ランド
９ 第２の樹脂層
１０ 第２の樹脂層の開口部
１１ 外部電極端子
１２ 接着剤
１３ ヒートシンク材
１４ ダイシングブレード
１５ 第１の樹脂層５、第２の樹脂層９、又は金属配線７に生じた内部応力が作用する方向
１５ａ 金属膜２２に生じた内部応力が作用する方向
１６ 各半導体素子１の裏面を研磨する際の研磨の方向
２０、３０ ウエハ
２２ 金属膜
Claims (4)
- 複数個の電極部が表面に配置された１００〜３５０μｍの厚みの半導体素子が複数個集合して形成されたウエハであって、前記各電極部が露出するように複数の開口が形成されたパッシベーション膜によって表面が覆われたウエハを準備するウエハ準備工程と、
前記パッシベーション膜上に第１の樹脂層を形成し、前記第１の樹脂層に複数の第１開口部を前記各電極部が前記各開口において露出するように形成する第１の樹脂層形成工程と、
前記第１の樹脂層上に前記各第１開口部を通って前記電極部と接続するような複数個の金属配線を形成する金属配線形成工程と、
前記第１の樹脂層上に前記各金属配線を覆うように第２の樹脂層を形成し、前記第２の樹脂層に複数の第２開口部を形成する第２の樹脂層形成工程と、
前記第２開口部を通って前記各金属配線と接続するような複数個の外部電極端子を形成する外部電極端子形成工程と、
前記外部電極端子形成工程の後で、ダイシングにより前記各半導体素子ごとに前記ウエハを分離する分離工程とを含む半導体装置の製造方法であって、
前記ウエハ準備工程の後で、前記ウエハの裏面に５〜２０μｍの厚みの金属膜を形成する工程をさらに含んでおり、前記半導体素子の前記複数個の外部電極端子の頂点の高さの差が５０μｍ以下であることを特徴とする半導体装置の製造方法。 - 第１の樹脂層の厚みは５〜５０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 金属配線の厚みは５〜１０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 第２の樹脂層の厚みは１０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002370937A JP4054672B2 (ja) | 2002-12-20 | 2002-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002370937A JP4054672B2 (ja) | 2002-12-20 | 2002-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207267A JP2004207267A (ja) | 2004-07-22 |
| JP4054672B2 true JP4054672B2 (ja) | 2008-02-27 |
Family
ID=32809968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002370937A Expired - Fee Related JP4054672B2 (ja) | 2002-12-20 | 2002-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4054672B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7390688B2 (en) | 2005-02-21 | 2008-06-24 | Casio Computer Co.,Ltd. | Semiconductor device and manufacturing method thereof |
| JP4950693B2 (ja) * | 2007-02-19 | 2012-06-13 | 株式会社フジクラ | 電子部品内蔵型配線基板及びその実装部品 |
| JPWO2011086612A1 (ja) | 2010-01-15 | 2013-05-16 | パナソニック株式会社 | 半導体装置 |
| JP2011233854A (ja) * | 2010-04-26 | 2011-11-17 | Nepes Corp | ウェハレベル半導体パッケージ及びその製造方法 |
| CN102870209B (zh) * | 2010-04-28 | 2016-04-20 | 松下知识产权经营株式会社 | 电路装置的制造方法 |
| CN114099954B (zh) * | 2021-12-22 | 2023-06-06 | 江苏海莱新创医疗科技有限公司 | 电场治疗仪及其电极贴片 |
| CN114099958B (zh) * | 2021-12-22 | 2023-10-13 | 江苏海莱新创医疗科技有限公司 | 电场治疗仪及其电极贴片 |
-
2002
- 2002-12-20 JP JP2002370937A patent/JP4054672B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004207267A (ja) | 2004-07-22 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071115 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
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