KR101357588B1 - 리드리스 프레임, 이를 포함하는 반도체 칩 패키지 및 그 제조 방법 - Google Patents

리드리스 프레임, 이를 포함하는 반도체 칩 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 리드리스 프레임, 이를 이용한 반도체 칩 패키지 및 그 제조방법에 관한 것으로서, 리드프레임 캐리어층의 표면에 표면 거칠기를 높게 부여함으로써 몰딩부와 리드리스 프레임간의 접착력을 향상시키고 결과적으로 신뢰도 및 내구성을 향상시킬 수 있는 리드리스 프레임 및 반도체 칩 패키지를 제공하는 것을 목적으로 한다.

Description

리드리스 프레임, 이를 포함하는 반도체 칩 패키지 및 그 제조 방법{LEADLESS LEAD FRAME, SEMICONDUCTOR CHIP PACKAGE USING THEREOF AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 패키지 기술분야 관한 것으로서, 보다 자세하게는 표면 거칠기가 형성된 리드리스 프레임 및 이를 포함한 반도체 칩 패키지에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
한편, 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 패키지가 주목받고 있다.
도 1은 한국공개특허공보 제10-2010-0041289호에 개시된 반도체 패키지의 구조를 개략적으로 도시한 것이다.
도 1을 참조하면, 종래의 반도체 패키지(10)는, 도 1의 (a)에 도시된 바와 같이 리드프레임재를 에칭하여 다이패드부(11) 및 리드부(13)를 형성하고, 접속단자 역할을 하는 패드(15)를 리드프레임재의 상면에 형성하고, 반도체 칩(16)을 실장하고, 와이어(17)로 와이어본딩 수행 후 에폭시 수지로 몰딩하여 몰딩부(19)를 형성한 구조로 이루어져 있다.
그러나, 이러한 종래의 반도체 패키지(10)는 도 1의 (b)에 도시된 바와 같이 에칭된 부분(A)을 살펴보면, 몰딩부(19)와 에칭된 부분(A)이 서로 접착되지 않거나, 접착력(Adhesion Power)이 부족하여 들뜨는 부분(G)이 발생하게 됨을 확인할 수 있으며, 이에 따라 박리현상(delamination)이 발생하는 문제점, 결과적으로 제품의 신뢰도 및 내구성이 저하되는 문제점이 존재하였다.
한국공개특허공보 제10-2010-0041289호
본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 리드프레임 캐리어층의 표면에 표면 거칠기를 높게 부여함으로써, 박리현상을 방지하고 접착력을 향상시킬 수 있는 리드리스 프레임 및 반도체 칩 패키지를 제공하는 데 그 목적이 있다.
상술한 과제를 해결하기 위한 본 발명의 리드리스 프레임은, 다이패드부 및 다수의 I/O패드부가 구비되고, 표면 거칠기가 형성된 리드프레임 캐리어층; 상기 리드프레임 캐리어층 상부에 형성되어 다수의 I/O패드 또는 다이패드를 이루는 패턴금속층;을 포함하여 이루어진다.
본 발명의 리드리스 프레임에 있어서, 상기 표면 거칠기의 Ra값은, 150 내지 350 나노미터의 범위 내에서 형성될 수 있다.
본 발명의 리드리스 프레임에 있어서, 상기 표면 거칠기는, 상기 다이패드부와 상기 I/O패드부 사이, 또는 상기 각 I/O패드부 사이에 형성된 에칭패턴 표면에 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 리드프레임 캐리어층 표면 전체에 걸쳐 형성될 수도 있다.
본 발명의 리드리스 프레임에 있어서, 상기 패턴금속층은, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층구조로 형성될 수 있다.
본 발명의 리드리스 프레임에 있어서, 상기 리드프레임 캐리어층은, Cu 또는 Fe를 포함하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상술한 과제를 해결하기 위한 본 발명의 반도체 칩 패키지는, 상술한 구조의 리드리스 프레임의 상기 패턴금속층에 실장되는 반도체 칩; 상기 반도체 칩과 상기 I/O패드를 전기적으로 접속시키는 와이어; 상기 리드프레임 캐리어층 및 상기 반도체 칩을 몰딩하는 몰딩부;를 포함할 수 있다.
상술한 과제를 해결하기 위한 본 발명의 리드리스 프레임 제조방법은, 리드프레임 캐리어층을 가공하여 다이패드부 및 I/O패드부를 이루는 패턴을 형성하고, 상기 리드프레임 캐리어층에 표면 거칠기를 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 리드리스 프레임 제조방법에 있어서, 상기 표면 거칠기의 Ra값은, 150 내지 350 나노미터의 범위 내에서 형성될 수 있다.
본 발명의 리드리스 프레임 제조방법에 있어서, 상기 표면 거칠기를 형성하는 것은,
샌드블라스트 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 방법에 의해 수행될 수 있다.
본 발명의 리드리스 프레임 제조방법에 있어서, 상기 표면 거칠기는, 상기 각 패턴 사이에 형성된 에칭패턴의 표면에 형성될 수 있다.
본 발명의 리드리스 프레임 제조방법에 있어서, 상기 패턴을 형성하는 것은, 상기 리드프레임 캐리어층의 일면 또는 양면에 감광성 물질을 도포하고, 마스크를 이용하여 노광 및 현상을 수행하고, 에칭을 수행하는 것을 포함하여 이루어질 수 있다.
본 발명의 리드리스 프레임 제조방법은, 상기 패턴을 형성하는 것 이후에, 상기 패턴상에 도금을 수행하여 다수의 I/O패드 또는 다이패드를 형성하기 위한 패턴금속층을 형성하는 것을 더 포함하여 이루어질 수 있다.
본 발명의 리드리스 프레임 제조방법에 있어서, 상기 패턴금속층은, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나의 금속 또는 이들의 이원, 삼원 합금을 포함하여 단층 또는 다층구조로 형성될 수 있다.
본 발명의 리드리스 프레임 제조방법은, 상기 노광 및 현상하는 것 이후에, 상기 감광성 물질을 박리하는 것을 더 포함하여 이루어질 수 있다.
상술한 과제를 해결하기 위한 본 발명의 반도체 칩 제조방법은, 리드프레임 캐리어층을 가공하여 다이패드부 및 I/O패드부를 이루는 패턴을 형성하고, 상기 리드프레임 캐리어층에 표면 거칠기를 형성하고, 상기 리드프레임 캐리어층의 다이패드부 상에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 I/O패드부를 와이어로 본딩하고, 상기 리드프레임 캐리어층, 상기 반도체 칩 및 상기 와이어를 몰딩수지로 몰딩하는 것을 포함하여 이루어질 수 있으며, 이후 상기 리드프레임 캐리어층을 백에칭하는 것을 더 포함하여 이루어질 수 있다.
본 발명에 따르면, 리드리스 프레임의 표면, 특히 에칭된 부분에 표면 거칠기를 높게 형성함에 따라 추후 반도체 칩 패키지 제조시 몰딩과정에서 몰딩수지와의 접착력을 향상시키는 효과를 갖게 된다.
또한 본 발명에 따르면, 몰딩수지와 리드리스 프레임간의 접착력을 향상시킴에 따라 반도체 칩 패키지의 신뢰도 및 내구성을 향상시키는 효과도 갖게 된다.
도 1은 종래의 반도체 칩 패키지의 구조를 도시한 것이다.
도 2a 및 도 2b는 본 발명에 따른 리드리스 프레임의 구조를 개략적으로 도시한 것이다.
도 3은 본 발명에 따른 반도체 칩 패키지의 구조를 개략적으로 도시한 것이다.
도 4는 본 발명에 따른 리드리스 프레임 제조방법 및 반도체 칩 패키지 제조방법의 순서를 도시한 순서도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 리드리스 프레임 및 반도체 칩 패키지 제조공정을 도시한 공정예시도이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 리드리스 프레임 및 반도체 칩 패키지 제조공정을 도시한 공정예시도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
본 발명은 리드리스 프레임의 표면, 특히 반도체 칩 패키지 제조시 몰딩과정에서 몰딩수지와 접촉하는 부분에 표면 거칠기를 높게 부여하여 몰딩수지와 리드리스 프레임의 접착력을 향상시키는 것을 주 요지로 한다.
도 2a 및 도 2b는 본 발명에 따른 리드리스 프레임 패키지의 구조를 개략적으로 도시한 것이다.
도 2a를 참조하면 본 발명의 일 실시예에 따른 리드리스 프레임(100)은, 다이패드부(110a) 및 다수의 I/O패드부(110b)가 구비되고 표면 거칠기(130)가 형성된 리드프레임 캐리어층(110), 리드프레임 캐리어층(110) 상부에 형성되는 패턴금속층(150)을 포함하여 이루어진다.
리드프레임 캐리어층(110)은 리드리스 리드프레임(100)의 기본 골격을 이루는 부분으로서, 그 재질로서는 Cu, Cu합금, Fe합금, Fe와 Ni의 합금(예컨대 42 Alloy 등)이 이용될 수 있다. 이러한 리드프레임 캐리어층(110)에는 리드프레임 캐리어층(110) 가공공정을 통해 형성되는 다이패드부(110a) 및 I/O패드부(110b)가 형성된다. 여기서 가공공정에는 일반적으로 사용되는 에칭공정이 이용될 수 있으나, 이에 한정되는 것은 아니다. 이하에서는 설명의 편의를 위해 에칭공정을 사용하는 것을 예시로 설명한다.
한편, 도면에는 리드프레임 캐리어층(110)의 상면 및 하면을 하프에칭함으로써 다이패드부(110a) 및 I/O패드부(110b)가 형성되는 구조로 도시되어 있으나, 이는 하나의 예시일 뿐이며, 이외에도 리드프레임 캐리어층(110)의 일면만을 에칭하여 다이패드부(110a) 및 I/O패드부(110b)를 형성할 수 있다고 할 것이다.
리드프레임 캐리어층(110)의 표면에는 표면 거칠기(130)가 형성되어 있다. 이러한 표면 거칠기(130)는 리드프레임 캐리어층(110)의 전 표면, 예컨대 상면 및 하면 모두에 형성될 수 있으며, 상면 및 하면 중 어느 하나의 면에만 형성되는 것도 가능하다. 또한, 리드프레임 캐리어층(110)의 일부 표면, 예컨대 다이패드부(110a) 및 I/O패드부(110b) 형성시 수행된 에칭공정에 의해 에칭된 부분(이하 '에칭패턴')에만 형성될 수도 있다. 에칭패턴이란, 리드프레임 캐리어층(110)의 가공공정(예컨대 에칭공정)에서 형성된 다이패드부(110a)와 I/O패드부(110b) 사이에 가공된 부분(예컨대 에칭패턴) 및 다수의 I/O패드부 중 각 I/O패드부 사이에 가공된 부분(예컨대 에칭패턴)을 의미한다. 한편, 표면 거칠기(130)는 추후 몰딩수지와의 접착력 향상효과를 거두기 위하여 높게 형성될 수 있으며, 보다 구체적으로 Ra값이 150 나노미터 이상이 되도록 형성될 수 있다. 또한 제조공정 및 제품의 사양에 따라 350나노미터 이하로 형성될 수 있다. 또한 표면 거칠기(130)의 형성은, 에칭공정 수행 이후 샌드블라스트(sand blast) 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 공정을 더 수행함으로써 이루어질 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 거칠기 형성공정을 통해 이루어질 수 있다고 할 것이다.
한편, 리드프레임 패키지층(110)의 상부에는 패턴금속층(150)이 형성되며, 이러한 패턴금속층은 반도체 칩이 실장되는 다이패드(151) 및 입출력 단자 역할을 하는 다수의 I/O패드(153, 155, 157)의 역할을 하게 된다. 이러한 패턴금속층(150)은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나의 금속 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층구조로 형성될 수 있으며, 주로 도금공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 보다 구체적인 공정에 대한 설명은 도 4 내지 도 7의 설명에서 후술한다.
상술한 구조의 리드리스 프레임(100)은, 표면 거칠기(130)를 구비함으로써 추후 반도체 칩 패키지 제조시, 몰딩수지와의 접촉면적을 증대시키고 접착력을 향상시킬 수 있게 된다. 특히 본 발명의 표면 거칠기는 Ra값이 150마이크로미터 이상이 되도록 형성함으로써 접착력을 더욱 향상시킬 수 있게 되며, 결과적으로 반도체 칩 패키지의 내구성 및 신뢰도를 향상시키는 효과를 거둘 수 있게 된다.
도 2b를 참조하면 본 발명의 다른 실시예에 따른 리드리스 프레임(300)은, 다이패드부(310a) 및 다수의 I/O패드부(310b)가 구비되고 표면 거칠기(330)가 형성된 리드프레임 캐리어층(310), 리드프레임 캐리어층(310) 상부에 형성되는 패턴금속층(350)을 포함하여 이루어진다. 본 실시예의 리드리스 프레임(300)은, 도 2a에 도시된 구조와는 달리 리드프레임 캐리어층(310)의 일면만을 에칭하여 다이패드부(310a) 및 I/O패드부(310b)를 형성한 구조로 이루어지며, 추후 반도체 칩 패키지 제조시, 몰딩공정을 수행한 이후에 리드프레임 캐리어층(310)의 하면을 에칭(또는 백에칭)하여 반도체 칩 패키지를 제조하게 된다.
한편, 본 실시예의 리드리스 프레임(300)은, 리드프레임 캐리어층(310)의 하면 전체에 패턴금속층(360)이 더 형성될 수 있으나, 이에 한정되는 것은 아니다. 이러한 패턴금속층(360)은 추후 반도체 칩 패키지 제조공정에서 상술한 백에칭 공정 수행시 함께 에칭됨으로써 별도의 패드를 구성하여 접속단자의 역할을 수행할 수 있다. 또한, 도면에 도시된 바와는 달리, 리드프레임 캐리어층(310)의 하면에 형성된 패턴금속층은, 하부패턴이 기 형성된 형태로 이루어질 수도 있다.
이외에 다이패드부(310a), I/O패드부(310b), 표면 거칠기(330), 패턴금속층(350)에 대한 설명은 도 2a의 설명에서 상술한 각 구성에 대한 설명과 동일한 바, 생략한다.
도 3은 본 발명에 따른 반도체 칩 패키지의 구조를 도시한 것으로서, 보다 구체적으로는 도 2a 또는 도 2b에 도시된 리드리스 프레임을 이용하여 제조한 반도체 칩 패키지를 도시한 것이다. 이하에서는 설명의 편의를 위하여 도 2a에 도시된 리드리스 프레임을 이용하는 경우를 예시로 설명한다.
도 2a 및 도 3을 참조하면, 본 발명의 반도체 칩 패키지(200)는, 리드리스 프레임(도 2a의 100)의 다이패드부(110a), 특히 패턴금속층(도 2a의 150) 중 다이패드(도 2a의 151)상에 반도체 칩(210)을 실장하고, 반도체 칩(210)과 I/O패드(도 2a의 153, 155, 157)을 전기적으로 접속시키기 위하여 와이어(230)로 본딩하고, 반도체 칩(210) 및 와이어(230)를 몰딩하는 EMC(epoxy molding compound, 에폭시 몰딩 컴파운드) 등의 수지로 이루어진 몰딩부(250)가 리드프레임 캐리어층(110)상에 형성한 구조로 이루어질 수 있다. 특히, 도 2a에서 예시로 설명한 바와 같이 리드프레임 캐리어층(110)의 하면을 하프에칭 한 경우, 에칭된 부분을 더 에칭함으로써 도 3에 도시된 바와 같이 다이패드부(110a)와 다수의 I/O패드부(110b) 및 각 I/O패드부를 서로 이격시킬 수 있게 된다.
특히, 본 발명의 반도체 칩 패키지(200)는, 리드프레임 캐리어층(110)의 표면에 표면 거칠기(130)가 부여된 리드리스 프레임(도 2a의 100)을 이용하여 제조하는 바, 몰딩부(250)와 리드프레임 캐리어층(110)의 접촉 표면적을 증가시킬 수 있고, 접착력을 향상시킬 수 있게 됨에 따라 종래기술에 비해 리드리스 프레임과 몰딩부간의 디라미네이션(delamination)을 방지할 수 있는 효과, 반도체 칩 패키지의 내구성 및 신뢰도를 향상시킬 수 있는 효과를 거둘 수 있게 된다.
도 4는 본 발명에 따른 리드리스 프레임 및 반도체 칩 패키지의 제조방법을 도시한 순서도이다.
도 2 내지 도 4를 참조하면, 본 발명에 따른 리드리스 프레임 제조방법(S10)은, 리드프레임 캐리어층을 가공하여 다이패드부 및 I/O패드부를 이루는 패턴을 형성하고(S11), 리드프레임 캐리어층에 표면 거칠기를 형성하는 것(S13)을 포함하여 이루어지며, 패턴상에 도금을 수행하여 다수의 I/O패드 또는 다이패드를 이루는 패턴금속층을 형성하는 것(S15)를 더 포함하여 이루어질 수 있다.
상술한 S11단계는 다음과 같이 이루어질 수 있다. 우선 리드프레임 캐리어층을 준비한다. 리드프레임 캐리어층은 리드리스 리드프레임의 기본 골격을 이루는 부분으로서, 그 재질로서는 보다 구체적으로 Cu, Cu합금, Fe합금, Fe와 Ni의 합금(예컨대 42 Alloy 등)이 이용될 수 있으나 이에 한정되는 것은 아니다. 그리고 리드프레임 캐리어층의 일면 또는 양면에 감광성 물질을 도포한다. 이때 도포되는 감광성 물질로서 PR(Photo Regist), DFR(Dry Film Resist), PSR(Photo Solder Resist)등이 이용될 수 있으며, 그 형태는 액상형태 또는 필름형태 등 제한이 없다고 할 것이다. 이후 마스크를 이용하여 노광 및 현상처리를 수행하고, 에칭공정(예컨대 하프에칭)을 진행하여 다이패드부 및 I/O패드부를 형성하게 되며, 필요에 따라 감광성 물질 박리공정이 더 수행될 수 있다.
이후 리드프레임 캐리어층에 표면 거칠기를 형성한다(S13). 표면 거칠기가 형성되는 부분은 S11단계에서 에칭공정을 거친 리드프레임 캐리어층의 전 표면, 예컨대 상면 및 하면 모두에 형성될 수 있으며, 상면 및 하면 중 어느 하나의 면에만 형성되는 것도 가능하다. 또한, S11단계에서 형성된 에칭패턴 부분에만 형성될 수도 있다. 한편, 이때 형성되는 표면 거칠기의 값은 Ra값이 150나노미터 이상 350나노미터 이하의 범위에서 형성될 수 있다. 몰딩수지와의 접착력 향상효과 및 제조공정 편의를 위함이다. 표면 거칠기의 형성은, S11단계 이후 샌드블라스트(sand blast) 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 공정을 수행함으로써 이루어질 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 거칠기 형성공정을 통해 리드프레임 캐리어층 표면에 거칠기를 형성할 수 있다고 할 것이다.
한편, S11단계 이후에 리드프레임 캐리어층 상부에 패턴금속층이 더 형성될 수 있으며(S15), 이러한 패턴금속층은 입출력단자 기능을 수행하는 I/O패드 및 반도체 칩이 실장되는 다이패드의 역할을 하게 된다. 이러한 패턴금속층의 형성은, 우선 S11단계에서 다이패드부 및 I/O패드부가 형성된 리드프레임 캐리어층의 일면 또는 양면에 감광성 물질을 도포하고, 노광 및 현상공정을 거치고 도금공정을 수행함으로써 이루어질 수 있다. 이때 형성되는 패턴금속층은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층구조로 형성될 수 있으며, 주로 도금공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 도면에는 미도시 하였으나, 패턴금속층이 형성되지 않은 부분은, 리드프레임 캐리어층의 산화를 방지하기 위하여 산화방지처리(anti-tarnish)가 더 수행될 수 있다.
상술한 단계를 거쳐 리드리스 프레임을 제조한 후에는, 반도체 칩을 실장하고(S21), 반도체 칩과 I/O패드를 와이어를 이용하여 전기적으로 접속시키는 와이어 본딩을 수행하고(S23), 몰딩수지를 이용하여 반도체 칩과 와이어를 몰딩하는 몰딩을 수행하여(S25) 반도체 칩 패키지를 제조할 수 있다. 이에 따라 간단한 공정만으로 몰딩수지와 리드프레임 캐리어층의 접촉 표면적을 증가시킬 수 있고, 접착력을 향상시킬 수 있게 됨에 따라 종래기술에 비해 디라미네이션(delamination)을 방지할 수 있는 효과, 패키지의 내구성 및 신뢰도를 향상시킬 수 있는 효과를 거둘 수 있게 된다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 리드리스 프레임 및 반도체 칩 패키지의 제조공정을 개략적으로 도시한 공정예시도이다.
도 2 내지 도 7을 참조하면, 우선 도 5의 (a)에 도시된 바와 같이 리드프레임 캐리어층(110)을 준비한다. 이때, 리드프레임 캐리어층(110)의 재질은, Cu, Cu합금, Fe합금, Fe와 Ni의 합금(예컨대 42 Alloy 등)이 이용될 수 있음은 도 2의 설명에서 상술한 바와 같다.
이후, 리드프레임 캐리어층(110)의 양면에 감광성 물질을 도포하고, 노광 및 현상을 수행한 후 에칭가공을 수행함으로써, 도 5의 (b)에 도시된 바와 같이 리드프레임 캐리어층(110)에 다이패드부(110a) 및 I/O패드부(110b)를 이루는 패턴을 형성한다. 한편, 여기서 패턴은 도 5의 (b)에 도시된 바와 같이 리드프레임 원소재층(110)의 양면을 에칭가공 하여 형성할 수도 있으나, 이외에도 단면만을 에칭가공하여 형성될 수도 있음은 도 2a 및 도 2b의 설명에서 상술한 바와 같다.
에칭가공을 수행한 이후에는, 도 5의 (c)에 도시된 바와 같이 에칭가공을 통해 형성된 에칭패턴(120)의 표면에 표면 거칠기(130)를 형성한다. 이때 표면 거칠기(130)의 Ra값은 150 나노미터 이상 350 나노미터 이하의 범위에서 형성될 수 있으며, 그 형성공정으로서는 샌드블라스트(sand blast) 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 공정이 이용될 수 있으나, 이에 한정되지 않음은 도 4의 설명에서 상술한 바와 같다. 또한, 표면 거칠기(130)가 형성되는 부분은 도 5의 (c)에 도시된 에칭패턴(120)의 표면뿐만 아니라, 리드프레임 캐리어층(110)의 상면 또는 양면의 표면에 모두 형성될 수도 있다. 특히, 표면 거칠기가 리드프레임 캐리어층(110)의 상면 또는 양면에 모두 형성되는 경우, 추후 리드프레임 캐리어층(110)의 상면 또는 양면에 형성되는 패턴금속층과의 접착력을 향상시키는 효과도 추가적으로 거둘 수 있게 되어, 리드리스 프레임 및 반도체 칩 패키지의 신뢰도를 더욱 향상시키는 이점을 추가적으로 갖게 된다.
이후 도 5의 (d)에 도시된 바와 같이 리드프레임 원소재층(110) 상면에 다이패드(151), 다수의 I/O패드(153, 155, 157)을 이루는 패턴금속층(150)을 형성하게 되며, 필요에 따라 리드프ㅔ임 캐리어층(110)의 하면에도 패턴금속층(160)을 더 형성할 수도 있다. 이때, 패턴금속층(150, 160)의 형성은 감광성 물질도포, 노광, 현상공정 수행 후 도금공정을 거침으로써 이루어질 수 있으며, 그 재질로서는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나의 금속 또는 이들의 이원, 삼원 합금이 이용될 수 있고, 그 구조는 단층구조 또는 다층구조로 형성될 수 있음은 도 2 내지 도 4의 설명에서 상술한 바와 같다.
도 5에 도시된 공정에 의해 리드리스 프레임을 제조한 이후에는, 도 6의 (e)에 도시된 바와 같이 리드리스 프레임의 다이패드부(110a)에 반도체 칩(210)을 실장하고, 도 6의 (f)에 도시된 바와 같이 와이어(230)로 반도체 칩(210)과 I/O패드를 전기적으로 접속시키는 와이어본딩 공정을 수행한다. 그리고 도 6의 (g)에 도시된 바와 같이 반도체 칩(210) 및 와이어(230)를 몰딩수지로 몰딩하여 몰딩부(250)를 형성한다. 이때, 몰딩부(250)와 면접촉하는 리드프레임 캐리어층(110)의 표면에는 상술한 바와 같이 표면 거칠기가 형성되어 있어, 양 구성간의 접착력을 향상시킬 수 있게 된다.
그리고 리드프레임 캐리어층(110)의 하면을 에칭(또는 백에칭)하여 다이패드부와 I/O패드부 및 각 I/O패드부를 서로 분리하게 되면, 도 7의 (h)에 도시된 바와 같은 반도체 칩 패키지를 제조할 수 있게 된다. 한편, 리드프레임 캐리어층(110)의 하면 중 에칭된 부분에 표면 거칠기를 다시 형성하는 공정이 추가적으로 진행될 수 있으며, 이에 따라 추후 리드프레임 캐리어층(110)의 하면에 별도의 몰딩공정을 더 수행시 접착력이 향상되도록 할 수도 있다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 리드리스 프레임 및 반도체 칩 패키지의 제조공정을 개략적으로 도시한 공정예시도이다.
도 2a 내지 도 10을 참조하면, 우선 도 8의 (a)에 도시된 바와 같이 리드프레임 캐리어층(310)을 준비한다. 이때, 리드프레임 캐리어층(310)의 재질은, Cu, Cu합금, Fe합금, Fe와 Ni의 합금(예컨대 42 Alloy 등)이 이용될 수 있음은 도 2a의 설명에서 상술한 바와 같다.
이후, 리드프레임 캐리어층(310)의 일면에 감광성 물질을 도포하고, 노광 및 현상을 수행한 후 에칭가공을 수행한다. 한편, 리드프레임 캐리어층(310) 중, 패턴이 형성되지 않는 면에 에칭배리어로서 감광성 물질이 더 도포될 수도 있다. 상술한 에칭가공을 거치게 되면, 도 7의 (b)에 도시된 바와 같이 리드프레임 캐리어층(310)에 다이패드부(310a) 및 I/O패드부(310b)를 이루는 패턴이 형성된다. 즉, 본 실시예에서는 도 5의 (b)에 도시된 구조와는 달리, 리드프레임 캐리어층(310)의 일면만을 에칭가공하게 된다.
에칭가공을 수행한 이후에는, 도 7의 (c)에 도시된 바와 같이 에칭패턴(720)의 표면에 표면 거칠기(730)를 형성한다. 이때 표면 거칠기(730)의 Ra값은 150 나노미터 이상 350 나노미터 이하의 범위에서 형성될 수 있으며, 그 형성공정으로서는 샌드블라스트(sand blast) 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 공정이 이용될 수 있으나, 이에 한정되지 않음은 도 4의 설명에서 상술한 바와 같다. 이외에 표면 거칠기(730)에 대한 설명은 도 5의 설명에서 상술한 바와 동일한 바, 생략한다.
이후 도 7의 (d)에 도시된 바와 같이 리드프레임 원소재층(310) 상면에 다이패드(351), 다수의 I/O패드(353, 355, 357)을 이루는 패턴금속층(350)을 형성하게 되며, 필요에 따라 리드프레임 캐리어층(310)의 하면에도 패턴금속층(360)을 더 형성할 수도 있다. 이때, 패턴금속층(350, 360)의 형성은 감광성 물질도포, 노광, 현상공정 수행 후 도금공정을 거침으로써 이루어질 수 있으며, 그 재질로서는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금이 이용될 수 있고, 그 구조는 단층구조 또는 다층구조로 형성될 수 있음은 도 2a 내지 도 4의 설명에서 상술한 바와 같다.
도 8에 도시된 공정에 의해 리드리스 프레임을 제조한 이후에는, 도 9의 (e)에 도시된 바와 같이 리드리스 프레임의 다이패드부(310a)에 반도체 칩(210)을 실장하고, 도 9의 (f)에 도시된 바와 같이 와이어(230)로 반도체 칩(210)과 I/O패드를 전기적으로 접속시키는 와이어본딩 공정을 수행한다. 그리고 도 9의 (g)에 도시된 바와 같이 반도체 칩(210) 및 와이어(230)를 몰딩수지로 몰딩하여 몰딩부(250)를 형성한다. 이때, 몰딩부(250)와 면접촉하는 리드프레임 캐리어층(310)의 표면에는 상술한 바와 같이 표면 거칠기(330)가 형성되어 있어, 양 구성간의 접착력을 향상시킬 수 있게 된다.
그리고 리드프레임 캐리어층(310)의 하면을 에칭(또는 백에칭)하여 다이패드부와 I/O패드부 및 각 I/O패드부를 서로 분리하게 되면, 도 10의 (h)에 도시된 바와 같은 반도체 칩 패키지를 제조할 수 있게 된다. 한편, 리드프레임 캐리어층(310)의 하면 중 에칭된 부분에 표면 거칠기를 다시 형성하는 공정이 추가적으로 진행될 수 있으며, 이에 따라 추후 리드프레임 캐리어층(310)의 하면에 별도의 몰딩공정을 더 수행시 접착력이 향상되도록 할 수도 있음은 도 5 내지 도 8의 설명에서 상술한 바와 같다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100, 300 : 리드리스 프레임
110, 310 : 리드프레임 캐리어층
120, 320 : 에칭패턴
130, 330 : 표면 거칠기
150, 160, 350, 360 : 패턴금속층
200 : 반도체 칩 패키지
210 : 반도체 칩
230 : 와이어
250 : 몰딩부

Claims (16)

  1. 다이패드부 또는 다수의 I/O패드부로 구성되는 패턴이 구비되고, 상기 패턴에 표면 거칠기가 형성된 리드프레임 캐리어층;
    상기 리드프레임 캐리어층 상부에 형성되어 다수의 I/O패드 또는 다이패드를 이루는 패턴금속층;
    을 포함하는 리드리스 프레임.
  2. 청구항 1에 있어서,
    상기 표면 거칠기의 Ra값은,
    150 내지 350 나노미터의 범위 내에서 형성되는 리드리스 프레임.
  3. 청구항 2에 있어서,
    상기 표면 거칠기는,
    상기 다이패드부와 상기 I/O패드부 사이, 또는 상기 각 I/O패드부 사이에 형성된 에칭패턴 표면에 형성된 리드리스 프레임.
  4. 청구항 3에 있어서,
    상기 패턴금속층은,
    Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나의 금속 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 형성된 리드리스 프레임.
  5. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 리드프레임 캐리어층은,
    Cu 또는 Fe를 포함하여 형성된 리드리스 프레임.
  6. 청구항 1 내지 4 중 어느 한 항에 기재된 상기 리드리스 프레임의 상기 패턴금속층에 실장되는 반도체 칩;
    상기 반도체 칩과 상기 I/O패드를 전기적으로 접속시키는 와이어;
    상기 리드프레임 캐리어층 및 상기 반도체 칩을 몰딩하는 몰딩부;
    를 포함하는 반도체 칩 패키지.
  7. 리드프레임 캐리어층을 가공하여 다이패드부 및 I/O패드부를 이루는 패턴을 형성하고,
    상기 리드프레임 캐리어층에 표면 거칠기를 형성하고,
    상기 리드프레임 캐리어층의 패턴의 상부에 다수의 I/O패드 또는 다이패드를 이루는 패턴금속층을 형성하는 리드리스 프레임 제조방법.
  8. 청구항 7에 있어서,
    상기 표면 거칠기의 Ra값은,
    150 내지 350 나노미터의 범위 내에서 형성되는 리드리스 프레임 제조방법.
  9. 청구항 7에 있어서,
    상기 표면 거칠기를 형성하는 것은,
    샌드블라스트 공정, 스트라이크 동도금 공정, 마이크로 에칭 및 브라운 산화공정 중 적어도 어느 하나의 방법에 의해 수행되는 리드리스 프레임 제조방법.
  10. 청구항 7에 있어서,
    상기 표면 거칠기는, 상기 각 패턴 사이에 형성된 에칭패턴의 표면에 형성하는 리드리스 프레임 제조방법.
  11. 청구항 7에 있어서,
    상기 패턴을 형성하는 것은,
    상기 리드프레임 캐리어층의 일면 또는 양면에 감광성 물질을 도포하고,
    마스크를 이용하여 노광 및 현상을 수행하고,
    에칭을 수행하는 것을 포함하여 이루어지는 리드리스 프레임 제조방법.
  12. 삭제
  13. 청구항 7에 있어서,
    상기 패턴금속층은,
    Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나의 금속 또는 이들의 이원, 삼원 합금을 포함하는 리드리스 프레임 제조방법.
  14. 청구항 11에 있어서,
    상기 노광 및 현상하는 것 이후에,
    상기 감광성 물질을 박리하는 것을 더 포함하여 이루어지는 리드리스 프레임 제조방법.
  15. 리드프레임 캐리어층을 가공하여 다이패드부 및 I/O패드부를 이루는 패턴을 형성하고,
    상기 리드프레임 캐리어층에 표면 거칠기를 형성하고,
    상기 리드프레임 캐리어층의 패턴의 상부에 다수의 I/O패드 또는 다이패드를 이루는 패턴금속층을 형성하고,
    상기 다이패드부 상에 반도체 칩을 실장하고,
    상기 반도체 칩과 상기 I/O패드를 와이어로 본딩하고,
    상기 리드프레임 캐리어층, 상기 반도체 칩 및 상기 와이어를 몰딩수지로 몰딩하는 것을 포함하는 반도체 칩 제조방법.
  16. 청구항 15에 있어서,
    상기 몰딩하는 것 이후에,
    상기 리드프레임 캐리어층을 백에칭하는 것을 더 포함하는 반도체 칩 제조방법.
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