KR101082606B1 - 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법 - Google Patents

다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지용 다열형 리드리스 프레임에 관한 것으로, 특히 리드프레임 원소재 위에 적어도 1 이상의 다층도금패턴을 구비하되, 상기 다층도금패턴은 Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원, 2원 또는 3원의 합금을 사용하여, 5중층의 구조로 형성하는 것을 특징으로 한다.
본 발명에 따르면, 리드프레임을 제조하는 공정 시, 플래시(flash)도금 없이 바로 다층 도금이 진행되며, 리드프레임 원소재에 하프 에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 효과가 있다.
반도체 패키지, 리드리스 프레임

Description

다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법{Structure for multi-row lead frame and semiconductor package thereof and manufacture method thereof}
본 발명은 반도체 패키지용 다열 리드리스 프레임의 구조 및 제조방법, 이를 이용한 반도체패키지를 제조하는 공정에 관한 것이다.
반도체 칩 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열 방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 칩 패키지가 주목받고 있다.
도 1 및 도 2의 (a) 내지 (g)는 일본 특허공보 1997-162348호에 게시된 반도체 장치의 제조방법을 도시한 것이다.
도 1은 위 일본 특허공보 1997-162348호에 게시된 제조방법의 공정순서를 나타낸 흐름도로, 구체적으로 (a) 리드프레임 구성하는 금속기재에 에칭레지스트를 도포하고, (b) 이후에 상기 리드프레임 원소재인 금속기재를 패터닝하고, (c) 이후, 패터닝된 패턴을 마스크로 하여 리드프레임 원소재를 하프 에칭하며, (d) 하프 에칭된 부분에 도금을 형성하고, (e) 이후 칩 실장과 (f) 와이어 본딩과정, (g) 에폭시 몰딩을 통해 반도체 장치를 형성한다. 이러한 공정을 구체적으로 도 2a 및 도 2b를 통해 살펴보면 다음과 같다.
도 2a에 제시된 것처럼, (a) 공정에서 금속기재(21)인 리드프레임 원소재의 양면에 에칭레지스트(24)를 도포하고, (b) 공정에서 마스크를 이용하여 노광 및 현상공정을 거쳐 에칭레지스트(24)의 패턴을 형성한다. (c) 이후에, 금속기재의 상면을 하프 에칭을 수행하게 되며, 그 결과 도시된 것과 같은, 금속기재(21)의 홈(22)이 형성되고, 지그구멍(23)이 형성된다. 남은 에칭 레지스트의 패턴(24a)은 이후 제거된다. 이후 (d) 공정에 제시된 것처럼, 리드프레임(20)의 하프 에칭된 부분에 도금을 수행하게 된다. 이는 도금 공정에서 홈(22)의 바닥면에 금속 막(13c)이 다수 층으로 적층되는 구조로 도금이 형성된다. (e) 공정에서 이후 고정수지(15)를 이용하여 반도체 소자(11)를 올리고, 전극패드(14)를 형성한 후, (f)와이어(18)를 본딩을 수행하게 된다. 이후 (g) 공정처럼 에폭시 등의 몰딩처리(12)를 수행하여 반도체 장치를 완성하게 된다.
특히 도 2b에 도시된 것은, 상기 반도체 장치를 형성하여 홈(22)에 에폭시가 삽입되는 수지 돌기(17) 부분과, 홈(22)에 적층형성되는 금속 막(13B)을 도시한 것이다. 도시된 금속 막 층은 4층 구조(Au/Pd/Ni/Pd)를 도시하고 있기는 하나, 여러 물질을 적층 하는 방식, 이를 테면 Au/ Pd로 적층 하거나, 또는 Au/Ni/Au, Pd/Ni/Pd등의 복층구조로 적층이 이루어질 수 있다. 이처럼 일본 특허공보 1997-162348호에서는 하프 에칭된 위치에 금속 막을 입히어 I/O 패드를 형성하는 방식을 이른바, BCC(Bump Chip Carrier) 패키지 방법이라 하며, 이러한 방식으로 종래의 BGA(Ball Grid Array) 방식에 비해 실장 면적이 넓으며, 제조비용이 낮고 소형화가 구현된다는 것을 제시하고 있다. 그러나 이러한 공법은 실제로 소형화에 한계를 드러내고 있다. 즉 이러한 종래 기술에 의한 공법에 의해 만들 수 있는 패키지에 가능한 I/O Pad Pin 수는 최대 116개(현재 제품으로 상용화되고 있는 것)이며, Pin 수를 늘릴 경우에는 제품의 크기가 커져야 하는 문제가 발생하게 된다. 특히, 상술한 제조공정에서 리드프레임 원소재에 하프 에칭을 통하여 I/O 패드를 형성하는 경우, 하프 에칭의 정도에 따라 패키지의 두께가 증가하게 되는 경향이 현저하며, 본딩(bonding)거리가 늘어나 비용증가가 발생하게 되는 문제도 아울러 발생하게 된다.
나아가 하프 에칭을 수행하는 위 일본 특허공보 1997-162348호의 제시기술은 에칭의 깊이(depth)가 기본적으로 80㎛로, 전체 리드의 두께가 에칭 깊이에 의해 결정되게 되며, 이로 인해 구현가능한 리드 피치가 약 240㎛ 정도로 크게 되어 구현가능한 I/O 핀의 수도 116개로 한정되게 되는 현실상의 문제를 가지게 된다. 나 아가 도금층을 형성하는 기본 하지층인 Cu carrier의 도금면적이 직선형으로 구현되기 어려우며, 이로써, 도금 두께의 편차관리가 힘들어지며, 정밀한 패턴을 구현할 수 없게 되는 단점도 아울러 발생하게 된다.
도 3은 종래의 기술로 미국특허 US 6964918호에 게시된 반도체 패키지의 제조방법에 관한 도면을 나타낸 것이다.
도 3에 도시된 바와 같이, 이 기술은 금속프레임(copper) 위에 마스크패턴을 이용하여 다이패드 및 I/O패드를 다층 도금하여 구현한 후 칩을 실장하고 몰딩하여 반도체 패키지를 형성하는 방법으로 구현된다. 이는 일본 특허공보 1997-162348호에 제시된 기술과는 달리 하프 에칭을 하지 않고 도금으로 회로구현을 시키는 기술에 관한 것이다. 구체적으로는 Ni/Cu/Ni로 구성된 도금층 위에 반도체 칩(26)을 실장하고, 와이어(38)를 본딩한 후, 몰딩(28)을 통해서 반도체 패키지(20)를 완성하게 되는 공정으로 이루어진다. 이는 아래의 리드프레임 부분(Z)의 확대한 부분확대부분을 통해 살펴보면, 금속프레임(30) 상에 초기층으로 Cu flash 도금을 진행한 후, Au, Ni, Cu, Ni, Au 순으로 도금을 하여 회로를 형성하게 된다. 여기에서 식별부호의 명칭은 콘택트 패드(24), 다이어태치패드(22), 캐퍼시터(36), 도금마스크(32)이다.
그러나 이러한 순차 도금방식의 진행은 기본 도금층의 수가 많기 때문에 도금 공정 및 도금 후 수세 공정이 증가하는 단점이 존재하게 된다.
또한, 칩 실장 및 몰딩 후에 하지층으로 사용된 금속(Cu)뿐 아니라 flash 도금된 Cu층 까지 알칼리 에칭으로 제거하고 솔더(42) 형성을 위한 패턴(40)형성을 추가로 진행해야 하므로 공정 및 비용의 추가가 발생하는 문제도 있다.
세부적인 문제로는 Au, Ni 도금층의 경우에 1.0㎛ 이하로 얇게 도금을 진행하게 되나, Cu의 경우에는 리드프레임을 대신하는 지지층으로 도금진행이 되기 때문에 76~102㎛ 정도에 해당하는 두께로 도금을 진행해야 하는 문제가 발생한다. 이는 도금 두께의 증가로 인한 공정의 지연을 필연적으로 초래하게 되는바, 이는 비용증가로 직결되게 되는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 리드프레임을 제조하는 공정 시, 리드프레임의 원소재에 하프 에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 다열 리스리스 프레임 및 그 제조방법을 제공하는 데 있다.
또한, 도금패턴에서의 도금두께를 최소화하여 반도체 패키지의 슬림화가 가능하며, 그 특성은 우수한 반도체 패키지용 다열 리드 프레임을 제공하는 데 있다.
상술한 과제를 해결하기 위한 수단으로서, 본 발명의 구성은 리드프레임 원소재 위에 적어도 1 이상의 다층도금패턴을 구비하되, 상기 다층도금패턴은 Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원의 합금중 어느 하나를 사용하여, 5중층의 구조로 형성하는 것을 특징으로 하는 다열형 리드리스 프레임을 제공할 수 있도록 한다.
특히, 상술한 상기 5중층의 다층도금패턴은, 초기층인 제1층 및 최외각층인 제5층을 Au층으로 구현하며, 제3층을 Ni층으로 구현하는 것을 특징으로 한다.
이 경우 상기 제1층은 0.008~0.1㎛, 상기 제3층은 1~70㎛, 상기 제5층은 0.008~0.1㎛의 두께로 형성할 수 있도록 한다. 아울러, 상기 제5층과 밀착하는 제4층은 0.03~0.5㎛, 제2층은 0.03~0.5㎛의 두께로 형성할 수 있도록 할 수 있다. 전체적으로는 상기 다층도금패턴의 전체 두께는 1.115~71.2㎛로 구현할 수 있다.
아울러, 상기 제4층은 Pd 또는 Pd와 Co의 합금으로 형성할 수도 있다.
상술한 본 발명에 따른 상기 다층도금패턴은 I/O패드부 또는 다이패드부로 형성할 수 있다.
또한, 상술한 본 발명에 따른 다층도금패턴의 구조에서는 상기 제4층 내지 제5층 중 어느 하나 이상의 표면에는 불규칙한 요철패턴을 형성할 수 있다.
본 발명에서는 상술한 다열형 리드리스 프레임을 이용하여 반도체 패키지를 구현할 수 있다.
구체적으로는, 리드프레임 원소재의 상부에 적어도 1 이상의 다층도금패턴으로 형성되는 I/O패드부 또는 다이패드부를 구비하는 다열 리드리스 프레임; 과 상기 다층도금패턴에 반도체 칩과 와이어본딩 및 에폭시 몰딩이 형성된 구조의 반도체 패키지를 구현할 수 있다.
이 경우 상술한 반도체 패키지에 사용되는 리드프레임의 상기 다층도금패턴은 Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원의 합금 중 어느 하나를 사용하여, 5중층의 적층구조로 형성할 수 있음은 상술한 바 있다.
아울러, 상기 다층도금패턴은, Au를 초기층(제1층) 및 최외각층(제5층), 제3층을 Ni층으로 구현하되, 제4층 내지 제5층 중 어느 하나 이상의 표면에는 불규칙한 요철패턴을 구비하는 구조로 구현할 수 있음은 물론이다.
상술한 본 발명에 따른 다열형 리드리스 프레임의 제조공정은 다음과 같은 공정단계로 수행될 수 있다.
구체적으로는, 리드프레임원소재에 감광성 물질을 도포하여 1차패턴부을 형성하는 1단계; 상기 1차 패턴에 Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원의 합금 중 어느 하나를 사용하여, 5층 구조의 다층도금패턴을 적어도 1 이상 형성하는 2단계; 를 포함하여 이루어질 수 있다.
이 경우, 상기 2단계는, 제4층의 표면에 불규칙한 요철패턴을 형성한 후 제5층의 표면을 도금적층하는 단계로 구성하거나, 상기 제3층의 표면에 불규칙한 요철패턴을 형성한 후, 제4층 및 제5층을 적층 하는 단계로 구성할 수 있다.
특히, 상술한 제조공정에서의 제2단계 이후에는, 상기 감광성 물질을 박리하고, 반도체칩을 실장, 와이어본딩, 에폭시 몰딩을 수행하고, 물리화학적 방법으로 상기 리드프레임 원소재를 제거하여 반도체 패키지를 완성하는 3단계;를 더 포함하는 반도체 패키지를 제조할 수 있다.
본 발명에 따르면, 리드프레임을 제조하는 공정 시, 플래시(flash)도금 없이 바로 다층 도금이 진행되며, 리드프레임 원소재에 하프 에칭을 하지 않고도 도금패턴만으로 회로구현이 가능하여 간단한 도금공정으로 I/O부 및 다이패드부를 형성함으로써, 공정의 간소화 및 제조비용의 절감을 극대화할 수 있는 효과가 있다.
특히, 본 발명에서는 도금패턴에서의 도금두께를 최소화하여 반도체 패키지의 슬림화가 가능하며, 그 특성은 우수한 반도체 패키지용 다열 리드 프레임을 제공할 수 있는 효과도 있다.
아울러 솔더링(soldering)형성을 위한 별도의 패턴형성작업이 필요치 않는바, 공정의 간소화는 더욱 극대화될 수 있게 되는 장점도 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 4a는 본 발명에 따른 다열형 리드리스 프레임의 구조를 도시한 것이다.
본 발명에 따른 다열형 리드리스 프레임은 도시된 것처럼, 리드프레임(110) 위에 적어도 1 이상의 다층도금패턴(130)을 구비하는 구조로 형성된다.
상기 리드프레임 원소재(110)은 Cu carrier를 기본소재로 활용할 수 있다.
상기 다층도금패턴(130)은 리드프레임 원소재 부위에 적어도 1 이상 형성될 수 있다. 즉, 추후에 반도체 칩이 장착되는 다이패드부와 I/O 패드부가 구현될 수 있으며, 다이패드부가 될 부분에 도금층이 없는 구조로 I/O패드부만으로 구현하는 것도 가능하다.
특히, 상기 다층도금패턴(130)은 Ni, Pd, Au, Co중에 선택되는 금속, 이들의 2원합금 또는 3원의 합금 중 어느 하나를 사용하여, 5중층의 구조로 구현할 수 있다. 이 경우 상기 5중층의 구조는 제1층(초기층) 내지 제5층(최외각층)의 적층구조로 구현될 수 있으며, 바람직한 일 실시예로서 제1층과 제5층은 Au로 구현하며, 제2층과 제4층은 Pd층으로, 그리고 중간층을 Ni로 구현하는 것을 실시예로 하여 구체적으로 설명하기로 한다.
도 4b는 본 발명에 다른 상기 다층도금패턴(130)의 적층예를 도시한 것이다.
구체적으로는, 도 4b의 (a)를 참조하면, 리드프레임 원소재(110)의 상부에 다이패드부 또는 I/O패드부로 구현되는 다층구조물을 형성하는 것은 후술하겠지만, 감광물질을 이용하여 포토리소그라피를 이용한 패터닝공정과 도금공정으로 구현될 수 있다.
상기 리드프레임의 원소재(110)의 상부에 적층되는 다층도금패턴(130)은 제1층(111)을 초기층으로 하여, 그 상부에는 제2층으로서 Pd층(112), 그 상부에는 제3층으로서 Ni층(113), 제4층인 Pd층(114), 제5층인 Au층(115)의 적층구조로 구현될 수 있다. 물론 본 발명에 따른 각층의 재질은 상술한 것처럼 변경이 가능함은 물론이다.
상기 제1층(111)은 Cu의 확산을 막아주면서, 본 발명에 따른 제조공정에서 Cu carrier를 제거시, 에칭액으로부터의 도금 손상을 막는 기능을 수행하게 된다. 본 실시예에서는 제1층을 Au 층으로 구현하게 된다. 상기 제1층의 두께는 0.008~0.1㎛의 범위로 구현할 수 있음이 바람직하다.
아울러, 제3층(113)은 추후 리드프레임을 이용하여 와이어 본딩을 수행하는 패키징 작업시, 와이어본딩을 위해 가해지는 압력에 의한 손상을 막을 수 있도록 1㎛ 이상의 두께로 도금을 수행함이 바람직하며, 특히 바람직하게는 1~70㎛의 범주에서 형성시킬 수 있다. 즉, 이는 패키징 작업에서 와이어 본딩을 수행하는 경우, 본딩시 가해지는 압력으로 리드층이 눌리게 되며, 이때 Ni 도금 두께가 얇게 되면 하지층으로 있는 제1층 및 제2층(Au층 및 Pd 도금층)까지 압력을 받아 데미지(damage)를 받게 되므로, 중간층으로 존재하는 Ni도금은 충격을 흡수할 수 있도록 최소한 1㎛ 이상의 두께로 구현함이 바람직하다.
제4층(114)과 제5층(115)는 기본적으로 와이어 본딩 패드의 역할을 수행할 수 있게 된다. 구체적으로는 제4층은 Pd층, 제5층은 Au층으로 구현할 수 있게 된다. 특히, 제5층은 0.008~0.1㎛의 두께로, 상기 제5층과 밀착하는 제4층의 두께는 0.03~0.5㎛의 범위로 형성함이 바람직하다.
도 4b의 (b), (c)에 도시된 구조를 참조하면 와이어 본딩 패드 역할을 수행하는 제4층 또는 제5층에 요철을 형성하는 구조로 변형설계할 수 있다. 불규칙한 요철이란 표면상태가 평평하지 않은 것을 의미하는 것이며, 균일한 요철, 러프(rough)한 표면처리 등을 포괄하는 개념이다. 이처럼 표면을 러프하게 처리하면 표면적이 넓어지게 되며, 따라서 추후 패키징 작업 시 와이어 본딩의 밀착력이 향상되고, 에폭시 몰딩이 결합력이 향상되게 되어, 디 라미네이션(delamination) 현상을 현저하게 줄임으로써, 신뢰성이 향상되게 된다.
구체적으로는, (b)에 도시된 것처럼, 제4층(114)인 Pd 층에 요철을 구현하고, 그 상부에 Au도금을 실시하여 제5층(115)를 구현하는 경우, 자연스럽게 제5층에도 요철이 형성되게 된다.
다만, (c)에 도시된 것처럼, 본 발명의 실시예에서처럼, 제4층의 Pd 도금층 을 0.03㎛처럼 도금 두께가 얇게 형성하면, Pd 자체만으로의 요철패턴(roughness)을 주기가 힘들게 된다. 이런 경우는 제3층(113)인 Ni 도금층 표면을 러프(rough)하게 처리하면, 그 상부층은 제4층 및 제5층인 Pd 층 및 Au 도금 층까지 러프(rough)한 표면을 구현할 수 있게 된다.
도 4b의 (d)는 도금패턴의 제4층 Pd 층(114)을 Co와의 합금으로 형성하는 실시예를 도시한 것이다. Co의 경우 Ni과 비슷한 물리화학적 특성을 가지고 있으며, Pd-Co 합금은 Ni 확산방지가 우수할 뿐만 아니라, 높은 부식저항성을 가지게 되어, 품질향상과 더불어 저비용으로 층구현이 가능하게 되는 장점도 있게 된다.
도 4c는 본 발명에 따른 다열형 리드프레임의 제조방법에 따른 특성을 종래의 기술과 비교하여 설명하기 위한 비교도면이다.
본 발명의 바람직한 일 실시예로서의 도금패턴으로 Cu carrier(110)상에 Au(111)를 제1층인 초기층(하지층)으로 하여, 제2층(Pd층)(112), 제3층으로 Ni층(113), 다시 제4층을 Pd 층(114), 제5층을 Au층(115)을 구현한 경우를 토대로, 도 1에서 종래 기술로서 제시한 일본 특허공보 1997-162348호의 경우를 비교하여 설명하기로 한다.
도 4c의 (a)는 일본 특허공보 1997-162348호의 도금패턴층이 4층으로 순차로 Au/Pd/Ni/Pd로 형성되는 구조를 확대한 개념도이며, (b)는 본 발명에 따른 도금패턴 층의 형성되는 구조를 도시한 것이다. 종래의 (a)의 경우, 최소 리드피치(P) 구현이 400㎛까지 가능하게 된다.
즉, 에칭 팩터(factor)를 고려하였을 때에도 깊이(Y1)가 80㎛의 깊이일 때, X1이 240㎛ 이하로 좁혀지게 되면, 도금이 측면과 평면에 모두 되어야 한다는 단점으로 인해 도금층 각각의 두께 제어가 어려워진다. 이처럼, 종래의 기술에서 제시되는 BCC(Bump Chip Carrier) 패키지 방법에서 구현가능한 리드 피치는 매우 크기 때문에, 구현 가능한 I/O 핀 수도 최대 116개로 한정되게 된다.
그러나 (b)에 제시된 본 발명에 따른 패턴형성은 리드프레임 원소재에서 하프에층을 구현하지 않고 바로 도금을 수행하게 되는바, 곡선형태가 아닌 평평한 Cu carrier(110)로부터, 200㎛ 이하의 리드피치(X2)를 가지는 도금층의 구현이 가능하게 된다. 따라서 종래의 BCC (Bump Chip Carrier) 패키지 방법에서는 구현하기가 힘들었던, 120개 이상의 I/O 핀 수를 가지는 다열 리드프레임의 구현이 가능하게 되는 장점이 있다.
또한, 종래의 BCC (Bump Chip Carrier) 패키지 방법에서는 하지층으로 있는 Cu carrier의 도금 면적이 직선형으로 이루어져 있지 않기 때문에, 도금 두께의 편차관리가 어려워지므로 도금 두께를 1.5㎛ 이하로 구현하기 어려워진다. 아울러 중간층으로 가지고 가는 Ni 도금층이 두꺼워 지면 'U'자 모양을 넘어서 리드피치가 넓어지거나, 에칭 깊이(depth) 위로 도금이 되어, 패턴이 쉽게 흐트러지게 된다. 따라서 Ni 도금 두께가 얇게 도금이 되어야 하고, 이에 제4층 및 제5층인 Pd층 및 Au층의 도금 두께도 같이 얇아지게 되면, 후에 제조공정에서 Cu 즉, 리드프레임 원소재부분에 대한 물리화학적인 방법에 의한 제거(이를 테면, 백에칭) 후에 Z1 영역 부분이 얇아져 쉽게 무너지며, 전체 도금층의 두께가 얇아지면서 하프에칭의 형상을 유지하기 힘들게 되어, 제4층인 Pd 두께를 낮추기 어렵게 된다.
그러나, 본 발명에서는 상술한 바처럼, 제3층인 Ni층의 위에 도금되는 제4층의 Pd층을 평균 0.03㎛, 제5층인 Au 층을 평균 0.01㎛ 수준까지 낮은 두께로 구현할 수 있으며, 그 도금 특성치 또한 우수하게 된다. 아울러 제4층 및 제5층의 도금 두께가 얇아지면서 전체 제조비용의 절감효과가 극대화되는 장점이 구현되게 된다.
아울러, 종래기술에서 Pd층의 도금 두께가 얇아지게 되면, grain boundary 혹은 결정 입자 틈 사이로 Ni 확산이 일어나기 쉽고 Ni 산화층 형성이 우려되어 ㅂ본딩(bonding) 특성이 떨어지게 되는 문제가 발생하게 된다.
이에 본 발명에서는 표면 조직이 치밀한 Pd 도금층(제4층) 및 Au 도금층(제5층)을 구현하여 낮은 두께 (Pd 0.03㎛ / Au 0.008㎛) 에서도 Ni 확산 및 산화층 형성 없이 본딩(bonding) 특성이 우수하게 구현할 수 있게 된다.
특히, 도시한 (a) 일본 특허공보 1997-162348호의 BCC(Bump Chip Carrier) 패키지 방법에서는, 도면을 보면 에칭 깊이(depth)가 기본 80㎛으로 전체 리드(lead)의 두께가 에칭 깊이에 의해 결정되는 것을 알 수가 있다. 본 발명에서는 도금층의 두께가 리드(lead) 두께를 결정짓기 때문에 도금 두께를 조절을 통해 리드(lead) 두께를 조절할 수 있으며, 더 나아가 전체 패키지의 두께도 얇게 가지고 갈 수 있다는 장점을 가지고 있다. 그러나 와이어 본딩(wire bonding)을 진행할 때, 본딩(bonding) 시 가해지는 힘(force)에 의해서 리드(lead) 층이 압력으로 눌리게 되는데, 이때 제3층의 Ni 도금 두께가 많이 얇게 되면 하지층(제1층/제2층)으 로 있는 Au/Pd 도금 층까지 압력을 받아 손상(damage)을 받게 된다. 이에, 중간층으로 존재하는 제3층인 Ni 도금 층의 두께는 본딩(bonding) 시 받는 충격을 흡수할 있을 정도인 1~70㎛의 범위의 두께로 형성할 수 있도록 하며, 더욱 바람직하게는 5 ~70㎛로 구현할 수 있도록 한다.
도 4d는 본 발명의 상세 실시 예로, (a)에 나타난 것은 마지막 도금 층인 Au 도금층 (제5층)을 0.01㎛ 고정하며 Pd 도금 (제4층)의 두께를 0.1, 0.2, 0.3, 0.4㎛로 차등을 두어 도금한 표면에 와이어본딩(Wire Bonding) 후 와이어 인장강도(Wire Pull Strength) 값을 측정하여 나타난 값이다. 그리고 (a)를 기본으로 한 평균데이터 등의 통계치를 도시한 (b)에서 보듯이 와이어본딩(Wire Bonding)의 최소 요구치(3.0 gf 이상)를 만족할 정도로 평균값이 5.0 gf 이상으로 높게 나온 것을 확인할 수가 있다.
도 4e는 본 발명의 다른 상세 실시 예로, 마지막 도금 층인 Au 도금층(제5층)을 0.008㎛ 고정하며 Pd 도금층(제4층)의 두께를 0.03, 0.06㎛로 차등을 두어 도금한 표면에 와이어본딩(Wire Bonding) 후 와이어 인장 강도(Wire Pull Strength) 값을 측정하여 나타난 값이다. 물론, 이 실험에 대한 비교 예로는 마지막 도금층을 Pd도금으로만 형성하고, 이를 0.25㎛ 두께로 제작한 샘플의 비교측정 값을 참고자료(Refer)로 같이 도시하였다. 비교표에서 보듯이 참고자료(Refer)의 특성치와 비교하여도, Pd 및 Au 도금 두께를 낮게 한 본 발명의 실시예에서 우수한 와이어 본딩(Wire Bonding) 특성을 갖음을 확인할 수가 있다.
도 4f는 본 발명의 상세 실시 예로, 솔더마운트패드(Solder Mount Pad) 역할 을 하는 본 발명의 제1층 및 제2층(Au 및 Pd 도금층)의 솔더 젖음성을 확인한 것이다. Cu Carrier에 바로 Flash 도금을 진행하는 Au(제1층)의 경우는 0.045㎛로 통일하였으며, Pd(제2층)의 도금 두께는 평균 0.3, 0.1, 0.06, 0.03㎛으로 달리 실시하였다. 본 발명의 공정 과정을 완료 후, 다이 칩(Die Chip) 실장 없이 몰딩 진행하여 Cu Carrier를 제거하여 드러난 Au 표면의 젖음성을 확인하였다. 도면에서 확인할 수 있듯이 Coverage는 Pd 도금 두께와 상관없이 95% 이상으로 나타나, 우수함을 알 수 있다.
도 5a는 본 발명에 따른 다열형 리드리스 프레임의 제조공정 및 이를 이용한반도체 패키지의 제조공정의 순서도를 도시한 것이다. 도 5b는 도 5a의 순서도에 나타난 다열형 리드리스 프레임의 제조공정도이며, 도 5c는 도 5b의 다열형 리드리스 프레임을 이용하여 반도체 패키지를 제조하는 공정을 도시한 것이다.
본 발명에 따른 다열 리드프레임의 제조공정은 리드프레임 원소재에 감광재를 도포하고, 1차 패턴을 형성한 후, 도금패턴을 형성하고, 감광제를 박리하는 공정으로 리드 프레임을 제조하게 된다. 즉 본 발명에서는 리드프레임 원소재의 하프 에칭 과정이나 Flash 도금의 공정의 진행단계 없이, 리드프레임 원소재에 바로 감광재를 이용하여 마스크 패턴(1차 패턴)을 구현하고, 다층 도금을 진행함으로써, 공정단계를 간소화는 것을 요지로 한다.
구체적인 공정단계는 도 5b에 도시된 것처럼, 우선, 리드프레임 원소재(110)를 준비한다(S 1). 이 경우 본 발명의 적용 일례로는 Cu carrier를 기본소재로 적용할 수 있다. 다음으로, 감광성 물질(120)을 상기 리드프레임 원소재에 도포하 고(S 2), 패턴마스크(미도시)를 씌워 노광, 현상공정을 거쳐서 1차 패턴부를 형성한다. (S 3, S 4). 이후, 1차 패턴의 형성으로 노출된 리드프레임 원소재 부위에 다층도금패턴(130)을 형성한다(S 5). 이후, 감광성 물질을 박리하여 다열 리드프레임을 구현하게 된다(S 6).
특히, 상술한 제조공정을 수행함에 있어서, 상기 다층도금패턴(130)은 Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원의 합금 중 어느 하나를 사용하여, 5중층의 적층구조로 형성할 수 있다. 아울러, 상기 다층도금패턴은, Au를 초기층(제1층) 및 최외각층(제5층), 제3층을 Ni층으로 구현하되, 제4층 내지 제5층 중 어느 하나 이상의 표면에는 불규칙한 요철패턴을 구비하도록 형성할 수 있다.
이후에는, 도 5c에 도시된 것처럼, 패키징 공정을 통해 반도체 패키지를 형성할 수 있다. 구체적으로는 패키징 공정은 상술한 제조공정에 따른 다열리드 프레임의 다이패드부에 반도체 칩을 실장하고, 와이어 본딩을 수행하며, 에폭시 몰딩을 과정을 거치게 된다. 이후 Cu carrier 부분을 물리화학적 방법을 통해 제거(예를 들어, 리드프레임 원소재부분을 에칭하는 백에칭 등)하여 하나의 반도체 패키지를 완성하게 되며, 완성된 반도체 패키지는 추가로 별도의 솔더패턴 형성과정을 거치지 않고, 바로 솔더링을 수행할 수 있게 된다.
도 5b를 통해 이 공정을 구체적으로 설명하면, 우선 다층 도금으로 형성된 다이패드(131)영역에 반도체 칩(140)을 실장하고(S 7), 다음으로 반도체 칩에 와이어 본딩(150)을 수행하며(S 8), 이후에 에폭시(160)를 몰딩하는 단계(S 9)를 수행하게 된다. 그리고 S 10단계에서는 물리, 화학적인 방법을 이용하여 패키지의 하부 의 리드프레임 원소재부분을 제거하는 공정이 수행되게 된다. 이러한 제거방법의 바람직한 일례로는 에칭을 이용할 수 있다. 에칭을 이용하는 경우, 하부 면을 에칭하는 백에칭(back etching)을 수행할 수 있으며, 이러한 백에칭을 통하여 상기의 Cu carrier 부분이 제거되어 하나의 반도체 패키지를 완성할 수 있다.
이후, 완성된 반도체 패키지는 추가로 별도의 패턴 마스크를 통해 솔더패턴을 형성하는 공정 없이, 바로 솔더링 공정을 수행하게 된다(S11).
이상과 같은 본 발명에 따른 리드프레임과 반도체 패키지 제조공정에 따르면, Cu Carrier 소재에 하프에칭 단계가 없이 바로 다층 도금을 통해 다이패드와 I/O 패드를 형성하게 되는바, 공정의 간소화가 이루어지며, 종래에 수행되던 플래쉬(flash) 도금 후 패드를 형성하는 도금층 형성공정이 수행되는 대신, 플래쉬(flash) 도금 없이 바로 다이패드와 I/O 패드를 형성하게 되는 기본층 도금이 이루어지기 때문에 공정단계가 간소화 되게 된다. 또한, 도금의 두께를 낮추어 반도체 패키지의 슬림화가 가능하면서 본딩 특성은 우수한 리드리스 프레임 패키지를 구현할 수 있는 장점도 구현되게 된다. 즉, 본 발명을 통해 형성될 수 있는 도금패턴 층의 두께는 상기 도금패턴의 전체두께는 1.115~71.2㎛ 범위로 형성할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1 및 도 2의 (a) 내지 (g)는 일본 특허공보 1997-162348호에 게시된 반도체 장치의 제조방법을 도시한 것이다.
도 3은 종래의 기술로 미국특허 US 6964918호에 게시된 반도체 패키지의 제조방법에 관한 도면을 나타낸 것이다.
도 4a는 본 발명에 따른 리드리스 프레임의 구조를 도시한 구성도이며, 도 4b는 본 발명의 리드리스 프레임의 다층도금층의 구조 및 그 변형 실시예를 도시한 것이며, 도 4c는 본 발명의 다층도금층을 종래기술과 비교한 도면이다.
도 4d 및 도 4e는 본 발명에 따른 구조의 와이어 본딩 후의 Wire Pull Strength 값을 도시한 것이며, 도 4f는 제1층 및 제2층의 솔더 젖음성을 나타낸 이미지 사진이다.
도 5a 내지 도 5c는 본 발명에 따른 다열형 리드리스 프레임 및 이를 이용하여 반도체 패키지를 제조하는 순서도 및 공정도를 도시한 도면이다.

Claims (18)

  1. 리드프레임 원소재 위에 I/O패드부 또는 다이패드부를 이루는 적어도 하나 이상의 다층도금패턴을 구비하되,
    상기 다층도금패턴은,
    Ni, Pd, Au, Co중에 선택되는 금속, 이들의 2원합금 또는 3원합금 중 어느 하나를 사용하여,
    상기 리드프레임 원소재상에 형성된 초기층인 제1층, 상기 제1층상에 형성된 제2층, 상기 제2층상에 형성된 제3층, 상기 제3층상에 형성된 제4층, 상기 제4층상에 형성된 최외각층인 제5층이 형성된 5중층의 구조로 형성하되,
    상기 제1층 및 상기 제5층을 Au층으로 구현하며, 상기 제3층을 Ni층으로 구현하는 것을 특징으로 하는 다열형 리드리스 프레임.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1층은 0.008~0.1㎛의 두께로 형성되는 것을 특징으로 다열형 리드리스 프레임.
  4. 청구항 1에 있어서,
    상기 제3층은 1~70㎛의 두께로 형성되는 것을 특징으로 하는 다열형 리드 리스 프레임.
  5. 청구항 1에 있어서,
    상기 제5층은 0.008~0.1㎛의 두께로 형성되는 것을 특징으로 하는 다열형 리드 리스 프레임.
  6. 청구항 1에 있어서,
    상기 제5층과 밀착하는 상기 제4층은 0.03~0.5㎛의 두께로 형성되는 것을 특징으로 하는 다열형 리드리스 프레임.
  7. 청구항 6에 있어서,
    상기 제4층은 Pd 또는 Pd와 Co의 합금으로 형성되는 것을 특징으로 하는 다열형 리드리스 프레임.
  8. 청구항 1에 있어서,
    상기 제2층은 0.03~0.5㎛의 두께로 형성되는 것을 특징으로 하는 다열형 리드 리스 프레임.
  9. 청구항 8에 있어서,
    상기 다층도금패턴의 전체 두께는 1.115~71.2㎛인 것을 특징으로 하는 다열형 리드리스 프레임.
  10. 삭제
  11. 청구항 1 및 청구항 3 내지 9 중 어느 한 항에 있어서,
    상기 제4층 내지 상기 제5층 중 어느 하나 이상의 표면에는 불규칙한 요철패턴이 형성되는 것을 특징으로 하는 다열형 리드리스 프레임.
  12. 리드프레임 원소재의 상부에 적어도 하나 이상의 다층도금패턴으로 형성되는 I/O패드부 또는 다이패드부를 구비하는 다열 리드리스 프레임;
    상기 다이패드부에 실장된 반도체 칩;
    상기 반도체 칩과 상기 I/O패드부를 연결하는 와이어;
    상기 다층도금패턴, 상기 반도체 칩 및 상기 와이어를 밀봉하는 에폭시; 를 포함하되,
    상기 다층도금패턴은,
    Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원합금 중 어느 하나를 사용하여, 제1층, 제2층, 제3층, 제4층 및 제5층이 순차적층된 5중층의 적층구조로 형성되고,
    상기 제1층 및 상기 제5층은 Au층으로 구현하고, 상기 제3층은 Ni층으로 구현하되,
    상기 제4층 내지 상기 제5층 중 어느 하나 이상의 표면에는 불규칙한 요철패턴이 구비되는 것을 특징으로 하는 반도체 패키지.
  13. 삭제
  14. 삭제
  15. 리드프레임원소재에 감광성 물질을 도포하여 1차패턴부을 형성하는 1단계;
    상기 1차패턴부 상에 Ni, Pd, Au, Co 중에 선택되는 금속, 이들의 2원합금 또는 3원합금 중 어느 하나를 사용하여, I/O패드부와 다이패드부를 이루는 다층도금패턴을 적어도 하나 이상 형성하되,
    상기 다층도금패턴을, 상기 1차패턴부상에 제1층, 제2층, 제3층, 제4층 및 제5층이 순차 적층된 5층 구조로 형성하는 2단계; 를 포함하고,
    상기 제1층 및 상기 제5층을 Au층으로 구현하며, 상기 제3층을 Ni층으로 구현하는 것을 특징으로 하는 다열형 리드리스 프레임의 제조방법.
  16. 청구항 15에 있어서,
    상기 2단계는,
    상기 제4층의 표면에 불규칙한 요철패턴을 형성한 후 상기 제5층을 도금적층하는 것을 특징으로 하는 다열형 리드리스 프레임의 제조방법.
  17. 청구항 15에 있어서,
    상기 2단계는,
    상기 제3층의 표면에 불규칙한 요철패턴을 형성한 후, 상기 제4층 및 상기 제5층을 순차 적층 하는 것을 특징으로 하는 다열형 리드리스 프레임의 제조방법.
  18. 청구항 15 내지 17중 어느 한 항의 상기 제2단계 이후에,
    상기 감광성 물질을 박리하고,
    상기 다이패드부에 반도체칩을 실장하고,
    상기 반도체칩과 상기 I/O패드부를 와이어로 본딩하고,
    상기 다이패드부, 상기 I/O패드부, 상기 반도체칩 및 상기 와이어를 에폭시 로 몰딩하고,
    상기 리드프레임 원소재를 에칭하여 반도체 패키지를 완성하는 3단계;를 더 포함하는 반도체 패키지의 제조방법.
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