KR20090131776A - 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법 - Google Patents

다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법 Download PDF

Info

Publication number
KR20090131776A
KR20090131776A KR1020080057693A KR20080057693A KR20090131776A KR 20090131776 A KR20090131776 A KR 20090131776A KR 1020080057693 A KR1020080057693 A KR 1020080057693A KR 20080057693 A KR20080057693 A KR 20080057693A KR 20090131776 A KR20090131776 A KR 20090131776A
Authority
KR
South Korea
Prior art keywords
lead frame
manufacturing
gap filling
leadless
row
Prior art date
Application number
KR1020080057693A
Other languages
English (en)
Inventor
류성욱
이성원
김지윤
이혁수
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020080057693A priority Critical patent/KR20090131776A/ko
Publication of KR20090131776A publication Critical patent/KR20090131776A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법을 제공하기 위한 것으로, 다열형 리드프레임의 제조방법에 있어서, 리드프레임에 PR을 도포하고 노광 및 현상 후 에칭을 실시하여 상기 PR을 박리시키는 제 1 단계와; 상기 리드프레임의 원자재에 대해 코팅 공법을 이용한 갭 필링을 수행하는 제 2 단계와; 제 2 단계 후 상기 리드프레임의 하부에 코팅 공법을 이용한 미세 패턴을 형성시키는 제 3 단계;를 포함하여 구성함으로서, 코팅 공법을 이용한 갭 필링을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능할 수 있게 되는 것이다.
반도체 패키지, 다열형 리드프레임, 선택도금, 에칭, 갭 필링, 마스크 패턴, 스크린 프린팅, 패드 프린팅

Description

다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법{Structure for multi-row leadless lead frame and semiconductor package thereof and manufacture method thereof}
본 발명은 다열형 리드리스 리드프레임에 관한 것으로, 특히 코팅 공법을 이용한 갭 필링(Gap filling)을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능하도록 하기에 적당하도록 한 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
최근에는 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 패키지가 주목받고 있다.
이러한 다열 리드프레임의 반도체 패키지를 제조하는 기술에 대해서는 대한민국 특허청 공개번호 제 10-2006-0021744 호의 "리드프레임 및 그 제조방법", 대한민국 특허청 공개번호 제 10-2006-0093766 호의 "다열리드형 반도체 패키지 제조 방법", 미국 특허청 공개번호 제 2007-0181983 호의 "SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF" 등에서 개시된 바 있다.
그래서 종래의 리드 프레임의 경우 입, 출력 단자 수를 늘리려고 하면, 각 리드의 리드 폭 및 배열 설치 간격을 함께 좁게 하거나, 혹은 각 리드의 사이즈 등은 그대로 하고 리드 프레임의 사이즈를 크게 할 필요가 있다.
그러나 각 리드의 리드 폭 등을 좁게 하는 방법은 기술적인 면(리드 프레임의 패터닝을 하기 위한 에칭 등)에서 곤란하며, 리드 프레임 사이즈를 크게 하는 방법에는 그 재료 비용이 증대되는 불리함이 있다.
또한 종래의 리드 프레임에서는 별도의 지지체를 사용하여 다열 리드 리드프레임을 제조하고자 하였으나, 이러한 제조공정 역시 공정비용을 증가시켜 가격적인 면에서 불리하다고 할 수 있다.
이와 같이, 종래의 다열 리드형 리드프레임의 제조 방법은 그 한계가 있다고 할 수 있다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 코팅 공법을 이용한 갭 필링을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능하게 할 수 있는 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법을 제공하는데 있다.
도 3은 본 발명의 일 실시예에 의한 다열형 리드리스 리드프레임의 제조방법을 보인 흐름도이고, 도 4는 도 3의 제조방법을 보인 개념도이며, 도 5는 본 발명에서 사용하는 스크린 프린팅 공법의 개념도이고, 도 6은 본 발명에서 사용하는 패드 프린팅 공법의 개념도이다.
이에 도시된 바와 같이, 본 발명 다열형 리드리스 리드프레임의 제조방법은, 다열형 리드프레임의 제조방법에 있어서, 리드프레임(11)에 갭 필링을 위한 패턴을 형성하는 제 1 단계(ST11)와; 상기 제 1 단계에서 형성된 패턴에 코팅 공법을 이용한 갭 필링(15)을 수행하는 제 2 단계(ST12)와; 제 2 단계 후 상기 리드프레임(11)의 하부에 미세 패턴(16)을 형성시키는 제 3 단계(ST13);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 마스크 패턴 형성법에 의해 수행하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 상기 갭 필링(15)의 재료는 솔더 레지스트(solder resist), 에폭시 레진(epoxy resin) 또는 폴리 이미드 중에서 하나 이상을 사용하는 것을 특징으로 한다.
상기 제 1 단계는, PR(12) 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR(12)을 박리시켜 갭 필링을 위한 패턴을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 갭 필링을 위한 패턴을 형성하는 것을 특징으로 한다.
상기 제 3 단계는, PR(12) 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR(12)을 박리시켜 상기 미세 패턴(16)을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 상기 미세 패턴(16)을 형성하는 것을 특징으로 한다.
도 7은 본 발명의 다른 실시예에 의한 다열형 리드리스 리드프레임 및 그의 반도체 패키지의 제조방법을 보인 흐름도이고, 도 8은 도 7의 제조방법을 보인 개념도이다.
이에 도시된 바와 같이, 본 발명 다열형 리드리스 리드프레임의 제조방법은, 상기 제 3 단계 후 상기 리드프레임(11)에 도금층(17)을 형성시키고 박리하는 제 4 단계(ST14, ST15);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 리드프레임(11)의 상면과 하면을 동시에 도급하거나 또는 상면과 하면을 순차적으로 도금하거나 또는 상면과 하면 중 적어도 일부를 선택적으로 하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 도금층(17)의 형성시 Ni, Pd, Au, Sn, Ag, Co 중에서 하나 또는 2 이상의 2 원, 3 원 합금체를 이용하여 단층 또는 다층을 사용하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 갭 필링(15) 부분이 상기 도금층(17) 보다 높게 형성되도록 하는 것을 특징으로 한다.
또한 본 발명, 다열형 리드리스 리드프레임은, 상기 다열형 리드리스 리드프레임의 제조방법에 의해 제조되는 것을 특징으로 한다.
또한 본 발명, 다열형 리드리스 리드프레임의 반도체 패키지의 제조방법은, 도 7 및 도 8에 도시된 바와 같이, 다열형 리드프레임의 반도체 패키지의 제조방법에 있어서, 리드프레임(11)에 갭 필링을 위한 패턴을 형성하는 제 1 단계(ST11)와; 상기 제 1 단계에서 형성된 패턴에 코팅 공법을 이용한 갭 필링(15)을 수행하는 제 2 단계(ST12)와; 제 2 단계 후 상기 리드프레임(11)의 하부에 미세 패턴(16)을 형성시키는 제 3 단계(ST13)와; 상기 제 3 단계 후 상기 리드프레임(11)에 도금층(17)을 형성시키고 박리하는 제 4 단계(ST14, ST15)와; 상기 제 4 단계 후 상기 도금층(17)에 반도체 칩(18)을 실장하고, 와이어 본딩(19)을 수행하며, 패키지(20)를 형성하는 제 5 단계(ST16 ~ ST18);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 마스크 패턴 형성법에 의해 수행하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 갭 필링(15)의 수행시 상기 갭 필링(15)의 재료는 솔더 레지스트(solder resist), 에폭시 레진(epoxy resin) 또는 폴리 이미드 중에서 하나 이상을 사용하는 것을 특징으로 한다.
상기 제 1 단계는, 상기 PR(12) 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR(12)을 박리시켜 갭 필링을 위한 패턴을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 갭 필링을 위한 패턴을 형성하는 것을 특징으로 한다.
상기 제 3 단계는, 상기 PR(12) 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR(12)을 박리시켜 상기 미세 패턴(16)을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 상기 미세 패턴(16)을 형성하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 리드프레임(11)의 상면과 하면을 동시에 도급하거나 또는 상면과 하면을 순차적으로 도금하거나 또는 상면과 하면 중 적어도 일부를 선택적으로 도금하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 도금층(17)의 형성시 Ni, Pd, Au, Sn, Ag, Co 중에서 하나 또는 2 이상의 2 원, 3 원 합금체를 이용하여 단층 또는 다층을 사용하는 것을 특징으로 한다.
상기 제 4 단계는, 상기 갭 필링(15) 부분이 상기 도금층(17) 보다 높게 형성되도록 하는 것을 특징으로 한다.
또한 본 발명, 다열형 리드리스 리드프레임의 반도체 패키지는, 상기 다열형 리드리스 리드프레임의 반도체 패키지의 제조방법에 의해 제조되는 것을 특징으로 한다.
본 발명에 의한 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법은 코팅 공법을 이용한 갭 필링을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능할 수 있는 효과가 있게 된다.
이러한 본 발명의 효과를 정리하면 다음과 같다.
첫째, 다열 리드리스 리드프레임의 형태로서 다양한 미세패턴 구현으로 인한 선택적 도금 및 에칭을 수행함으로서 원가 절감 및 생산성 향상에 큰 기대가 된다.
둘째, 종래의 리드프레임의 경우 다이 패드부와 프레임 부 사이의 영역 축소가 제한되어 있기 때문에 리드와 다이 패드부 위의 반도체 소자를 접속하는 본딩 와이어의 길이가 상대적으로 길어져 비용 면에서 불리했으나, 본 발명의 실시 형태에 따르면 다이 패드부와 리드 사이의 간격이 작아짐으로써 본딩 와이어 비용 절감이 가능하며, 전기적 특성 또한 향상 시킬 수 있다. 또한 선택적 에칭 및 도금을 통해 다이 패드부와 리드 사이의 간격에 생긴 스페이스에 용이하게 단자를 증가시키는 것이 가능하다. (단자의 다수화 실현 가능)
셋째, 선택적 도금을 위한 패턴구현에 따른 노광/현상 공정을 하지 않고 실시할 수 있으므로 신규 라인 장비투자비 부분을 줄일 수 있으며, 재료비 사용을 최소화 할 수 있는 저가의 공정기법이 적용된다.
넷째, 하프에칭된 리드프레임의 회로 사이에 고분자 물질을 충진함으로써 패키지 제조 공정 시 발생하는 EMC(에폭시 몰딩 컴파운드)와의 접착력을 향상시킬 수 있으며, 이로 인하여 패키지의 디레미네이션(delamination)에 대한 불량을 최소화 할 수 있는 효과가 있다. 또한 고객사의 드롭 테스트(Drop test)에서 유리하다.
다섯째, 후 공정으로 하부를 에칭함으로써 기존의 다열 리드프레임에서 금속 캐리어 재료를 최종적으로 제거되는 고객사의 알칼리 백 에칭(back etching) 공정을 생략할 수 있다.
여섯째, 본 발명에서는 상부/하부 또는 선택적으로 한면에 감광성 고분자 물 질(대표적으로 Solder resistor)을 코팅함으로써 기존의 액상/필름 포토레지스터로 구현할 수 없었던 다양한 방법의 표면처리 패턴 도금을 가능하게 할 수 있으며, DFR을 사용하지 않기 때문에 선택적 도금 시 DFR 용출현상을 미연에 방지 할 수 있다.
이와 같이 구성된 본 발명에 의한 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및 그의 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.
먼저 본 발명은 코팅 공법을 이용한 갭 필링을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능하도록 하고자 한 것이다.
도 1은 다열형 리드프레임의 제조방법을 보인 흐름도이고, 도 2는 도 1의 제 조방법을 보인 개념도이다.
그래서 도 2의 (a)에서 리드프레임(1) 원자재에 PR(Photo Resist, 포토레지스트)(2)를 도포하는 단계(ST1), (b)에서 PR(2)의 상부만 마스크 패턴(3)을 이용하여 노광하고 현상(4)하는 단계(ST2), (c)에서 상부 에칭 후 PR(2)을 박리시키는 단계(ST3), (d)에서 갭 필링(5)하는 단계(ST4), (e)에서 반건조시키는 단계(ST5), (f)에서 노광(6)시키는 단계(ST6), (g)에서 현상시키는 단계(ST7), (h)에서 포스트 큐어(Post cure)하는 단계(ST8), (i)에서 하부에 DFR 라미네이션(lamination)하는 단계(ST9), (j)에서 하부에 노광/현상 후 회로(7)를 형성하는 단계(ST10)를 수행한다.
이러한 도 1 및 도 2에서와 같은 다열형 리드프레임의 제조방법에서는 갭 필링(Gap filling)을 완료하기 위한 공정이 1) 필링(filling) -> 2) 반건조 -> 3) 노광 -> 4) 현상 -> 5) 포스트 큐어(Post cure)의 5단계로 이루어져 있다. 이 때문에 원가 상승 및 생산성 저하라는 문제점이 있었다.
도 3은 본 발명의 일 실시예에 의한 다열형 리드리스 리드프레임의 제조방법을 보인 흐름도이고, 도 4는 도 3의 제조방법을 보인 개념도이다.
먼저 갭 필링을 위한 패턴을 형성한다(ST11). 이는 PR 코팅/노광/현상 또는 코팅 공법을 이용하여 수행한다. 도 4의 (a) 내지 (c)는 PR 코팅/노광/현상을 수행하여 갭 필링을 위한 패턴을 형성한 예를 보인 것이다.
그래서 도 4의 (a)에서와 같이 리드프레임(11)의 원자재에 PR(포토레지스트)(12)을 도포한다.
그리고 갭 필링을 위한 패턴을 형성한다. 이는 도 4의 (b) 및 (c)에서와 같이 노광 및 현상 후 에칭을 실시하여 PR(12)을 박리시켜 갭 필링을 위한 패턴을 형성할 수도 있고, 코팅 공법을 이용하여 패턴을 형성할 수도 있다.
그래서 노광/현상 후 에칭을 수행할 경우, 먼저 (b)에서와 같이 그리고 리드프레임(11)의 원자재의 한면에 액상/필름형 감광제를 도포하여 노광한다. 즉, PR(12)의 상부만 마스크(13)를 이용하여 노광하고 현상(14)한다(ST12). 그런 다음 (c)에서와 같이 상부를 에칭한 후 PR(12)을 박리한다. 즉, 한면에 다열 I/O(입/출력) 패드 및 반도체 칩이 실장된 다이 패드부(31)를 형성한 뒤 하프 에칭을 수행한다(ST13).
또한 갭 필링을 위한 패턴을 형성할 때 코팅 공법을 이용할 수도 있는데, 코팅 공법은 도 5의 스크린 프린팅 공법 또는 도 6의 패드 프린팅 공법을 패턴 형성에 맞게 적절하게 적용하여 사용할 수 있다.
이후 (d)에서와 같이, 고분자 물질(내 산성/알칼리성, 대표적으로 Solder resistor)을 하프 에칭된 면에 미세패턴 구현이 가능한 스크린 마스크 등으로 패턴(회로)을 형성하며 갭 필링(Gap filling) 공정을 진행한다(ST12).
이때 도 5는 본 발명에서 사용하는 스크린 프린팅 공법의 개념도이고, 도 6은 본 발명에서 사용하는 패드 프린팅 공법의 개념도이다. 그래서 본 발명은 갭 필링(15)의 수행시 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용한다.
이는 신뢰성을 향상 목적으로 하는 갭 필링 공법 적용을 1단계로 적용할 수 있는 기술이다. 종래의 갭 필링 공정은 감광성 재료인 PSR(Photo Solder Resist)을 사용하여 총 5단계로 구분되어 있다.
본 발명에서 사용하는 갭 필링 공법에 따른 재료는 SR 재료뿐 아니라 접착제, 에폭시 레진, 폴리이미드 등으로 실시하며 특정재료에 한정하지 않는다. 이는 EMC(에폭시 몰딩 컴파운드) 디레미네이션(delamination) 신뢰성 평가에 이점이 있고 패키지 드롭 테스트(Drop test)에서 우수한 특성을 보인다.
그리고 (e)에서와 같이, 리드프레임(11)의 하부에 미세 패턴(16)을 형성시킨다(ST13). 이는 PR 코팅/노광/현상 또는 코팅 공법을 이용하여 수행한다. 도 4의 (e)는 코팅 공법을 이용하여 미세 패턴(16)을 형성한 예를 보인 것이다. 물론 미세 패턴(16)을 이용할 때 도 4의 (a) 내지 (c)와 같은 PR 코팅/노광/현상을 수행하여 미세 패턴(16)을 형성할 수도 있다.
도 5의 스크린 프린팅 공법 또는 도 6의 패드 프린팅 공법과 같은 코팅 공법을 이용하여 미세 패턴(16)을 형성한다.
또한 PR 코팅/노광/현상 또는 코팅 공법을 이용하여 미세 패턴을 형성할 때, 리드프레임(11)의 다른 한 면은 감광성 액상(Photo Resist) 또는 필름(Dry Film Resist, DFR)의 레지스터를 접합하여 노광/현상을 수행한다. 그래서 한 면에는 와이어 본딩 및 반도체 칩 실장을 위한 패드(Pad)를 형성하고 다른 면에는 하부 반도체 기판과 접합을 위한 솔더링 패드(Pad)를 형성한다. 이때의 미세 패턴(16) 형성 공정 역시 노광/현상 공정을 하지 않는 패턴 마스크를 이용한다.
도 7은 본 발명의 다른 실시예에 의한 다열형 리드리스 리드프레임 및 그의 반도체 패키지의 제조방법을 보인 흐름도이고, 도 8은 도 7의 제조방법을 보인 개 념도이다.
여기서 도 7의 ST11 ~ ST13 및 도 8의 (a) ~ (e) 공정은 도 3의 ST11 ~ ST13 및 도 4의 (a) ~ (e) 공정과 동일하게 진행할 수 있으며, 이에 대한 상세 설명은 생략한다.
그리고 도 8의 (f)에서와 같이, 리드프레임(11)에 도금층(17)을 형성시킨다(ST14).
이때 도금층(17) 형성시, 리드프레임(11)의 상면과 하면을 동시에 도급하거나 또는 상면과 하면을 순차적으로 도금하거나 또는 상면과 하면 중 적어도 일부를 선택적으로 도금할 수 있다.
또한 도금층(11)의 형성시 Ni, Pd, Au, Sn, Ag, Co 중에서 하나 또는 2 이상의 2 원, 3 원 합금체를 이용하여 단층 또는 다층을 사용할 수 있다.
또한 도금층(17)은 갭 필링(15) 부분 보다 높게 형성되도록 하여 와이어 본딩 이후 EMC(Epoxy Molding Compound) 공정시 접합성을 우수하게 할 수 있다.
또한 (g)에서와 같이, 도금 후 박리를 통해 한 면의 감광성 레지스터(DFR)를 제거한다(ST15). 이때 상부와 하부의 다열 패드(Pad) 부분은 완전히 독립적으로 존재하지 않고 서로 연결된 형태를 이룬다.
그리고 연결된 I/O 및 반도체 칩 실장 패드는 고객사의 디자인 및 내부 공정에 따라 하부를 완전히 에칭 함으로써 독립적으로 형성될 수도 있다.
또한 (h)에서와 같이, 도금층(17)에 반도체 칩(18)을 실장한다(ST16).
또한 (i)에서와 같이, 와이어 본딩(19)을 수행한다(ST17).
또한 (j)에서와 같이, 패키지(20)를 형성하여 EMC 공정 후 독립적 반도체 패키지를 완성하게 된다(ST18).
이때 고객사의 어셈블리 공정(와이어 본딩 및 에폭시 몰딩)을 통해 다열 리드프레임은 소재의 산화를 촉진시키는 외부의 열이나 습기로부터 반도체 칩이 보호된다. 그리고 레이저 또는 기계적인 가공을 통해 하부 반도체 기판에 실장할 수 있는 독립적인 다열 리드형 리드프레임 패키지가 제조된다.
도 9는 본 발명에 의해 형성된 다열형 리드리스 리드프레임의 개념도이고, 도 10은 도 9에서 A-B의 절단면에 대한 단면도이다.
다열형 리드프레임(30)의 다이 패드부(31)와 내부 I/O 부(32)를 형성한다.
또한 경화제(33)는 리드프레임(30)에 형성된 패턴에 필링(filling)된다. 여기서 갭 필링(15)은 도 9 및 도 10에서 경화제(33)의 예로 표현했다. 이러한 경화제(33)는 에폭시 레진(epoxy resin) 또는 감광성 잉크(ink) 등으로 구성할 수 있다.
도금층(34)은 리드프레임(30)의 측면에 형성되도록 하며, 이러한 도금층(34)은 전해/무전해의 Ni, Pd, Au, Sn, Ag, Co 중에서 하나 또는 2 이상의 2 원, 3 원 합금체를 이용하여 단층 또는 다층을 사용한다.
또한 도 10에서 (a)는 도금층(34)이 경화제(33)가 형성된 갭 필링(15) 부분 보다 높게 돌출되도록 하고, 도금층(34)이 없는 부분은 움푹 파인 구조로 구성한 예를 보인 것이다. 도금층(34)이 없는 부분이 움푹 파인 구조로 형성된 것은 하부 패터닝 후 에칭을 실시하기 때문이다.
나아가 도 10에서 (b)는 경화제(33)가 형성된 갭 필링(15) 부분이 도금층(34) 보다 높게 형성할 수 있다. 그러면 도 4의 (d), (e)에서 갭 필링(15) 부분은 더욱 높게 형성되도록 도면이 재구성된다. 또한 도 8의 (d) ~ (j)에서 갭 필링(15) 부분은 도금층(17) 보다 높게 형성되도록 도면이 재구성된다. 이는 패키지(20)로 형성된 EMC 몰드가 리드 프레임과 잘 부착이 안 될 경우, 유사한 물질인 갭 필링(15) 물질과 붙어 있는 부분을 늘리게 되면 전체적으로 잘 부착되기 때문이다.
이처럼 본 발명은 코팅 공법을 이용한 갭 필링을 수행하여 금속성 캐리어 재료를 부분 에칭 및 선택도금에 의해 다열형 리드프레임을 제조하여 기존의 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거함으로써 생산성 증가 및 상대적으로 원가 절감이 가능하게 되는 것이다.
이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 다열형 리드프레임의 제조방법을 보인 흐름도이다.
도 2는 도 1의 제조방법을 보인 개념도이다.
도 3은 본 발명의 일 실시예에 의한 다열형 리드리스 리드프레임의 제조방법을 보인 흐름도이다.
도 4는 도 3의 제조방법을 보인 개념도이다.
도 5는 본 발명에서 사용하는 스크린 프린팅 공법의 개념도이다.
도 6은 본 발명에서 사용하는 패드 프린팅 공법의 개념도이다.
도 7은 본 발명의 다른 실시예에 의한 다열형 리드리스 리드프레임 및 그의 반도체 패키지의 제조방법을 보인 흐름도이다.
도 8은 도 7의 제조방법을 보인 개념도이다.
도 9는 본 발명에 의해 형성된 다열형 리드리스 리드프레임의 개념도이다.
도 10은 도 9에서 A-B의 절단면에 대한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 리드프레임
12 : 포토레지스트(PR)
13 : 마스크
14 : 현상
15 : 갭 필링
16 : 미세 패턴
17 : 도금층
18 : 반도체 칩
19 : 와이어 본딩
20 : 패키지
30 : 다열형 리드프레임
31 : 다이 패드부
32 : 내부 I/O부
33 : 경화제
34 : 도금층

Claims (13)

  1. 다열형 리드프레임의 제조방법에 있어서,
    리드프레임에 갭 필링을 위한 패턴을 형성하는 제 1 단계와;
    상기 제 1 단계에서 형성된 패턴에 코팅 공법을 이용한 갭 필링을 수행하는 제 2 단계와;
    제 2 단계 후 상기 리드프레임의 하부에 미세 패턴을 형성시키는 제 3 단계;
    를 포함하여 수행하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 갭 필링의 수행시 마스크 패턴 형성법에 의해 수행하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  3. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 갭 필링의 수행시 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하 는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 갭 필링의 수행시 상기 갭 필링의 재료는 솔더 레지스트, 에폭시 레진 또는 폴리 이미드 중에서 하나 이상을 사용하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  5. 청구항 1에 있어서,
    상기 제 1 단계는,
    PR 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR을 박리시켜 갭 필링을 위한 패턴을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 갭 필링을 위한 패턴을 형성하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  6. 청구항 1에 있어서,
    상기 제 3 단계는,
    PR 코팅, 노광 및 현상 후 에칭을 실시하여 상기 PR을 박리시켜 상기 미세 패턴을 형성하거나 또는 스크린 프린팅 공법 또는 패드 프린팅 공법을 사용하여 상기 미세 패턴을 형성하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  7. 청구항 1에 있어서,
    상기 다열형 리드리스 리드프레임의 제조방법은,
    상기 제 3 단계 후 상기 리드프레임에 도금층을 형성시키고 박리하는 제 4 단계;
    를 더욱 포함하여 수행하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  8. 청구항 7에 있어서,
    상기 제 4 단계는,
    상기 리드프레임의 상면과 하면을 동시에 도급하거나 또는 상면과 하면을 순차적으로 도금하거나 또는 상면과 하면 중 적어도 일부를 선택적으로 도금하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  9. 청구항 7에 있어서,
    상기 제 4 단계는,
    상기 도금층의 형성시 Ni, Pd, Au, Sn, Ag, Co 중에서 하나 또는 2 이상의 2 원, 3 원 합금체를 이용하여 단층 또는 다층을 사용하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  10. 청구항 7에 있어서,
    상기 제 4 단계는,
    상기 갭 필링 부분이 상기 도금층 보다 높게 형성되도록 하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 제조방법.
  11. 청구항 1 내지 청구항 10 중 어느 하나의 상기 다열형 리드리스 리드프레임의 제조방법에 의해 제조되는 것을 특징으로 하는 다열형 리드리스 리드프레임.
  12. 다열형 리드프레임의 반도체 패키지의 제조방법에 있어서,
    리드프레임에 갭 필링을 위한 패턴을 형성하는 제 1 단계와;
    상기 제 1 단계에서 형성된 패턴에 코팅 공법을 이용한 갭 필링을 수행하는 제 2 단계와;
    제 2 단계 후 상기 리드프레임의 하부에 미세 패턴을 형성시키는 제 3 단계와;
    상기 제 3 단계 후 상기 리드프레임에 도금층을 형성시키고 박리하는 제 4 단계와;
    상기 제 4 단계 후 상기 도금층에 반도체 칩을 실장하고, 와이어 본딩을 수행하며, 패키지를 형성하는 제 5 단계;
    를 포함하여 수행하는 것을 특징으로 하는 다열형 리드리스 리드프레임의 반도체 패키지의 제조방법.
  13. 청구항 12의 상기 다열형 리드리스 리드프레임의 반도체 패키지의 제조방법에 의해 제조되는 것을 특징으로 하는 다열형 리드리스 리드프레임의 반도체 패키지.
KR1020080057693A 2008-06-19 2008-06-19 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법 KR20090131776A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080057693A KR20090131776A (ko) 2008-06-19 2008-06-19 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080057693A KR20090131776A (ko) 2008-06-19 2008-06-19 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법

Publications (1)

Publication Number Publication Date
KR20090131776A true KR20090131776A (ko) 2009-12-30

Family

ID=41690912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057693A KR20090131776A (ko) 2008-06-19 2008-06-19 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법

Country Status (1)

Country Link
KR (1) KR20090131776A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362395B1 (ko) * 2012-11-27 2014-02-13 앰코 테크놀로지 코리아 주식회사 리드프레임 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362395B1 (ko) * 2012-11-27 2014-02-13 앰코 테크놀로지 코리아 주식회사 리드프레임 제조 방법

Similar Documents

Publication Publication Date Title
KR100834657B1 (ko) 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법
KR101609016B1 (ko) 반도체 소자용 기판의 제조 방법 및 반도체 장치
WO2004100260A1 (ja) 高密度多層プリント配線版、マルチチップキャリア及び半導体パッケージ
JP2007088477A (ja) キャビティを備えた基板の製造方法
KR101040136B1 (ko) 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR101648602B1 (ko) 반도체 소자용 기판의 제조 방법 및 반도체 장치
KR101186879B1 (ko) 리드 프레임 및 그 제조 방법
KR101001876B1 (ko) 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR100629887B1 (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
KR20090131776A (ko) 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법
KR100975977B1 (ko) 다열 리드형 리드프레임 및 그 제조방법
KR101128999B1 (ko) 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지
KR101036354B1 (ko) 다열 리드프레임 및 반도체 칩 패키지 및 그 제조방법
KR101674536B1 (ko) 리드프레임을 이용한 회로 기판의 제조 방법
KR100963578B1 (ko) 다열 리드 프레임 및 그 제조방법
KR101047874B1 (ko) 리드프레임 및 반도체 패키지 및 그의 제조방법
KR101187913B1 (ko) 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법
KR101036351B1 (ko) 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법
KR20100028794A (ko) 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지
KR101250379B1 (ko) 반도체 패키지의 다열 리드프레임 및 그 제조방법
KR101197777B1 (ko) 리드 프레임 및 그 제조 방법
KR101139971B1 (ko) 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법
KR101148100B1 (ko) 다열형 리드프레임 및 반도체 패키지의 제조방법
KR101029028B1 (ko) 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR20100104382A (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application