KR20100028794A

KR20100028794A - 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지

Info

Publication number: KR20100028794A
Application number: KR1020080087693A
Authority: KR
Inventors: 유상수
Original assignee: 삼성테크윈 주식회사
Priority date: 2008-09-05
Filing date: 2008-09-05
Publication date: 2010-03-15
Also published as: KR101324223B1

Abstract

본 발명은, 이종 재료가 적층된 소재를 사용하여 리드 프레임을 제조함으로써, 리드 프레임 소재의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화할 수 있는 리드 프레임 및 이를 구비하는 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다. 본 발명은, 제1층과 제2층이 적층된 리드 프레임의 원 소재를 준비하는 단계; 상기 제1층 위에 다이 패드와 리드 패턴이 위치되는 영역 위를 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 방지막으로 하여 상기 제1층을 상기 제2층의 깊이까지 식각하여 식각부를 형성하는 단계; 상기 마스크 패턴을 박리하고, 상기 식각부를 절연성 물질로 충진하여 충진부를 형성하는 단계; 상기 절연성 물질을 소성시키는 단계; 및 식각된 상기 제1층을 도금하여 도금층을 형성하는 단계를 구비하는 리드 프레임의 제조방법을 제공한다.

Description

리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지{Method for manufacturing lead frame and semiconductor package manufactured by}

본 발명은 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지에 관한 것으로서, 보다 상세하게는 파인 피치 및 미세 패턴을 갖는 리드 프레임의 다이 패드 및 리드 패턴을 빠르고 균일하게 제조할 수 있는 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지에 관한 것이다.

최근 통신기기와 가전기기의 소형화로 인하여, 반도체 패키지의 소형화와 다기능 집적화가 이루어지고 있다. 반도체 패키지의 소형화와 고 집적화가 동시에 요구됨에 따라 볼 그리드 어레이(Ball Grid Array; BGA)와 같이 패키지 면적을 줄이면서도 입출력 단자 수를 증가시키기 위한 다양한 기술들이 제안되어 있다.

특히, 다수의 입출력 단자들이 반도체 칩 주위에 집적된 형태로 배열되어 매트릭스 패턴과 같은 어레이 형상을 취하는 다중 배열(Multi-row) 패키지의 제조방법과 관련된 다양한 기술들이 제안되고 있다. 또한, 반도체 칩의 전극단자들과 대응되는 각 입출력 단자들을 연결하는 내부회로서의 리드 패턴을 파인-피치(fine-pitch)화 내지 미세 패턴화하면서도 충분한 리드 스페이스와 기계적인 안정성을 확 보하기 위한 다양한 연구들이 진행되고 있다.

하지만, 종전에 제안된 제조기술에서는 고가소재의 적용과 다수의 공정단계를 필연적으로 동반하는 등으로 제품의 가격 경쟁력을 떨어뜨리는 문제점이 있었다. 뿐만 아니라, 제조 공정상의 오차발생이 직접 최종제품의 전기적인 특성에 영향을 주고, 때에 따라서는 정상적인 회로작동이 불가능하게 되기 때문에, 엄격한 오차관리를 위한 공정상의 어려움이 증대되는 한편으로, 제품의 불량률이 증가하게 되는 문제점이 있었다.

본 발명은, 이종 재료가 적층된 소재를 사용하여 리드 프레임을 제조함으로써, 리드 프레임 소재의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화할 수 있는 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지을 제공하는 것을 목적으로 한다.

본 발명은, 제1층과 제2층이 적층된 리드 프레임의 원 소재를 준비하는 단계; 상기 제1층 위에 다이 패드와 리드 패턴이 위치되는 영역 위를 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 방지막으로 하여 상기 제1층을 상기 제2층의 깊이까지 식각하여 식각부를 형성하는 단계; 상기 마스크 패턴을 박리하고, 상기 식각부를 절연성 물질로 충진하여 충진부를 형성하는 단계; 상기 절연성 물질을 소성시키는 단계; 및 식각된 상기 제1층을 도금하여 도금층을 형성하는 단계를 구비하는 리드 프레임의 제조방법을 제공한다.

상기 원 소재의 적어도 일 면에 감광성 막을 도포하여 감광층을 형성하는 단계를 더 구비하고, 상기 감광층을 노광 및 현상하여 상기 마스크 패턴으로 형성할 수 있다.

상기 제1층은 구리(Cu), 또는 니켈(Ni), 또는 알루미늄(Al), 또는 이들의 합금을 포함하는 단일 층으로 형성될 수 있다.

상기 제2층은 상기 제1층과는 에칭 특성이 다른 금속, 또는 에폭시, 또는 아 크릴, 또는 우레탄, 또는 BT 수지, 또는 그 외의 고분자 재료로 형성될 수 있다.

상기 충진부를 형성하는 단계가, 브러시 작업, 플라즈마 세정, 레이저 세정, 및 CMP(Chemical polishing) 공정 중의 적어도 하나의 방법에 의하여, 상기 제1층 위에 잔존하는 절연성 물질을 제거하는 단계, 및 상기 식각부에 충진되는 상기 절연성 물질을 소성하여 상기 충진부를 형성하는 단계를 구비할 수 있다.

상기 제2층을 제거하는 단계를 더 구비할 수 있다.

상기 제1층의 상기 제2층이 제거된 면에 제2 도금층을 형성하는 단계를 더 구비할 수 있다.

본 발명의 다른 측면은, 상기 제조방법에 의하여 제조된 반도체 패키지를 제공한다.

본 발명에 따른 리드 프레임의 제조방법 및 그 방법에 의하여 제조된 반도체 패키지에 의하면, 이종 재료가 적층된 소재를 사용하여 리드 프레임을 제조함으로써, 리드 프레임 소재의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화할 수 있다.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 7에는 본 발명에 따른 바람직한 실시예로서, 리드 프레임의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이 도시되어 있다.

도면을 참조하면, 본 발명에 따른 리드 프레임(100)의 제조방법은, 원 소재 준비단계(도 1); 감광층 형성단계(도 2); 마스크 패턴 형성단계(도 3); 식각단계(도 4); 마스크 패턴 박리 및 충진단계(도 5 및 도 6); 및 도금층 생성단계(도 7)를 구비할 수 있다.

본 발명에 따른 리드 프레임의 제조방법은, 이종 금속 적층 소재 또는 금속이 포함되는 이종 재료가 적층된 원 소재(110)를 사용하여 금속 면의 단면에만 에칭을 실시하여 리드 프레임을 제조함으로써, 빠르고, 균일하게 다이 패드(140a) 및 리드 패턴(140b)을 형성할 수 있다.

또한, 금속 면의 단면에만 에칭을 실시한 후에 에칭 영역에만 절연성 고분자 물질을 충진함으로써, 리드 프레임 소재의 강성(stiffness)을 향상시킬 수 있다. 이때, 절연성 물질을 충진하여 형성되는 충진부에 의하여 다이 패드(140a) 및 리드 패턴(140b)의 위치를 고정하여 타이 바(tie bar) 또는 댐 바(dam bar)의 기능을 수행할 수 있도록 함으로서, 별도의 타이 바(tie bar) 또는 댐 바(dam bar) 없이도 3 열(row) 이상의 다중 배열(Multi-row) 구조의 리드 프레임의 구현이 가능하다.

원 소재 준비단계(도 1)에는 제1층(111)과 제2층(112)이 적층된 리드 프레임의 원 소재(110)를 준비한다. 감광층 형성단계(도 2)에는 원 소재(110)의 적어도 일 면에 감광성 막을 도포하여 감광층(120)을 형성한다. 마스크 패턴 형성단계(도 3)에는 적어도 제1층(111) 위에 다이 패드(140a) 및 리드 패턴(140b)이 위치되는 영역 위를 덮는 마스크 패턴(120a)을 형성한다.

식각단계(도 4)에는 마스크 패턴을(120a) 식각 방지막으로 하여 제1층(111)을 식각하여 식각부(111b)를 형성한다. 마스크 패턴 박리 및 충진단계(도 5 및 도 6)에는 마스크 패턴(120a)을 박리하고, 식각부(111b)를 절연성 물질로 충진하여 충진부(130)를 형성한다. 도금층 생성단계(도 7)에는 식각된 제1층(111a)을 도금하여 도금층(140)을 형성한다.

원 소재 준비단계(도 1)에는 리드 프레임의 원 소재(110)를 준비하는데, 원 소재(110)는 제1층(111)과 제2층(112)이 적층되어 마련될 수 있다.

상기 제1층(111)은 구리(Cu), 또는 니켈(Ni), 또는 알루미늄(Al), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성되거나, 이외에 리드 프레임용 소재로 범용적으로 사용되는 통상의 금속 박판이 될 수 있다.

또한, 상기 제2층(112)은 상기 제1층과는 에칭 특성이 다른 금속, 또는 에폭시, 또는 아크릴, 또는 우레탄, 또는 BT 수지(BT Resin, Bismaleimidetraizine Resin), 또는 그 외의 고분자 재료로 형성될 수 있다.

다른 실시예로서, 제2층(112)은 제1층(111)을 산화시켜 형성되는 산화층이 될 수 있다. 즉, 제1층(111)이 금속 재질의 금속층이 되고, 제2층(112)은 금속층의 인위적인 산화층을 형성시켜 마련될 수 있다. 이때, 금속층은 리드 프레임 회로 패턴의 용도로 사용되고, 산화막은 에칭 방지층의 용도로 사용될 수 있다.

다만, 본 발명은 이에 한정되지 아니하고, 제1층(111)은 리드 프레임 회로 패턴이 형성될 수 있는 전기 전도도가 우수한 재질로 형성되고, 제2층(112)은 제1층(111)과 에칭 특성이 다른 재질로 형성될 수 있다.

리드 프레임의 원 소재(110)는 일정한 두께로 형성되고, 최종적으로 반도체 패키지에서는 제1층(111)만이 남게될 수 있다. 따라서, 제2층(112)의 두께를 조절함으로써, 반도체 패키지에서 사용되는 리드 프레임의 두께를 조절할 수 있게 된다.

일반적으로 리드 프레임의 금속층에 해당하는 제1층(111)의 두께가 얇아지면 보다 미세한 회로 구현이 가능하게 된다. 한편, 본 발명에 의한 경우, 원 소재(110) 두께의 1/2까지 제1층(111)으로 구현이 가능하다. 즉, 본 발명에서 사용되는 원 소재(110)의 경우 전체적인 적층 소재의 총 두께는 기존 소재와 같지만, 실제 회로 역할을 할 제1층(111)만을 고려하면, 기존 소재에 비해 상대적으로 얇게 구현이 되므로 보다 미세한 회로 구현이 가능하다.

또한, 다열(multi row) 구조의 리드 프레임의 경우, 반도체 패키지 제조 공정에서 여러 번의 소잉(sawing) 공정을 거쳐야 한다. 하지만, 본 발명의 경우 제1층(111)에 대한 소잉(sawing) 공정이 필요없게 모두 분리(isolation)된 리드 패턴과 다이 패드가 구현이 될 수 있다.

감광층 형성단계(도 2)에는 원 소재(110)의 적어도 일 면에 감광성 막을 도포하여 감광층(120)을 형성할 수 있다. 바람직하게는, 감광층 형성단계(도 2)에는 제1층(111)의 외부로 노출된 표면에 감광성 막을 도포하여 감광층(120)을 형성할 수 있다. 예를 들어, 감광성 막은 UV(Ultra violet) 조사 광에 노출되면 화학적인 반응을 통하여 경화되는 감광성 수지성분으로 이루어질 수 있으며, 보다 구체적으로 DFR(Dried Film Resist)로 구성될 수 있다.

마스크 패턴 형성단계(도 3)에는 적어도 제1층(111) 위에 다이 패드(140a) 및 리드 패턴(140b)이 위치되는 영역 위를 덮는 마스크 패턴(120a)을 형성할 수 있다.

마스크 패턴 형성단계(도 3)에는 미도시된 노광 마스크를 이용하여 상측의 감광층에 대해 선택적인 노광 공정 및 이어지는 현상 공정을 적용하여, 소정의 패턴이 형성된 마스크 패턴(120a)을 형성한다. 이렇게 얻어진 마스크 패턴(120a)은 각기 반도체 칩이 부착될 다이 패드(140a) 및 리드 패턴(140b)에 해당되는 영역을 덮게 된다.

식각단계(도 4)에는 마스크 패턴을(120a) 식각 방지막으로 하여 제1층(111)을 식각하여 식각부(111b)를 형성할 수 있다. 이때, 제1층(111)만을 에칭에 의하여 식각하게 된다. 그 결과로 원 소재(110)는 식각된 제1층(111a)과 제2층(112)가 적층된 식각된 소재층(110a)이 형성된다.

이를 위하여, 제2층(112) 소재에는 반응하지 아니하는 에칭 용역을 사용하여, 제2층(112)을 식각 방지층(etching stop layer)으로 하여 제1층(111)만이 식각될 수 있도록 한다.

이때, 본 발명에 따를 경우, 제1층(111)의 두께가 얇아 보다 미세 에칭이 가능하게 된다. 또한, 식각 방지층이 되는 제2층(112)이 타이 바(tie bar) 역할을 수행하므로 다열(multi row) 구조의 구현이 용이하게 된다.

마스크 패턴 박리 및 충진단계(도 5 및 도 6)에는 마스크 패턴(120a)을 박리하고, 식각부(111b)를 절연성 물질로 충진하여 충진부(130)를 형성할 수 있다. 이 때, 마스크 패턴 박리단계(도 5)에 마스크 패턴(120a)을 박리하고, 충진단계(도 6)에는 식각부(111b)를 절연성 물질로 충진하여 충진부(130)를 형성할 수 있다.

이때, 충진되는 절연성 물질은 수지(resin), PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 하나를 포함하거나 그 중의 하나가 될 수 있다.

본 발명에서 절연성 물질은 이에 한정되지 아니하고, 전기적인 쇼트를 방지할 수 있는 양호한 절연특성 및 충분한 강성을 제공하는 경화특성을 겸비한 유기 재료가 모두 적용될 수 있다. 절연성 물질의 충진에는 스크린 프린팅(screen printing)과 같은 통상적인 도포 공법이 적용될 수 있다.

이처럼 충진단계(도 6)에 의하여, 리드 프레임의 전기 도금을 제1층(111)의 노출부에만 와이 본딩이 가능하도록 하는 도금을 실시할 수 있으며, 얇은 제1층(111) 소재의 강성(stiffness)을 보강해 줄 수 있으며, 반도체 칩 제조 공정에서 몰딩 시에 몰딩 소재와의 접착력을 향상시킬 수 있게 된다.

한편, 충진부를 형성하는 충진단계(도 6)에는, 세정 작업 및 소성 작업이 수행될 수 있다. 세정 작업은 브러시 작업, 플라즈마 세정, 레이저 세정, 및 CMP(Chemical polishing) 공정 중의 적어도 하나의 방법에 의하여 수행될 수 있으며, 식각된 제1층(111) 위에 잔존하는 절연성 물질을 제거할 수 있다. 이러한 세정 작업에 의하여, 충진부는 제1층(111)보다 얇거나 같은 두께로 충진될 수 있다.

또한, 소성 작업은 식각부(111b)에 충진되는 절연성 물질을 소성하여 충진부를 형성할 수 있다. 이때, 소성 작업은 전자빔, 마이크로 웨이브(micro wave) 등에 의하여 수행될 수 있다.

도금층 생성단계(도 7)에는 식각된 제1층(111a)을 도금하여 도금층(140)을 형성할 수 있다. 이때, 도금층(140)이 와이어 본딩을 위한 와이어 본딩부를 형성하는 도금 또는 솔더링을 위한 솔더링부를 형성하는 도금이 선택적으로 수행될 수 있다.

도금층(140)은 도 7의 확대 도면에 도시된 바와 같이 제1 도금층(141), 제2 도금층(142), 및 제3 도금층(143)을 포함하고, 도금층을 형성하는 도금층 생성단계(도 7)는, 각각 제1 도금층(141), 제2 도금층(142), 및 제3 도금층(143)을 형성하는 1차 도금 공정, 2차 도금 공정, 및 3차 도금 공정을 포함할 수 있다.

1차 도금 공정에는 니켈(Ni) 또는 니켈 합금을 포함하는 제1 도금층(141)을 형성한다. 제1 도금층(141)은 니켈 또는 니켈 합금을 주성분으로 하여 이루어지며, 리드 프레임(100)의 금속성분이 표면 측으로 확산되는 것을 방지할 수 있다.

2차 도금 공정에는 제1 도금층(141) 상에 팔라듐(Pd) 또는 팔라듐 합금을 포함하는 제2 도금층(142)을 형성한다. 제2 도금층(142)은 팔라듐(Pd) 또는 팔라듐 합금을 주성분으로 하여 이루어지며, 납땜 젖음성(solder wettability)을 향상시킬 수 있다.

3차 도금 공정에는 제2 도금층(142) 상에 은(Ag), 금(Au), 티타늄(Ti) 및 팔라듐(Pd)으로 구성된 군 중에서 선택된 적어도 하나의 금속을 포함하는 제3 도금층(143)을 형성한다.

제3 도금층(143)은 제2 도금층(142)의 표면이 산화되는 것을 방지하는 기능 을 하는 보호 도금층이 될 수 있다. 제3 도금층(143)은 리드 프레임(100)의 표층을 형성하며, 주로 금(Au) 소재로 된 본딩 와이어와의 양호한 친화력을 바탕으로 접합 신뢰성을 향상시킬 수 있다.

본 실시예에서는 리드 프레임(100)의 상면에만 와이어 본딩이 가능하도록 하는 도금이 실시된다. 이때, 제2층(112)의 에칭 방지층(etching stop layer)이 존재하는 상태에서는 상면에만 도금을 할 수 있으며, 에칭 방지층(etching stop layer)을 특정 에칭 용액으로 제거한 후에는 양면 도금을 할 수 있으므로, 별도의 추가 마스킹(masking) 공정 없이 단면, 양면 도금이 선택적으로 가능하게 된다.

이상에서 설명된 도금층 생성단계(도 7)는 통상적인 전기도금방식에 의할 수 있으며, 예를 들어, 각 도금층(141, 142, 143)을 수 μm 스케일의 박층 두께로 형성할 수 있다. 상기 도금층(140)은 리드 프레임(100) 상에 장착될 반도체 칩과의 접점을 형성하는 1차 레벨 패키지에서는 반도체 칩의 전극단자와 리드 간의 와이어 본딩 특성에 기여할 수 있다.

또한, 외부회로와의 접점을 형성하는 2차 레벨의 패키지에서는 리드와 외부회로(주로 외부 회로기판) 간의 솔더링 특성에 기여할 수 있다. 본 발명에서는 식각 공정에 의한 패턴화를 거쳐 기능적으로 무의미한 부분들을 제거한 이후에 도금공정을 적용함으로써, 외부 회로기판과의 접점을 형성하며 회로 일부가 되는 리드 등의 기능부위에만 도금을 유도할 수 있다. 따라서, 전체적으로 도금층을 형성한 다음에 에칭을 적용하는 기술에 비하여, 저가의 리드 프레임(100)을 제작할 수 있다.

한편, 상기 도금층(140)은 필요에 따라 부합되는 기능성 금속성분을 갖는 단일 금속층 또는 복수의 이종 금속층의 조합으로 구성될 수 있으며. 이상에서 설명된 도금층(140)의 구성은 바람직한 일 실시 형태로서 예시되는 것일 뿐이며, 이외의 다양한 변형이 가능하다.

다만, 상기한 바와 같이 도금층(140)으로 선호되는 후보로는 니켈(Ni) 또는 니켈 합금으로 된 니켈 도금층, 팔라듐(Pd) 또는 팔라듐 합금으로 된 팔라듐 도금층, 금(Au) 또는 금 합금으로 된 금 도금층, 은(Ag) 또는 은 합금으로 된 은 도금층, 구리(Cu) 또는 구리합금으로 된 구리 도금층 등이 예시될 수 있으며, 도금층(140)은 이들의 단수 또는 복수의 조합으로 구성될 수 있다.

한편, 도금층(140)의 와이어 본딩 면에는 은(Ag) 도금이 수행될 수 있으며, 솔더링 면은 주석(Sn) 도금이 가능하다.

또한, 다른 실시예로서 본 발명에 따른 리드 프레임의 제조방법은, 제2층(112)을 제거하는 단계 및 제1층의 제2층이 제거된 면에 제2 도금층(260)을 형성하는 단계를 더 구비할 수 있다.

도 8 내지 도 10에는 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이 도시되어 있다.

도면을 참조하면, 본 발명에 따른 반도체 패키지의 제조방법은, 리드 프레임 제조단계(도 1 내지 도 7); 반도체 칩 장착 단계 및 접속 단계(도 8); 및 밀봉단계(도 9)를 구비할 수 있다.

리드 프레임 제조단계(도 1 내지 도 7)에는 에칭 방지층(etching stop layer)을 포함하는 리드 프레임(100)을 제조하는 단계로서, 도 1 내지 도 7에 도시된 방법에 의할 수 있다.

반도체 칩 장착 단계 및 접속 단계(도 8)에는 도금층(140)의 다이 패드(140a) 위에 반도체 칩(151)을 장착하고, 반도체 칩(151)과 도금층(140)의 리드 패턴(140b)을 접속 부재(152)에 의하여 전기적으로 연결할 수 있다.

이때, 반도체 칩 장착 단계(도 8)에는 도금층(140)의 다이 패드(140a) 위에 반도체 칩(151)을 장착한다. 접속 단계(도 8)에는 반도체 칩(151)과 도금층(140)의 리드 패턴(140b)을 접속 부재(152)에 의하여 전기적으로 연결한다.

밀봉단계(도 9)에는 반도체 칩(151)과 접속 부재(152)를 밀봉재로 밀봉하여 밀봉부(154)를 형성할 수 있다.

또한, 반도체 패키지의 제조방법은 제2층(112)을 제거하여 반도체 패키지(200)를 제조하는 백 에칭(back etching) 단계(도 10)를 더 구비할 수 있다. 이때, 백 에칭 단계(도 10)에는 제2층(112)을 제거할 수 있는 특성을 갖는 에칭 용액에 의하여 제2층(112)을 제거할 수 있다.

반도체 패키지화 공정에서는 리드 프레임(100) 상에 반도체 칩(151)을 탑재하고 반도체 칩(151)과의 전기적인 I/O를 연결하며, 몰딩 수지로 매립하여 패키지화하게 된다.

반도체 칩 장착 단계(도 8)에는 도금층(140)의 다이 패드(140a) 위에 점착 특성이 양호한 다이 접착제를 부착시켜 접착층(153)을 형성하고, 그 위에 반도체 칩(151)을 탑재함으로써 견고한 위치고정을 이룰 수 있다.

접속 단계(도 8)에는 반도체 칩(151)과 도금층(140)의 리드 패턴(140b)을 접속 부재(152)에 의하여 전기적으로 연결한다. 이때, 반도체 칩(151)의 전극단자와 리드 패턴(140b)의 선단을 상호 전기적으로 연결하는 와이어-본딩(wire-bonding)이 수행될 수 있다.

보다 구체적으로, 와이어-본딩에서는 주로 금(Au) 성분으로 된 접속 부재(152)인 금속 세선의 일단을 반도체 칩(151)의 상면으로 노출된 전극단자에 대해 접합시킬 수 있다. 또한, 반도체 칩(151)의 전극단자로부터 연장되는 접속 부재(152)인 금속 세선의 타단을 리드 패턴(140b)의 선단에 대해 접합시킬 수 있다.

이에 따라, 반도체 칩(151)과 리드 프레임(100) 간에 전기신호의 인터커넥션(interconnection)을 형성하게 된다. 이때, 리드 패턴(140b)의 선단에 형성된 도금층(140)은 금속 세선의 단부와 열융착부를 형성하며 신뢰성 높은 접점을 형성하도록 한다.

밀봉단계(도 9)에는 반도체 칩(151)과 접속 부재(152)를 밀봉재로 밀봉하여 밀봉부(154)를 형성할 수 있다. 이때, 반도체 칩(151)이 탑재된 리드 프레임(100)을 성형 수지로 밀봉하는 수지 몰딩 공정을 진행할 수 있다.

상기 수지 몰딩 공정에서는, 반도체 칩(151)이 탑재된 리드 프레임(100)을 수지 성형용 금형 내에 수납시킨 후, 예를 들어, EMC(Epoxy Molding Compound)를 주입하고 적정 고온에서 경화를 진행시키게 된다. 이때, 리드 프레임(100)의 저면을 제외한 상층부분 전체를 덮는 성형 수지(MC)의 유입으로 도시된 바와 같은 밀봉 부(154)가 형성되며 반도체 칩(151)과 리드 프레임(100)은 일체화된 반도체 패키지(200)를 구성하게 된다.

백 에칭 단계(도 10)에는 제2층(112)을 제거하고 충진부(130) 및 제1층(11)에 반응하지 아니하는 할 수 있는 특성을 갖는 에칭 용액에 의하여 제2층(112)을 제거할 수 있다. 이러한 백 에칭 단계(도 10)는 밀봉 단계(도 9)가 수행된 후에 마지막으로 수행될 수 있다.

이때, 제2층(112)의 에칭 방지층(etching stop layer)을 특정 에칭 용액으로 제거한 후에는 양면 도금을 할 수 있으므로, 별도의 추가 마스킹(masking) 공정 없이 단면, 양면 도금이 선택적으로 가능하게 된다.

다른 실시예로서, 도 11에 도시된 바와 같이, 본 발명에 따른 반도체 패키지의 제조방법은, 제1층(211a)의 제2층(112)이 제거된 면에 제2 도금층(260)의 리드 패턴을 형성하는 단계를 더 구비할 수 있다. 이에 따라, 리드 프레임(300)은 식각부에 절연 물질이 충전된 충전부(230), 식각된 제1층(211a), 도금층(240), 도금층의 반대면의 제2 도금층(260)을 포함할 수 있다.

도 11에 도시된 반도체 패키지(400)에서 도 10에 도시된 반도체 패키지(200)의 구성요소와 동일한 구성 요소는 동일한 기능을 수행하는 것으로, 유사한 참조번호를 사용하고 이들에 대한 자세한 설명을 생략한다.

이때, 랜드 타입의 리드 패턴(260)들이 반도체 패키지(400)의 저면으로 노출될 수 있으며, 외부 회로기판의 접촉 패드와의 사이에 솔더 범프 등을 개재한 솔더 조인트를 형성할 수 있다. 리드 저면에 형성된 제2 도금층(260)의 리드 패턴은 리 플로우(reflow) 공정을 통하여 주석 성분의 솔더 범프와 열융착을 이루면서 신뢰성이 높은 솔더 조인트를 형성할 수 있다.

한편, 도 1 내지 도 11에 도시된 반도체 패키지 구조는 2열 이상 복 열의 I/O 콘택(I/O contact)을 갖는 어레이(array) 형태에 관한 것이며, 랜드 타입의 리드를 갖는 Multi-row QFN(Quad Flat Non-leaded)에 관한 것이지만, 이상에서 설명된 본 발명의 기술적 원리는 이외의 다른 패키지 형태 및 이에 적용되는 리드 프레임의 제조에서도 동일하게 적용될 수 있다.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

도 1 내지 도 7은 본 발명에 따른 바람직한 실시예로서, 리드 프레임의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.

도 8 내지 도 10은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.

도 11은 본 발명에 따른 바람직한 다른 실시예로서, 반도체 패키지의 제조방법에서 제2 도금층의 리드 패턴을 형성하는 단계를 개략적으로 도시한 수직 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 반도체 패키지, 110: 원 소재,

120: 감광층, 130: 절연성 물질,

140: 도금층.

Claims

제1층과 제2층이 적층된 리드 프레임의 원 소재를 준비하는 단계;

상기 제1층 위에 다이 패드와 리드 패턴이 위치되는 영역 위를 덮는 마스크 패턴을 형성하는 단계;

상기 마스크 패턴을 식각 방지막으로 하여 상기 제1층을 상기 제2층의 깊이까지 식각하여 식각부를 형성하는 단계;

상기 마스크 패턴을 박리하고, 상기 식각부를 절연성 물질로 충진하여 충진부를 형성하는 단계;

상기 절연성 물질을 소성시키는 단계; 및

식각된 상기 제1층을 도금하여 도금층을 형성하는 단계를 구비하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 원 소재의 적어도 일 면에 감광성 막을 도포하여 감광층을 형성하는 단계를 더 구비하고,

상기 감광층을 노광 및 현상하여 상기 마스크 패턴으로 형성하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 제1층은 구리(Cu), 또는 니켈(Ni), 또는 알루미늄(Al), 또는 이들의 합금을 포함하는 단일 층으로 형성되는 리드 프레임의 제조방법.
제1항에 있어서,

상기 제2층은 상기 제1층과는 에칭 특성이 다른 금속, 또는 에폭시, 또는 아크릴, 또는 우레탄, 또는 BT 수지, 또는 그 외의 고분자 재료로 형성되는 리드 프레임의 제조방법.
제1항에 있어서,

상기 절연성 물질이 수지(resin), PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 적어도 하나를 포함하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 충진부가 상기 제1층보다 얇거나 같은 두께로 충진되는 리드 프레임의 제조방법.
제1항에 있어서,

상기 절연성 물질을 소성시키는 단계는, 전자빔, 마이크로 웨이브(micro wave)등 에 의하여 수행되는 단계를 구비하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 충진부를 형성하는 단계가,

브러시 작업, 플라즈마 세정, 레이저 세정, 및 CMP(Chemical polishing) 공정 중의 적어도 하나의 방법에 의하여, 상기 제1층 위에 잔존하는 절연성 물질을 제거하는 단계, 및

상기 식각부에 충진되는 상기 절연성 물질을 소성하여 상기 충진부를 형성하는 단계를 구비하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 도금층이 와이어 본딩부에 대한 도금 또는 솔더링부에 대한 도금의 선택 도금에 의하여 형성되는 리드 프레임의 제조방법.
제1항에 있어서,

상기 도금층을 형성하는 단계가,

니켈(Ni) 또는 니켈 합금을 포함하는 제1 도금층을 형성하는 1차 도금 공정;

상기 제1 도금층 상에 팔라듐(Pd) 또는 팔라듐 합금을 포함하는 제2 도금층을 형성하는 2차 도금 공정; 및

상기 제2 도금층 상에 은(Ag), 금(Au), 티타늄(Ti) 및 팔라듐(Pd)으로 구성된 군 중에서 선택된 적어도 하나의 금속을 포함하는 제3 도금층을 형성하는 3차 도금 공정을 포함하는 리드 프레임의 제조방법.
제1항에 있어서,

상기 제2층을 제거하는 단계를 더 구비하는 리드 프레임의 제조방법.
제11항에 있어서,

상기 제1층의 상기 제2층이 제거된 면에 제2 도금층을 형성하는 단계를 더 구비하는 리드 프레임의 제조방법.
제1항 내지 제12항 중 어느 하나의 항의 제조 방법에 의하여 형성된 반도체 패키지.