JP4670284B2

JP4670284B2 - 基板の製造方法

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Publication number: JP4670284B2
Application number: JP2004253734A
Authority: JP
Inventors: 昭久栄森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-09-01
Filing date: 2004-09-01
Publication date: 2011-04-13
Anticipated expiration: 2024-09-01
Also published as: JP2006073689A

Description

本発明は基板の製造方法に関する。詳しくは、基材を用いずに基板を構成することによって、半導体パッケージの薄型化を実現しようとした基板の製造方法に係るものである。

近年、電子機器の小型化に対応するために、樹脂封止型半導体パッケージ等の半導体部品の高密度実装が要求され、それに伴い半導体部品の小型化、薄型化が進んでいる。また小型で薄型でありながら、多ピン化が進み、高密度の小型、薄型の樹脂封止半導体パッケージが要求されている。

以下、このような高密度の小型、薄型の要求に応じて行われている従来の外部端子となるリード部が片面封止された小型、薄型の半導体パッケージであるＱＦＮ（Quad Flat Non-Leaded Package）型の半導体パッケージの製造方法について図５を用いて説明する。

従来のＱＦＮ型の半導体パッケージの製造方法では、先ず図５（ａ）で示す様に、裏面に保護テープ１０１を貼り付けた半導体パッケージ用リードフレーム１０２のダイパット領域に半導体チップ１０４をボンディングし、半導体チップと半導体パッケージ用リードフレームの金属配線１１０とを金属ワイヤー１０６で接続した後に樹脂１０７で封止する。

なお、リードフレームは、図５で示す様に、ガラスクロス等の基材１０９を有し、この基材の上下に金属配線１１０によるパターンを施し、表面を絶縁材料であるソルダーレジスト１１１で保護する構造が一般的である。

次に、保護テープの剥離を行い、図５（ｂ）で示す様に半導体パッケージの結合体をダイシングブレード１０８によって個片化することによって、図５（ｃ）で示す様なＱＦＮ型の半導体パッケージを得ることができる。

しかし、上記した従来の半導体パッケージ構造では、基材は必要不可欠であり、この基材の厚みによりリードフレームの厚さを薄くするには限界があり、半導体パッケージの更なる小型、薄型化の要求に充分に対応できなくなってきている。

また、上記した基材を用いたリードフレームでは、基材となる材料に金属配線を形成し、パターニングを施した後にソルダーレジストによる保護が必要となり、製造に多くの工数が必要となり、コストアップ、製作期間の長期化等の問題があった。

この様な問題に対して、エッチング加工によりリードフレームを多数、二次元的に配列してエッチング加工基板を形成し、このエッチング加工基板の一面側に樹脂シートを配してエッチング加工基板と樹脂シートとを、耐熱性及び剛性のある板材間で挟み、真空中で加熱及び加圧してエッチング加工基板の表裏面間の隙間部に絶縁性の樹脂を埋め込むといったリードフレームの製造方法が提案されている（例えば、特許文献１参照。）。

特開２００３−３０９２４１号公報

しかしながら、上記した特許文献１に記載のリードフレームの製造方法では、リードフレームを複数配列したフレームの各リードフレームの表裏面間の隙間部に、単に絶縁性の樹脂を埋め込んでいるのみであり、半導体素子の搭載面の平坦性が充分に担保されないことが考えられる。なお、半導体素子の搭載面の平坦化を図るために、リードフレーム表面の研磨することが考えられるが、工数が増加し、歩留りの低下を招いてしまう。

本発明は以上の点に鑑みて創案されたものであって、半導体パッケージの小型、薄型化の要求に対応することが可能であると共に、半導体素子の搭載面の平坦性を充分に確保することができる基板の製造方法並びにこうした基板を用いた半導体パッケージの製造方法を提供することを目的とする。

上記の目的を達成するために、本発明に係る基板の製造方法は、複数の互いに独立した端子電極を備える基板の製造方法であって、支持体の表面に開口部を有する非導電体層を形成する工程と、前記開口部の形成領域に、半導体素子と電気的に接続する面が前記支持体側となると共に外部基板と接続する面が前記非導電体層よりも突出する様に前記端子電極を形成する工程と、前記支持体を除去する工程を備える。

ここで、非導電体層の開口部の形成領域に、半導体素子と電気的に接続する面が支持体側となると共に外部基板と接続する面が非導電体層よりも突出する様に端子電極を形成することによって、半導体素子の搭載面の平坦化を図ることができる。即ち、半導体素子の搭載面となり得る非導電体層面及び半導体素子と電気的に接続する面を支持体により支持することで、半導体素子の搭載面の平坦化を図ることができる。

上記した本発明の基板の製造方法では、半導体パッケージの小型、薄型化を実現する薄型の基板を得ることができる。
また、得られた薄型の基板の半導体素子の搭載面の平坦性が高いために、半導体素子を安定して搭載することができる。

以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。

図１は本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な断面図である。
本発明を適用した半導体パッケージの製造方法の一例では、先ず、図１（ａ）で示す様に、透明な保持シート１（例えばポリエチレンテープ等）の表面にソルダーレジスト２（例えばエポキシ樹脂膜）を塗布する。

ここで、本実施例では支持体として保持シートを用いているが、支持体はソルダーレジスト及び後述する端子電極を支持することができるのであれば、どのようなものでも良く必ずしもシート状である必要は無い。

また、本実施例では保持シートとしてポリエチレンテープを用いているが、上記した様に保持シートはソルダーレジスト及び後述する端子電極を支持することができるのであれば、どのようなものでも良く必ずしも透明である必要は無い。但し、保持シートが透明である場合には、ソルダーレジストのパターニングを行う際に、保持シート側からも露光を行なうことができ、効率的なパターニングを行なうことができるために、保持シートは透明である方が好ましい。

次に、図１（ｂ）で示す様に、保持シート及びソルダーレジストに、所定の間隔で規則的に整列した開口部３が形成されたパターンマスク４を貼り合せ、汎用のフォトリソグラフィー技術及びエッチング技術を用いてソルダーレジストのパターニングを行い、図１（ｃ）で示す様に、保持シートの上に所定の間隔で規則的に整列した開口部が形成されたソルダーレジストを形成する。

続いて、ソルダーレジストの開口部に触媒（図示せず）を塗布し、図１（ｄ）で示す様に、無電解めっき法によってソルダーレジストの開口部にＮｉ−Ａｕから成る端子電極５を形成する。

なお、端子電極を形成する際には、図１（ｄ）中符号ａで示す端子電極の外部基板接続面をソルダーレジストよりも突出させることによって、本製造方法によって得られる半導体パッケージの下面と端子電極の外部基板接続面との距離である図２（ｊ）中符号ｄで示すスタンドオフを大きくとることができる。よって半導体パッケージをマザーボードに実装する際にマザーボードに付着した異物による半導体パッケージの浮き上がりを低減でき、端子電極のテンプラ不良を抑制することができる。

また、端子電極の外部基板接続面をソルダーレジストよりも突出させることによって、本製造方法によって得られる半導体パッケージをはんだ等を用いて実装基板に搭載した場合に、アンカー効果により端子電極とはんだ等との接続性が向上し、半導体パッケージの接続信頼性の向上が期待できる。

ここで、本実施例では単層配線構造の基板を例に挙げて説明を行っているが、上記したソルダーレジストの塗布工程、ソルダーレジストのパターニング工程、端子電極の形成工程を繰り返し行なうことによって、図３で示す様な多層配線構造の基板を製造することも可能である。

また、本実施例では無電解めっき法によって端子電極を形成する場合を例に挙げて説明を行っているが、保持シートとして導電性シートを用いて、導電性シートに通電して電界めっき法によって端子電極を形成しても良い。
なお、端子電極の形成方法はめっき法に限定されるものではなく、いかなる方法で形成しても良いことは勿論である。

また、本実施例では所定の間隔で規則的に整列した開口部が形成されたパターンマスクを保持シート及びソルダーレジストに貼り合わせて、保持シートの上に所定の間隔で規則的に開口部が形成されたソルダーレジストを形成し、ソルダーレジストの開口部に端子電極を形成することによって、所定の間隔で規則的に整列した端子電極を有する基板を形成しているが、基板に形成する端子電極は必ずしも所定の間隔で規則的に整列する必要は無く、どの様な配列であっても良く、搭載する半導体素子を考慮して端子電極を形成しても良い。但し、後述する様に、搭載する半導体素子の大きさに柔軟に対応することを可能とするためには、端子電極を所定の間隔で規則的に整列させ、全ての端子電極がダイパットとしての役割及び半導体素子と外部基板とを電気的に接続する役割を担わせた方が好ましい。

続いて、図１（ｅ）で示す様に、開口部に端子電極を形成したソルダーレジストから保持シートの剥離を行ない、図２（ｆ）で示す様に、端子電極の外部基板接続面側に補強シート６（例えばポリイミドテープ等）を貼り合わせる。

ここで、開口部に端子電極を形成したソルダーレジストが充分な強度を有する場合には補強シートを貼り合せる必要は無いが、ガラスクロス等の基材を使用していた従来の基板と比較すると、開口部に端子電極を形成したソルダーレジストは極めて薄く、開口部に端子電極を形成したソルダーレジスト搬送時や半導体素子を搭載する場合等に破損等が考えられるために、補強シートの貼り合わせによって強度を補った方が好ましい。

その後に、図２（ｇ）で示す様に半導体素子７を符号ｂで示す端子電極の半導体素子搭載面側に搭載し、半導体素子と端子電極の半導体素子接続面とを金細線からなるボンディングワイヤー８によって電気的に接続するワイヤーボンディング作業を行なう。

続いて、汎用のトランスファーモールド技術を用いて図２（ｈ）で示す様に、半導体素子、ボンディングワイヤー及び端子電極をモールド樹脂９によって封止を行い、半導体パッケージの結合体１０を得ることができる。

なお、モールド樹脂による封止は、半導体素子、ボンディングワイヤー及び端子電極を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行なう必要は無く、例えばポッティングモールド技術によって樹脂封止を行なっても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。

次に、半導体パッケージの結合体から補強シートの剥離を行なった後に、図２（ｉ）で示す様に半導体パッケージの結合体をダイシングブレード１１によって個片化することによって、図２（ｊ）で示す様な半導体パッケージを得ることができる。

なお、本実施例では、半導体パッケージの結合体から補強シートの剥離を行なった後に半導体パッケージの結合体の個片化を行なったが、必ずしも補強シートの剥離を行なった後に個片化を行う必要は無く、個片化を行なった後に補強シートの剥離を行っても良い。

本発明を適用した半導体パッケージの製造方法の一例では、基材を用いずに基板を構成することによって基板の薄型化を図り、薄型の基板に半導体素子を搭載することによって、薄型の半導体パッケージを得ることができる。
なお、基材を用いずに基板を構成することによって懸念される基板の強度については、補強シートにより補強することによって、薄型の基板を用いたパッケージの組み立てを実現している。

また、本発明を適用した半導体パッケージの製造方法の一例では、保持シートと接しているソルダーレジスト面及び半導体素子接続面が半導体素子を搭載する面となり、保持シートにより半導体素子を搭載する面の平坦性が向上し、半導体素子の安定した搭載が可能になると共に、半導体素子と半導体素子接続面との接続信頼性も向上する。

また、本発明を適用した半導体パッケージの製造方法の一例では、ダイパットとしての役割を果たす端子電極と、半導体素子と外部基板とを電気的に接続する役割を果たす端子電極との差異が構造上無いため、即ち、全ての端子電極がダイパットとしての役割及び半導体素子と外部基板とを電気的に接続する役割を担うことができるために、搭載する半導体素子の大きさに柔軟に対応することが可能である。
即ち、半導体素子を搭載するダイパットが形成され、半導体素子とボンディングワイヤーによって電気的に接続するリードが形成されたリードフレームを使用する従来の半導体パッケージの製造方法では、リードフレームの形状によって定められた一定の半導体素子を用いた半導体パッケージのみしか製造することができないが、本発明を適用した半導体パッケージの製造方法では、規則的に整列した端子電極のいずれの場所に半導体素子を搭載しても良く、また外部基板との接続を考慮した上である程度自由にワイヤーボンディングができるために、搭載する半導体素子の大きさに柔軟に対応することができる。

なお、上記した本発明を適用した半導体パッケージの製造方法の一例では、同一大きさの半導体素子を端子電極に搭載し、半導体パッケージの中には単一の半導体素子が搭載された半導体パッケージの製造方法を例に挙げて説明を行ったが、この様な製造方法に限定されることは無く、例えば図４（ａ）で示す様に異なる大きさの半導体素子を含む半導体パッケージを同一プロセスにおいて製造しても良いし、図４（ｂ）で示す様に端子電極に搭載された２つの半導体素子を同一の半導体パッケージに含む様なものであっても良く、また、図４（ｃ）で示す様に端子電極に搭載された半導体素子の上に接着剤を介して更に半導体素子を搭載した様な半導体パッケージであっても良い。なお、図４中符号ｃで示す点線は個片化する際にダイシングブレードによって切断する箇所を表している。

本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図（１）である。本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図（２）である。多層配線構造の基板を説明するための模式図である。本発明を適用した半導体パッケージの製造方法の変形例を説明するための平面図である。従来の半導体パッケージの製造方法を説明するための模式的な図である。

符号の説明

１保持シート
２ソルダーレジスト
３開口部
４パターンマスク
５端子電極
６補強シート
７半導体素子
８ボンディングワイヤー
９モールド樹脂
１０半導体パッケージの結合体
１１ダイシングブレード

Claims

複数の互いに独立した端子電極を備える基板の製造方法であって、
支持体の表面に開口部を有する非導電体層を形成する工程と、
前記開口部の形成領域に、半導体素子と電気的に接続する面が前記支持体側となると共に外部基板と接続する面が前記非導電体層よりも突出する様に前記端子電極を形成する工程と、
前記支持体を除去する工程を備える
ことを特徴とする基板の製造方法。
前記開口部は、所定の間隔で整列している
ことを特徴とする請求項１に記載の基板の製造方法。