JP2004266195A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP2004266195A JP2004266195A JP2003056889A JP2003056889A JP2004266195A JP 2004266195 A JP2004266195 A JP 2004266195A JP 2003056889 A JP2003056889 A JP 2003056889A JP 2003056889 A JP2003056889 A JP 2003056889A JP 2004266195 A JP2004266195 A JP 2004266195A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- manufacturing
- semiconductor
- semiconductor element
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
- H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】容易に端子電極の多列化が可能である半導体パッケージの製造方法を提供する。
【解決手段】樹脂封止による半導体パッケージの製造方法において、支持テープ1に設けられた複数の互いに独立した端子電極3並びに、ボンディングワイヤー接続面にボンディングワイヤー5によって接続される半導体素子4とを樹脂封止した後に、樹脂を切断する。
【選択図】 図1
【解決手段】樹脂封止による半導体パッケージの製造方法において、支持テープ1に設けられた複数の互いに独立した端子電極3並びに、ボンディングワイヤー接続面にボンディングワイヤー5によって接続される半導体素子4とを樹脂封止した後に、樹脂を切断する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に関する。詳しくは、樹脂封止による半導体パッケージの製造方法に係るものである。
【0002】
【従来の技術】
従来、半導体パッケージは、金属板を精密プレスによる打ち抜きやエッチングによって所望のパターンが形成され、半導体素子を固定するためのダイパッド101や複数のリード102を有する図6で示す様なリードフレーム103を使用し、リードフレームのダイパッド上に半導体素子を固定すると共に、半導体素子とリードの先端部(端子電極)をワイヤーボンディングした後、半導体素子やボンディングワイヤーを含むリード内側を絶縁性の樹脂で封止し、不要なリードフレーム部分を切断除去すると共に、パッケージから突出するリードを切断することによって製造されていた(例えば、特許文献1参照)。
【0003】
ここで、近年、端子電極の多列化が求められており、図7で示す様にリードとリードとの間に補助リード104を形成し、この補助リードの先端部105を端子電極として機能させることによって端子電極の多列化を実現していた。
【0004】
【特許文献1】
特開2002−280493号公報 (第2−5頁)
【0005】
【発明が解決しようとする課題】
しかしながら、上記した端子電極の多列化方法では、リードとリードとの間に補助リードを形成するためにリードの間隔を広げる必要があり、半導体パッケージの小型化の要求に応じることが困難であった。なお、補助リードを形成して端子電極の多列化を図る方法では技術的な問題から2列が限界であった。
更に、補助リードの形成も極めて困難であり、組み立てコストが増加してしまうという不都合もあった。
【0006】
本発明は、以上の点に鑑みて創案されたものであって、容易に端子電極の多列化が可能である半導体パッケージの製造方法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体パッケージの製造方法では、樹脂封止による半導体パッケージの製造方法において、テープに設けられたボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極並びに、前記ボンディングワイヤー接続面にボンディングワイヤーによって接続される第1の面と該第1の面と向かい合う第2の面とを有する半導体素子とを樹脂封止する工程と、前記樹脂を切断する工程とを備える。
【0008】
ここで、テープに設けられたボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極並びに、前記ボンディングワイヤー接続面にボンディングワイヤーによって接続される第1の面と第1の面と向かい合う第2の面とを有する半導体素子とを樹脂封止することによって、複数の半導体パッケージが結合した半導体パッケージの結合体を得ることができる。
また、樹脂を切断することによって、半導体パッケージの結合体から個々の半導体パッケージを得ることができる。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【0010】
図1及び図2は本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図である。
本発明を適用した半導体パッケージの製造方法の一例では、先ず、図1(a)で示す様に、耐熱性を有する支持テープ1の表面に銅薄膜2を形成した後に、汎用のフォトリソグラフィー技術及びエッチング技術を用いて銅薄膜のエッチングを行い、図1(b)で示す様に、所定の間隔で規則的に整列した多数の端子電極3を形成する。
【0011】
ここで、支持テープは端子電極を所定の位置に保持することができる程度の粘着力を有する必要があり、後述するワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際には、300℃程度にまで温度が上昇することも考えられるために、ワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際の温度に耐えられる程度の耐熱性を有するものを用いる。
【0012】
また、支持テープの表面に形成する薄膜は、導電性を有する薄膜であればいかなるものであっても良く、必ずしも銅薄膜である必要が無いのは勿論である。
【0013】
更に、端子電極は必ずしも支持テープの表面に形成された銅薄膜をエッチングすることによって形成する必要は無く、支持テープの表面にそれぞれの端子電極をマウントしても良い。
【0014】
また、端子電極は後述するワイヤーボンディングを行うことにより半導体素子と外部基板とを電気的に接続することができるのであれば、その形状はいかなる形状であっても構わないが、支持テープを剥離した後に、端子電極の欠落を抑制するために、図3(a)や図3(b)で示す様に、符号aで示す外部基板と接続する外部基板接続面と比較して符号bで示すボンディングワイヤーと接続するボンディングワイヤー接続面が大きくなる様に形成された方が好ましい。
なお、ボンディングワイヤー接続面を大きく形成することによって、後述するワイヤーボンディング作業の容易化を図ることもできる。
【0015】
次に、図1(c)で示す様に、その下面にグランド端子(図示せず)が形成された半導体素子4を端子電極に搭載し、半導体素子と端子電極とを金細線から成るボンディングワイヤー5によって電気的に接続するワイヤーボンディング作業を行う。
【0016】
ここでは、その下面にグランド端子が形成された半導体素子を端子電極に搭載することによりグランド端子と端子電極とを電気的に接続し、端子電極を通じて半導体素子のグランド電位を確保しているが、半導体素子のグランド電位を、半導体素子が搭載された端子電極を通じて確保する必要が無い場合には半導体素子の下面にグランド端子が形成される必要が無いのは勿論である。
【0017】
続いて、汎用のトランスファーモールド技術を用いて図2(d)で示す様に、半導体素子、ボンディングワイヤー及び端子電極をモールド樹脂6によって封止を行い、半導体パッケージの結合体7を得ることができる。
【0018】
なお、モールド樹脂による封止は、半導体素子、ボンディングワイヤー及び端子電極を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、例えば、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。
【0019】
次に、図2(e)で示す様に半導体パッケージの結合体から支持テープの剥離を行った後に、半導体パッケージの結合体をダイシングテープ8に貼り合わせ、図2(f)で示す様にダイシングブレード9によって半導体パッケージの結合体を個片化することによって、図2(g)で示す様な半導体パッケージを得ることができる。
【0020】
なお、本発明を適用した半導体パッケージの製造方法の一例では、半導体パッケージの結合体から支持テープの剥離を行った後に半導体パッケージの結合体の個片化を行ったが、必ずしも支持テープの剥離を行った後に個片化を行う必要は無く、個片化を行った後に支持テープの剥離を行っても良い。
【0021】
本発明を適用した半導体パッケージの製造方法の一例では、個々に独立した多数の端子電極を支持テープで支持した状態で樹脂封止することによって、容易に端子電極の多列化が可能である。
【0022】
なお、特開2003−31730号公報で提案されている半導体パッケージの製造方法によっても、個々に独立した多数の端子電極を得ることができ、容易に端子電極の多列化が可能であるとも考えられるが、かかる技術では樹脂封止をした後に個々に独立した多数の端子電極を形成すべくリードの切断を行う必要があり、後述するリードを切断することによる不具合が生じてしまう。
【0023】
また、半導体パッケージの結合体をダイシングブレードによって個片化する際にリードを切断する必要が無いために、半導体パッケージの品質及び歩留りの向上を図ることができる。
即ち、従来の半導体パッケージの製造方法の様に、ダイシングブレードによってモールド樹脂のみならずリードをも切断する必要がある場合には、ダイシングの際にリードを構成する銅等の金属の粘性によって隣り合うリード同士が電気的に接続してしまい、ショートを生じる等の不具合が生じる恐れがあるが、独立した端子電極を用いて、ダイシングブレードによってリードを切断する必要が無い本発明を適用した半導体パッケージの製造方法では、この様な不具合が無く、半導体パッケージの品質及び歩留りの向上を図ることができる。
【0024】
更に、本発明を適用した半導体パッケージの製造方法の一例では、上記の様にダイシングブレードによって個片化する際にリードを切断する必要が無いために、半導体パッケージの側面にリードが露出しておらず、静電気ダメージに強い半導体パッケージを得ることができる。
【0025】
また、本発明を適用した半導体パッケージの製造方法の一例では、ダイパッドとしての役割を果たす端子電極と、半導体素子と外部基板とを電気的に接続する役割を果たす端子電極との差異が構造上無いために、即ち、全ての端子電極がダイパットとしての役割及び半導体素子と外部基板とを電気的に接続する役割を担うことができるために、搭載する半導体素子の大きさに柔軟に対応することが可能である。
即ち、半導体素子を搭載するダイパッドが形成され、半導体素子とボンディングワイヤーによって電気的に接続するリードが形成されたリードフレームを使用する従来の半導体パッケージの製造方法では、リードフレームの形状によって定められた一定の半導体素子を用いた半導体パッケージのみしか製造することができないが、本発明を適用した半導体パッケージの製造方法では、規則的に整列した端子電極のいずれの場所に半導体素子を搭載しても良く、また、外部基板との接続を考慮した上である程度自由にワイヤーボンディングができるために、搭載する半導体素子の大きさに柔軟に対応することができる。
【0026】
なお、上記した本発明を適用した半導体パッケージの製造方法の一例では、同一大きさの半導体素子を端子基板に搭載し、半導体パッケージの中には単一の半導体素子が搭載された半導体パッケージの製造方法を例に挙げて説明を行ったが、この様な製造方法に限定されることは無く、例えば、図4(a)に示す様に異なる大きさの半導体素子を含む半導体パッケージを同一プロセスにおいて製造しても良いし、図4(b)で示す様に端子電極に搭載された2つの半導体素子を同一の半導体パッケージに含む様なものであっても良く、また、図4(c)で示す様に端子電極に搭載された半導体素子の上に絶縁膜を介して更に半導体素子を搭載した様な半導体パッケージであっても良い。なお、図4中符号cで示す点線は個片化する際にダイシングブレードによって切断する個所を表している。
【0027】
図5は本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式的な図である。
本発明を適用した半導体パッケージの製造方法の他の一例では、先ず、図5(a)で示す様に、後述するダイシング作業の際におけるダイシングテープとしての機能をも兼ねた支持テープの表面に、銅から成る端子電極をマウントによって形成する。
【0028】
なお、ワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際の温度に耐えられる程度の耐熱性を有する支持テープを用いる点及び外部基板接続面と比較してボンディングワイヤー接続面が大きくなる様に形成された端子電極が好ましい点は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。
【0029】
次に、図5(b)で示す様に、支持テープに半導体素子を貼り合わせ、半導体素子と端子電極とを金細線から成るボンディングワイヤーによって電気的に接続するワイヤーボンディング作業を行った後に、汎用のトランスファーモールド技術を用いて図5(c)で示す様に、半導体素子、ボンディングワイヤー及び端子電極をモールド樹脂によって封止を行い、半導体パッケージの結合体を得ることができる。
【0030】
なお、モールド樹脂による封止は必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる点は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。
【0031】
続いて、図5(d)で示す様にダイシングブレードによって半導体パッケージの結合体を個片化した後に支持テープから剥離することによって、図5(e)で示す様な半導体パッケージを得ることができる。
【0032】
本発明を適用した半導体パッケージの製造方法の他の一例では、上記した本発明を適用した半導体パッケージの製造方法の一例と同様に容易に端子電極の多列化が可能であると共に個片化する際にリードを切断する必要が無く、半導体パッケージの品質及び歩留りの向上を図ることができる。また、静電気ダメージに強い半導体パッケージを得ることができる。
【0033】
更に、本発明を適用した半導体パッケージの製造方法の他の一例によって得られる半導体パッケージは端子電極の外部基板接続面がモールド樹脂より突出しているために、モールド樹脂の下面と端子電極の外部基板接続面との距離である図5(e)中符号dで示すスタンドオフを大きくとることができ、半導体パッケージを実装する際における異物によるテンプラ不良を抑制することができる。
【0034】
なお、異なる大きさの半導体素子を含む半導体パッケージを同一のプロセスで製造しても良いし、2つ以上の半導体素子を含む半導体パッケージであっても良い点は上記した本発明を適用した半導体パッケージの製造方法と同様である。
【0035】
【発明の効果】
以上述べてきた如く、本発明の半導体パッケージの製造方法では、容易に端子電極の多列化を行うことができる。
【図面の簡単な説明】
【図1】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図(1)である。
【図2】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図(2)である。
【図3】端子電極の形状を説明するための模式的な断面図である。
【図4】本発明を適用した半導体パッケージの製造方法の変形例を説明するための平面図である。
【図5】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式的な図である。
【図6】従来のリードフレームを説明するための図(1)である。
【図7】従来のリードフレームを説明するための図(2)である。
【符号の説明】
1 支持テープ
2 銅薄膜
3 端子電極
4 半導体素子
5 ボンディングワイヤー
6 モールド樹脂
7 半導体パッケージの結合体
8 ダイシングテープ
9 ダイシングブレード
【発明の属する技術分野】
本発明は半導体パッケージの製造方法に関する。詳しくは、樹脂封止による半導体パッケージの製造方法に係るものである。
【0002】
【従来の技術】
従来、半導体パッケージは、金属板を精密プレスによる打ち抜きやエッチングによって所望のパターンが形成され、半導体素子を固定するためのダイパッド101や複数のリード102を有する図6で示す様なリードフレーム103を使用し、リードフレームのダイパッド上に半導体素子を固定すると共に、半導体素子とリードの先端部(端子電極)をワイヤーボンディングした後、半導体素子やボンディングワイヤーを含むリード内側を絶縁性の樹脂で封止し、不要なリードフレーム部分を切断除去すると共に、パッケージから突出するリードを切断することによって製造されていた(例えば、特許文献1参照)。
【0003】
ここで、近年、端子電極の多列化が求められており、図7で示す様にリードとリードとの間に補助リード104を形成し、この補助リードの先端部105を端子電極として機能させることによって端子電極の多列化を実現していた。
【0004】
【特許文献1】
特開2002−280493号公報 (第2−5頁)
【0005】
【発明が解決しようとする課題】
しかしながら、上記した端子電極の多列化方法では、リードとリードとの間に補助リードを形成するためにリードの間隔を広げる必要があり、半導体パッケージの小型化の要求に応じることが困難であった。なお、補助リードを形成して端子電極の多列化を図る方法では技術的な問題から2列が限界であった。
更に、補助リードの形成も極めて困難であり、組み立てコストが増加してしまうという不都合もあった。
【0006】
本発明は、以上の点に鑑みて創案されたものであって、容易に端子電極の多列化が可能である半導体パッケージの製造方法を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体パッケージの製造方法では、樹脂封止による半導体パッケージの製造方法において、テープに設けられたボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極並びに、前記ボンディングワイヤー接続面にボンディングワイヤーによって接続される第1の面と該第1の面と向かい合う第2の面とを有する半導体素子とを樹脂封止する工程と、前記樹脂を切断する工程とを備える。
【0008】
ここで、テープに設けられたボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極並びに、前記ボンディングワイヤー接続面にボンディングワイヤーによって接続される第1の面と第1の面と向かい合う第2の面とを有する半導体素子とを樹脂封止することによって、複数の半導体パッケージが結合した半導体パッケージの結合体を得ることができる。
また、樹脂を切断することによって、半導体パッケージの結合体から個々の半導体パッケージを得ることができる。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【0010】
図1及び図2は本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図である。
本発明を適用した半導体パッケージの製造方法の一例では、先ず、図1(a)で示す様に、耐熱性を有する支持テープ1の表面に銅薄膜2を形成した後に、汎用のフォトリソグラフィー技術及びエッチング技術を用いて銅薄膜のエッチングを行い、図1(b)で示す様に、所定の間隔で規則的に整列した多数の端子電極3を形成する。
【0011】
ここで、支持テープは端子電極を所定の位置に保持することができる程度の粘着力を有する必要があり、後述するワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際には、300℃程度にまで温度が上昇することも考えられるために、ワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際の温度に耐えられる程度の耐熱性を有するものを用いる。
【0012】
また、支持テープの表面に形成する薄膜は、導電性を有する薄膜であればいかなるものであっても良く、必ずしも銅薄膜である必要が無いのは勿論である。
【0013】
更に、端子電極は必ずしも支持テープの表面に形成された銅薄膜をエッチングすることによって形成する必要は無く、支持テープの表面にそれぞれの端子電極をマウントしても良い。
【0014】
また、端子電極は後述するワイヤーボンディングを行うことにより半導体素子と外部基板とを電気的に接続することができるのであれば、その形状はいかなる形状であっても構わないが、支持テープを剥離した後に、端子電極の欠落を抑制するために、図3(a)や図3(b)で示す様に、符号aで示す外部基板と接続する外部基板接続面と比較して符号bで示すボンディングワイヤーと接続するボンディングワイヤー接続面が大きくなる様に形成された方が好ましい。
なお、ボンディングワイヤー接続面を大きく形成することによって、後述するワイヤーボンディング作業の容易化を図ることもできる。
【0015】
次に、図1(c)で示す様に、その下面にグランド端子(図示せず)が形成された半導体素子4を端子電極に搭載し、半導体素子と端子電極とを金細線から成るボンディングワイヤー5によって電気的に接続するワイヤーボンディング作業を行う。
【0016】
ここでは、その下面にグランド端子が形成された半導体素子を端子電極に搭載することによりグランド端子と端子電極とを電気的に接続し、端子電極を通じて半導体素子のグランド電位を確保しているが、半導体素子のグランド電位を、半導体素子が搭載された端子電極を通じて確保する必要が無い場合には半導体素子の下面にグランド端子が形成される必要が無いのは勿論である。
【0017】
続いて、汎用のトランスファーモールド技術を用いて図2(d)で示す様に、半導体素子、ボンディングワイヤー及び端子電極をモールド樹脂6によって封止を行い、半導体パッケージの結合体7を得ることができる。
【0018】
なお、モールド樹脂による封止は、半導体素子、ボンディングワイヤー及び端子電極を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、例えば、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。
【0019】
次に、図2(e)で示す様に半導体パッケージの結合体から支持テープの剥離を行った後に、半導体パッケージの結合体をダイシングテープ8に貼り合わせ、図2(f)で示す様にダイシングブレード9によって半導体パッケージの結合体を個片化することによって、図2(g)で示す様な半導体パッケージを得ることができる。
【0020】
なお、本発明を適用した半導体パッケージの製造方法の一例では、半導体パッケージの結合体から支持テープの剥離を行った後に半導体パッケージの結合体の個片化を行ったが、必ずしも支持テープの剥離を行った後に個片化を行う必要は無く、個片化を行った後に支持テープの剥離を行っても良い。
【0021】
本発明を適用した半導体パッケージの製造方法の一例では、個々に独立した多数の端子電極を支持テープで支持した状態で樹脂封止することによって、容易に端子電極の多列化が可能である。
【0022】
なお、特開2003−31730号公報で提案されている半導体パッケージの製造方法によっても、個々に独立した多数の端子電極を得ることができ、容易に端子電極の多列化が可能であるとも考えられるが、かかる技術では樹脂封止をした後に個々に独立した多数の端子電極を形成すべくリードの切断を行う必要があり、後述するリードを切断することによる不具合が生じてしまう。
【0023】
また、半導体パッケージの結合体をダイシングブレードによって個片化する際にリードを切断する必要が無いために、半導体パッケージの品質及び歩留りの向上を図ることができる。
即ち、従来の半導体パッケージの製造方法の様に、ダイシングブレードによってモールド樹脂のみならずリードをも切断する必要がある場合には、ダイシングの際にリードを構成する銅等の金属の粘性によって隣り合うリード同士が電気的に接続してしまい、ショートを生じる等の不具合が生じる恐れがあるが、独立した端子電極を用いて、ダイシングブレードによってリードを切断する必要が無い本発明を適用した半導体パッケージの製造方法では、この様な不具合が無く、半導体パッケージの品質及び歩留りの向上を図ることができる。
【0024】
更に、本発明を適用した半導体パッケージの製造方法の一例では、上記の様にダイシングブレードによって個片化する際にリードを切断する必要が無いために、半導体パッケージの側面にリードが露出しておらず、静電気ダメージに強い半導体パッケージを得ることができる。
【0025】
また、本発明を適用した半導体パッケージの製造方法の一例では、ダイパッドとしての役割を果たす端子電極と、半導体素子と外部基板とを電気的に接続する役割を果たす端子電極との差異が構造上無いために、即ち、全ての端子電極がダイパットとしての役割及び半導体素子と外部基板とを電気的に接続する役割を担うことができるために、搭載する半導体素子の大きさに柔軟に対応することが可能である。
即ち、半導体素子を搭載するダイパッドが形成され、半導体素子とボンディングワイヤーによって電気的に接続するリードが形成されたリードフレームを使用する従来の半導体パッケージの製造方法では、リードフレームの形状によって定められた一定の半導体素子を用いた半導体パッケージのみしか製造することができないが、本発明を適用した半導体パッケージの製造方法では、規則的に整列した端子電極のいずれの場所に半導体素子を搭載しても良く、また、外部基板との接続を考慮した上である程度自由にワイヤーボンディングができるために、搭載する半導体素子の大きさに柔軟に対応することができる。
【0026】
なお、上記した本発明を適用した半導体パッケージの製造方法の一例では、同一大きさの半導体素子を端子基板に搭載し、半導体パッケージの中には単一の半導体素子が搭載された半導体パッケージの製造方法を例に挙げて説明を行ったが、この様な製造方法に限定されることは無く、例えば、図4(a)に示す様に異なる大きさの半導体素子を含む半導体パッケージを同一プロセスにおいて製造しても良いし、図4(b)で示す様に端子電極に搭載された2つの半導体素子を同一の半導体パッケージに含む様なものであっても良く、また、図4(c)で示す様に端子電極に搭載された半導体素子の上に絶縁膜を介して更に半導体素子を搭載した様な半導体パッケージであっても良い。なお、図4中符号cで示す点線は個片化する際にダイシングブレードによって切断する個所を表している。
【0027】
図5は本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式的な図である。
本発明を適用した半導体パッケージの製造方法の他の一例では、先ず、図5(a)で示す様に、後述するダイシング作業の際におけるダイシングテープとしての機能をも兼ねた支持テープの表面に、銅から成る端子電極をマウントによって形成する。
【0028】
なお、ワイヤーボンディング作業やトランスファーモールド技術による樹脂封止の際の温度に耐えられる程度の耐熱性を有する支持テープを用いる点及び外部基板接続面と比較してボンディングワイヤー接続面が大きくなる様に形成された端子電極が好ましい点は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。
【0029】
次に、図5(b)で示す様に、支持テープに半導体素子を貼り合わせ、半導体素子と端子電極とを金細線から成るボンディングワイヤーによって電気的に接続するワイヤーボンディング作業を行った後に、汎用のトランスファーモールド技術を用いて図5(c)で示す様に、半導体素子、ボンディングワイヤー及び端子電極をモールド樹脂によって封止を行い、半導体パッケージの結合体を得ることができる。
【0030】
なお、モールド樹脂による封止は必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる点は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。
【0031】
続いて、図5(d)で示す様にダイシングブレードによって半導体パッケージの結合体を個片化した後に支持テープから剥離することによって、図5(e)で示す様な半導体パッケージを得ることができる。
【0032】
本発明を適用した半導体パッケージの製造方法の他の一例では、上記した本発明を適用した半導体パッケージの製造方法の一例と同様に容易に端子電極の多列化が可能であると共に個片化する際にリードを切断する必要が無く、半導体パッケージの品質及び歩留りの向上を図ることができる。また、静電気ダメージに強い半導体パッケージを得ることができる。
【0033】
更に、本発明を適用した半導体パッケージの製造方法の他の一例によって得られる半導体パッケージは端子電極の外部基板接続面がモールド樹脂より突出しているために、モールド樹脂の下面と端子電極の外部基板接続面との距離である図5(e)中符号dで示すスタンドオフを大きくとることができ、半導体パッケージを実装する際における異物によるテンプラ不良を抑制することができる。
【0034】
なお、異なる大きさの半導体素子を含む半導体パッケージを同一のプロセスで製造しても良いし、2つ以上の半導体素子を含む半導体パッケージであっても良い点は上記した本発明を適用した半導体パッケージの製造方法と同様である。
【0035】
【発明の効果】
以上述べてきた如く、本発明の半導体パッケージの製造方法では、容易に端子電極の多列化を行うことができる。
【図面の簡単な説明】
【図1】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図(1)である。
【図2】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な図(2)である。
【図3】端子電極の形状を説明するための模式的な断面図である。
【図4】本発明を適用した半導体パッケージの製造方法の変形例を説明するための平面図である。
【図5】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式的な図である。
【図6】従来のリードフレームを説明するための図(1)である。
【図7】従来のリードフレームを説明するための図(2)である。
【符号の説明】
1 支持テープ
2 銅薄膜
3 端子電極
4 半導体素子
5 ボンディングワイヤー
6 モールド樹脂
7 半導体パッケージの結合体
8 ダイシングテープ
9 ダイシングブレード
Claims (4)
- 樹脂封止による半導体パッケージの製造方法において、
テープに設けられたボンディングワイヤー接続面と外部基板接続面とを有する複数の互いに独立した端子電極並びに、前記ボンディングワイヤー接続面にボンディングワイヤーによって接続される第1の面と該第1の面と向かい合う第2の面とを有する半導体素子とを樹脂封止する工程と、
前記樹脂を切断する工程とを備える
ことを特徴とする半導体パッケージの製造方法。 - 前記複数の端子電極は、所定間隔で整列している
ことを特徴とする請求項1に記載の半導体パッケージの製造方法。 - 前記半導体素子は、前記端子電極の上に配されている
ことを特徴とする請求項1または請求項2に記載の半導体パッケージの製造方法。 - 前記第2の面にグランド端子が形成されている
ことを特徴とする請求項1、請求項2または請求項3に記載の半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003056889A JP2004266195A (ja) | 2003-03-04 | 2003-03-04 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003056889A JP2004266195A (ja) | 2003-03-04 | 2003-03-04 | 半導体パッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004266195A true JP2004266195A (ja) | 2004-09-24 |
Family
ID=33120447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003056889A Pending JP2004266195A (ja) | 2003-03-04 | 2003-03-04 | 半導体パッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004266195A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196667A (ja) * | 2005-01-13 | 2006-07-27 | Sony Corp | 半導体パッケージの製造方法 |
JP2009055014A (ja) * | 2007-07-31 | 2009-03-12 | Seiko Epson Corp | 基板及びその製造方法、並びに半導体装置及びその製造方法 |
-
2003
- 2003-03-04 JP JP2003056889A patent/JP2004266195A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006196667A (ja) * | 2005-01-13 | 2006-07-27 | Sony Corp | 半導体パッケージの製造方法 |
JP2009055014A (ja) * | 2007-07-31 | 2009-03-12 | Seiko Epson Corp | 基板及びその製造方法、並びに半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6841414B1 (en) | Saw and etch singulation method for a chip package | |
JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
TWI337387B (en) | Leadframe for leadless package, package structure and manufacturing method using the same | |
JP2002261228A (ja) | リードフレーム | |
JP2002076228A (ja) | 樹脂封止型半導体装置 | |
JP2002261226A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
JP5232394B2 (ja) | 半導体装置の製造方法 | |
US20050051877A1 (en) | Semiconductor package having high quantity of I/O connections and method for fabricating the same | |
US20180122728A1 (en) | Semiconductor packages and methods for forming same | |
JP4159348B2 (ja) | 回路装置の製造方法 | |
US11721654B2 (en) | Ultra-thin multichip power devices | |
TW201539674A (zh) | 四方扁平無引腳封裝及其製造方法 | |
JP2005203390A (ja) | 樹脂封止型半導体装置の製造方法 | |
CN102804363A (zh) | 半导体装置及半导体装置的制造方法 | |
JP2004266195A (ja) | 半導体パッケージの製造方法 | |
JP4471863B2 (ja) | 半導体装置及びその製造方法 | |
US9978613B1 (en) | Method for making lead frames for integrated circuit packages | |
CN111952191A (zh) | 通过在安装电子部件之后将片材分成载体而进行的封装的批量制造 | |
JP4305326B2 (ja) | 半導体パッケージの製造方法 | |
US8080448B1 (en) | Semiconductor device with nested rows of contacts | |
JP2002246531A (ja) | リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法 | |
JP3938525B2 (ja) | 半導体装置の製造方法 | |
JP4207671B2 (ja) | 半導体パッケージの製造方法 | |
JP2009021630A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070720 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071109 |