JP2006202977A - 基板及び基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

Abstract

【課題】半導体素子の搭載領域に配置された端子電極を有効に利用することができる半導体パッケージを提供する。
【解決手段】複数の互いに独立した端子電極２と端子電極を固定する樹脂材料３を有する基板１と、基板に搭載された半導体素子６と、半導体素子を封止する封止樹脂１０を備える半導体パッケージにおいて、チップ搭載領域に配置された端子電極からチップ非搭載領域に引き出された引き出し配線４を引き出し、チップ電極８とチップ秘湯債領域に配置された端子電極及び引き出し配線とをボンディングワイヤー９によって電気的に接続する。
【選択図】図１

Description

本発明は基板及び基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法に関する。詳しくは、半導体素子の搭載領域に配置された端子電極から半導体素子の非搭載領域に引き出し配線を引き出すことによって、半導体素子の搭載領域に配置された端子電極の有効利用を図ろうとした基板及びこうした基板の製造方法、並びにこうした基板を用いた半導体パッケージ及びその製造方法に係るものである。

従来、半導体パッケージは、金属板を精密プレスによる打ち抜きやエッチングによって所望のパターンが形成され、半導体素子を固定するためのダイパッド１０１や複数のリード１０２を有する図８で示す様なリードフレーム１０３を使用し、リードフレームのダイパッド上に半導体素子を固定すると共に、半導体素子とリードの先端部（端子電極）をワイヤーボンディングした後、半導体素子やボンディングワイヤーを含むリード内側を絶縁性の樹脂で封止し、不要なリードフレーム部分を切断除去すると共に、パッケージから突出するリードを切断することによって製造されていた（例えば、特許文献１参照。）。

ここで、近年、端子電極の多列化が求められており、図９で示す様にリードとリードとの間に補助リード１０４を形成し、この補助リードの先端部１０５を端子電極として機能させることによって端子電極の多列化を実現していた。

ところが、この様な端子電極の多列化方法では、リードとリードとの間に補助リードを形成するためにリードの間隔を広げる必要があり、半導体パッケージの小型化の要求に応じることが困難であった。なお、補助リードを形成して端子電極の多列化を図る方法では技術的な問題から２列が限界であった。
更に、補助リードの形成も極めて困難であり、組み立てコストが増加してしまうという不都合もあった。

これらの点に鑑みて、容易に端子電極の多列化が可能である半導体パッケージとして、図１０で示す様に、複数の互いに独立した端子電極１０６の上に半導体素子１０７が配置され、半導体素子と端子電極がボンディングワイヤー１０８で接続されると共に、半導体素子及び端子電極が樹脂材料１０９によって封止された半導体パッケージが提案されている（例えば、特許文献２参照。）。

特開２００２−２８０４９３号公報 特開２００４−２６６１９５号公報

しかしながら、上記した半導体パッケージは、半導体素子を搭載した領域に配置した端子電極と半導体素子とをワイヤーボンド接続を行うことが困難であり、これら半導体素子を搭載した領域に配置した端子電極は信号用の端子として使用することができないこととなる。従って、無駄な端子電極が存在することとなり、半導体パッケージの小型化の妨げの一因にもなっている。

本発明は以上の点に鑑みて創案されたものであって、半導体素子の搭載領域に配置された端子電極を有効に利用することができる基板及びその製造方法、並びにこうした基板を用いた半導体パッケージ及びその製造方法を提供することを目的とするものである。

上記の目的を達成するために、本発明に係る基板は、複数の互いに独立した端子電極と該端子電極を固定する非導電材料を備える基板において、半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成されている。

ここで、半導体素子の搭載領域に配置された端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成されたことによって、半導体素子の搭載領域に配置された端子電極と半導体素子との電気的接続が可能となり、半導体素子の搭載領域に配置された端子電極を信号用の端子として使用することができる。

また、上記の目的を達成するために、本発明に係る基板の製造方法は、複数の互いに独立した端子電極と該端子電極を固定する非導電材料とを有する基板本体を形成する工程と、該基板本体の上層に、半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成する工程とを備える。

ここで、基板本体の上層に、半導体素子の搭載領域に配置された端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成することによって、半導体素子の搭載領域に配置された端子電極と半導体素子との電気的接続が可能となり、半導体素子の搭載領域に配置された端子電極を信号用の端子として使用することができる。

また、本発明に係る基板の製造方法は、複数の互いに独立した端子電極と、該端子電極を固定する非導電材料と、半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線を備える基板の製造方法であって、第１の領域及び該第１の領域の上層に位置する第２の領域を有する導電体層の前記第１の領域のうち、前記端子電極の非形成領域を除去して溝部を形成する工程と、該溝部の少なくとも一部を非導電材料で埋め込む工程と、前記第２の領域のうち、前記端子電極若しくは前記引き出し配線の非形成領域を除去する工程を備える。

ここで、導電体層の第１の領域のうち、端子電極の非形成領域を除去して溝部を形成することによって、端子電極を形成することができる。
また、導電体層の第２の領域のうち、端子電極若しくは引き出し配線の非形成領域を除去することによって、引き出し配線を形成することができる。なお、引き出し配線を形成することによって、半導体素子の搭載領域に配置された端子電極と半導体素子との電気的接続が可能となり、半導体素子の搭載領域に配置された端子電極を信号用の端子として使用することができる。

また、上記の目的を達成するために、本発明に係る半導体パッケージは、複数の互いに独立した端子電極と該端子電極を固定する非導電材料を有する基板と、該基板に搭載された半導体素子と、該半導体素子を封止する封止樹脂を備える半導体パッケージにおいて、前記半導体素子の搭載領域に配置された前記端子電極から前記半導体素子の非搭載領域に引き出されると共に、前記半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成されている。

ここで、半導体素子の搭載領域に配置された端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成されたことによって、半導体素子の搭載領域に配置された端子電極と半導体素子との電気的接続が可能となり、半導体素子の搭載領域に配置された端子電極を信号用の端子として使用することができる。

また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、複数の互いに独立した端子電極と該端子電極を固定する非導電材料とを有する基板を形成する工程と、該基板の上層に、半導体素子の搭載領域に形成された前記端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成する工程と、前記基板に半導体素子を搭載し、半導体素子と前記引き出し配線をボンディングワイヤーによって電気的に接続する工程と、前記基板に搭載した半導体素子を樹脂封止する工程とを備える。

ここで、基板の上層に、半導体素子の搭載領域に形成された端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成することによって、半導体素子の搭載領域に配置された端子電極と半導体素子の電気的接続が可能となり、半導体素子の搭載領域に配置された端子電極を信号用の端子として使用することができる。

また、本発明に係る半導体パッケージの製造方法は、複数の互いに独立した端子電極と該端子電極を固定する非導電材料を有する基板と、該基板に搭載される半導体素子と、該半導体素子の搭載領域に配置された前記端子電極から前記半導体素子の非搭載領域に引き出される引き出し配線と、前記半導体素子を封止する封止樹脂とを備える半導体パッケージの製造方法であって、第１の領域及び該第１の領域の上層に位置する第２の領域を有する導電体層の前記第１の領域のうち、前記端子電極の非形成領域を除去して溝部を形成する工程と、該溝部の少なくとも一部を非導電材料で埋め込む工程と、前記第２の領域のうち、前記端子電極若しくは前記引き出し配線の非形成領域を除去する工程と、前記基板に半導体素子を搭載し、半導体素子と前記引き出し配線をボンディングワイヤーによって電気的に接続する工程と、前記基板に搭載した半導体素子を樹脂封止する工程とを備える。

ここで、導電体層の第１の領域のうち、端子電極の非形成領域を除去して溝部を形成することによって、端子電極を形成することができる。
また、導電体層の第２の領域のうち、端子電極若しくは引き出し配線の非形成領域を除去することによって、引き出し配線を形成することができる。

本発明の基板及び本発明の基板の製造方法によって得られる基板、並びに本発明の半導体パッケージ及び本発明の半導体パッケージの製造方法によって得られる半導体パッケージでは、半導体素子の搭載領域に配置された端子電極を有効に利用することができ、無駄な端子電極が減少し、半導体パッケージの小型化を図ることができる。

以下、本発明の実施の形態について図面を参酌しながら説明し、本発明の理解に供する。
図１（ａ）は本発明を適用した半導体パッケージの一例に用いる基板を説明するための模式的な斜視図及び断面図、図１（ｂ）は本発明を適用した半導体パッケージの一例を説明するための模式的な断面図、図１（ｃ）は本発明を適用した半導体パッケージの一例を説明するための模式的な斜視図である。

図１（ａ）で示す基板１は、複数の互いに独立した端子電極２と、端子電極を固定する樹脂材料３から構成されており、端子電極は図１中符号ａで示すボンディングワイヤーと接続するボンディングワイヤー接続面と図１中符号ｂで示す外部基板と接続する外部基板接続面とを有する。また、図１中符号ｃで示す半導体素子を搭載する領域（以下、この領域を「チップ搭載領域」と言う。）に配置された端子電極から図１中符号ｄで示す半導体素子を搭載しない領域（以下、この領域を「チップ非搭載領域」と言う。）に引き出し配線４が引き出されている。

ここで、端子電極はワイヤーボンディングを行うことにより半導体素子と外部基板とを電気的に接続することができるのであれば、その形状はいかなる形状であっても構わないが、端子電極の欠落を抑制するために、図２（ａ）や図２（ｂ）で示す様に、外部基板接続面と比較してボンディングワイヤー接続面が大きくなる様に形成された方が好ましい。なお、ボンディングワイヤー接続面を大きく形成することによって、ワイヤーボンディング作業の容易化を図ることもできる。

また、樹脂材料は、端子電極同士の絶縁性を確保できる材料であり、半導体パッケージの製造時及び半導体パッケージの使用時の強度を保つことができるものであればいかなる材料でも良く、一般的な液状封止樹脂を用いても良いし、プリント基板の表面保護や絶縁のために使われるレジスト材を用いても良い。

図１（ｂ）で示す半導体パッケージ５は、図１（ａ）で示す基板のチップ搭載領域に半導体素子６がダイボンド材７により搭載されている。半導体素子への電気信号の入出力端子であるチップ電極８とチップ非搭載領域に配置された端子電極がボンディングワイヤー９によって接続され、チップ電極と引き出し配線がボンディングワイヤーによって接続されている（チップ電極とチップ非搭載領域に配置された端子電極及び引き出し配線との接続状態については、図１（ｃ）を参照。）。更に、基板に搭載され、ボンディングワイヤーによって基板と電気的に接続された半導体素子は、封止樹脂１０によって封止されている。

上記した本発明を適用した半導体パッケージでは、チップ搭載領域に配置された端子電極からチップ非搭載領域に引き出された引き出し配線が形成され、半導体素子のチップ電極と引き出し配線がボンディングワイヤーによって電気的に接続されることによって、チップ搭載領域に配置された端子電極も信号用の端子として使用することができる。

また、チップ搭載領域に配置された端子電極を有効に利用することによって、即ち、無駄な端子電極をなくすことによって、半導体パッケージの小型化を実現することができる。

なお、上記した本発明を適用した半導体パッケージの一例では、半導体パッケージの中に単一の半導体素子が搭載された半導体パッケージを例に挙げて説明を行ったが、本発明はこの様な半導体パッケージに限定されることは無く、例えば、図３（ａ）に示す様に基板に２つの半導体素子が搭載された半導体パッケージや、図３（ｂ）に示す様に基板に搭載された半導体素子の上に絶縁膜を介して更に半導体素子を搭載した様な半導体パッケージ等の様に、半導体パッケージの中に複数の半導体素子が搭載された半導体パッケージであっても良い。

以下、上記した半導体パッケージの製造方法について説明する。即ち、本発明を適用した半導体パッケージの製造方法について説明する。

半導体パッケージの製造方法（１）
本発明を適用した半導体パッケージの製造方法の一例では、先ず、図４（ａ）で示す様に、後述するウェットエッチング処理に耐えうる粘着性のポリイミド等からなる支持テープ（１）１１の表面に銅薄板１２を貼り合わせた後に、支持テープ（１）を貼り合わせた面とは反対側の銅薄板表面にレジスト１３を塗布し、汎用のフォトリソグラフィー技術により所定の間隔で開口部が規則的に整列したレジストパターンを形成する。なお、レジストパターンに覆われた領域が端子電極となる部分である。

ここで、後述するトランスファーモールド技術によって樹脂材料の埋め込みを行う際には、３００℃程度にまで温度が上昇することも考えられるために、支持テープ（１）は、樹脂材料の埋め込みの際の温度に耐えられる程度の耐熱性を有するものを用いる。

また、支持テープ（１）の表面に貼り合わせる薄板は、導電性を有する薄板であればいかなるものであっても良く、必ずしも銅薄板である必要がないのは勿論である。

次に、図４（ｂ）で示す様に、パターン形成されたレジストに覆われた銅薄板のエッチング処理を行って、レジストに覆われていない部分の銅薄板を溶解することにより、端子電極を形成する。このとき、銅薄板の板厚全てをエッチングするのではなく、十数μｍ〜数十μｍ残した状態でエッチングを終了させる。エッチングの後、不要となったレジストを除去する。なお、視覚的な便宜上、図４（ｂ）は支持テープ（１）とは反対側から見た斜視図である。

続いて、銅薄板を金型でクランプして熱硬化性樹脂等の樹脂材料３をトランスファーモールド技術によって、図４（ｃ）で示す様に、エッチングで銅が除去された部分に埋め込む。なお、視覚的な便宜上、図４（ｃ）は支持テープ（１）とは反対側から見た斜視図である。

ここで、樹脂材料の埋め込み方法は、液状樹脂をスクリーン印刷法で充填しても良い。なお、樹脂材料の埋め込みの際には、図４（ｃ）中符号ｅで示す端子電極の表面と図４（ｃ）中符号ｆで示す樹脂材料の表面が同一平面となる様にすると共に、端子電極の表面が樹脂材料から露出する様にするのが好ましい。

また、樹脂材料は、（１）後述する引き出し配線を形成するためのエッチングを行う際に、エッチング液が廻り込んで端子電極をエッチングしない様にエッチングストッパとしての機能を有すると共に、（２）後述するワイヤーボンディング作業の際の衝撃に耐えうるだけの強度を引き出し配線に付与するために銅が除去された領域に埋め込んでいる。従って、本実施例では銅が除去された領域の全てに樹脂材料の埋め込みを行う場合を例に挙げて説明を行ったが、上記（１）及び（２）を満たすことができるのであれば、必ずしも銅が除去された領域の全てに樹脂材料の埋め込みを行う必要は無く、銅が除去された領域の一部に樹脂材料の埋め込みを行っても良い。

続いて、図４（ｄ）で示す様に、支持テープ（１）１１を剥離すると共に、端子面１４に後述するウェットエッチング処理に耐えうる粘着性のポリイミド等からなる支持テープ（２）１５を貼り合わせた後に、支持テープ（２）を張り合わせた面とは反対側の銅薄板表面にレジスト１３を塗布し、汎用のフォトリソグラフィー技術により端子電極若しくは引き出し配線の非形成領域に開口部を有するレジストパターンを形成する。なお、レジストパターンに覆われた領域が端子電極若しくは引き出し配線となる部分である。

ここで、後述するワイヤーボンディング作業やトランスファーモールド技術による樹脂封止作業は、３００℃程度にまで温度が上昇することも考えられるために、支持テープ（２）は、ワイヤーボンディング作業やトランスファーモールド技術による樹脂封止作業の温度に耐えられる程度の耐熱性を有するものを用いる。

その後、パターン形成されたレジストに覆われた銅薄板のエッチング処理を行って、レジストに覆われていない部分の銅薄板を溶解することにより、端子電極及び引き出し配線を形成し、不要となったレジストを除去することによって、図１（ａ）で示す様な基板を得ることができる。

なお、支持テープ（２）は、この時点で剥離しても良いが、本実施例では以後の工程での端子面へのキズ等を防止するために、この時点では剥離を行わず、後述するダイシング工程の直前に剥離を行うものとする。

次に、図５（ａ）で示す様に、チップ搭載領域にダイボンド用ペーストやダイボンド用フィルム等のダイボンド材７を用いて半導体素子６をマウントする。続いて、半導体素子の表面に形成されたチップ電極８とチップ非搭載領域に形成された端子電極及び引き出し配線をＡｕ等の金属細線からなるボンディングワイヤー９によって電気的に接続を行う。

続いて、汎用のトランスファーモールド技術を用いて、図５（ｂ）で示す様に、半導体素子、ボンディングワイヤー、端子電極及び引き出し配線を封止樹脂１０によって封止を行い、半導体パッケージの結合体１６を得ることができる。

なお、封止樹脂による封止は、半導体素子、ボンディングワイヤー、端子電極及び引き出し配線を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて樹脂封止を行う必要は無く、例えば、ポッティングモールド技術によって樹脂封止を行っても良いが、生産性を考慮するとトランスファーモールド技術による樹脂封止の方が好ましいと考えられる。

その後、図５（ｃ）で示す様に、半導体パッケージの結合体から支持テープ（２）の剥離を行った後に、半導体パッケージの結合体をダイシングテープ１７に貼り合わせ、図５（ｄ）で示す様に、ダイシングブレード１８によって半導体パッケージの結合体を個片化することによって、図１（ｂ）で示す様な半導体パッケージを得ることができる。

なお、本実施例では、半導体パッケージの結合体から支持テープ（２）の剥離を行った後に半導体パッケージの個片化を行ったが、必ずしも支持テープ（２）の剥離を行った後に個片化を行う必要は無く、個片化を行った後に支持テープ（２）の剥離を行っても良い。

なお、上記した本発明を適用した半導体パッケージの製造方法の一例では、同一大きさの半導体素子を基板に搭載し、半導体パッケージの中には単一の半導体素子が搭載された半導体パッケージの製造方法を例に挙げて説明を行ったが、この様な製造方法に限定されることは無く、例えば、図６（ａ）で示す様に異なる大きさの半導体素子を含む半導体パッケージを同一プロセスにおいて製造しても良いし、図６（ｂ）で示す様に基板に搭載された２つの半導体素子を同一の半導体パッケージに含むようなものであっても良く、また、図６（ｃ）で示す様に基板に搭載された半導体素子の上に絶縁膜を介して更に半導体素子を搭載した様な半導体パッケージであっても良い。なお、図６中符号ｇで示す点線は個片化する際にダイシングブレードによって切断する箇所を表している。

本発明を適用した半導体パッケージの製造方法の一例では、チップ搭載領域に配置された端子電極も信号用の端子として使用することができる半導体パッケージを得ることができる。

また、銅薄板から端子電極及び引き出し配線の両方を形成するために、端子電極と引き出し配線との電気的接続が安定しており、電気的接続の信頼性の高い半導体パッケージを得ることができる。

更に、銅薄板のエッチングを行う際に、銅薄板の板厚全てをエッチングすることなく、十数μｍ〜数十μｍ残した状態でエッチングを終了させることによって、半導体パッケージの製造途中に端子電極が欠落することを抑制することができ、製造歩留まりの向上を期待できる。

半導体パッケージの製造方法（２）
本発明を適用した半導体パッケージの製造方法の他の一例では、先ず、図７（ａ）で示す様に、支持テープ（１）１１の表面に銅薄板１２を貼り合わせた後に、汎用のフォトリソグラフィー技術及びエッチング技術を用いて銅薄板のエッチングを行い、図７（ｂ）で示す様に、所定の間隔で規則的に整列した多数の端子電極２を形成する。なお、視覚的な便宜上、図７（ｂ）は支持テープ（１）とは反対側から見た斜視図である。

ここで、後述するトランスファーモールド技術によって端子電極の間隙に樹脂材料を充填する際には、３００℃程度にまで温度が上昇することも考えられるために、支持テープ（１）は、樹脂材料の充填の際の温度に耐えられる程度の耐熱性を有するものを用いる点は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。

また、支持テープ（１）の表面に貼り合わせる薄板が、導電性を有する薄板であればいかなるものであっても良い点についても上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。

次に、トランスファーモールド技術を用いて図７（ｃ）で示す様に、端子電極の間隙に樹脂材料３を充填する。なお、視覚的な便宜上、図７（ｃ）は支持テープ（１）とは反対側から見た斜視図である。

ここで、本実施例では、トランスファーモールド技術によって端子電極の間隙に樹脂材料を充填しているが、端子電極の間隙に樹脂材料を充填することができるのであれば印刷法等いかなる方法であっても構わない。

続いて、図７（ｄ）で示す様に、端子電極若しくは引き出し配線の形成領域に開口部を有するメタルマスク１９を取り付け、取り付けたメタルマスク上に導電性ペースト２０をスキージ等を用いて印刷することによって、引き出し配線４を形成する。導電性ペーストの印刷後に、メタルマスクを剥がし、導電性ペーストをキュアすることによって、図１（ａ）で示す様な基板を得ることができる。

以後の工程は上記した本発明を適用した半導体パッケージの製造方法の一例と同様である。

本発明を適用した半導体パッケージの製造方法の他の一例では、チップ搭載領域に配置された端子電極も信号用の端子として使用することができる半導体パッケージを得ることができる。

本発明を適用した半導体パッケージの一例を説明するための模式図である。 端子電極の形状を説明するための模式的な断面図である。 本発明を適用した半導体パッケージの変形例を説明するための模式的な斜視図である。 本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（１）である。 本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（２）である。 本発明を適用した半導体パッケージの製造方法の変形例を説明するための模式的な斜視図である。 本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図である。 従来のリードフレームを説明するための模式図（１）である。 従来のリードフレームを説明するための模式図（２）である。 従来の半導体パッケージを説明するための模式的な断面図である。

符号の説明

１ 基板
２ 端子電極
３ 樹脂材料
４ 引き出し配線
５ 半導体パッケージ
６ 半導体素子
７ ダイボンド材
８ チップ電極
９ ボンディングワイヤー
１０ 封止樹脂
１１ 支持テープ（１）
１２ 銅薄板
１３ レジスト
１４ 端子面
１５ 支持テープ（２）
１６ 半導体パッケージの結合体
１７ ダイシングテープ
１８ ダイシングブレード
１９ メタルマスク
２０ 導電性ペースト

Claims (14)

1. 複数の互いに独立した端子電極と該端子電極を固定する非導電材料を備える基板において、
   半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成された
   ことを特徴とする基板。
2. 前記端子電極は、所定の間隔で整列している
   ことを特徴とする請求項１に記載の基板。
3. 複数の互いに独立した端子電極と該端子電極を固定する非導電材料とを有する基板本体を形成する工程と、
   該基板本体の上層に、半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成する工程とを備える
   ことを特徴とする基板の製造方法。
4. 前記端子電極は、所定の間隔で整列している
   ことを特徴とする請求項３に記載の基板の製造方法。
5. 複数の互いに独立した端子電極と、該端子電極を固定する非導電材料と、半導体素子の搭載領域に配置された前記端子電極から半導体素子の非搭載領域に引き出されると共に、半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線を備える基板の製造方法であって、
   第１の領域及び該第１の領域の上層に位置する第２の領域を有する導電体層の前記第１の領域のうち、前記端子電極の非形成領域を除去して溝部を形成する工程と、
   該溝部の少なくとも一部を非導電材料で埋め込む工程と、
   前記第２の領域のうち、前記端子電極若しくは前記引き出し配線の非形成領域を除去する工程を備える
   基板の製造方法。
6. 前記溝部が所定の間隔で整列する様に前記導電体層の第１の領域の除去を行う
   請求項５に記載の基板の製造方法。
7. 前記溝部を非導電材料で充填する
   請求項５に記載の基板の製造方法。
8. 複数の互いに独立した端子電極と該端子電極を固定する非導電材料を有する基板と、
   該基板に搭載された半導体素子と、
   該半導体素子を封止する封止樹脂を備える半導体パッケージにおいて、
   前記半導体素子の搭載領域に配置された前記端子電極から前記半導体素子の非搭載領域に引き出されると共に、前記半導体素子とボンディングワイヤーによって電気的に接続される引き出し配線が形成された
   ことを特徴とする半導体パッケージ。
9. 前記端子電極は、所定の間隔で整列している
   ことを特徴とする請求項８に記載の半導体パッケージ。
10. 複数の互いに独立した端子電極と該端子電極を固定する非導電材料とを有する基板を形成する工程と、
    該基板の上層に、半導体素子の搭載領域に形成された前記端子電極から半導体素子の非搭載領域に引き出される引き出し配線を形成する工程と、
    前記基板に半導体素子を搭載し、半導体素子と前記引き出し配線をボンディングワイヤーによって電気的に接続する工程と、
    前記基板に搭載した半導体素子を樹脂封止する工程とを備える
    ことを特徴とする半導体パッケージの製造方法。
11. 前記端子電極は、所定の間隔で整列している
    ことを特徴とする請求項１０に記載の半導体パッケージの製造方法。
12. 複数の互いに独立した端子電極と該端子電極を固定する非導電材料を有する基板と、該基板に搭載される半導体素子と、該半導体素子の搭載領域に配置された前記端子電極から前記半導体素子の非搭載領域に引き出される引き出し配線と、前記半導体素子を封止する封止樹脂とを備える半導体パッケージの製造方法であって、
    第１の領域及び該第１の領域の上層に位置する第２の領域を有する導電体層の前記第１の領域のうち、前記端子電極の非形成領域を除去して溝部を形成する工程と、
    該溝部の少なくとも一部を非導電材料で埋め込む工程と、
    前記第２の領域のうち、前記端子電極若しくは前記引き出し配線の非形成領域を除去する工程と、
    前記基板に半導体素子を搭載し、半導体素子と前記引き出し配線をボンディングワイヤーによって電気的に接続する工程と、
    前記基板に搭載した半導体素子を樹脂封止する工程とを備える
    半導体パッケージの製造方法。
13. 前記溝部が所定の間隔で整列する様に前記導電体層の第１の領域の除去を行う
    請求項１２に記載の半導体パッケージの製造方法。
14. 前記溝部を非導電材料で充填する
    請求項１２に記載の半導体パッケージの製造方法。

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