JP5025921B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5025921B2 JP5025921B2 JP2005188540A JP2005188540A JP5025921B2 JP 5025921 B2 JP5025921 B2 JP 5025921B2 JP 2005188540 A JP2005188540 A JP 2005188540A JP 2005188540 A JP2005188540 A JP 2005188540A JP 5025921 B2 JP5025921 B2 JP 5025921B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor
- semiconductor chip
- front surface
- conductive wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
- H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/24998—Reinforcing structures, e.g. ramp-like support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/76—Apparatus for connecting with build-up interconnects
- H01L2224/7615—Means for depositing
- H01L2224/76151—Means for direct writing
- H01L2224/76155—Jetting means, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
- H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、上記の問題点を解決するためになされたもので、半導体チップの小型化に適応すると共に、リードフレームやBGA基板に半導体チップを搭載した半導体装置の更なる薄型化を図る手段を提供することを目的とする。
図1、図2において、1は半導体装置である。
2は半導体チップであり、半導体基板としてのシリコン基板に図示しない回路素子を形成した半導体チップであって、そのチップおもて面2aには回路素子の所定の部位と電気的に接続するチップ電極3が複数形成されている。本実施例ではチップ電極3が比較的不揃いに形成されている。
10は導電性樹脂配線であり、半導体チップ2のチップおもて面2aのチップ電極3とリード端子5のリード部6とを電気的に接続する配線であって、チップ電極3上から半導体チップ2のチップおもて面2a、チップ側面2c、突起部8の外面を経てリード部6の上面に到る経路にシリンジ等により塗布、またはインクジェット方式による印刷により塗布されたペースト状の電気導電性を有する樹脂剤(導電性ペースト剤という。)を乾燥または加熱硬化させて形成される。
複数の半導体チップ2を形成した半導体ウェハを個片に分割した半導体チップ2を準備し、そのチップ裏面2bのリード端子5の伸張部7と接触する部位にインクジェット方式による印刷により絶縁樹脂剤を塗布し、これを加熱等により硬化させてチップ裏面2bに絶縁膜11を形成する。
チップおもて面2a等に絶縁膜11を形成した半導体チップ2のチップ電極3上からチップおもて面2aおよびチップ側面2cの絶縁膜11上、突起部8の外面上を経てリード部6の上面に到る経路にシリンジ等による導電性ペースト剤を塗布し、これを加熱等により硬化させて半導体チップ2のチップ電極3とリード端子5のリード部6とを電気的に接続する導電性樹脂配線10を形成する。
このようにして製造された本実施例の半導体装置1は、その高さが半導体チップ2のチップおもて面2aの絶縁膜11と導電性樹脂配線10の厚さ、半導体チップ2の厚さおよびチップ裏面2bの絶縁膜11の厚さ、並びにリード端子5の厚さで決定され、半導体装置1の更なる薄型化を図ることができる。
以上説明したように、本実施例では、半導体チップをリード端子の伸張部に絶縁膜を介して設置し、半導体チップのチップ電極とリード端子のリード部とをチップおもて面およびチップ側面との間を絶縁膜で絶縁した導電性樹脂配線で電気的に接続するようにしたことによって、半導体装置の高さをチップおもて面の絶縁膜と導電性樹脂配線の厚さ、半導体チップの厚さおよびチップ裏面の絶縁膜の厚さ、並びにリード端子の厚さで構成することができ、半導体装置の更なる薄型化を図ることができると共に、不揃いに配置されたチップ電極であってもリード端子とチップ電極との間を電気的に容易に接続することができる。
なお、本実施例においては、個片化した半導体チップのチップ裏面に絶縁膜を形成した後にリード端子に設置するとして説明したが、絶縁膜の形成は半導体ウェハの裏面に絶縁膜を形成し、その後に個片に分割するようにしてもよく、個片化した半導体チップのチップおもて面、チップ側面およびチップ裏面の所定の部位に予め絶縁膜を形成し、この半導体チップをリード端子に設置するようにしてもよい。またチップ電極を除く全表面に絶縁膜を形成するようにしてもよい。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の半導体チップ2は、半導体基板が絶縁体で形成された半導体チップであり、例えば半導体基板としてのサファイア基板に薄いシリコン層を積層したSOS(Silicon On Sapphire)構造の半導体チップである。
以下に、本実施例の半導体装置1の製造方法について説明する。
複数の半導体チップ2を形成した半導体ウェハを個片に分割した半導体チップ2を準備し、そのチップ裏面2bをチップ側面2cに接触する突起部8の対向面8aをガイドとしてリード端子5の伸張部7に載置し、シリンジ等により絶縁樹脂剤をチップ電極3の縁部からチップおもて面2aおよびチップ側面2cの厚さ方向にかけての導電性樹脂配線10を形成する部位に塗布し、これを加熱等により硬化させて絶縁膜11を形成する。
そして、実施例1と同様にして、チップおもて面2a等に絶縁膜11を形成した半導体チップ2のチップ電極3上からリード部6の上面に到る経路に導電性ペースト剤を塗布し、これを硬化させて半導体チップ2のチップ電極3とリード端子5のリード部6とを電気的に接続する導電性樹脂配線10を形成する。
このようにして製造された本実施例の半導体装置1は、その高さが半導体チップ2のチップおもて面2aの絶縁膜11と導電性樹脂配線10の厚さ、半導体チップ2の厚さおよびリード端子5の厚さで決定され、半導体装置1の一層の薄型化を図ることができる。
また、実施例1と同様に半導体チップ2の更なる小型化を図ることができると共に、不揃いに配置されたチップ電極3であってもリード端子5とチップ電極3との間を電気的に容易に接続することができ、半導体チップの小型化に容易に適応することができる。
以上説明したように、本実施例では、絶縁体を半導体基板とした半導体チップをリード端子の伸張部に設置し、半導体チップのチップ電極とリード端子のリード部とをチップおもて面およびチップ側面との間を絶縁膜で絶縁した導電性樹脂配線で電気的に接続するようにしたことによって、半導体装置の高さをチップおもて面の絶縁膜と導電性樹脂配線の厚さ、半導体チップの厚さおよびリード端子の厚さで構成することができ、半導体装置の一層の薄型化を図ることができると共に、不揃いに配置されたチップ電極であってもリード端子とチップ電極との間を電気的に容易に接続することができる。
なお、本実施例では、図3においてチップ側面の絶縁膜をチップおもて面から突起部の間に形成するように図示したが、チップ側面の絶縁膜は、SOS構造の半導体チップの薄いシリコン層等のように電気導電性を有する部位の側面を絶縁するように形成すれば足りる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の半導体チップ2は、実施例2と同様のSOS構造の半導体チップであり、チップおもて面2aのチップ電極は部分的に2列にかつ不揃いに形成されている。
以下に、本実施例の半導体装置1の製造方法について説明する。
複数の半導体チップ2を形成した半導体ウェハを個片に分割した半導体チップ2を準備し、そのチップ裏面2bをチップ側面2cに接触する突起部8の対向面8aをガイドとしてリード端子5の伸張部7に載置し、チップ側面2c側に配置されたチップ電極3は実施例2と同様に絶縁樹脂剤を塗布する。
この場合にチップ電極3間を電気的に接続する必要があるときは、図4に示すように接続するチップ電極3の縁部の間に絶縁樹脂剤を塗布する。
チップおもて面2a等に絶縁膜11を形成した半導体チップ2のチップ電極3上からチップおもて面2aおよびチップ側面2cの絶縁膜11上、図4において上下のリード端子5を除くリード端子5の突起部8の外面上、および図5に示すように接続すべきリード端子5との間のチップ側面2cの厚さ方向の直交方向も経てリード部6の上面に到る経路にシリンジ等による導電性ペースト剤を塗布し、これを加熱等により硬化させて半導体チップ2のチップ電極3とリード端子5のリード部6とを電気的に接続する導電性樹脂配線10を形成する。
その後の作動は実施例1と同様であるのでその説明を省略する。
このようにして製造された本実施例の半導体装置1は、実施例2と同様の高さの半導体装置1となり、半導体装置1の一層の薄型化を図ることができる。
また、実施例1の半導体チップに本実施例を適用する場合は、上記のチップ側面に形成する導電性樹脂配線とチップ側面との間およびチップ裏面とリード端子の伸張部との間にも絶縁膜を形成する。
2 半導体チップ
2a チップおもて面
2b チップ裏面
2c チップ側面
3 チップ電極
5 リード端子
6 リード部
7 伸張部
8 突起部
10 導電性樹脂配線
11 絶縁膜
Claims (3)
- 半導体チップと、
前記半導体チップのチップおもて面に形成されたチップ電極と、
前記半導体チップの外側に位置するリード部と前記半導体チップのチップ裏面側に伸張する伸張部と前記半導体チップのチップ側面に対向する対向面が設けられた突起部とを有する複数の外部接続端子と、
前記チップおもて面と一定の距離を保って前記チップおもて面の外周へ延在して前記リード部と接続する導電性配線であって、前記チップ裏面まで延在することなく、前記チップ電極と前記外部接続端子のリード部との間を電気的に接続する導電性配線と、
前記導電性配線と前記チップおもて面との間、および前記チップ側面と前記導電性配線との間、および前記チップ側面と前記突起部の対向面との間、および前記チップ裏面と前記外部接続端子の伸張部との間を電気的に絶縁する絶縁膜と、
前記導電性配線を含む前記チップおもて面、前記導電性配線を含む前記チップ側面および前記チップ裏面を覆う電気絶縁性を有する封止樹脂とを備えたことを特徴とする半導体装置。 - 絶縁体を半導体基板とした半導体チップと、
前記半導体チップのチップおもて面に形成されたチップ電極と、
前記半導体チップの外側に位置するリード部と前記半導体チップのチップ裏面に当接する伸張部と前記半導体チップの前記半導体基板からなるチップ側面に当接する対向面が設けられた突起部とを有する複数の外部接続端子と、
前記チップおもて面と一定の距離を保って前記チップおもて面の外周へ延在して前記リード部と接続する導電性配線であって、前記チップ裏面まで延在することなく、前記チップ電極と前記外部接続端子のリード部との間を電気的に接続する導電性配線と、
前記導電性配線と前記チップおもて面との間、および前記導電性配線と前記半導体チップのチップ側面との間を電気的に絶縁する絶縁膜と、
前記導電性配線を含む前記チップおもて面、前記導電性配線を含む前記チップ側面および前記チップ裏面を覆う電気絶縁性を有する封止樹脂とを備えたことを特徴とする半導体装置。 - 請求項1または請求項2において、
前記チップ電極とリード端子との間を電気的に接続するときに、前記導電性配線を前記チップ側面の半導体チップの厚さ方向以外の方向にも形成したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005188540A JP5025921B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005188540A JP5025921B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010276371A Division JP2011049613A (ja) | 2010-12-10 | 2010-12-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007012699A JP2007012699A (ja) | 2007-01-18 |
JP5025921B2 true JP5025921B2 (ja) | 2012-09-12 |
Family
ID=37750845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005188540A Active JP5025921B2 (ja) | 2005-06-28 | 2005-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5025921B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8097497B2 (en) * | 2007-03-30 | 2012-01-17 | Xerox Corporation | Inkjet printed wirebonds, encapsulant and shielding |
US7843046B2 (en) * | 2008-02-19 | 2010-11-30 | Vertical Circuits, Inc. | Flat leadless packages and stacked leadless package assemblies |
JP5088275B2 (ja) * | 2008-08-29 | 2012-12-05 | コニカミノルタホールディングス株式会社 | 配線形成方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6068639A (ja) * | 1983-08-31 | 1985-04-19 | Toshiba Corp | 樹脂封止型半導体装置 |
JPH09232365A (ja) * | 1996-02-26 | 1997-09-05 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
KR100293815B1 (ko) * | 1998-06-30 | 2001-07-12 | 박종섭 | 스택형 패키지 |
JP2004303884A (ja) * | 2003-03-31 | 2004-10-28 | Seiko Epson Corp | 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール |
-
2005
- 2005-06-28 JP JP2005188540A patent/JP5025921B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007012699A (ja) | 2007-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7271466B2 (en) | Semiconductor device with sidewall wiring | |
US6028358A (en) | Package for a semiconductor device and a semiconductor device | |
JP5529371B2 (ja) | 半導体装置及びその製造方法 | |
KR970013292A (ko) | 반도체 장치 어셈블리 | |
KR20090009710A (ko) | 반도체 장치 및 그 제조 방법 | |
US11569190B2 (en) | Semiconductor structure and manufacturing method thereof | |
KR20130030370A (ko) | 패키지 기판 및 이를 갖는 반도체 패키지 | |
EP1478021B1 (en) | Semiconductor device and manufacturing method thereof | |
KR100370529B1 (ko) | 반도체 장치 | |
JP5025921B2 (ja) | 半導体装置 | |
JP2006100759A (ja) | 回路装置およびその製造方法 | |
JP3632024B2 (ja) | チップパッケージ及びその製造方法 | |
KR20060049442A (ko) | 회로 장치의 제조 방법 | |
KR20000053570A (ko) | 비.지.에이.용 테이프 캐리어 및 그것을 이용한 반도체장치 | |
US11901275B2 (en) | Semiconductor device package | |
JP4737995B2 (ja) | 半導体装置 | |
TW201005903A (en) | Semiconductor package with holes through holes | |
JP2004289017A (ja) | 樹脂封止型半導体装置 | |
JP2011049613A (ja) | 半導体装置 | |
JP4845097B2 (ja) | 半導体装置 | |
TWI283472B (en) | Chip package having a slot type metal film carrying a wire-bonding chip | |
JP3535102B2 (ja) | 半導体装置およびその製造方法 | |
JP2013115054A (ja) | 半導体チップおよび半導体パッケージ | |
KR19980078349A (ko) | 반도체 패키지 및 그 제조방법 | |
TW200935585A (en) | Stackable window BGA semiconductor package and stacked assembly utilized the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080304 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120522 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120620 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150629 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5025921 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |