CN107086213A - 封装基板、覆晶式封装及其制造方法 - Google Patents

封装基板、覆晶式封装及其制造方法 Download PDF

Info

Publication number
CN107086213A
CN107086213A CN201610929466.9A CN201610929466A CN107086213A CN 107086213 A CN107086213 A CN 107086213A CN 201610929466 A CN201610929466 A CN 201610929466A CN 107086213 A CN107086213 A CN 107086213A
Authority
CN
China
Prior art keywords
those
substrate
conductive line
film
line surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610929466.9A
Other languages
English (en)
Inventor
萧友享
杨秉丰
邵郁琇
林光隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201610929466.9A priority Critical patent/CN107086213A/zh
Publication of CN107086213A publication Critical patent/CN107086213A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

一种封装基板、覆晶式封装及其制造方法。封装基板,包括一基板本体、多数个金属导线与多数个薄膜。基板本体具有相对的一第一基板表面与一第二基板表面。金属导线配置在基板本体的第一基板表面上。金属导线具有一上导线表面与数个侧导线表面。薄膜形成在金属导线的侧导线表面上。

Description

封装基板、覆晶式封装及其制造方法
本申请是2013年7月19日申请的,申请号为201310306505.6,发明名称为“封装基板、覆晶式封装及其制造方法”的中国发明专利申请的分案申请
技术领域
本发明是有关于一种半导体封装结构及其制造方法,且特别是有关于一种封装基板、覆晶式封装及其制造方法。
背景技术
覆晶封装技术的趋势包括提高接点密度。其中一种方法是导线上接合(bond ontrace;BOT)。然而,晶粒上的导电柱上的焊料材料在接触封装基板的导线之后,在进行回焊接合步骤的过程中,焊料材料很容易向下流动至导线大部分的侧面,甚至流动至封装基板的表面上,使得形成的焊料层会接触到不期望(或非对应的)导线、接触垫等等,形成不期望的电路(例如短路)而影响产品的效能与良率。再者,焊料材料向下流动至导线的侧面,甚至流动至封装基板的表面上,也会产生形成的焊料层高度不足的问题,此外,介金属化合物(intermetallic compound;IMC)占焊料层中的比例会非常的高,因此焊料层性质易脆,而可靠度不佳。当导线的尺寸与导线之间的间距逐渐细微,上述问题会变得更加严重。
发明内容
本发明有关于一种封装基板、覆晶式封装及其制造方法,能改善现有技术的问题。
根据一实施例,提出一种封装基板,包括一基板本体、多数个金属导线(trace)与多数个薄膜。基板本体具有相对的一第一基板表面与一第二基板表面。金属导线配置在基板本体的第一基板表面上。金属导线各具有一上导线表面与至少一个侧导线表面。薄膜形成在金属导线的至少一个侧导线表面上。薄膜对焊料的润湿性小于金属导线的上导线表面。
根据一实施例,提出一种覆晶式封装,包括一晶粒、多数个导电柱、一基板本体、多数个金属导线、多数个薄膜与多数个焊料层。晶粒具有相对的一第一晶粒表面与一第二晶粒表面。第一晶粒表面具有多数个连接垫。导电柱配置在连接垫上并电性连接至连接垫。基板本体具有相对的一第一基板表面与一第二基板表面。金属导线配置在基板本体的第一基板表面上。金属导线各具有一上导线表面与至少一个侧导线表面。薄膜形成在金属导线的至少一个侧导线表面上。薄膜对焊料的润湿性小于金属导线的上导线表面。焊料层配置在金属导线的上导线表面与导电柱之间,并电性连接导电柱与金属导线。
根据一实施例,提出一种封装基板的制造方法,包括以下步骤。提供一基板本体。基板本体具有相对的一第一基板表面与一第二基板表面。于基板本体的第一基板表面上形成多数个金属导线。金属导线包括至少一可氧化金属层与一抗氧化金属层。抗氧化金属层位在金属导线的上部分。对金属导线进行氧化工艺,以在金属导线的可氧化金属层的侧导线表面上形成多数个薄膜。
根据一实施例,提出一种覆晶式封装的制造方法,包括以下步骤。提供一晶粒。晶粒具有相对的一第一晶粒表面与一第二晶粒表面。第一晶粒表面具有多数个连接垫。配置多数个导电柱在连接垫上并电性连接至连接垫。配置多数个焊料材料在导电柱上。提供一基板本体。基板本体具有相对的一第一基板表面与一第二基板表面。于基板本体的第一基板表面上形成多数个金属导线。金属导线各包括至少一可氧化金属层与一抗氧化金属层。抗氧化金属层位在金属导线的上部分。对金属导线进行氧化工艺,以在金属导线的可氧化金属层的侧导线表面上形成多数个薄膜。将焊料材料接触金属导线的上表面。进行一接合步骤,以将焊料材料转变成多数个焊料层。焊料层物理连接并电性连接至金属导线。其中在加热接合步骤中,焊料层的流动是局限在薄膜的上表面。
为了对本发明的上述及其他方面有更佳的了解,下文特举较佳实施例,并配合附图,作详细说明如下:
附图说明
图1绘示一实施例的封装基板。
图2绘示一实施例的覆晶式封装。
图3A至图3H绘示一实施例的覆晶式封装的制造方法。
符号说明:
102、202~封装基板;
104~基板本体;
106、206~金属导线;
108~薄膜;
110~第一基板表面;
112~第二基板表面;
114、214~上导线表面;
116~侧导线表面;
118~种子层;
122~导电层;
124~扩散障碍层
128~抗氧化层;
130~晶粒;
132~导电柱;
134~焊料层;
136~第一晶粒表面;
137、139~保护层;
138~第二晶粒表面;
140~连接垫;
142~金属柱;
144~扩散障碍层;
146~种子层;
150~图案化光阻;
152~光阻开口;
B~柱宽度;
C~最大总高度;
E~间距;
H~高度;
T~导线厚度;
W~导线宽度。
具体实施方式
图1绘示一实施例的封装基板102。封装基板102包括基板本体104、多数个金属导线(trace)106与多数个薄膜108。基板本体104具有相对的一第一基板表面110与一第二基板表面112。
金属导线106配置在基板本体104的第一基板表面110上。金属导线106各具有一上导线表面114与数个侧导线表面116。金属导线106可包括种子层118、导电层122、扩散障碍层124、抗氧化层128。种子层118可为一层或多层结构,于一实施例中,举例来说,种子层118为两层结构,一层材质包括钛,另一层材质包含镍钒。于一实施例中,导电层122的材质包括铜。扩散障碍层124的材质可包括镍。于一实施例中,扩散障碍层124其厚度为1μm~5μm。抗氧化层128可为一层或多层结构,抗氧化层128的材质可包括金或铂。于一实施例中,抗氧化层128其厚度为0.01μm~1.5μm。或可选择性于扩散障碍层124及抗氧化层128之间加入一保护层(未显示),于一实施例中,保护层的材质可包括钯。于一实施例中,扩散障碍层124、保护层(未显示)与抗氧化层128为化学镍钯金(Electroless Ni/Pd&Immersion Gold;ENEPIG)。于其他实施例中,金属导线106中作为导线主体的导电层122可使用其他合适的导电金属例如包括铝,并省略作为扩散障碍层124,或是选用不同的工艺方法可省略种子层118。
薄膜108形成在金属导线106的侧导线表面116上,薄膜108对焊料的润湿性小于金属导线106的上导线表面114,换言之,薄膜108具有焊料不易润湿的特性。薄膜108的材质可包括介电材料。于一实施例中,薄膜108的材质包括金属导线106的氧化物,例如氧化铜、氧化铝、氧化钛。于一实施例中,薄膜108的厚度介于0.1至1.0微米。若厚度小于0.1微米则不易防止焊料润湿于金属导线106的侧导线表面116上,若厚度大于1.0微米则影响细线化的设计,且制作不易。
图2绘示根据一实施例的覆晶式封装,其可使用如图1所示的封装基板102形成。
如图2所示,覆晶式封装包括封装基板202、一晶粒130、多数个导电柱132与多数个焊料层134。晶粒130具有相对的一第一晶粒表面136与一第二晶粒表面138。第一晶粒表面136具有多数个被保护层137、保护层139露出的连接垫140。导电柱132配置在连接垫140上并电性连接至连接垫140。导电柱132包括金属柱142。于一实施例中,金属柱142的材质包括铜,且导电柱132包括扩散障碍层144,扩散障碍层144的材质包括镍。于其他实施例中,金属柱142可使用其他合适的导电金属例如铝,或者,省略扩散障碍层144。
焊料层134配置金属导线206的上导线表面214与导电柱132之间,并电性连接导电柱132与金属导线206。于一实施例中,焊料层134包括焊料材料例如锡、锡银等,与介金属化合物(例如焊料材料与扩散障碍层124、保护层、抗氧化层128(图1)反应形成的介金属化合物,例如(Au,Pd,Ni)Sn4、Ni3Sn4等等。
图3A至图3H绘示一实施例的覆晶式封装的制造方法。
请参照图3A,于基板本体104的第一基板表面110上形成一种子层146。于种子层146上形成一图案化光阻150。图案化光阻150具有数个光阻开口152。图案化光阻150可包括绿漆。
请参照图3B,可以电镀的方式,从图案化光阻150的光阻开口152露出的种子层146上形成导电层122。
请参照图3C,于导电层122上形成扩散障碍层124。于扩散障碍层124上形成保护层。于扩散障碍层124上形成抗氧化层128。于一实施例中,可在扩散障碍层124与抗氧化层128之间形成保护层(未显示)。扩散障碍层124、保护层、抗氧化层128可以电镀或化学镀的方式形成。
请参照图3D,移除图案化光阻150。
请参照图3E,移除种子层146未被导电层122、扩散障碍层124、抗氧化层128遮盖的部分,以形成种子层118。
请参照图3F,在金属导线106的侧导线表面116上形成薄膜108,薄膜108至少露出金属导线106的上导线表面114。于一实施例中,是对金属导线106进行氧化工艺,以形成薄膜108。其中是经由适当地选择各种子层118、导电层122、扩散障碍层124、抗氧化层128的材质,并控制氧化工艺参数,来达到此目的。于一实施例中,举例来说,在一些氧化工艺中,金属导线106下部分的种子层118(例如钛、镍钒)、导电层122(例如铜、铝)、扩散障碍层124(例如镍)可被氧化,因此定义为可氧化金属层;上部分的与抗氧化层128(例如金或铂)无法被氧化,因此定义为抗氧化金属层。于其他实施例中,使用的氧化工艺可氧化导电层122(例如铜、铝),而无法氧化抗氧化层128(例如金)。于一实施例中,举例来说,是在大气氛围中,以150℃加热30分钟来进行氧化工艺以形成薄膜108。在其他实施例中,亦可利用纯氧环境、其他的高温、反应时间等条件来进行氧化工艺。于一实施例中,薄膜108的厚度介于0.1μm~1μm。
请参照图3G,提供晶粒130,其具有相对的第一晶粒表面136与第二晶粒表面138。第一晶粒表面136上具有连接垫140。配置导电柱132在连接垫140上。配置多数个焊料材料154在导电柱132上。于一实施例中,焊料材料154包括锡、锡银等。
金属导线106各具有一导线厚度T,例如10μm。金属导线106各具有一导线宽度W。导电柱132各具有一柱宽度B。柱宽度B除以导线宽度W的值(B/W)是介于0.8~2.5。
表1显示实施例的导电柱132之间的间距E(对应金属导线106之间的间距);导电柱132的柱宽度B;导电柱132与焊料材料154的最大总高度C;金属导线106宽度W;与导电柱132的柱宽度B除以金属导线106宽度W的值(B/W)之间的关系。
表1
请参照图3H,将焊料材料154接触金属导线106的上导线表面114,并进行一接合步骤,例如加热回焊,以将焊料材料154转变成多数个焊料层134。焊料层134物理连接并电性连接金属导线206与导电柱132。在此接合步骤中,焊料层134(或焊料材料154)的流动是局限在薄膜108的上表面,亦即,焊料层134(或焊料材料154)不会流动至薄膜108的侧表面,更不会流动至基板本体104的第一基板表面110上而接触到其他不预期的(或非对应的)导线或接触垫等等。再者,于实施例中,形成的焊料层134能控制在一足够的高度H范围,例如17μm~20μm,高于比较例(没有使用薄膜108所形成的)焊料层的高度7μm~10μm。于实施例中,焊料层134包括扩散障碍层124(例如镍)、抗氧化层128(例如金)、扩散障碍层124与抗氧化层128之间的保护层(例如钯)(未显示)、扩散障碍层144(例如镍)与焊料材料154经由接合步骤的加热而反应形成的介金属化合物(intermetallic compound;IMC),包括例如(Au,Pd,Ni)Sn4、Ni3Sn4。焊料层134其形成的范围能够局限在薄膜108的上表面之上,因此介金属化合物占焊料层134中的比例低,造成焊料层134不容易脆裂,且可靠度高。例如于一实施例中,介金属化合物占焊料层134中的比例为20%~30%,低于比较例(没有形成薄膜108)的比例70%~80%。
综上所述,虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种封装基板,包括:
一基板本体,具有相对的一第一基板表面与一第二基板表面;
多数个金属导线,配置在该基板本体的该第一基板表面上,该些金属导线各具有一上导线表面与至少一个侧导线表面;以及
一薄膜,形成在该些金属导线的该至少一个侧导线表面上,其中所述薄膜对焊料的润湿性小于所述上导线表面。
2.如权利要求1所述的封装基板,其中该薄膜的材质包括介电材料。
3.如权利要求1所述的封装基板,其中该薄膜的材质包括该些金属导线的氧化物。
4.如权利要求1所述的封装基板,其中该薄膜的厚度介于0.1至1.0微米。
5.如权利要求1所述的封装基板,其中该金属导线包括至少一可氧化金属层与一抗氧化金属层,且该薄膜形成在该可氧化金属层的侧导线表面。
6.一种覆晶式封装,包括:
一晶粒,具有相对的一第一晶粒表面与一第二晶粒表面,该第一晶粒表面具有多数个连接垫;
多数个导电柱,配置在该些连接垫上并电性连接至该些连接垫;
一基板本体,具有相对的一第一基板表面与一第二基板表面;
多数个金属导线,配置在该基板本体的该第一基板表面上,该些金属导线各具有一上导线表面与至少一个侧导线表面;
一薄膜,形成在该些金属导线的该至少一个侧导线表面上,其中所述薄膜对焊料的润湿性小于所述上导线表面;以及
多数个焊料层,配置在该些金属导线的该些上导线表面与该些导电柱之间,并电性连接该些导电柱与该些金属导线。
7.如权利要求6所述的覆晶式封装,其中该薄膜的厚度介于0.1至1.0微米。
8.如权利要求6所述的覆晶式封装,其中该些金属导线各具有一导线宽度,该些导电柱各具有一柱宽度,该柱宽度除以该导线宽度的值是介于0.8~2.5。
9.一种封装基板的制造方法,包括:
提供一基板本体,该基板本体具有相对的一第一基板表面与一第二基板表面;
于该基板本体的该第一基板表面上形成多数个金属导线,该些金属导线各包括至少一可氧化金属层与一抗氧化金属层,该些抗氧化金属层位在该些金属导线的上部分;以及
对该些金属导线进行氧化工艺,以在该些金属导线的该些可氧化金属层的该至少一个侧导线表面上形成一薄膜。
10.如权利要求9所述的封装基板的制造方法,其中形成厚度介于0.1至1.0微米的该薄膜。
CN201610929466.9A 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法 Pending CN107086213A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610929466.9A CN107086213A (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610929466.9A CN107086213A (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法
CN201310306505.6A CN103367304B (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201310306505.6A Division CN103367304B (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法

Publications (1)

Publication Number Publication Date
CN107086213A true CN107086213A (zh) 2017-08-22

Family

ID=49368343

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201310306505.6A Active CN103367304B (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法
CN201610929466.9A Pending CN107086213A (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201310306505.6A Active CN103367304B (zh) 2013-07-19 2013-07-19 封装基板、覆晶式封装及其制造方法

Country Status (1)

Country Link
CN (2) CN103367304B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016209840A1 (de) * 2016-06-03 2017-12-07 Continental Teves Ag & Co. Ohg Sensor, Verfahren und Sensoranordnung
US9960137B1 (en) * 2016-11-01 2018-05-01 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006062A1 (en) * 2001-07-06 2003-01-09 Stone William M. Interconnect system and method of fabrication
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法,和半导体器件及其制造方法
US20120043672A1 (en) * 2010-08-17 2012-02-23 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Conductive Pillars Over First Substrate Aligned to Vertically Offset BOT Interconnect Sites Formed Over Second Substrate
CN102820290A (zh) * 2011-05-30 2012-12-12 台湾积体电路制造股份有限公司 封装集成电路的连接件设计

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306816A (ja) * 1995-04-28 1996-11-22 Sumitomo Metal Ind Ltd 電極パッド
US6998293B2 (en) * 2002-03-29 2006-02-14 Visteon Global Technologies, Inc. Flip-chip bonding method
US20100300743A1 (en) * 2009-06-02 2010-12-02 Qualcomm Incorporated Modified Pillar Design for Improved Flip Chip Packaging
KR101660787B1 (ko) * 2009-09-23 2016-10-11 삼성전자주식회사 솔더 볼 접합 방법 및 메모리 모듈 리페어 방법
KR20120122637A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 기판, 플립칩 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006062A1 (en) * 2001-07-06 2003-01-09 Stone William M. Interconnect system and method of fabrication
CN1437256A (zh) * 2002-02-07 2003-08-20 日本电气株式会社 半导体元件及其制造方法,和半导体器件及其制造方法
US20120043672A1 (en) * 2010-08-17 2012-02-23 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Conductive Pillars Over First Substrate Aligned to Vertically Offset BOT Interconnect Sites Formed Over Second Substrate
CN102820290A (zh) * 2011-05-30 2012-12-12 台湾积体电路制造股份有限公司 封装集成电路的连接件设计

Also Published As

Publication number Publication date
CN103367304A (zh) 2013-10-23
CN103367304B (zh) 2016-12-28

Similar Documents

Publication Publication Date Title
WO2010052973A1 (ja) 半導体装置及びその製造方法
US10978418B2 (en) Method of forming an electrical contact and method of forming a chip package with a metal contact structure and protective layer
CN207068843U (zh) 半导体器件
TW490773B (en) Semiconductor device and its manufacture method
US20100230810A1 (en) Flip chip semiconductor package and fabrication method thereof
JP2008277798A5 (zh)
US8367473B2 (en) Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TW201219536A (en) Cu paste metallization for silicon solar cells
TWI301740B (en) Method for fabricating circuit board with electrically connected structure
EP1922755A2 (en) Semiconductor device having improved mechanical and thermal reliability
TWI253161B (en) Chip carrier and chip package structure thereof
JP5611315B2 (ja) パッケージキャリア
US9398700B2 (en) Method of forming a reliable microelectronic assembly
CN107086213A (zh) 封装基板、覆晶式封装及其制造方法
CN104465573B (zh) 一种以FeNi合金或FeNiP合金作为反应界面层的柱状凸点封装结构
CN101159253A (zh) 凸块下金属层结构、晶圆结构与该晶圆结构的形成方法
CN201859866U (zh) 半导体封装装置
JP4714260B2 (ja) 薄膜抵抗器構造物およびその製造方法
CN103489791A (zh) 封装载板及其制作方法
JP6154110B2 (ja) 実装基板
JP6371043B2 (ja) 電子回路板、アセンブリおよびその関係する方法
CN201859867U (zh) 集成电路封装结构
US20070205493A1 (en) Semiconductor package structure and method for manufacturing the same
CN218632031U (zh) 封装结构
US20230027674A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170822

RJ01 Rejection of invention patent application after publication