JP2009187980A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体素子11と、その周囲にエリアアレイ状に配置された柱状端子14と、半導体素子11の電極パッド15と柱状端子14のワイヤボンディング部12を電気的に連結するボンディングワイヤ16とを有し、半導体素子11、ボンディングワイヤ16及び柱状端子14の一部を樹脂封止し、封止樹脂17の下端より各柱状端子14の一部を突出させ、各柱状端子14は表側と裏側からそれぞれハーフエッチングにより形成され、かつ各柱状端子14の上面には金めっき(又は、錫めっき、錫合金めっき、ニッケルめっき)23がなされ、封止樹脂17より突出する各柱状端子14の下面には錫めっき(又は、錫合金めっき、ニッケルめっき)25がなされている。
【選択図】図1
Description
(2)エッチング時にパターン(端子及びパッド)を形成するためのレジスト膜として作用する。
特に、上記(2)の理由から、めっき被膜にはエッチング液に耐性のある金属材料を選択する必要がある。
また、この特許文献1記載の技術においては、基板実装側の端子面には金めっきがなされているが、その側面はエッチングを行ったままでリードフレーム素材が露出しており、そのままでは時間の経過と共に表面が酸化される恐れがある。
前記第1のめっき層を、1)下地ニッケルめっきを介して形成された金めっき、2)下地ニッケルめっきを介して形成された錫めっき又は錫合金めっき、3)下地めっき無しのニッケルめっき、4)下地めっき無しの錫めっき又は錫合金めっきのいずれか1によって形成し、
前記第2のめっき層を、1)下地ニッケルめっきを介して形成された錫めっき又は錫合金めっき、2)下地めっき無しのニッケルめっき、3)下地めっき無しの錫めっき又は錫合金めっきのいずれか1によって形成し、
前記第1、第2のエッチング液に、前記リードフレーム素材は溶かすが前記第1のめっき層及び前記第2のめっき層を溶かさないアルカリエッチング液を用いる。
なお、以上の発明において、錫合金めっき層は半田めっき層を含む。
(1)基板実装側の端子、即ち、外部接続端子部の表面には、高価な金めっきを除く、錫めっき、錫合金めっき、ニッケルめっきのいずれか1からなる第2のめっき層を形成しているので、半導体装置のコスト低減を図ることができる。
(2)高価な金めっきに代えて、以上に説明した第2のめっき層を使用するので、このめっき層の厚みを厚くすることが容易となり、これによって、レジスト膜として作用するこれらのめっきの裏側周囲のエッチングファクターが緩和され、その結果微細な柱状端子の形成も可能となる。
図1は本発明の一実施の形態に係る方法で製造する半導体装置の断面図、図2は同半導体装置の底面図、図3(A)〜(K)は同半導体装置の製造方法の説明図、図4(A)、(B)は同半導体装置の製造過程を示す説明図、図5は本発明の他の実施の形態に係る方法で製造する半導体装置の断面図である。
図3(A)に示すように、複数の半導体装置10を並べて同時に製造できる広さで、厚みが例えば0.02〜1.5mm程度の銅(銅合金を含む)からなるリードフレーム素材28を用意し、上面(表面)及び下面(裏面)にそれぞれ耐めっき用のレジスト膜29、30を形成し、第1、第2の回路パターン31、32を周知の露光処理及び現像を行って形成する。この第1の回路パターン31は中央の素子搭載領域を囲んでエリアアレイ状に並べて配置されたワイヤボンディング部12のパターンを有し、第2の回路パターン32はエリアアレイ状に配置された外部接続端子部13と中央の素子搭載部18のパターンを有している。
この状態で、図3(J)に示すように、半導体素子11を素子搭載部18の中央に導電性接着剤21を介して載せる。そして、半導体素子11の電極パッド15と各ワイヤボンディング部12との間でワイヤボンディングを行った後全体を樹脂封止して中間製品を形成する。
この場合、下地めっき24の層及び錫めっき25の層が厚地に形成されているので、錫めっき25の層の剛性が高くエッチング液のめっき層下部への回り込みが減少し、サイドエッチングの量が減少する。従って、個々に分離された、より精密な柱状端子14を形成できる。
以上の方法によって製造された半導体装置10の群を縦横に切断して、固片化(ダイシング)を行い、個々の半導体装置10が完成する。
なお、このような2列や4列の柱状端子の他、半導体素子の周囲に隙間を設けて1列、3列又は5列以上の柱状端子を有する半導体装置であっても本発明は適用される。
前記実施の形態においては、下地めっき22としてニッケルめっきを使用し、その上に金めっき23を形成したが、この金めっき23の代わりに錫めっき、又は錫合金めっき(半田めっき)をすることもでき、この場合、錫めっき及び錫合金めっきの厚みは厚く(例えは、1〜10μm)とすることができ、これによって更に半導体装置の製造コストが低減する。第1のエッチング液としては、アルカリエッチング液を使用することになる(以下の変形例においても同じ)。
前記実施の形態において、下地めっき22の代わりに、厚地(例えば、1〜10μm、より好ましくは、2〜8μm)のニッケルめっき層のみとすることもできる。当然その上に金めっきは行わない。これによって、金は全く使用しないので、廉価に半導体装置を製造できる。
前記実施の形態において、下地めっき22の代わりに、厚地(例えば、1〜10μm、より好ましくは、2〜8μm)の錫めっき層又は錫合金めっき層のみとすることもできる。当然その上に金めっきは行わない。これによって、金は全く使用せず、工程の省略も可能となるので、廉価に半導体装置を製造できる。
前記実施の形態においては、下地めっき24の上に更に錫めっき25(又は錫合金めっき)をしたが、下地めっき24を省略して、リードフレーム素材28の上に直接厚地(例えば、2〜40μm)の錫めっき又は錫合金めっきをすることもできる。これによって、工程の省略が可能となるので、安価に製造できる。
前記実施の形態においては、下地めっき24の上に更に錫めっき25(又は錫合金めっき)をしたが、下地めっき24を省略して、リードフレーム素材28の上に直接厚地(例えば、2〜40μm)のニッケルめっきをすることもできる。これによって、工程の省略が可能となるので、安価に製造できる。なお、この場合、リフローにより封止樹脂の下端から下方に突出している柱状端子の外周面には、酸化防止用の膜を形成できないので、この部分に、錫めっき又は錫合金めっき層の形成を行うのが好ましい。
また、このエッチング液を使用すると、金めっきの底部に形成されているニッケルめっきからなる下地めっきを浸食しないので、この下地めっきによって金めっきが補強され、金めっきの厚みを薄くすることもできる。
また、前記実施の形態においては、第1、第2のエッチング液として、塩化テトラミン銅(Cu(NH3)4Cl2)の溶液を使用したが、錫、半田、ニッケルを浸食(溶解)しないで、銅等のリードフレーム素材を浸食(溶解)する液体であれば、他の溶液であっても本発明は適用される。
Claims (4)
- 銅又は銅合金からなるリードフレーム素材に対して、中央部の素子搭載領域を囲んで配置され上面がワイヤボンディング部となる柱状端子を形成する第1の回路パターンを表側に、下面が外部接続端子部となる前記柱状端子を含む第2の回路パターンを裏側にそれぞれレジスト膜によって形成する第1工程と、前記第1、第2の回路パターンが表裏に形成された前記リードフレーム素材の表側に第1のめっき層を、前記リードフレーム素材の裏側に第2のめっき層を形成する第2工程と、前記リードフレーム素材をその表側から前記第1のめっき層をレジスト膜として第1のエッチング液を用いてハーフエッチングする第3工程と、前記第3工程でハーフエッチングした前記リードフレーム素材の表側の前記素子搭載領域に半導体素子を搭載してワイヤボンディングした後、樹脂封止する第4工程と、樹脂封止された該半導体装置の中間製品を、前記第2のめっき層をレジスト膜として、第2のエッチング液を用いてハーフエッチングし前記柱状端子を個々に分離する第5工程とを有する半導体装置の製造方法において、
前記第1のめっき層を、1)下地ニッケルめっきを介して形成された金めっき、2)下地ニッケルめっきを介して形成された錫めっき又は錫合金めっき、3)下地めっき無しのニッケルめっき、4)下地めっき無しの錫めっき又は錫合金めっきのいずれか1によって形成し、
前記第2のめっき層を、1)下地ニッケルめっきを介して形成された錫めっき又は錫合金めっき、2)下地めっき無しのニッケルめっき、3)下地めっき無しの錫めっき又は錫合金めっきのいずれか1によって形成し、
前記第1、第2のエッチング液に、前記リードフレーム素材は溶かすが前記第1のめっき層及び前記第2のめっき層を溶かさないアルカリエッチング液を用いることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記第2のめっき層は厚地めっきであって、前記第5工程の後、加熱リフロー処理を行って該厚地めっきを溶融させ、封止樹脂の下端から下方に突出している前記柱状端子の外周面を前記第2のめっき層で覆う第6工程を有することを特徴とする半導体装置の製造方法。
- 請求項1及び2のいずれか1項に記載の半導体装置の製造方法において、前記アルカリエッチング液は、塩化テトラミン銅であることを特徴とする半導体装置の製造方法。
- 請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、該半導体装置は前記リードフレーム素材に複数並べて配置され、最終工程で固片化されることを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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PCT/JP2008/073627 WO2009084597A1 (ja) | 2007-12-28 | 2008-12-25 | 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム |
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---|---|---|---|---|
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