WO2023033126A1 - リードフレーム及びその製造方法 - Google Patents

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lead frame
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昌博 永田
和広 篠崎
雅宏 山田
大輔 奥山
千秋 初田
謙太朗 関
秀人 松井
一範 大内
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大日本印刷株式会社
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    • H05K2203/03—Metal processing
    • H05K2203/0307—Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites

Definitions

  • the present disclosure relates to lead frames and manufacturing methods thereof.
  • a QFN type semiconductor device is constructed by sealing a semiconductor element mounted on a mounting surface of a lead frame with a sealing resin and exposing a portion of leads on the back side.
  • the distance from the outer periphery of the semiconductor device to the electrodes of the semiconductor element which is the distance through which moisture contained in the outside air (air) can enter, tends to be short. Therefore, there is a possibility that moisture in the air may enter from the periphery of the semiconductor device to the electrodes of the semiconductor element.
  • This embodiment provides a lead frame capable of manufacturing a semiconductor device capable of suppressing penetration of moisture in the air up to the electrodes of the semiconductor element, and a manufacturing method thereof.
  • the present embodiment provides a lead frame and a method of manufacturing the same, which can make good connection between the bumps and the lead frame and can suppress the intrusion of moisture from the outer periphery of the semiconductor device toward the electrodes of the semiconductor element.
  • the present embodiment provides a lead frame and a method of manufacturing the same, which can manufacture a lead frame having a rough surface at low cost.
  • the present embodiment provides a lead frame and a method of manufacturing the same that can prevent moisture from penetrating from the periphery of the semiconductor device toward the electrodes of the semiconductor element.
  • the present embodiment provides a lead frame and a method of manufacturing the same that can suppress bleed-out and prevent moisture from entering from the outer periphery of the semiconductor device toward the electrodes of the semiconductor element.
  • a plurality of lead portions are provided, and at least a portion of the upper surface of the lead portion and the side wall surface of the lead portion are roughened rough surfaces, and the a * value of the rough surface in the CIELab color space is in the range of 12-19 and the b * value is in the range of 12-17.
  • a plurality of lead portions are provided, and at least a portion of the upper surface of the lead portion and the side wall surface of the lead portion are roughened rough surfaces, and the arithmetic mean curvature Spc of the peak points of the rough surfaces is 700 mm.
  • a lead frame that is greater than or equal to -1.
  • a part of the upper surface of the lead portion and a side wall surface of the lead portion are the rough surface, and a metal plating layer is provided on a surface of the upper surface of the lead portion that is not the rough surface.
  • the lead frame according to any one of [1] to [3].
  • the metal plating layer includes at least one of an Ag plating layer, a Ni plating layer, a Pd plating layer, and an Au plating layer.
  • the plurality of lead sections are arranged around the die pad section, and the upper surface of the die pad section and the side wall surface of the die pad section are the rough surfaces.
  • the lead frame according to any one of [5].
  • the lead frame is used for manufacturing a semiconductor device including a sealing portion that seals at least the plurality of leads, wherein the upper surface of the lead portion that contacts the sealing portion and The lead frame according to any one of [1] to [7], wherein sidewall surfaces of the lead portions are rough surfaces.
  • a metal plating layer is provided on a part of the upper surface of the lead portion, and in the rough surface forming step, the upper surface and the sidewall surface of the lead portion on which the metal plating layer is not provided are roughened.
  • the metal plating layer includes at least one of an Ag plating layer, a Ni plating layer, a Pd plating layer, and an Au plating layer.
  • the lead portion including a thinned inner lead portion is formed from the lower surface side of the lead portion, and in the rough surface forming step, the rough surface is formed on the lower surface of the inner lead portion.
  • a die pad portion on which a semiconductor element is mounted is formed so that the plurality of lead portions are arranged around the die pad portion; roughening the upper surface and side wall surfaces of the die pad portion, and at least a portion of the upper surface of the lead portion and the side wall surface of the lead portion to form the rough surface.
  • the lead portion has an inner lead thinned from the back surface side, the inner lead surface is formed on the surface side of the inner lead, the inner lead back surface is formed on the back surface of the inner lead, and the inner lead surface is formed on the back surface side of the inner lead.
  • An inner lead tip surface is formed on a surface of the inner lead facing the die pad, and an external terminal is formed on a non-thinned portion of the back surface of the lead portion.
  • the shortest distance between the smooth surface region and the periphery of the die pad or the lead portion is 0.025 mm or more and 1.0 mm or less. Lead frame.
  • a method for manufacturing a lead frame the steps of: preparing a metal substrate; etching the metal substrate to form a die pad and lead portions positioned around the die pad; forming a plating layer on a portion of the die pad; forming a rough surface on a portion of the metal substrate not covered with the plating layer; and removing the plating layer.
  • a method of manufacturing a lead frame wherein a smooth surface region is formed on the surface or the surface of the lead portion, and the rough surface region exists so as to surround the entire periphery of the smooth surface region.
  • a method of manufacturing a lead frame comprising: a step of forming; and a step of removing the plating layer.
  • the plating layer is formed on a portion of the surface of the lead portion, and in the step of removing the other plating layer, the plating layer is present on a portion of the surface of the lead portion.
  • An external terminal is formed in the non-coated portion, and at least a part of the surface of the inner lead, the back surface of the inner lead, and the tip surface of the inner lead are rough surfaces, and the external terminal is smooth.
  • a metal layer is located on the surface of the lead portion, and a first surface portion of the surface of the lead portion adjacent to the outside of the metal layer is a smooth surface, and is outside the first surface portion.
  • a metal layer is positioned on the surface of the lead portion, a recess is formed outside the metal layer in the surface of the lead portion, and a third surface portion adjacent to the outside of the recess is a rough surface.
  • a metal layer is positioned on the surface of the lead portion, a recess is formed outside the metal layer in the surface of the lead portion, and a third surface portion adjacent to the outside of the recess is a rough surface. and the inner surface of the recess is roughened.
  • the lead portion has an inner lead that is thinned from the back side, and an inner lead tip surface is formed on a surface of the inner lead facing the die pad, and the inner lead tip surface is a rough surface.
  • the lead frame according to any one of [35] to [39], wherein
  • a step of preparing a metal substrate, and etching the metal substrate to obtain a die pad and leads positioned around the die pad and partially thinned from the back surface side a step of forming a plated layer around the metal substrate; a step of removing a part of the plated layer existing in a region where a rough surface is to be formed; forming a roughened surface on a portion not covered with a layer; and removing the plating layer, wherein the thinned portion of the back surface of the lead portion becomes a roughened surface and is thinned.
  • a method of manufacturing a lead frame, wherein the non-smooth portion has a smooth surface.
  • a lead frame at least partially formed with a second rough surface, wherein the second rough surface of the lead portion is rougher than the first rough surface of the die pad.
  • a third rough surface is formed on the side surface of the die pad, and the roughness of the third rough surface of the die pad is rougher than the roughness of the first rough surface of the die pad, to [43] Leadframe as described.
  • the lead portion has an inner lead that is thinned from the back surface side, the inner lead back surface is formed on the back surface side of the inner lead, and a fourth rough surface is formed on the inner lead back surface.
  • the lead portion has an inner lead that is thinned from the back surface side, and an inner lead tip surface is formed on a surface of the inner lead facing the die pad, and the inner lead tip surface has a second 5 rough surfaces are formed, and the roughness of the fifth rough surface of the lead portion is rougher than the roughness of the first rough surface of the die pad, any one of [43] to [45]. lead frame described in .
  • the S-ratio of the first rough surface is 1.10 or more and less than 1.30, and the S-ratio of the second rough surface is 1.30 or more and 2.30 or less, [43] The lead frame according to any one of [49].
  • a method for manufacturing a lead frame the steps of preparing a metal substrate, etching the metal substrate to form a die pad and lead portions positioned around the die pad, forming a coating layer on the lead portion; removing the coating layer existing on at least a part of the surface of the die pad; forming a surface; removing the coating layer present on at least a portion of the surface of the lead; and forming a second rough surface on a portion of the lead not covered by the coating layer.
  • the second rough surface of the lead portion is rougher than the first rough surface of the die pad.
  • the bumps and the lead frames can be well connected, and moisture can be prevented from entering from the periphery of the semiconductor device toward the electrodes of the semiconductor element.
  • a lead frame having a rough surface can be manufactured at low cost.
  • the present embodiment it is possible to suppress bleed-out and prevent moisture from entering from the periphery of the semiconductor device toward the electrodes of the semiconductor element.
  • FIG. 1 is a plan view showing the lead frame according to the first embodiment.
  • FIG. FIG. 2 is a partially cut end view of the lead frame according to the first embodiment.
  • FIG. 3 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. 4 is a partially cut end view of the semiconductor device according to the first embodiment.
  • FIG. 5 is a partially cut end view of a semiconductor device according to a modification of the first embodiment.
  • FIG. 6A is a process diagram for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6B is a process diagram following FIG. 6A for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6C is a process drawing following FIG. 6B for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6A is a process diagram for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6B is a process diagram following FIG. 6A for explaining the method of manufacturing the lead frame according to the first
  • FIG. 6D is a process drawing following FIG. 6C for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6E is a process drawing following FIG. 6D for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6F is a process drawing following FIG. 6E for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6G is a process drawing following FIG. 6F for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 6H is a process drawing following FIG. 6G for explaining the method of manufacturing the lead frame according to the first embodiment.
  • FIG. 7A is a process diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7B is a process drawing following FIG.
  • FIG. 7A for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7C is a process drawing following FIG. 7B for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7D is a process drawing following FIG. 7C for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a plan view showing the lead frame according to the second embodiment.
  • FIG. 9 is a cross-sectional view (cross-sectional view taken along line IX-IX in FIG. 8) showing the lead frame according to the second embodiment.
  • 10A and 10B are enlarged plan views showing the surface of the die pad and the surface of the lead, respectively.
  • FIG. 11 is a plan view showing the semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view (cross-sectional view taken along line XII-XII in FIG. 11) showing the semiconductor device according to the second embodiment.
  • 13(a) and 13(b) are enlarged cross-sectional views showing bumps as connection portions, respectively.
  • 14(a)-(i) are cross-sectional views showing the method of manufacturing the lead frame according to the second embodiment.
  • 15A to 15D are cross-sectional views showing the method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 16 is a partially enlarged cross-sectional view showing the semiconductor device according to the second embodiment.
  • FIGS. 17(a) to 17(d) are enlarged plan views respectively showing the surface of the die pad and the surface of the lead portion according to the modified example of the second embodiment.
  • FIG. 18 is a plan view showing the lead frame according to the third embodiment.
  • FIG. 19 is a cross-sectional view (cross-sectional view taken along line XIX-XIX in FIG. 18) showing the lead frame according to the third embodiment.
  • FIG. 20 is a plan view showing the semiconductor device according to the third embodiment.
  • FIG. 21 is a cross-sectional view (cross-sectional view taken along the line XXI-XXI of FIG. 20) showing the semiconductor device according to the third embodiment.
  • FIG. 22 is an enlarged cross-sectional view showing a bump as a connecting portion.
  • 23(a)-(i) are cross-sectional views showing the method of manufacturing the lead frame according to the third embodiment.
  • FIG. 24A to 24D are cross-sectional views showing the method of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 25 is a partially enlarged cross-sectional view showing the semiconductor device according to the third embodiment.
  • FIG. 26 is a cross-sectional view showing the lead frame according to the fourth embodiment.
  • FIG. 27 is a cross-sectional view showing the semiconductor device according to the fourth embodiment.
  • 28(a)-(j) are cross-sectional views showing the method of manufacturing the lead frame according to the fourth embodiment.
  • FIG. 29 is a partially enlarged cross-sectional view showing the semiconductor device according to the fourth embodiment.
  • FIG. 30 is a plan view showing a lead frame according to a fifth embodiment
  • 31 is a cross-sectional view showing the lead frame according to the fifth embodiment (cross-sectional view taken along line XXXI-XXXI in FIG. 30)
  • FIG. 32 is a plan view showing a semiconductor device according to a fifth embodiment
  • FIG. 33 is a cross-sectional view showing the semiconductor device according to the fifth embodiment (cross-sectional view taken along line XXXIII-XXXIII in FIG. 32);
  • FIG. 34 is an enlarged cross-sectional view showing a bump as a connecting portion;
  • 35(a) to 35(j) are sectional views showing a method of manufacturing a lead frame according to the fifth embodiment;
  • FIG. 36(a) to 36(d) are cross-sectional views showing the method of manufacturing the semiconductor device according to the fifth embodiment
  • FIG. 37 is a partially enlarged cross-sectional view showing a semiconductor device according to a fifth embodiment
  • FIG. 38 is a cross-sectional view showing a lead frame according to a sixth embodiment
  • FIG. 39 is a cross-sectional view showing a semiconductor device according to a sixth embodiment
  • 40(a) to 40(j) are cross-sectional views showing a method of manufacturing a lead frame according to the sixth embodiment
  • 41 is a partially enlarged cross-sectional view showing a semiconductor device according to a sixth embodiment
  • FIG. FIG. 42 is a cross-sectional view showing a lead frame according to a seventh embodiment
  • FIG. 43 is a cross-sectional view showing a semiconductor device according to a seventh embodiment; 44(a) to 44(j) are cross-sectional views showing a method of manufacturing a lead frame according to the seventh embodiment;
  • FIG. 45 is a partially enlarged cross-sectional view showing a semiconductor device according to a seventh embodiment;
  • FIG. 46 is a cross-sectional view showing a lead frame according to an eighth embodiment;
  • FIG. 47 is a cross-sectional view showing a semiconductor device according to an eighth embodiment;
  • 48(a)-(j) are cross-sectional views showing a method of manufacturing a lead frame according to the eighth embodiment;
  • FIG. 49 is a partially enlarged cross-sectional view showing a semiconductor device according to an eighth embodiment;
  • FIG. 50 is a plan view showing a lead frame according to a ninth embodiment
  • FIG. 51 is a cross-sectional view showing the lead frame according to the ninth embodiment (cross-sectional view taken along line LI-LI in FIG. 50)
  • FIG. 52 is a plan view showing a semiconductor device according to a ninth embodiment
  • FIG. 53 is a cross-sectional view (cross-sectional view taken along line LIII-LIII of FIG. 52) showing the semiconductor device according to the ninth embodiment
  • 54(a) to 54(e) are sectional views showing a method of manufacturing a lead frame according to the ninth embodiment
  • FIG. 55(a) to 55(h) are sectional views showing a method of manufacturing a lead frame according to the ninth embodiment
  • FIG. 56(a) to 56(e) are cross-sectional views showing the method of manufacturing the semiconductor device according to the ninth embodiment
  • FIG. 57 is a partially enlarged cross-sectional view showing a semiconductor device according to a ninth embodiment
  • FIG. 58 is a cross-sectional view showing a lead frame according to a modification of the ninth embodiment
  • a numerical range represented using “ ⁇ ” means a range that includes the numerical values described before and after “ ⁇ ” as lower and upper limits, respectively.
  • terms such as “film”, “sheet”, and “plate” are not distinguished from each other based on the difference in designation.
  • “plate” is a concept that includes members that can be generally called “sheets” and “films.”
  • the lead frame 100 is used to manufacture a semiconductor device 200 (see FIGS. 3 and 4).
  • the leadframe 100 has a plurality of package regions 100A.
  • the plurality of package regions 100A are arranged in multiple rows and multiple stages (matrix). Note that FIG. 1 shows only a portion of the lead frame 100 centering on one package region 100A.
  • the package area 100A is an area corresponding to a semiconductor device 200, which will be described later, and is an area surrounded by rectangular imaginary lines (broken lines shown in FIG. 1) (see FIG. 1).
  • the lead frame 100 includes a plurality of package regions 100A, but the lead frame 100 is not limited to this embodiment, and the lead frame 100 is composed of only one package region 100A. may have been
  • the terms “inner” and “inner” refer to the side toward the center of each package region 100A, and the terms “outer” and “outer” refer to the sides away from the center of each package region 100A. (Connecting bar 130 side).
  • the “upper surface” refers to the surface on which the semiconductor element 210 is mounted
  • the “lower surface” refers to the surface opposite to the “upper surface”, which is mounted on an external mounting substrate (not shown).
  • the term “side wall surface” refers to the surface to be connected, and the “side wall surface” is a surface located between the “upper surface” and the “lower surface”, which constitutes the thickness of the lead frame 100 (metal substrate 310).
  • half-etching means etching the material to be etched halfway in its thickness direction.
  • the thickness of the material to be etched after half-etching is 30% to 70%, preferably 40% to 60%, of the thickness of the material to be etched before half-etching.
  • each package region 100A of the lead frame 100 includes a plurality of lead portions 110, a die pad portion 120, and a connecting bar 130 connecting the lead portions 110.
  • Lead portion 110 may include inner lead portion 111 and terminal portion 113 .
  • the inner lead portion 111 is a portion thinned from the lower surface side, and is positioned inside (on the die pad portion 120 side) in each package region 100A.
  • the terminal portion 113 is positioned on the outside (connecting bar 130 side) in each package region 100A.
  • the inner lead portion 111 extends from the terminal portion 113 toward the die pad portion 120 .
  • An internal terminal is formed on the upper surface side of the inner lead portion 111 .
  • the internal terminals are regions electrically connected to the semiconductor element 210 through the connecting members 220 as described later.
  • a metal plating layer 112 is provided on the internal terminals to improve adhesion with the connection member 220 .
  • Each lead portion 110 is connected to the semiconductor element 210 via a connection member 220 as will be described later, and is arranged with a space between it and the die pad portion 120 (see FIGS. 4 and 5). .
  • the plurality of lead portions 110 are spaced apart from each other along the longitudinal direction of the connecting bar 130 .
  • Each lead portion 110 extends from the connecting bar 130 respectively.
  • the lead portion 110 is arranged along the periphery of the die pad portion 120 .
  • the lead portion 110 is partially thinned from the lower surface side.
  • the inner lead portion 111 is the portion that is thinned from the lower surface side.
  • a portion of the lead portion 110 that is not thinned from the lower surface side is the terminal portion 113 , and the external terminal 150 is formed on the lower surface of the terminal portion 113 .
  • the external terminal 150 is a portion electrically connected to an external mounting board (not shown).
  • the external terminal 150 is a portion exposed to the outside of the semiconductor device 200, which will be described later.
  • the inner lead portion 111 is thinned by, for example, half-etching from the lower surface side.
  • the inner lead portion 111 has an inner lead portion upper surface 111A, an inner lead portion lower surface 111B facing the inner lead portion upper surface 111A, and an inner lead portion side wall surface.
  • the inner lead portion upper surface 111A is a part of the upper surface of the lead portion 110 .
  • the inner lead side wall surface includes a die pad portion facing surface 111C facing the die pad portion 120 side and a surface facing the adjacent lead portion 110 .
  • the inner lead portion lower surface 111B is positioned below the lead portion 110 .
  • the terminal portion 113 is located on the connecting bar 130 side. Terminal portion 113 is connected to connecting bar 130 .
  • the lower surface of the terminal portion 113 constitutes the external terminal 150 described above.
  • the terminal portion 113 has the same thickness as the die pad portion 120 without being half-etched. A portion of the lower surface of the terminal portion 113 located on the connecting bar 130 side may be thinned to form a connection portion with the connecting bar 130 .
  • At least a part of the upper surface and side wall surfaces of the lead portions 110 are roughened surfaces, and the lower surfaces of the lead portions 110 (terminal portions 113) are non-roughened surfaces.
  • the inner lead portion lower surface 111B is a roughened rough surface.
  • the roughened rough surface is shown by the thick broken line.
  • the rough surface when simply referred to as a "rough surface”, the rough surface means a rough surface that has been roughened, preferably a rough surface that has been roughened by microetching or the like.
  • a thinned portion of the lower surface of the lead portion 110 is a roughened rough surface.
  • the entire inner lead portion lower surface 111B is a rough surface.
  • the portion of the lower surface of the lead portion 110 that is not thinned is a non-roughened surface.
  • the terminal portion 113 is not thinned from the lower surface side, and the entire external terminal 150 located on the lower surface side of the terminal portion 113 has a non-roughened surface.
  • the inner lead portion side wall surface including the die pad portion facing surface 111C is a rough surface in which the entire area is roughened.
  • a part of the upper surface of the lead portion 110 (inner lead portion 111) located on the die pad portion 120 side may be a non-roughened surface, and the metal plating layer 112 is provided on the non-roughened surface.
  • the metal plating layer 112 may be formed by electroplating, for example.
  • the thickness of the metal plating layer 112 may be in the range of 1 ⁇ m to 10 ⁇ m.
  • the metal plating layer 112 is, for example, Ag plating layer, Ag alloy plating layer, Au plating layer, Au alloy plating layer, Pt plating layer, Cu plating layer, Cu alloy plating layer, Pd plating layer, Ni plating layer, etc. It may well contain one or more of these.
  • the metal plating layer 112 preferably includes at least one of an Ag plating layer, a Ni plating layer, a Pd plating layer, and an Au plating layer.
  • a well-known base plating may be applied.
  • a Ni plating layer, a Cu plating layer, or the like can be used as the base plating.
  • a semiconductor element 210 is mounted on the upper surface of the die pad section 120 as described later. Moreover, it is sufficient that a plurality of lead portions 110 are arranged around the die pad portion 120 .
  • the upper surface and side wall surfaces of the die pad section 120 may be roughened surfaces, and the lower surface of the die pad section 120 may be a non-roughened surface (see FIG. 2).
  • the upper surface of the die pad portion 120 is a region (internal terminal) that is bonded to the semiconductor element 210 via an adhesive 240 such as die attach paste, as will be described later.
  • the lower surface of the die pad portion 120 is not thinned by, for example, half-etching, and is a non-roughened surface that is not roughened like the metal substrate 310 before processing, which will be described later.
  • a lower surface of the die pad portion 120 is exposed to the outside in a semiconductor device 200 which will be described later.
  • the package regions 100A are connected to each other via connecting bars 130, and the connecting bars 130 extend along the X and Y directions.
  • the X direction and the Y direction are two directions parallel to each side of the package region 100A in the plane of the lead frame 100, and the X direction and the Y direction are orthogonal to each other.
  • Each connecting bar 130 is arranged around the package area 100A and outside the package area 100A.
  • Each connecting bar 130 has an elongated rod shape in plan view.
  • the width W of each connecting bar 130 (the distance in the direction perpendicular to the longitudinal direction of the connecting bar 130) is not particularly limited, but can be set appropriately within the range of 95 ⁇ m to 250 ⁇ m, for example.
  • a plurality of lead portions 110 are connected to each connecting bar 130 at predetermined intervals along the longitudinal direction of the connecting bar 130 , and the die pad portion 120 is supported by the connecting bar 130 via suspension leads 140 . ing.
  • the connecting bar 130 in this embodiment is not thinned, it is not limited to this aspect.
  • the connecting bar 130 may be thinned by half-etching from its lower surface side.
  • the thickness of the connecting bar 130 in this case can be set in consideration of the configuration of the semiconductor device 200 and the like.
  • the thickness of the connecting bar 130 can be appropriately set within a range of, for example, 80 ⁇ m to 200
  • the lead frame 100 is used to manufacture a semiconductor device 200 having a sealing portion 230 which will be described later.
  • the sidewall surface may be a rough surface that is roughened.
  • the upper surface of the lead portion 110, the side wall surface of the lead portion 110, and the connecting bar 130 located outside the package region 100A may be roughened surfaces, or may be non-roughened surfaces. It can be a face.
  • the lead frame 100 is diced along the connecting bar 130 when the semiconductor device 200 is manufactured using the lead frame 100 . At this time, if each package region 100A is individually molded and diced, if the upper surface of the connecting bar 130 is roughened, there is a risk that foreign matter will be generated when the lead frame 100 is diced. Therefore, by forming the upper surface of the connecting bar 130 as a non-roughened surface, it is possible to suppress the generation of foreign matter when manufacturing the semiconductor device 200 .
  • the a * value in the CIELab color space is in the range of 12 to 19
  • the b * value is in the range of 12 to 17
  • the a * value is preferably 13. ⁇ 18 with b * values in the range of 12-16.
  • the surface area ratio increases. Become. Therefore, in a semiconductor device that can be manufactured using the lead frame 100, the adhesion strength with the mold resin increases. As a result, it is possible to prevent moisture in the air from entering the electrodes of the semiconductor element.
  • the a * value and the b * value in the CIELab color space of the rough surface in the lead frame 100 according to the present embodiment are within the above range, thereby suppressing the infiltration of moisture in the air to the electrodes of the semiconductor element. possible semiconductor devices can be manufactured.
  • the a * value and b * value in the CIELab color space are measured using a spectral density/colorimeter eXact (manufactured by X-rite).
  • the CIELab color space (L * a * b * color space) will be described.
  • the L * a * b * color space is the CIELab chromaticity diagram recommended by the CIE.
  • L * represents lightness
  • a * represents the degree of red/magenta or green
  • b * represents the degree of yellow or blue.
  • the more the value of b * goes to the minus side, the closer to blue, and the more to the plus side, the closer to yellow.
  • An L * value of 100 indicates white (total reflection), and an L * value of 0 indicates black (total absorption).
  • the center of these three values is the neutral color (gray). That is, movement along the L * axis indicates a change in lightness, and movement on the a * b * plane indicates a change in hue.
  • the distance in the L * a * b * space corresponds to the closeness of colors, and it can be said that the closer the distance, the closer the color.
  • the a * value in the CIELab color space is between red/magenta and green
  • the b * value is between yellow and blue. can be said to be equivalent.
  • the arithmetic mean curvature Spc of the peak point of the rough surface is 700 mm ⁇ 1 or more, preferably 1000 mm ⁇ 1 to 5000 mm ⁇ 1 , more preferably 2000 mm ⁇ 1 to 4000 mm -1 .
  • the contact point with the contacted body is sharp. It is shown that.
  • the adhesion strength with the mold resin is increased, and it is possible to suppress the infiltration of moisture in the air to the electrodes of the semiconductor element. That is, the arithmetic mean curvature Spc of the peak point of the rough surface in the lead frame 100 according to the present embodiment is within the above range, thereby manufacturing a semiconductor device capable of suppressing penetration of moisture in the air to the electrodes of the semiconductor element. can. Furthermore, the arithmetic mean height Sa of the rough surface is preferably 0.12 ⁇ m or more, more preferably in the range of 0.12 ⁇ m to 0.34 ⁇ m.
  • the arithmetic mean curvature Spc of the peak points of the rough surface is 700 mm ⁇ 1 or more, and the arithmetic mean height Sa of the rough surface is within a predetermined range, so that moisture in the air can be effectively prevented from reaching the electrodes of the semiconductor element. It is possible to manufacture a semiconductor device that can be effectively suppressed.
  • the arithmetic mean curvature Spc of the peak points represents the average of the principal curvatures of the peak points present in the object.
  • the arithmetic mean height Sa is a parameter obtained by extending the arithmetic mean height Ra of lines to three dimensions, that is, a plane, and represents the average of the absolute values of the height differences of each point with respect to the average plane of the surface.
  • the arithmetic mean curvature Spc and the arithmetic mean height Sa of the summit point are measured using a laser microscope VK-X260 (manufactured by Keyence Corporation, measurement section) and a laser microscope VK-X250 (manufactured by Keyence Corporation, controller section). measured using
  • the inventors have found that the state of the roughened surface of the lead frame is important for the lead frame used in the semiconductor device.
  • the inventors noticed that attention should be paid to the CIELab color space or the arithmetic mean curvature Spc and the arithmetic mean height Sa of the peak point as indices indicating the state of the rough surface.
  • the rough surface according to the present embodiment may be formed, for example, by roughening the metal substrate 310 described later with a micro-etching liquid.
  • the microetching liquid that can be used in the present embodiment includes those containing sulfuric acid or hydrochloric acid as main components, those containing hydrogen peroxide and sulfuric acid as main components, and the like.
  • the rough surface in this embodiment has an a * value in the range of 12-19 and a b * value in the range of 12-17 in the CIELab color space. Further, the arithmetic mean curvature Spc of the peak points of the rough surface is 700 mm ⁇ 1 or more, and the arithmetic mean height Sa of the rough surface is 0.12 ⁇ m or more.
  • the lead frame 100 described above is made of metal such as copper, copper alloy, or Ni alloy.
  • the thickness of the lead frame 100 can be set in consideration of the configuration of the semiconductor device 200 and the like.
  • the lead portions 110 in this embodiment are arranged along all four sides of the package region 100A, but are not limited to this. may be
  • the portion 110 may be connected to the semiconductor element 210 via a bump as a connection member 220 as described later (see FIG. 5).
  • the semiconductor device 200 includes a plurality of lead portions 110, a die pad portion 120, a semiconductor element 210, a connection member 220, and a sealing portion 230.
  • FIG. 1 An embodiment of a semiconductor device of the present disclosure will be described.
  • the semiconductor device 200 includes a plurality of lead portions 110, a die pad portion 120, a semiconductor element 210, a connection member 220, and a sealing portion 230.
  • the semiconductor device 200 in this embodiment is manufactured using the lead frame 100 described above. Therefore, the lead portion 110 and the die pad portion 120 in the semiconductor device 200 are provided in the lead frame 100 described above. Therefore, the upper surface of the lead portion 110 outside the metal plating layer 112 (the side farther from the die pad portion 120) and the sidewall surface of the lead portion 110 are rough surfaces. In addition, the upper surface of the die pad portion 120 and the side wall surfaces of the die pad portion 120 are also rough surfaces.
  • the lead portion 110 includes an inner lead portion 111 thinned from the lower surface side of the lead portion 110, and the inner lead portion lower surface 111B is a rough surface.
  • a sealing portion 230 is in close contact with the lower surface 111B of the inner lead portion.
  • the terminal portion 113 of the lead portion 110 is not thinned from the lower surface side.
  • the external terminal 150 located on the lower surface of the terminal portion 113 has a non-roughened surface. The external terminals 150 are exposed from the sealing portion 230 .
  • the rough surface has an a * value in the range of 12-19 and a b * value in the range of 12-17 in the CIELab color space.
  • a * value and b * value in the CIELab color space of the rough surface are within the above range, it is possible to suppress the infiltration of moisture in the air to the electrodes of the semiconductor element 210 .
  • the arithmetic mean curvature Spc of the peak point of the rough surface is 700 mm ⁇ 1 or more.
  • the arithmetic mean height Sa of the rough surface is preferably 0.12 ⁇ m or more, more preferably in the range of 0.12 ⁇ m to 0.34 ⁇ m.
  • the arithmetic mean curvature Spc of the peak points of the rough surface is 700 mm ⁇ 1 or more, and the arithmetic mean height Sa of the rough surface is within a predetermined range. can be suppressed more effectively.
  • the semiconductor element 210 can use various semiconductor elements commonly used in the past, and is not particularly limited. For example, integrated circuits, large-scale integrated circuits, transistors, thyristors, diodes, etc. can be used. can be done.
  • This semiconductor element 210 has a plurality of electrodes 210A to which connecting members 220 are attached.
  • connection member 220 is made of, for example, a highly conductive metal material such as copper or gold. They are electrically connected to the metal plating layers 112 respectively. It should be noted that conductors such as bonding wires and bumps may be used as the connection member 220 .
  • the sealing portion 230 seals at least the lead portion 110 , the die pad portion 120 , the semiconductor element 210 and the connection member 220 .
  • the sealing portion 230 may be made of, for example, thermosetting resin such as silicone resin or epoxy resin; thermoplastic resin such as PPS resin.
  • the thickness of the entire sealing portion 230 is not particularly limited, but can be appropriately set within a range of, for example, approximately 300 ⁇ m to 1500 ⁇ m.
  • the length of one side of the sealing portion 230 is not particularly limited, but is appropriately set within a range of about 0.2 mm to 20 mm, for example. can be
  • the portion 110 may be connected to the electrode 210A of the semiconductor element 210 via a bump as the connecting member 220 (see FIG. 5).
  • FIGS. 1 and 2 A method for manufacturing the lead frame 100 shown in FIGS. 1 and 2 will be described as an example.
  • 6A to 6H are process diagrams for explaining the method of manufacturing the lead frame according to this embodiment.
  • a metal substrate 310 having a first surface 310A and a second surface 310B facing the first surface 310A is prepared (see FIG. 6A).
  • the metal substrate 310 that can be used in this embodiment includes a pure copper substrate, a copper alloy substrate, a 42 alloy (Fe alloy with Ni of 42%) substrate, etc., but a pure copper substrate or a copper alloy substrate is preferable. Also, the metal substrate 310 may be used after the first surface 310A and the second surface 310B are degreased and cleaned.
  • a photosensitive resist 320 is applied to each of the first surface 310A and the second surface 310B of the metal substrate 310 and dried (see FIG. 6B).
  • a conventionally known one can be used as the photosensitive resist 320 that can be used in this embodiment.
  • the metal substrate 310 is exposed through a photomask and developed to form a resist layer 340 having desired openings 330 (see FIG. 6C).
  • the metal substrate 310 is etched with an etchant (see FIG. 6D).
  • the etchant can be appropriately selected according to the material of the metal substrate 310 to be used. For example, when a pure copper substrate is used as the metal substrate 310, an aqueous solution of ferric chloride may be used as the etchant, and both the first surface 310A and the second surface 310B of the metal substrate 310 may be spray-etched. Thus, the outer shapes of the lead part 110, the die pad part 120 and the connecting bar 130 are formed. At this time, the inner lead portion 111 and the terminal portion 113 may be formed by partially thinning the lower surface of the lead portion 110 by half-etching.
  • the resist layer 340 is peeled off, and a coating layer 350 is formed on the etched surface of the metal substrate 310 (see FIG. 6E).
  • the coating layer 350 is formed all around the lead portion 110 , the die pad portion 120 and the connecting bar 130 .
  • the thickness of the coating layer 350 is not particularly limited, but may be, for example, more than 0 ⁇ m and less than or equal to 2 ⁇ m.
  • the metal forming the coating layer 350 is not particularly limited, but silver, for example, may be used.
  • a silver plating solution containing silver cyanide and potassium cyanide as main components can be used as the plating solution for electroplating.
  • the coating layer 350 may be formed on the lower surface of the external terminal 150 on the lower surface of the lead portion 110 (terminal portion 113 ) and the lower surface of the die pad portion 120 .
  • the external terminal 150 on the lower surface of the lead portion 110 (terminal portion 113) and the The formation of the coating layer 350 may be avoided by forming the resist layer 400 on the lower surface of the die pad section 120 (see FIG. 6E).
  • the covering layer 350 existing in the region where the rough surface is to be formed is removed. Specifically, the upper surface of the lead portion 110 other than the region where the metal plating layer 112 is provided, the side wall surface of the lead portion 110, the lower surface of the inner lead portion 111, the upper surface of the die pad portion 120, and the side wall surface of the die pad portion 120.
  • the covering layer 350 formed on is removed (see FIG. 6F).
  • elastic members 410 such as rubber packing are placed on the first surface 310A and the second surface 310B of the metal substrate 310, respectively, and the metal substrate 310 is sandwiched by jigs 420 via the elastic members 410. .
  • the portion of the covering layer 350 that is not covered with the elastic member 410 is peeled off.
  • the upper surface of the lead portion 110 other than the region where the metal plating layer 112 is provided, the side wall surface of the lead portion 110, the lower surface of the inner lead portion 111, the upper surface of the die pad portion 120, and the side wall surface of the die pad portion 120 are exposed. do.
  • the top surface of the area where the metal plating layer 112 is formed on the top surface of the lead part 110 covered with the elastic member 410 and the coating layer 350 on the connecting bar 130 remain.
  • a support layer 360 that supports the metal substrate is provided on the lower surface side of the metal substrate 310 (see FIG. 6G).
  • Support layer 360 may be, for example, a resist layer.
  • a rough surface is formed by roughening the portion of the metal substrate 310 that is not covered with the coating layer 350 (see FIG. 6G).
  • the upper surface of the lead portion 110 outside the region where the metal plating layer 112 is formed the side farther from the die pad portion 120
  • the side wall surface of the lead portion 110, the lower surface of the inner lead portion 111, the die pad A rough surface is formed on the upper surface of the portion 120 and the sidewall surface of the die pad portion 120 .
  • a micro-etchant is supplied to the metal substrate 310 .
  • a rough surface can be formed on the entire metal substrate 310 except for the portion covered with the coating layer 350 .
  • the micro-etching liquid is a surface treatment agent capable of slightly dissolving the metal surface and forming a rough surface with fine unevenness.
  • Examples of microetching solutions that can be used in the present embodiment include those containing sulfuric acid or hydrochloric acid as main components, those containing hydrogen peroxide and sulfuric acid as main components, and the like.
  • the rough surface is roughened so that the a * value in the CIELab color space is in the range of 12-19 and the b * value is in the range of 12-17. Further, in the step of forming the rough surface, the rough surface is roughened so that the arithmetic mean curvature Spc of the crest point of the rough surface is 700 mm ⁇ 1 or more. Furthermore, the arithmetic mean height Sa of the rough surface is preferably 0.12 ⁇ m or more, more preferably in the range of 0.12 ⁇ m to 0.34 ⁇ m.
  • the support layer 360 and the coating layer 350 are sequentially peeled off, and the metal plating layer 112 is provided on the inner (die pad 120 side) end of the upper surface 111A of the inner lead portion, thereby forming the lead frame shown in FIGS. 100 is obtained (see FIG. 6H).
  • the metal plating layer 112 for example, a plating resist layer having a predetermined pattern is formed by photolithography, and the metal plating layer 112 can be formed by electroplating in areas not covered by the plating resist layer.
  • the lead frame 100 manufactured by the manufacturing method described above may be subjected to alkali treatment. Specifically, the lead frame 100 is immersed in an alkaline aqueous solution.
  • the acid contained in the surface treatment agent used in the rough surface forming step is neutralized, and corrosion of the lead frame 100 can be suppressed.
  • the alkali used in the alkali treatment is not particularly limited, and examples thereof include sodium hydroxide, potassium hydroxide, etc., and one of these may be used alone, or two alkalis may be used. More than one species may be mixed and used.
  • FIGS. 3 and 4 A method for manufacturing the semiconductor device 200 shown in FIGS. 3 and 4 will be described as an example.
  • 7A to 7D are process diagrams for explaining the method of manufacturing the semiconductor device according to this embodiment.
  • the lead frame 100 manufactured by the manufacturing method shown in FIGS. 6A to 6H is prepared (see FIG. 7A).
  • the semiconductor element 210 is mounted on the die pad portion 120 of the lead frame 100 .
  • the semiconductor element 210 is placed and fixed on the die pad section 120 using an adhesive 240 such as die attach paste (see FIG. 7B).
  • the adhesive 240 may be an epoxy resin-based adhesive containing components such as silver paste and epoxy resin.
  • the semiconductor element 210 is placed on the rough upper surface of the die pad portion 120 with the adhesive 240 interposed therebetween.
  • each electrode 210A of the semiconductor element 210 and the metal plating layer 112 formed on each lead portion 110 are electrically connected to each other by connecting members 220 (see FIG. 7C).
  • a sealing portion 230 is formed by injection molding or transfer molding a thermosetting resin or thermoplastic resin to the lead frame 100 (see FIG. 7D).
  • the lead portion 110, the die pad portion 120, the semiconductor element 210, and the connection member 220 can be resin-sealed.
  • the lead frame 100 is diced for each package area 100A.
  • the upper surface of the connecting bar 130 to be diced is a non-roughened surface, it is possible to suppress the generation of foreign matter during dicing.
  • the semiconductor devices 200 are separated into individual pieces, and the semiconductor devices 200 shown in FIGS. 3 and 4 are obtained.
  • moisture in the air may enter from the side or bottom side of the semiconductor device 200 .
  • moisture in the air may enter through the interface between the sealing portion 230 and the lead portion 110 or the die pad portion 120 .
  • the upper surface of the lead portion 110 not provided with the metal plating layer 112, the side wall surface of the lead portion 110, the upper surface of the die pad portion 120, and the side wall surface of the die pad portion 120 are roughened. formed.
  • the rough surface has an a * value in the range of 12 to 19 and a b * value in the range of 12 to 17 in the CIELab color space of the rough surface, or the arithmetic mean curvature of the crest points of the rough surface. It is roughened so that Spc is 700 mm ⁇ 1 or more and the arithmetic mean height Sa of the rough surface is 0.12 ⁇ m or more.
  • the distance of the infiltration path through which moisture infiltrates from the interface between the sealing portion 230 and the lead portion 110 or the die pad portion 120 to the semiconductor element 210 side is relatively long. Therefore, it is possible to prevent moisture from entering the electrode 210A of the semiconductor element 210.
  • FIG. Furthermore, by having the rough surface within the predetermined range, the adhesion strength between the die pad portion 120 or the lead portion 110 and the sealing portion 230 can be increased, and the die pad portion 120 or the lead portion 110 and the sealing portion 230 can be Peeling can be suppressed.
  • the lead portion 110 in this embodiment includes an inner lead portion 111 thinned from the lower surface side of the lead portion 110 . Since the lower surface of the inner lead portion 111 is a rough surface, the distance of the path of entry of moisture at the interface between the sealing portion 230 and the lead portion 110 on the lower surface side of the semiconductor device 200 is long. This can prevent moisture from entering from the interface between the sealing portion 230 and the lead portion 110 to the electrodes 210A of the semiconductor element 210 . Furthermore, by providing the lower surface of the inner lead portion 111 with a rough surface within the predetermined range, the adhesion strength between the lead portion 110 and the sealing portion 230 can be increased, and the lead portion 110 and the sealing portion 230 are separated from each other. can be suppressed.
  • Example 1 It has the configuration shown in FIGS.
  • a lead frame 100 was prepared.
  • the top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 17.53 and a b * value of 14.80 in the CIELab color space. It was composed of a rough surface with an arithmetic mean curvature Spc of 2431.46 mm ⁇ 1 and an arithmetic mean height Sa of 0.14 ⁇ m.
  • the a * value and b * value were measured using a spectral density/colorimeter eXact (manufactured by X-rite).
  • X260 manufactured by Keyence Corporation, measurement section
  • laser microscope VK-X250 manufactured by Keyence Corporation, controller section
  • Example 2 The top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 16.03, a b * value of 13.84, and an arithmetic mean curvature Spc of the peak point in the CIELab color space.
  • a lead frame 100 having the same structure as in Example 1 was prepared, except that the rough surface had a surface roughness of 2952.08 mm ⁇ 1 and an arithmetic mean height Sa of 0.17 ⁇ m.
  • Example 3 The top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 15.39, a b * value of 13.16, and an arithmetic mean curvature Spc of the peak point in the CIELab color space.
  • a lead frame 100 having the same structure as in Example 1 was prepared, except that the rough surface had a surface roughness of 3523.76 mm ⁇ 1 and an arithmetic mean height Sa of 0.22 ⁇ m.
  • Example 4 The top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 14.65, a b * value of 12.86, and an arithmetic mean curvature Spc of the peak point in the CIELab color space.
  • a lead frame 100 having the same structure as in Example 1 was prepared, except that the rough surface had a surface roughness of 3378.00 mm ⁇ 1 and an arithmetic mean height Sa of 0.21 ⁇ m.
  • the top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 18.59, a b * value of 17.29, and an arithmetic mean curvature Spc of the peak point in the CIELab color space.
  • a lead frame having the same structure as in Example 1 was prepared, except that the surface roughness was 629.05 mm ⁇ 1 and the arithmetic mean height Sa was 0.11 ⁇ m.
  • the top surface and side wall surfaces of the lead portion 110 and the top surface and side wall surfaces of the die pad portion 120 have an a * value of 10.06, a b * value of 7.18, and an arithmetic mean curvature Spc of the peak point in the CIELab color space.
  • a lead frame was prepared having the same configuration as in Example 1 , except that it was composed of a non-roughened surface with a surface roughness of 986.96 mm ⁇ 1 and an arithmetic mean height Sa of 0.09 ⁇ m.
  • the molded resin had a height of 4 mm, a bottom diameter of 4 mm, and a top diameter of 3 mm, and the bottom side was molded into a lead frame.
  • the lead frame was fixed to a bonding strength tester DAGE4000 (manufactured by Nordson), and the shear strength was measured by applying a shear load of 1 kg and a load of 0.1 mm/sec from the lateral direction of the mold resin on the lead frame. It was measured.
  • the shear strength increases compared to when the arithmetic mean curvature Spc of the peak points is less than 700 mm ⁇ 1 . was confirmed. Furthermore, the arithmetic average height Sa of the rough surface of each of the lead frames 100 of Examples 1 to 4 was 0.12 ⁇ m or more.
  • the arithmetic mean curvature Spc of the peak point of the rough surface is 700 mm ⁇ 1 or more, and the arithmetic mean height Sa of the rough surface is 0.12 ⁇ m or more, so that the semiconductor manufactured using the lead frame 100 In the device, the adhesion strength with the mold resin is increased, and it is presumed that the infiltration of moisture in the air to the electrodes 210A of the semiconductor element 210 can be suppressed.
  • the arithmetic mean curvature Spc of the peak point of the non-roughened surface of Comparative Example 2 is 700 mm ⁇ 1 or more.
  • the rough surface of the lead frames 100 of Examples 1 to 4 is rougher than the rough surface of the lead frame of Comparative Example 1.
  • FIG. For this reason, it is presumed that the value of the arithmetic mean curvature Spc at the peak point was increased due to the deep etching.
  • FIG. 8 to 10 are diagrams showing the lead frame according to this embodiment.
  • the lead frame 10 shown in FIGS. 8 and 9 is used when manufacturing the semiconductor device 20 (FIGS. 11 and 12).
  • Such a lead frame 10 has a plurality of package regions 10a.
  • the plurality of package regions 10a are arranged in multiple rows and multiple stages (in a matrix). Note that FIG. 8 shows only a portion of the lead frame 10 centering on one package region 10a.
  • the terms “inside” and “inside” refer to the side facing the center of each package area 10a. “Outside” and “outside” refer to the side away from the center of each package region 10a (connecting bar 13 side).
  • the “surface” refers to the surface on which the semiconductor element 21 is mounted.
  • the “back surface” refers to the surface opposite to the “front surface” and connected to an external mounting board (not shown).
  • “Side surface” refers to a surface located between the “front surface” and the “back surface” and constituting the thickness of the lead frame 10 (metal substrate).
  • half-etching means etching the material to be etched halfway in its thickness direction.
  • the thickness of the material to be etched after half-etching is, for example, 30% or more and 70% or less, preferably 40% or more and 60% or less of the thickness of the material to be etched before half-etching.
  • each package region 10a of the lead frame 10 includes a die pad 11 and lead portions 12 positioned around the die pad 11. As shown in FIGS. Among them, the lead portion 12 is partly thinned from the back surface side. The thinned portion of the back surface of the lead portion 12 is a rough surface. A portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the package area 10a is an area corresponding to the semiconductor device 20 (described later).
  • the package area 10a is an area surrounded by a rectangular imaginary line (two-dot chain line) in FIG.
  • the lead frame 10 includes a plurality of package regions 10a.
  • the present invention is not limited to this, and one lead frame 10 may be formed with only one package region 10a.
  • the package regions 10a are connected to each other via a connecting bar (support member) 13.
  • This connecting bar 13 supports the die pad 11 and the lead portion 12 .
  • the connecting bar 13 extends along the X direction or the Y direction, respectively.
  • the X direction and the Y direction are two directions parallel to each side of the package region 10 a within the plane of the lead frame 10 .
  • the X direction and the Y direction are orthogonal to each other.
  • the Z direction is a direction perpendicular to both the X direction and the Y direction.
  • Each connecting bar 13 is arranged around the package area 10a and outside the package area 10a.
  • Each connecting bar 13 has an elongated rod shape in plan view.
  • the width of each connecting bar 13 (the distance in the direction orthogonal to the longitudinal direction of the connecting bar 13) may be 95 ⁇ m or more and 250 ⁇ m or less.
  • a plurality of lead portions 12 are connected to each connecting bar 13 at intervals along the longitudinal direction of the connecting bar 13 .
  • the die pad 11 is supported by the connecting bar 13 via suspension leads 14 .
  • the connecting bar 13 is not thinned, it is not limited to this, and may be thinned by, for example, half-etching from the back side.
  • the thickness of the connecting bar 13 may be 80 ⁇ m or more and 200 ⁇ m or less, depending on the configuration of the semiconductor device 20 .
  • the die pad 11 has a die pad front surface 11a located on the front side and a die pad back surface 11b located on the back side.
  • a semiconductor element 21 is mounted on the die pad surface 11a as described later.
  • the die pad back surface 11b is exposed to the outside from the semiconductor device 20 (described later).
  • a first die pad side surface 11 c and a second die pad side surface 11 d are formed on the side of the die pad 11 facing the lead portion 12 .
  • the first die pad side surface 11c is positioned on the die pad surface 11a side.
  • the second die pad side surface 11d is located on the die pad back surface 11b side.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces.
  • a smooth surface (die pad smooth surface region 11e) and a rough surface (die pad rough surface region 11f) are formed on the die pad surface 11a, as will be described later.
  • the die pad back surface 11b is a smooth surface.
  • the term "rough surface” refers to a surface having an S-ratio of 1.30 or more.
  • a “smooth surface” refers to a surface having an S-ratio of less than 1.30.
  • a rough surface is a surface that is rougher than a smooth surface.
  • the S-ratio of the "rough surface” is preferably 1.30 or more and 2.30 or less.
  • the S-ratio of the "smooth surface” is preferably 1.00 or more and 1.20 or less.
  • the "S-ratio" is obtained by dividing the surface area obtained by dividing the surface to be measured into a plurality of pixels with an optical interferometer and measuring it by the observed area. Specifically, the surface to be measured is divided into a plurality of pixels using a VertScan manufactured by Hitachi High-Tech Science Co., Ltd., and the obtained surface area is divided by the observation area for calculation.
  • the roughened surface may be formed by subjecting the outer surface of the metal substrate 31, which will be described later, to a roughening treatment with a micro-etching liquid containing, for example, hydrogen peroxide and sulfuric acid as main components.
  • the smooth surface may be an unprocessed surface on which the metal substrate 31, which will be described later, is not subjected to such roughening treatment.
  • the roughened portion is indicated by a thick dashed line (the same applies to other cross-sectional views).
  • the die pad surface 11a of the die pad 11 is a region (internal terminal) that is electrically connected to the semiconductor element 21 via the bumps 26, as will be described later.
  • the die pad surface 11a may be a region that is not thinned by half-etching or the like.
  • a die pad smooth surface region 11e, which is a smooth surface region, and a die pad rough surface region 11f, which is a rough surface region, are formed on the die pad surface 11a.
  • a plurality of die pad smooth surface regions 11e may be formed on the die pad surface 11a.
  • the die pad smooth surface regions 11e are connected to corresponding bumps 26 (see FIG. 12).
  • the number of die pad smooth surface regions 11e on the die pad 11 and the number of bumps 26 connected to the die pad 11 may be the same.
  • a plurality of bumps 26 may be arranged in one die pad smooth surface region 11e. In this case, the number of die pad smooth surface regions 11 e on the die pad 11 may be less than the number of bumps 26 connected to the die pad 11 .
  • the die pad rough surface region 11f is rougher (larger S-ratio) than the die pad smooth surface region 11e. As shown in FIG. 10A, the die pad rough surface region 11f is formed so as to surround the entire periphery of each die pad smooth surface region 11e in plan view. That is, the die pad smooth surface region 11 e does not come into direct contact with the peripheral edge 11 g of the die pad 11 .
  • the die pad rough surface region 11f is formed along the entire peripheral edge 11g of the die pad 11 in plan view.
  • the peripheral edge 11g of the die pad 11 refers to a region surrounded by a plurality of (four) sides of the die pad 11, as shown in FIG.
  • the die pad surface 11a may be formed entirely of the die pad rough surface region 11f except for the die pad smooth surface region 11e. That is, the die pad surface 11a may be composed only of a plurality of die pad smooth surface regions 11e and other die pad rough surface regions 11f.
  • the die pad smooth surface region 11e may be circular in plan view.
  • the die pad smooth surface region 11e is preferably larger than the bump 26 (phantom line) in plan view.
  • the width (diameter) D1 of the die pad smooth surface region 11e may be 0.030 mm or more, or may be 0.035 mm or more.
  • the width (diameter) D1 may be 0.070 mm or less, or may be 0.065 mm or less.
  • the shortest distance d1 between the periphery of the bumps 26 and the periphery of the die pad smooth surface region 11e may be 0.005 mm or more, or 0.010 mm or more.
  • the shortest distance d1 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L1 between the die pad smooth surface region 11e and the peripheral edge 11g of the die pad 11 may be 0.025 mm or more, or may be 0.030 mm or more.
  • the shortest distance L1 may be 1.0 mm or less, or may be 0.50 mm or less.
  • the circular bumps 26 can be easily positioned with respect to the die pad smooth surface region 11e.
  • smooth surface portions are shown in white, and rough surface portions are shaded (the same applies to FIGS. 17(a) to (d)).
  • the shortest distance M1 between adjacent die pad smooth surface regions 11e may be 0.030 mm or more, or 0.040 mm.
  • the above may be used.
  • the shortest distance M1 may be 1.0 mm or less, or may be 0.50 mm or less.
  • the pitch P1 between the centers of the die pad smooth surface regions 11e adjacent to each other may be 0.045 mm or more, or may be 0.057 mm or more.
  • the pitch P1 may be 1.2 mm or less, or may be 0.60 mm or less.
  • the pitch P1 corresponds to the pitch between the centers of the bumps 26 adjacent to each other.
  • the die pad back surface 11b of the die pad 11 may be formed with external terminals. This external terminal may be electrically connected to a mounting board (not shown).
  • the die pad back surface 11b is not thinned by, for example, half-etching, and is a smooth surface similar to the metal substrate (metal substrate 31 described later) before processing.
  • the die pad back surface 11b is exposed to the outside from the semiconductor device 20 after manufacturing the semiconductor device 20 (described later).
  • Each lead portion 12 is connected to the semiconductor element 21 through a bump 26 as will be described later, and is arranged with a space between it and the die pad 11 .
  • the plurality of lead portions 12 are arranged at intervals along the longitudinal direction of the connecting bar 13 .
  • Each lead portion 12 extends from the connecting bar 13 respectively.
  • the lead portion 12 is arranged along the periphery of the die pad 11 .
  • a portion of the lead portion 12 is thinned from the rear surface side.
  • the back surface of the inner lead 51, which will be described later, of the lead portion 12 is thinned.
  • An external terminal 17 is formed on the portion of the back surface of the lead portion 12 that is not thinned.
  • the external terminals 17 are electrically connected to an external mounting board (not shown).
  • the external terminals 17 are exposed to the outside from the semiconductor device 20 after manufacturing the semiconductor device 20 (described later).
  • the lead portion 12 has inner leads 51 and terminal portions 53 .
  • the inner lead 51 is located inside (on the die pad 11 side).
  • the terminal portion 53 is positioned on the outside (connecting bar 13 side).
  • the inner lead 51 extends from the terminal portion 53 to the die pad 11 side.
  • An internal terminal is formed on the surface side of the inner lead 51 .
  • This internal terminal is a region (lead smooth surface region 12e) electrically connected to the semiconductor element 21 via the bump 26, as will be described later.
  • the inner lead 51 is thinned by, for example, half-etching from the back side.
  • the inner lead 51 has an inner lead surface 51a and an inner lead back surface 51b.
  • the inner lead surface 51a is located on the surface side.
  • An inner lead tip surface 51c is formed on a surface of the inner lead 51 facing the die pad 11. As shown in FIG.
  • the inner lead back surface 51b is located on the back surface side.
  • the terminal portion 53 is located on the connecting bar 13 side. A proximal end portion of the terminal portion 53 is connected to the connecting bar 13 .
  • the terminal portion 53 has a terminal portion surface 53a.
  • the external terminals 17 described above are formed on the rear surface of the terminal portion 53 .
  • the terminal portion 53 has the same thickness as the die pad 11 without being half-etched. It should be noted that the back surface of the portion of the lead portion 12 positioned closer to the connecting bar 13 than the terminal portion 53 may be thinned to form a connection portion with the connecting bar 13 .
  • the thinned portion of the back surface of the lead portion 12 is a rough surface.
  • the inner lead 51 of the lead portion 12 is thinned from the back side.
  • An inner lead rear surface 51b positioned on the rear surface side of the inner lead 51 is roughened over its entire area.
  • the portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the terminal portion 53 of the lead portion 12 is not thinned from the back side.
  • the external terminals 17 located on the rear surface side of the terminal portion 53 have a smooth surface over the entire area.
  • the entire inner lead tip surface 51c of the lead portion 12 is roughened. Moreover, although not shown, both side surfaces along the longitudinal direction of the lead portion 12 may be roughened. On the other hand, the inner lead 51 of the lead portion 12 is not thinned from the surface side. Also, the terminal portion 53 of the lead portion 12 is not thinned from the surface side.
  • the inner lead surface 51a of the inner lead 51 and the terminal portion surface 53a of the terminal portion 53 constitute the lead surface 12a.
  • the lead surface 12a is a region that has not been thinned from the surface side by half-etching or the like.
  • a lead smooth surface region 12e, which is a smooth surface region, and a lead rough surface region 12f, which is a rough surface region, are formed on the lead surface 12a.
  • each lead portion 12 is formed with one lead smooth surface region 12e.
  • a plurality of lead smooth surface regions 12e may be formed on the lead surface 12a of each lead portion 12, respectively.
  • the lead smooth surface regions 12e are connected to corresponding bumps 26 (see FIG. 12).
  • a plurality of bumps 26 may be arranged in one lead smooth surface region 12e. In this case, the number of lead smooth surface regions 12 e on each lead portion 12 may be less than the number of bumps 26 connected to the lead portion 12 .
  • a lead rough surface region 12f exists around the lead smooth surface region 12e.
  • the lead rough surface region 12f is rougher (larger S-ratio) than the lead smooth surface region 12e.
  • the lead rough surface region 12f is formed so as to surround the entire periphery of each lead smooth surface region 12e in plan view. That is, the lead smooth surface region 12e does not come into direct contact with the peripheral edge 12g of the lead portion 12.
  • the lead rough surface region 12f is formed along the entire peripheral edge 12g of the lead portion 12 in plan view.
  • the peripheral edge 12g of the lead portion 12 refers to a region surrounded by a plurality (three) sides of the lead portion 12 and the connecting bar 13, as shown in FIG.
  • all the lead surface 12a other than the lead smooth surface region 12e may be the lead rough surface region 12f. That is, the lead surface 12a may be composed only of the lead smooth surface region 12e and the other lead rough surface region 12f.
  • the lead smooth surface region 12e may be circular in plan view.
  • the shape of the lead smooth surface region 12e may be the same as or different from that of the die pad smooth surface region 11e described above.
  • the lead smooth surface region 12e is preferably larger than the bump 26 (phantom line) in plan view.
  • the width (diameter) D2 of the lead smooth surface region 12e may be 0.030 mm or more, or may be 0.035 mm or more.
  • the width (diameter) D2 may be 0.070 mm or less, or may be 0.065 mm or less.
  • the shortest distance d2 between the periphery of the bump 26 and the periphery of the lead smooth surface region 12e may be 0.005 mm or more, or 0.010 mm or more.
  • the shortest distance d2 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L2 between the lead smooth surface region 12e and the peripheral edge 12g of the lead portion 12 may be 0.025 mm or more, or may be 0.030 mm or more.
  • the shortest distance L2 may be 1.0 mm or less, or 0.50 mm or less. Since the lead smooth surface region 12e is circular in plan view, the circular bump 26 can be easily positioned with respect to the die pad smooth surface region 11e.
  • the lead frame 10 described above is made of metal such as copper, copper alloy, 42 alloy (Ni 42% Fe alloy) as a whole.
  • the thickness of the non-thinned portion of the lead frame 10 may be 80 ⁇ m or more and 300 ⁇ m or less, depending on the configuration of the semiconductor device 20 to be manufactured.
  • the lead portions 12 are arranged along all four sides of the package region 10a, but the present invention is not limited to this. It's okay to be.
  • FIG. 11 to 13 are diagrams showing the semiconductor device (flip chip type) according to this embodiment.
  • a semiconductor device (semiconductor package) 20 includes a die pad 11, a semiconductor element 21, a plurality of lead portions 12, a plurality of bumps 26, and a sealing resin 23. .
  • the semiconductor element 21 is mounted on the die pad 11 and the lead portion 12 .
  • the plurality of bumps 26 electrically connect the semiconductor element 21 and the die pad 11 or the lead portion 12 respectively.
  • the bumps 26 constitute connections.
  • Bumps 26 may also be pillars.
  • the encapsulating resin 23 encapsulates the die pad 11 , the lead portion 12 , the semiconductor element 21 and the bumps 26 .
  • the die pad 11 and the lead portion 12 are produced from the lead frame 10 described above.
  • the inner lead 51 of the lead portion 12 is thinned from the back side.
  • the inner lead rear surface 51b of the inner lead 51 is roughened.
  • the sealing resin 23 is in close contact with the back surface 51b of the inner lead.
  • the terminal portion 53 of the lead portion 12 is not thinned from the back side.
  • the external terminals 17 positioned on the rear surface of the terminal portion 53 have a smooth surface. The external terminals 17 are exposed outward from the sealing resin 23 .
  • a bump 26 is provided on each of the die pad 11 and the lead portion 12 .
  • the bumps 26 on the die pad 11 are provided in the die pad smooth surface region 11e.
  • the bump 26 is spaced apart from the die pad rough surface region 11f by the shortest distance d1.
  • the bump 26 on the lead portion 12 is provided on the lead smooth surface region 12e.
  • the bump 26 is spaced apart from the lead rough surface region 12f by the shortest distance d2.
  • the semiconductor element 21 , the die pad 11 and the lead portions 12 are electrically connected to each other through the bumps 26 .
  • This semiconductor element 21 it is possible to use various semiconductor elements that have been generally used in the past, and there is no particular limitation, but for example, integrated circuits, large-scale integrated circuits, transistors, thyristors, diodes, etc. can be used.
  • This semiconductor element 21 has a plurality of electrodes 21a to which bumps 26 are attached respectively.
  • the sealing resin 23 a thermosetting resin such as silicone resin or epoxy resin, or a thermoplastic resin such as PPS resin can be used.
  • the thickness of the entire sealing resin 23 may be about 300 ⁇ m or more and 1500 ⁇ m or less.
  • One side of the sealing resin 23 (one side of the semiconductor device 20) may be, for example, 0.2 mm or more and 20 mm or less, or may be 0.2 mm or more and 16 mm or less. In FIG. 11, the portion of the sealing resin 23 located closer to the surface than the lead portions 12 and the semiconductor element 21 is omitted.
  • the bump (connection part) 26 is made of a highly conductive metal material such as copper, and may have a substantially cylindrical or spherical solid shape.
  • the bumps 26 have their upper ends connected to the electrodes 21a of the semiconductor element 21, and their lower ends connected to the die pad smooth surface region 11e or the lead smooth surface region 12e.
  • the width (diameter) of the bump 26 may be 0.01 mm or more and 0.070 mm or less.
  • the die pad 11 does not necessarily have to be provided with the bumps 26 . In this case, the die pad 11 and the semiconductor element 21 may be fixed to each other with an adhesive such as die bonding paste.
  • the bumps 26 may consist of a single layer.
  • the bumps 26 may include a metal layer, such as copper.
  • the bumps 26 may be made of the same metal as the main metal (for example, copper) contained in the die pad 11 and lead portion 12 .
  • the height of the bumps 26 may be 30 ⁇ m or more and 110 ⁇ m or less.
  • the bump 26 may include multiple layers.
  • the bump 26 includes a first layer 26a located on the die pad 11 side or the lead portion 12 side and a second layer 26b located on the semiconductor element 21 side.
  • the first layer 26a may contain a metal such as tin.
  • the height of the first layer 26a may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the second layer 26b may comprise a metal such as copper, for example.
  • the height of the second layer 26b may be 30 ⁇ m or more and 100 ⁇ m or less.
  • the configurations of the die pad 11 and the lead portion 12 are the same as those shown in FIGS. 8 to 10 described above, except for regions not included in the semiconductor device 20, so detailed description thereof will be omitted here.
  • FIGS. 14(a)-(i) are cross-sectional views (views corresponding to FIG. 9) showing the manufacturing method of the lead frame 10.
  • FIG. 14(a)-(i) are cross-sectional views (views corresponding to FIG. 9) showing the manufacturing method of the lead frame 10.
  • a flat metal substrate 31 is prepared.
  • a substrate made of a metal such as copper, a copper alloy, or a 42 alloy (Ni 42% Fe alloy) can be used. It is preferable to use the metal substrate 31 which has been subjected to degreasing or the like on both sides thereof and to which cleaning treatment has been performed.
  • photosensitive resists 32a and 33a are applied to the entire front and back surfaces of the metal substrate 31, respectively, and dried (FIG. 14(b)). Conventionally known ones can be used as the photosensitive resists 32a and 33a.
  • the metal substrate 31 is exposed through a photomask and developed to form etching resist layers 32 and 33 having desired openings 32b and 33b (FIG. 14(c)).
  • the metal substrate 31 is etched with a corrosive liquid (FIG. 14(d)).
  • the etchant can be appropriately selected according to the material of the metal substrate 31 to be used. For example, when copper is used as the metal substrate 31 , spray etching may be performed from both sides of the metal substrate 31 using an aqueous solution of ferric chloride as the etchant. Thereby, the outer shapes of the die pad 11, the lead portion 12 and the connecting bar 13 are formed. At this time, the lead portion 12 is partly thinned from the back side by half-etching. Specifically, the back surface of the inner lead 51 of the lead portion 12 is thinned.
  • the etching resist layers 32 and 33 are peeled off and removed (FIG. 14(e)).
  • the metal substrate 31 having the die pad 11 and the lead portions 12 located around the die pad 11 is obtained.
  • a plating layer 36 is formed on part of the metal substrate 31 (FIG. 14(f)).
  • an elastic member 46 such as a rubber packing having a predetermined pattern of openings is arranged on the surface of the metal substrate 31 .
  • the opening of the elastic member 46 has a shape corresponding to the die pad smooth surface region 11e and the lead smooth surface region 12e.
  • the jig 47 presses the surface of the metal substrate 31 via the elastic member 46 .
  • Jig 47 has a similar pattern of openings as elastic member 46 .
  • a plated layer 36 is formed on a portion of the surface of the metal substrate 31 that is not covered with the elastic members 46 and the jigs 47 .
  • the plating layer 36 is formed on the portion of the die pad 11 corresponding to the die pad smooth surface region 11e and the portion of the lead portion 12 corresponding to the lead smooth surface region 12e.
  • the thickness of the plating layer 36 may be more than 0 ⁇ m and 2 ⁇ m or less.
  • silver may be used as the metal forming the plating layer 36 .
  • a silver plating solution containing silver cyanide and potassium cyanide as main components can be used as the plating solution for electroplating.
  • a support layer 37 for supporting the metal substrate 31 is provided on the back side of the metal substrate 31 (FIG. 14(g)).
  • the support layer 37 may be, for example, a resist layer.
  • the portion of the metal substrate 31 that is not covered with the plating layer 36 and the support layer 37 is roughened to form a rough surface on that portion.
  • a die pad rough surface region 11f and a lead rough surface region 12f are formed on the metal substrate 31, respectively.
  • the first die pad side surface 11c, the second die pad side surface 11d, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • a micro-etching liquid is supplied to the metal substrate 31 to form a rough surface on the entire metal substrate 31 except for the portions covered with the plating layer 36 and the support layer 37 .
  • the micro-etching liquid is a surface treatment agent that slightly dissolves the metal surface to form a rough surface with fine unevenness.
  • a micro-etching solution containing hydrogen peroxide and sulfuric acid as main components may be used.
  • the support layer 37 and the plating layer 36 are sequentially peeled off to obtain the lead frame 10 shown in FIGS.
  • FIGS. 15A to 15D are cross-sectional views (views corresponding to FIG. 12) showing the method of manufacturing the semiconductor device 20.
  • the lead frame 10 is produced by, for example, the method shown in FIGS. 14(a)-(i) (FIG. 15(a)).
  • the semiconductor element 21 is mounted on the die pad 11 and lead portions 12 of the lead frame 10 .
  • the bumps 26 are formed on the electrodes 21a of the semiconductor element 21 in advance.
  • the bumps 26 are connected and fixed to the die pad 11 and the lead portions 12, respectively (FIG. 15(b)).
  • each electrode 21a of the semiconductor element 21, the die pad 11 and the lead portion 12 are electrically connected to each other via the bumps 26, respectively.
  • a bump 26 on the die pad 11 is connected to the die pad smooth surface region 11e.
  • the bumps 26 are provided apart from the die pad rough surface region 11f.
  • the bump 26 on the lead portion 12 is connected to the lead smooth surface region 12e. At this time, the bump 26 is provided apart from the lead rough surface region 12f.
  • a sealing resin 23 is formed by injection molding or transfer molding a thermosetting resin or thermoplastic resin to the lead frame 10 (FIG. 15(c)).
  • a thermosetting resin or thermoplastic resin to the lead frame 10 (FIG. 15(c)).
  • the lead frame 10 and the sealing resin 23 are cut for each package region 10a.
  • the lead frame 10 is separated for each semiconductor device 20, and the semiconductor devices 20 shown in FIGS. 11 and 12 are obtained (FIG. 15(d)).
  • the die pad rough surface region 11f exists so as to surround the entire periphery of the die pad smooth surface region 11e.
  • the die pad smooth surface region 11e adjacent to the outside of the bump 26 in the die pad surface 11a is a smooth surface. Further, of the lead surface 12a, the lead smooth surface region 12e adjacent to the outside of the bump 26 is a smooth surface.
  • the bumps 26 are composed of a single metal layer such as copper (see FIG. 13(a)). That is, when the semiconductor element 21 is mounted on the die pad 11 and the lead portions 12, the adhesion between the bumps 26 and the die pad 11 and the lead portions 12 can be enhanced. On the other hand, if the surfaces of the die pad 11 and the lead portion 12 to which the bumps 26 are connected are rough, the contact area between the bumps 26 and the rough surfaces is reduced by the influence of the oxide film (for example, copper oxide) formed on the rough surfaces. narrow. In this case, the bonding strength between the bumps 26 and the die pad 11 and lead portions 12 may be weakened.
  • the oxide film for example, copper oxide
  • the bumps 26 contain metal such as tin (see FIG. 13(b)), the following effects are obtained. That is, when the semiconductor element 21 is mounted on the die pad 11 and the lead portions 12, it is possible to prevent tin or the like contained in the bumps 26 from flowing out along the rough surface. On the other hand, if the portion adjacent to the outside of the bump 26 is a rough surface, surface tension may cause tin or the like contained in the bump 26 to flow out along the rough surface.
  • the die pad rough surface region 11f is formed along the entire peripheral edge 11g of the die pad 11 in plan view.
  • the lead rough surface region 12f is formed along the entire peripheral edge 12g of the lead portion 12 in plan view.
  • the inner lead rear surface 51b and the inner lead tip surface 51c of the lead portion 12 are rough surfaces.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces. For this reason, the distance of the entry path of moisture at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is long. As a result, it is possible to prevent moisture from entering the semiconductor element 21 from the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 (see arrow FB in FIG. 16). As a result, the reliability of the semiconductor device 20 after long-term use can be improved.
  • the electrodes 21a of the semiconductor element 21 face the back side. Therefore, in the flip-chip type semiconductor device 20, the distance from the back surface of the semiconductor device 20 to the electrodes 21a of the semiconductor element 21 tends to be short. In contrast, according to the present embodiment, the thinned portion of the back surface of the lead portion 12 is a rough surface. As a result, it is possible to more effectively prevent moisture from entering the semiconductor element 21 from the interface between the sealing resin 23 and the lead portion 12 .
  • the inner lead rear surface 51b and the inner lead tip surface 51c of the lead portion 12 are rough surfaces.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces.
  • FIGS. 17(a) to 17(d) respectively show a die pad smooth surface region 11e and a lead smooth surface region 12e (hereinafter also simply referred to as smooth surface regions 11e and 12e), a die pad rough surface region 11f and a lead rough surface region 12f ( 12 is an enlarged plan view showing rough surface regions 11f and 12f, hereinafter.
  • the smooth surface regions 11e and 12e may be square or rectangular in plan view.
  • the width (length of each side) D3 of the smooth surface regions 11e and 12e may be 0.030 mm or more, or 0.035 mm or more.
  • the width D3 may be 0.070 mm or less, or 0.065 mm or less.
  • the shortest distance d3 between the peripheral edge of the bump 26 and the peripheral edges of the smooth surface regions 11e and 12e may be 0.005 mm or more, or 0.010 mm or more. Also good.
  • the shortest distance d3 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L3 between the smooth surface regions 11e and 12e and the peripheral edge 11g of the die pad 11 or the peripheral edge 12g of the lead portion 12 may be 0.025 mm or more, or 0.030 mm or more.
  • the shortest distance L3 may be 1.0 mm or less, or may be 0.50 mm or less. Since the smooth surface regions 11e and 12e are square or rectangular in plan view, the shortest distance (interval) d3 between the periphery of the bump 26 and the periphery of the smooth surface regions 11e and 12e can be sufficiently secured.
  • the smooth surface regions 11e and 12e are square or rectangular in plan view, and a plurality of bumps 26 may be arranged in one smooth surface region 11e and 12e.
  • the length D4a of the long side of the smooth surface regions 11e and 12e may be 0.045 mm or more, or 0.065 mm or more.
  • the length D4a may be 0.12 mm or less, or 0.10 mm or less.
  • the length D4b of the short sides of the smooth surface regions 11e and 12e may be 0.030 mm or more, or 0.035 mm or more.
  • the length D4b may be 0.070 mm or less, or 0.065 mm or less.
  • the shortest distance d4 in the short side direction between the periphery of the bump 26 and the periphery of the smooth surface regions 11e and 12e is 0.005 mm or more. , or 0.010 mm or more.
  • the shortest distance d4 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L4 between the smooth surface regions 11e and 12e and the peripheral edge 11g of the die pad 11 or the peripheral edge 12g of the lead portion 12 may be 0.025 mm or more, or 0.030 mm or more.
  • the shortest distance L4 may be 1.0 mm or less, or may be 0.50 mm or less.
  • the smooth surface regions 11e and 12e are square or rectangular in plan view, the shortest distance (interval) d4 between the periphery of the bump 26 and the periphery of the smooth surface regions 11e and 12e can be sufficiently secured. Also, two or more bumps 26 adjacent to each other can be placed on each smooth surface region 11e, 12e.
  • the smooth surface regions 11e and 12e are oval or elliptical in plan view, and a plurality of bumps 26 may be arranged in one smooth surface region 11e and 12e.
  • the longitudinal length D5a of the smooth surface regions 11e and 12e may be 0.045 mm or more, or 0.065 mm or more.
  • the length D5a may be 0.12 mm or less, or 0.10 mm or less.
  • the length D5b in the lateral direction of the smooth surface regions 11e and 12e may be 0.030 mm or more, or 0.035 mm or more.
  • the length D5b may be 0.070 mm or less, or 0.065 mm or less.
  • the shortest distance d5 between the periphery of the bump 26 and the periphery of the smooth surface regions 11e and 12e may be 0.005 mm or more. It may be 0.010 mm or more.
  • the shortest distance d5 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L5 between the smooth surface regions 11e and 12e and the peripheral edge 11g of the die pad 11 or the peripheral edge 12g of the lead portion 12 may be 0.025 mm or more, or 0.030 mm or more.
  • the shortest distance L5 may be 1.0 mm or less, or 0.50 mm or less. Since the smooth surface regions 11e and 12e are oval or elliptical in plan view, two or more bumps 26 adjacent to each other can be provided on each of the smooth surface regions 11e and 12e.
  • the peripheral edge of the smooth surface regions 11e and 12e may be a closed figure including a curve Cv and a line segment Ls in plan view.
  • the smooth surface regions 11e and 12e may be figures obtained by removing a part of a circle or an ellipse, such as a semicircle or a semiellipse.
  • a line segment Ls forming the peripheral edge of the smooth surface regions 11 e and 12 e may be parallel to the peripheral edge 11 g of the die pad 11 or the peripheral edge 12 g of the lead portion 12 .
  • the length D6a of the smooth surface regions 11e and 12e in the direction orthogonal to the line segment Ls may be 0.030 mm or more, or 0.050 mm or more.
  • the length D6a may be 0.12 mm or less, or 0.10 mm or less.
  • the length D6b of the smooth surface regions 11e and 12e in the direction parallel to the line segment Ls may be 0.030 mm or more, or 0.035 mm or more.
  • the length D6b may be 0.070 mm or less, or 0.065 mm or less.
  • the shortest distance d6 between the periphery of the bump 26 and the periphery of the smooth surface regions 11e and 12e is It may be 0.005 mm or more, or 0.010 mm or more.
  • the shortest distance d6 may be 0.020 mm or less, or 0.015 mm or less.
  • the shortest distance L6 between the smooth surface regions 11e and 12e and the peripheral edge 11g of the die pad 11 or the peripheral edge 12g of the lead portion 12 may be 0.025 mm or more, or 0.030 mm or more.
  • the shortest distance L6 may be 1.0 mm or less, or 0.50 mm or less. Since the smooth surface regions 11e and 12e are closed figures including the curve Cv and the line segment Ls in plan view, the shortest distance between the smooth surface regions 11e and 12e and the peripheral edge 11g of the die pad 11 or the peripheral edge 12g of the lead portion 12 is It is possible to secure the distance L6 at a certain level or more.
  • FIGS. 18 to 25 are diagrams showing the third embodiment.
  • the same parts as those in FIGS. 8 to 17 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 18 and 19 are diagrams showing the lead frame according to this embodiment.
  • the "periphery” is a portion of the lead frame 10 (metal substrate) exposed to the outside, and refers to a region including the "front surface”, “side surface” and “back surface”.
  • each package region 10a of the lead frame 10 includes a die pad 11 and lead portions 12 positioned around the die pad 11. As shown in FIGS. Among them, the lead portion 12 is partly thinned from the back surface side. The thinned portion of the back surface of the lead portion 12 is a rough surface. A portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the die pad 11 has a die pad surface 11a located on the front side and a die pad back surface 11b located on the back side.
  • the die pad surface 11a, the first die pad side surface 11c, and the second die pad side surface 11d of the die pad 11 are rough surfaces.
  • the die pad rear surface 11b of the die pad 11 is a smooth surface.
  • the lead portion 12 has inner leads 51 and terminal portions 53 .
  • the inner lead 51 is located inside (on the die pad 11 side).
  • the terminal portion 53 is positioned on the outside (connecting bar 13 side).
  • the inner lead 51 extends from the terminal portion 53 to the die pad 11 side.
  • Internal terminals are formed at the front end portions of the inner leads 51 .
  • the internal terminals are regions electrically connected to the semiconductor element 21 via the bumps 26, as will be described later.
  • the inner lead 51 is thinned by, for example, half-etching from the back side.
  • the inner lead 51 has an inner lead surface 51a and an inner lead back surface 51b.
  • the inner lead surface 51a is positioned on the surface side.
  • An internal terminal is formed on a part of the inner lead surface 51a.
  • An inner lead tip surface 51c is formed on a surface of the inner lead 51 facing the die pad 11. As shown in FIG.
  • the inner lead back surface 51b is located on the back surface side.
  • the entire inner lead tip surface 51c of the lead portion 12 is roughened. Moreover, although not shown, both side surfaces along the longitudinal direction of the lead portion 12 may be roughened. On the other hand, the inner lead 51 of the lead portion 12 is not thinned from the surface side. An inner lead surface 51a positioned on the surface side of the inner lead 51 is roughened over its entire area. Also, the terminal portion 53 of the lead portion 12 is not thinned from the surface side. A terminal portion surface 53a positioned on the surface side of the terminal portion 53 is roughened over its entire area.
  • the configuration of the lead frame 10 according to this embodiment may be the same as the configuration of the lead frame 10 according to the second embodiment.
  • FIG. 20 to 22 are diagrams showing the semiconductor device (flip chip type) according to this embodiment.
  • a semiconductor device (semiconductor package) 20 includes a die pad 11, a semiconductor element 21, a plurality of lead portions 12, a plurality of bumps 26, and a sealing resin 23. .
  • the semiconductor element 21 is mounted on the die pad 11 .
  • a plurality of lead portions 12 are arranged around the die pad 11 .
  • the plurality of bumps 26 electrically connect the semiconductor element 21 and the die pad 11 or the lead portion 12 respectively.
  • the bumps 26 constitute connections.
  • Bumps 26 may also be pillars.
  • the encapsulating resin 23 encapsulates the die pad 11 , the lead portion 12 , the semiconductor element 21 and the bumps 26 .
  • a bump 26 is provided on the die pad 11 and the lead portion 12 . Through the bumps 26, the semiconductor element 21, the die pad 11 and the lead portions 12 are electrically connected to each other.
  • the bump (connection part) 26 is made of a highly conductive metal material such as copper, and may have a substantially cylindrical or spherical solid shape.
  • the bumps 26 have upper ends connected to the electrodes 21a of the semiconductor element 21 and lower ends connected to the die pad 11 and the lead portions 12, respectively.
  • the die pad 11 does not necessarily have to be provided with the bumps 26 .
  • the die pad 11 and the semiconductor element 21 may be fixed to each other with an adhesive such as die bonding paste.
  • bump 26 may include multiple layers.
  • the bump 26 includes a first layer 26a located on the die pad 11 or lead portion 12 side and a second layer 26b located on the semiconductor element 21 side.
  • the first layer 26a may contain a metal such as tin.
  • the height of the first layer 26a may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the second layer 26b may comprise a metal such as copper, for example.
  • the height of the second layer 26b may be 30 ⁇ m or more and 100 ⁇ m or less.
  • the semiconductor device 20 is not limited to the flip-chip type.
  • bonding wires for example, may form the connecting portions.
  • bonding wires may electrically connect the semiconductor element 21 and the lead portions 12 to each other.
  • the configuration of the semiconductor device 20 according to this embodiment may be the same as the configuration of the semiconductor device 20 according to the second embodiment.
  • FIGS. 23(a)-(i) are cross-sectional views (views corresponding to FIG. 19) showing the manufacturing method of the lead frame 10.
  • a metal substrate 31 having a die pad 11 and lead portions 12 located around the die pad 11 is produced (FIG. 23). (a)-(e)).
  • a plating layer 36 is formed on part of the outer periphery of the metal substrate 31 (Fig. 23(f)). At this time, the plating layer 36 is formed on the outer peripheral region of the metal substrate 31 excluding the entire surface. That is, the plating layer 36 is not formed over the entire surface of the metal substrate 31 , but is formed over the entire rear surface and side surfaces of the metal substrate 31 . More specifically, the plating layer 36 is not formed on the die pad surface 11a of the die pad 11, the inner lead surface 51a of the lead portion 12, and the terminal portion surface 53a. On the other hand, the plating layer 36 is formed on the die pad rear surface 11b, the first die pad side surface 11c, and the second die pad side surface 11d of the die pad 11. As shown in FIG.
  • the plating layer 36 is formed on the external terminal 17 of the lead portion 12, the inner lead rear surface 51b, and the inner lead tip surface 51c. It should be noted that the plating layer 36 does not have to be formed on the surface of the connecting bar 13 . The plating layer 36 may be formed on the back surface of the connecting bar 13 .
  • the entire surface of the metal substrate 31 is covered with a first jig 45 via an elastic member 44 such as rubber packing.
  • a plating layer 36 is formed on a region of the metal substrate 31 excluding the entire surface area.
  • the thickness of the plating layer 36 may be more than 0 ⁇ m and 2 ⁇ m or less.
  • silver may be used as the metal forming the plating layer 36 .
  • a silver plating solution containing silver cyanide and potassium cyanide as main components can be used as the plating solution for electroplating. Since the plating layer 36 is not formed over the entire surface of the metal substrate 31 in this manner, the amount of metal such as silver that constitutes the plating layer 36 can be reduced. Thereby, the manufacturing cost of the lead frame 10 can be reduced.
  • part of the plated layer 36 existing in the area where the rough surface is to be formed is removed. Specifically, the plated layer 36 present at least on the back surface of the metal substrate 31 is left, and other plated layers 36 are removed (FIG. 23(g)). Specifically, the portion of the plating layer 36 existing on the side surface of the metal substrate 31 is removed. As a result, the plating layer 36 on the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 is removed. In addition, the plating layer 36 on the inner lead tip surface 51c and the inner lead back surface 51b of the lead portion 12 is removed.
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the first die pad side surface 11c, the second die pad side surface 11d, the inner lead tip surface 51c, and the inner lead back surface 51b are exposed.
  • the plating layer 36 on the die pad rear surface 11b covered with the elastic member 46 and the external terminals 17 remains.
  • a support layer 37 for supporting the metal substrate 31 is provided on the back side of the metal substrate 31.
  • the support layer 37 may be, for example, a resist layer.
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 .
  • the die pad surface 11a, the first die pad side surface 11c, the second die pad side surface 11d, the inner lead surface 51a, the terminal portion surface 53a, the inner lead tip surface 51c, and the inner lead back surface 51b are each roughened.
  • a micro-etching liquid is supplied to the metal substrate 31 to form a rough surface on the entire metal substrate 31 except for the portion covered with the plating layer 36 .
  • the micro-etching liquid is a surface treatment agent that slightly dissolves the metal surface to form a rough surface with fine unevenness.
  • a micro-etching solution containing hydrogen peroxide and sulfuric acid as main components may be used.
  • the support layer 37 and the plating layer 36 are sequentially peeled off to obtain the lead frame 10 shown in FIGS.
  • each electrode 21a of the semiconductor element 21 is electrically connected to the die pad 11 and the lead portion 12 via the bumps 26, respectively.
  • the plating layer 36 is formed on the area of the metal substrate 31 excluding the surface (FIG. 24(f)).
  • the plated layer 36 existing on the back surface of the metal substrate 31 is left, and other plated layers 36 are removed (FIG. 24(g)).
  • a rough surface is formed on the portion of the metal substrate 31 that is not covered with the plating layer 36 (FIG. 24(h)).
  • the plating layer 36 for forming the rough surface is not provided on the entire surface of the metal substrate 31, but is provided on the area of the metal substrate 31 excluding the surface.
  • the amount of metal such as silver that constitutes the plating layer 36 can be reduced.
  • the manufacturing cost of the lead frame 10 can be reduced.
  • the semiconductor device 20 manufactured in this manner is used for a long period of time, moisture in the air may be absorbed from the back surface of the semiconductor device 20 to the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 .
  • the inner lead rear surface 51b and the inner lead tip surface 51c of the lead portion 12 are rough surfaces.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces. For this reason, the distance of the entry path of moisture at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is long.
  • FIGS. 26 to 29 are diagrams showing the fourth embodiment.
  • the fourth embodiment shown in FIGS. 26 to 29 is mainly different in that a metal layer 25 is provided on the surfaces of the die pad 11 and the lead portion 12, and other configurations are the same as those of the third embodiment described above. It is almost the same as the form. 26 to 29, the same parts as those of the second embodiment shown in FIGS. 8 to 17 and the third embodiment shown in FIGS. omitted.
  • FIG. 26 is a cross-sectional view showing a lead frame 10A according to this embodiment
  • FIG. 27 is a cross-sectional view showing a semiconductor device 20A according to this embodiment.
  • the metal layer 25 is located on part of the die pad 11 and part of the lead portion 12. Specifically, a plurality of metal layers 25 are provided on the die pad surface 11 a of the die pad 11 to improve adhesion with the bumps 26 . A metal layer 25 is provided on the internal terminal formed on the inner lead 51 of the lead portion 12 to improve adhesion to the bump 26 .
  • the metal layer 25 is for improving the connection between the bumps 26 and the die pad 11 and lead portion 12 .
  • the metal layer 25 may be a plated layer formed by electroplating, for example.
  • the thickness of the metal layer 25 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • silver, silver alloys, gold, gold alloys, platinum group metals, copper, copper alloys, palladium, etc. may be used. If base plating is required depending on the metal forming the metal layer 25, a known material such as nickel or copper may be applied.
  • the surface of the lead portion 12 has a smooth first surface portion 56a and a rough second surface portion 56b.
  • the first surface portion 56 a is located at the inner (die pad 11 side) end of the lead portion 12 .
  • a metal layer 25 is formed on the first surface portion 56a.
  • the first surface portion 56a is entirely smooth.
  • the first surface portion 56a is located on a part of the inner lead surface 51a.
  • the second surface portion 56b is adjacent to the first surface portion 56a and the outside of the metal layer 25 (opposite side of the die pad 11).
  • the second surface portion 56 b is in direct contact with the first surface portion 56 a and the metal layer 25 .
  • the second surface portion 56b has a rough surface as a whole.
  • the second surface portion 56b preferably extends continuously to the connecting portion between the lead portion 12 and the connecting bar 13. As shown in FIG. Also, the connecting bar 13 may have a rough surface.
  • the second surface portion 56b is located on part of the inner lead surface 51a and part of the terminal portion surface 53a.
  • the bumps 26 are provided on the metal layer 25 in the semiconductor device 20A.
  • the bumps 26 have their upper ends connected to the electrodes 21a of the semiconductor element 21 and their lower ends connected to the die pad 11 and the lead portions 12 via the metal layer 25, respectively.
  • the die pad 11 does not necessarily have to be provided with the metal layer 25 and the bumps 26 .
  • a metal substrate 31 having a die pad 11 and lead portions 12 positioned around the die pad 11 is produced (FIGS. 28(a)-(e)).
  • a plating layer 36 is formed on a region of the metal substrate 31 excluding part of the surface (FIG. 28(f)). At this time, the plating layer 36 is formed on part of the front surface, the entire back surface, and the entire side surface of the metal substrate 31 . Also, the plating layer 36 is formed on a portion of the surface of the die pad 11 and a portion of the surface of the lead portion 12 . More specifically, the plated layer 36 is formed on the area where the metal layer 25 is to be formed on the die pad surface 11a of the die pad 11, and is not formed on any area other than the area where the metal layer 25 is to be formed.
  • the plating layer 36 is formed on the die pad back surface 11b of the die pad 11, the first die pad side surface 11c, and the second die pad side surface 11d.
  • the plating layer 36 is formed on the first surface portion 56a of the lead portion 12, the external terminal 17, the inner lead back surface 51b, and the inner lead tip surface 51c.
  • the plating layer 36 is not formed on the second surface portion 56b of the lead portion 12. As shown in FIG. In addition, the plating layer 36 may not be formed on the front surface of the connecting bar 13 and may be formed on the back surface of the connecting bar 13 .
  • part of the surface of the metal substrate 31 is covered with a first jig 45A via an elastic member 44A such as rubber packing.
  • a plating layer 36 is formed on a region of the metal substrate 31 excluding a portion of the surface.
  • the amount of metal such as silver that constitutes the plated layer 36 can be reduced. Thereby, the manufacturing cost of the lead frame 10A can be reduced.
  • the material and thickness of the plating layer 36 can be the same as in the case of the third embodiment.
  • part of the plated layer 36 existing in the area where the rough surface is to be formed is removed (Fig. 28(g)).
  • the plated layer 36 existing on a part of the surface and the back surface of the metal substrate 31 is left, and the other plated layer 36 is removed.
  • portions of the plating layer 36 corresponding to the first die pad side surface 11c, the second die pad side surface 11d, the inner lead tip surface 51c, and the inner lead back surface 51b of the metal substrate 31 are removed.
  • elastic members 46 are first placed on the front and back surfaces of the metal substrate 31, and the metal substrate 31 is sandwiched between the second jigs 47B with the elastic members 46 such as rubber packing interposed therebetween. .
  • the elastic member 46 on the surface side of the metal substrate 31 covers the entire surface side of the metal substrate 31 .
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the first die pad side surface 11c, the second die pad side surface 11d, the inner lead tip surface 51c, and the inner lead back surface 51b are exposed.
  • the plated layer 36 on the die pad surface 11a covered with the elastic member 46, the die pad back surface 11b, the first surface portion 56a, and the external terminals 17 remains.
  • a support layer 37 is provided on the back side of the metal substrate 31 in substantially the same manner as the step shown in FIG. 23(h) described above.
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 (FIG. 28(h)).
  • the first die pad side surface 11c, the second die pad side surface 11d, the second surface portion 56b, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • the support layer 37 and the plating layer 36 are sequentially peeled off and removed in substantially the same manner as the step shown in FIG. 23(i) (FIG. 28(i)).
  • a metal layer 25 is formed on part of the surface of the metal substrate 31 .
  • the metal layer 25 is formed on part of the die pad 11 and part of the lead part 12 .
  • a plating resist layer (not shown) having a predetermined pattern is formed on the die pad 11 and the lead portion 12 by, for example, photolithography.
  • a metal layer 25 made of a plated layer is formed by, for example, electroplating on the portions not covered with the plating resist layer. After that, by removing the plating resist layer, the lead frame 10A shown in FIG. 26 is obtained.
  • each electrode 21a of the semiconductor element 21 is electrically connected to the die pad 11 and the lead portion 12 via the bumps 26 and the metal layer 25, respectively.
  • the plating layer 36 is formed on the area of the metal substrate 31 excluding part of the surface (FIG. 28(f)).
  • the plating layer 36 existing on a part of the front surface and the back surface of the metal substrate 31 is left, and other plating layers 36 are removed (FIG. 28(g)).
  • a rough surface is formed on the portion of the metal substrate 31 that is not covered with the plating layer 36 (FIG. 28(h)).
  • the plating layer 36 for forming the rough surface is not provided on the entire surface of the metal substrate 31, but is provided on a region of the metal substrate 31 excluding a portion of the surface.
  • the amount of metal such as silver that constitutes the plating layer 36 can be reduced.
  • the manufacturing cost of the lead frame 10 can be reduced.
  • the second surface portion 56b adjacent to the outside of the metal layer 25 is roughened. For this reason, the distance of the entry path of moisture at the interface between the surface of the lead portion 12 and the sealing resin 23 is long. As a result, it is possible to prevent moisture from entering the semiconductor element 21 from the interface between the surface of the lead portion 12 and the sealing resin 23 (see arrow FB in FIG. 29). As a result, the reliability of the semiconductor device 20A after long-term use can be improved.
  • the second surface portion 56b of the lead portion 12 is roughened. As a result, the adhesion strength between the second surface portion 56b and the sealing resin 23 can be increased, and the surface of the lead portion 12 and the sealing resin 23 can be prevented from peeling off from each other.
  • the distance of the moisture penetration path at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is increased. As a result, it is possible to prevent moisture from entering the semiconductor element 21 side from the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 (see arrow FA in FIG. 29). As a result, the reliability of the semiconductor device 20A after long-term use can be improved.
  • FIGS. 30 to 37 are diagrams showing the fifth embodiment. 30 to 37, the same parts as in the embodiment shown in FIGS. 8 to 29 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 30 and 31 are diagrams showing the lead frame according to this embodiment.
  • the "periphery” is a portion of the lead frame 10 (metal substrate) exposed to the outside, and refers to a region including the "front surface”, “side surface” and “back surface”.
  • each package region 10a of the lead frame 10 includes a die pad 11 and lead portions 12 positioned around the die pad 11. As shown in FIGS. Among them, the lead portion 12 is partly thinned from the back surface side. The thinned portion of the back surface of the lead portion 12 is a rough surface. A portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the die pad 11 has a die pad surface 11a located on the front side and a die pad back surface 11b located on the back side.
  • a semiconductor element 21 is mounted on the die pad surface 11a as described later.
  • the die pad back surface 11b is exposed to the outside from the semiconductor device 20 (described later).
  • a first die pad side surface 11 c and a second die pad side surface 11 d are formed on the side of the die pad 11 facing the lead portion 12 .
  • the first die pad side surface 11c is positioned on the die pad surface 11a side.
  • the second die pad side surface 11d is located on the die pad back surface 11b side.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces.
  • the die pad surface 11a and the die pad back surface 11b of the die pad 11 are both smooth surfaces.
  • the roughened surface may be formed by subjecting the outer surface of the metal substrate 31, which will be described later, to a roughening treatment with a micro-etching liquid containing, for example, hydrogen peroxide and sulfuric acid as main components.
  • the smooth surface may be an unprocessed surface on which the metal substrate 31, which will be described later, is not subjected to such roughening treatment.
  • the roughened portion is indicated by a thick dashed line (the same applies to other cross-sectional views).
  • the lead portion 12 has inner leads 51 and terminal portions 53 .
  • the inner lead 51 is located inside (on the die pad 11 side).
  • the terminal portion 53 is positioned on the outside (connecting bar 13 side).
  • the inner lead 51 extends from the terminal portion 53 to the die pad 11 side.
  • Internal terminals are formed at the front end portions of the inner leads 51 .
  • the internal terminals are regions electrically connected to the semiconductor element 21 via the bumps 26, as will be described later.
  • a metal layer 25 is provided on the internal terminals to improve adhesion with the bumps 26 .
  • the inner lead 51 is thinned by, for example, half-etching from the back side.
  • the inner lead 51 has an inner lead surface 51a and an inner lead back surface 51b.
  • the inner lead surface 51a is located on the surface side.
  • An internal terminal is formed on a part of the inner lead surface 51a.
  • An inner lead tip surface 51c is formed on a surface of the inner lead 51 facing the die pad 11. As shown in FIG.
  • the inner lead back surface 51b is located on the back surface side.
  • the entire inner lead tip surface 51c of the lead portion 12 is roughened. Moreover, although not shown, both side surfaces along the longitudinal direction of the lead portion 12 may be roughened.
  • the inner lead 51 of the lead portion 12 is not thinned from the surface side.
  • the entire inner lead surface 51a located on the surface side of the inner lead 51 is a smooth surface.
  • the terminal portion 53 of the lead portion 12 is not thinned from the surface side. A terminal portion surface 53a located on the surface side of the terminal portion 53 is entirely smooth.
  • the metal layer 25 is positioned on the die pad 11 and the lead portion 12 .
  • This metal layer 25 is formed on a portion of the die pad 11 and a portion of the lead portion 12 .
  • the metal layer 25 is for improving the connection between the bumps 26 and the die pad 11 and lead portions 12 .
  • the metal layer 25 may be a plated layer formed by electroplating, for example.
  • the thickness of the metal layer 25 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • silver, silver alloys, gold, gold alloys, platinum group metals, copper, copper alloys, palladium, etc. may be used. If base plating is required depending on the metal forming the metal layer 25, a known material such as nickel or copper may be applied.
  • the configuration of the lead frame 10 according to this embodiment may be the same as the configuration of the lead frame 10 according to the second embodiment.
  • FIG. 32 to 34 are diagrams showing the semiconductor device (flip chip type) according to this embodiment.
  • a semiconductor device (semiconductor package) 20 includes a die pad 11, a semiconductor element 21, a plurality of lead portions 12, a plurality of bumps 26, and a sealing resin 23. .
  • the semiconductor element 21 is mounted on the die pad 11 .
  • a plurality of lead portions 12 are arranged around the die pad 11 .
  • a metal layer 25 is formed on each of the die pad 11 and the lead portion 12 .
  • a bump 26 is provided on the metal layer 25 . Through the bumps 26, the semiconductor element 21, the die pad 11 and the lead portions 12 are electrically connected to each other.
  • One side of the sealing resin 23 (one side of the semiconductor device 20) may be, for example, 0.2 mm or more and 16 mm or less.
  • the bump (connection part) 26 is made of a highly conductive metal material such as copper, and may have a substantially cylindrical or spherical solid shape.
  • the bumps 26 have their upper ends connected to the electrodes 21a of the semiconductor element 21 and their lower ends connected to the die pad 11 and the lead portions 12 via the metal layer 25, respectively.
  • the die pad 11 does not necessarily have to be provided with the metal layer 25 and the bumps 26 .
  • the die pad 11 and the semiconductor element 21 may be fixed to each other with an adhesive such as die bonding paste.
  • bump 26 may include multiple layers.
  • the bump 26 includes a first layer 26a located on the metal layer 25 side and a second layer 26b located on the semiconductor element 21 side.
  • the first layer 26a may contain a metal such as tin.
  • the height of the first layer 26a may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the second layer 26b may comprise a metal such as copper, for example.
  • the height of the second layer 26b may be 30 ⁇ m or more and 100 ⁇ m or less.
  • the configurations of the die pad 11 and the lead portion 12 are the same as those shown in FIGS. 30 and 31 described above except for the regions not included in the semiconductor device 20, so detailed description thereof will be omitted here.
  • the semiconductor device 20 is not limited to the flip-chip type.
  • bonding wires for example, may form the connecting portions.
  • bonding wires may electrically connect the semiconductor element 21 and the lead portions 12 to each other.
  • the configuration of the semiconductor device 20 according to this embodiment may be the same as the configuration of the semiconductor device 20 according to the second embodiment.
  • FIGS. 35(a)-(j) are cross-sectional views (views corresponding to FIG. 31) showing the manufacturing method of the lead frame 10.
  • a metal substrate 31 having a die pad 11 and lead portions 12 located around the die pad 11 is produced (FIG. 35). (a)-(e)).
  • a plating layer 36 is formed around the metal substrate 31 (FIG. 35(f)). At this time, a plating layer 36 is formed all around the die pad 11 , the lead portion 12 and the connecting bar 13 .
  • the thickness of the plating layer 36 may be more than 0 ⁇ m and 2 ⁇ m or less.
  • silver may be used as the metal forming the plating layer 36 .
  • a silver plating solution containing silver cyanide and potassium cyanide as main components can be used as the plating solution for electroplating.
  • part of the plated layer 36 existing in the area where the rough surface is to be formed is removed. Specifically, the portions of the plating layer 36 other than the front and back surfaces of the metal substrate 31 are removed (FIG. 35(g)). As a result, the plating layer 36 on the first die pad side surface 11c of the die pad 11, the second die pad side surface 11d of the die pad 11, the inner lead tip surface 51c of the lead portion 12, and the inner lead back surface 51b of the lead portion 12 is removed. .
  • elastic members 46 such as rubber packing are first placed on the front and back surfaces of the metal substrate 31, and the metal substrate 31 is sandwiched between the jigs 47C with the elastic members 46 interposed therebetween.
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the plating layer 36 on the die pad surface 11a covered with the elastic member 46, the terminal portion surface 53a, the die pad back surface 11b, the inner lead surface 51a, and the external terminals 17 remains.
  • a support layer 37 for supporting the metal substrate 31 is provided on the back surface side of the metal substrate 31 .
  • the support layer 37 may be, for example, a resist layer.
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 .
  • the first die pad side surface 11c, the second die pad side surface 11d, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • a micro-etching liquid is supplied to the metal substrate 31 to form a rough surface on the entire metal substrate 31 except for the portion covered with the plating layer 36 .
  • the micro-etching liquid is a surface treatment agent that slightly dissolves the metal surface to form a rough surface with fine unevenness.
  • a micro-etching solution containing hydrogen peroxide and sulfuric acid as main components may be used.
  • the support layer 37 and the plating layer 36 are sequentially peeled off.
  • a metal layer 25 is formed on the die pad 11 and the lead portion 12 .
  • a plating resist layer (not shown) having a predetermined pattern is formed on the die pad 11 and the lead portion 12 by, for example, photolithography.
  • a metal layer 25 made of a plated layer is formed by, for example, electroplating on the portions not covered with the plating resist layer. After that, by removing the plating resist layer, the lead frame 10 shown in FIGS. 30 and 31 is obtained.
  • the method of manufacturing the semiconductor device 20 according to this embodiment can be performed in substantially the same manner as the method of manufacturing the semiconductor device 20 according to the second embodiment.
  • each electrode 21a of the semiconductor element 21, the die pad 11 and the lead portion 12 are electrically connected to each other via the bumps 26 and the metal layer 25, respectively.
  • the semiconductor device 20 manufactured in this manner is used for a long period of time, moisture in the air may be absorbed from the back surface of the semiconductor device 20 to the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 .
  • the inner lead rear surface 51b and the inner lead tip surface 51c of the lead portion 12 are rough surfaces.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces. For this reason, the distance of the entry path of moisture at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is long.
  • the electrodes 21a of the semiconductor element 21 face the back side. Therefore, in the flip-chip type semiconductor device 20, the distance from the back surface of the semiconductor device 20 to the electrodes 21a of the semiconductor element 21 tends to be short. In contrast, according to the present embodiment, the thinned portion of the back surface of the lead portion 12 is a rough surface. As a result, it is possible to more effectively prevent moisture from entering the semiconductor element 21 from the interface between the sealing resin 23 and the lead portion 12 .
  • the inner lead rear surface 51b and the inner lead tip surface 51c of the lead portion 12 are rough surfaces.
  • the first die pad side surface 11c and the second die pad side surface 11d of the die pad 11 are rough surfaces.
  • FIG. 38 to 41 are diagrams showing the sixth embodiment.
  • the sixth embodiment shown in FIGS. 38 to 41 is mainly different in that the surface of the lead portion 12 is roughened, and the rest of the configuration is substantially the same as the fifth embodiment.
  • 38 to 41 the same parts as in the embodiment shown in FIGS. 8 to 37 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 38 is a cross-sectional view showing a lead frame 10A according to this embodiment
  • FIG. 39 is a cross-sectional view showing a semiconductor device 20A according to this embodiment.
  • the surface of the lead portion 12 has a smooth first surface portion 54a and a rough second surface portion 54b.
  • the first surface portion 54a is adjacent to the outside of the metal layer 25 (opposite to the die pad 11).
  • the first surface portion 54 a is in direct contact with the metal layer 25 .
  • the entire first surface portion 54a is a smooth surface.
  • the length (X-direction length) LA of the first surface portion 54a along the longitudinal direction of the lead portion 12 may be 25 ⁇ m or more and 200 ⁇ m or less, preferably 50 ⁇ m or more and 100 ⁇ m or less.
  • the first surface portion 54a is located on a part of the inner lead surface 51a, it is not limited to this.
  • the first surface portion 54a may be positioned, for example, on a portion of the inner lead surface 51a and a portion of the terminal portion surface 53a.
  • the second surface portion 54b is adjacent to the outside of the first surface portion 54a. That is, the second surface portion 54b is in direct contact with the first surface portion 54a.
  • the second surface portion 54b has a rough surface as a whole.
  • the second surface portion 54b preferably extends continuously to the connecting portion between the lead portion 12 and the connecting bar 13. As shown in FIG. Also, the connecting bar 13 may have a rough surface.
  • the second surface portion 54b is located on a portion of the inner lead surface 51a and a portion of the terminal portion surface 53a, it is not limited to this.
  • the second surface portion 54b may be positioned on a portion of the terminal portion surface 53a.
  • FIGS. 40(a)-(j) a method of manufacturing the lead frame 10A shown in FIG. 38 will be described with reference to FIGS. 40(a) to (j).
  • FIGS. 40(a)-(j) the same reference numerals are assigned to the same parts as those shown in FIGS. 35(a)-(j), and detailed description thereof will be omitted.
  • a metal substrate 31 having a die pad 11 and lead portions 12 located around the die pad 11 is produced (FIG. 40). (a)-(e)).
  • a plating layer 36 is formed on the entire circumference of the metal substrate 31 (FIG. 40(f)).
  • portions of the plating layer 36 corresponding to the first die pad side surface 11c, the second die pad side surface 11d, the second surface portion 54b, the inner lead tip surface 51c, and the inner lead back surface 51b of the metal substrate 31 are removed (FIG. 40). (g)).
  • elastic members 46 such as rubber packings are first placed on the front and back surfaces of the metal substrate 31, and the metal substrate 31 is sandwiched between the jigs 47D with the elastic members 46 interposed therebetween.
  • the elastic member 46 on the surface side of the metal substrate 31 covers the die pad surface 11a, the area corresponding to the first surface portion 54a, and the area where the metal layer 25 of the lead portion 12 is provided.
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the first die pad side surface 11c, the second die pad side surface 11d, the second surface portion 54b, the inner lead tip surface 51c, and the inner lead back surface 51b are exposed.
  • the plated layer 36 on the die pad surface 11a covered with the elastic member 46, the die pad back surface 11b, the first surface portion 54a, and the external terminals 17 remains.
  • a support layer 37 is provided on the back side of the metal substrate 31 in substantially the same manner as the step shown in FIG. 35(h).
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 (FIG. 40(h)).
  • the first die pad side surface 11c, the second die pad side surface 11d, the second surface portion 54b, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • the support layer 37 and the plating layer 36 are sequentially peeled off and removed in substantially the same manner as the step shown in FIG. 35(i) (FIG. 40(i)).
  • the metal layer 25 is formed on the die pad 11 and the lead portion 12 in substantially the same manner as the step shown in FIG. 35(j).
  • the lead frame 10A shown in FIG. 38 is obtained (FIG. 40(j)).
  • Method for manufacturing semiconductor device The method of manufacturing the semiconductor device 20A according to this embodiment can be performed in substantially the same manner as the method of manufacturing the semiconductor device 20 shown in FIGS.
  • the first surface portion 54a adjacent to the outside of the metal layer 25 is a smooth surface.
  • tin or the like contained in the bumps 26 can be prevented from flowing out along the first surface portion 54a (see arrow FC in FIG. 41).
  • the first surface portion 54a is a rough surface, surface tension may cause tin or the like contained in the bumps 26 to run along the first surface portion 54a and flow out.
  • the second surface portion 54b adjacent to the outside of the first surface portion 54a is roughened. For this reason, the distance of the entry path of moisture at the interface between the surface of the lead portion 12 and the sealing resin 23 is long. As a result, it is possible to prevent moisture from entering the semiconductor element 21 from the interface between the surface of the lead portion 12 and the sealing resin 23 (see arrow FB in FIG. 41). As a result, the reliability of the semiconductor device 20A after long-term use can be improved.
  • the second surface portion 54b of the lead portion 12 is roughened. As a result, the adhesion strength between the second surface portion 54b and the sealing resin 23 can be increased, and the surface of the lead portion 12 and the sealing resin 23 can be prevented from peeling off from each other.
  • the distance of the moisture penetration path at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is increased. As a result, it is possible to prevent moisture from entering the semiconductor element 21 side from the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 (see arrow FA in FIG. 41). As a result, the reliability of the semiconductor device 20A after long-term use can be improved.
  • FIG. 42 to 45 are diagrams showing the seventh embodiment.
  • the seventh embodiment shown in FIGS. 42 to 45 is mainly different in that recesses 18 are formed on the surfaces of the lead portions 12, and the rest of the configuration is substantially the same as the above-described fifth embodiment.
  • the same parts as in the embodiment shown in FIGS. 8 to 41 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 42 is a cross-sectional view showing a lead frame 10B according to this embodiment
  • FIG. 43 is a cross-sectional view showing a semiconductor device 20B according to this embodiment.
  • the concave portion 18 is formed on the surface of the lead portion 12 outside the metal layer 25 (opposite side of the die pad 11).
  • a portion (third surface portion 54c) adjacent to the outside of the concave portion 18 has a rough surface.
  • the inner surface of the recess 18 is a smooth surface.
  • a portion (fourth surface portion 54d) positioned between the recess 18 and the metal layer 25 is a smooth surface.
  • the fourth surface portion 54d adjoins the outside of the metal layer 25 (opposite to the die pad 11).
  • the fourth surface portion 54 d is in direct contact with the metal layer 25 .
  • the fourth surface portion 54d is entirely smooth.
  • the length (X-direction length) LB of the fourth surface portion 54d along the longitudinal direction of the lead portion 12 may be 25 ⁇ m or more and 200 ⁇ m or less, preferably 50 ⁇ m or more and 100 ⁇ m or less.
  • the recess 18 is adjacent to the outside of the fourth surface portion 54d (opposite to the die pad 11).
  • the recess 18 is directly in contact with the fourth surface portion 54d.
  • the inner surface of this recess 18 is entirely smooth.
  • the length (X-direction length) Lc of the concave portion 18 along the longitudinal direction of the lead portion 12 may be 50 ⁇ m or more and 150 ⁇ m or less, preferably 75 ⁇ m or more and 100 ⁇ m or less.
  • the depth of the concave portion 18 may be 25 ⁇ m or more and 125 ⁇ m or less, preferably 50 ⁇ m or more and 100 ⁇ m or less.
  • the planar shape of the concave portion 18 may be, for example, a circular shape, a polygonal shape such as a square shape, or the like.
  • the recess 18 is provided in a portion of the lead portion 12 in the width direction.
  • the recesses 18 are not limited to this, and the recesses 18 may be provided over the entire width of the lead portions 12 .
  • the third surface portion 54c is adjacent to the outside of the recess 18 (opposite side of the die pad 11).
  • the third surface portion 54 c directly contacts the recess 18 .
  • the third surface portion 54c has a rough surface as a whole.
  • the third surface portion 54c preferably extends continuously to the connecting portion between the lead portion 12 and the connecting bar 13. As shown in FIG. Also, the connecting bar 13 may have a rough surface.
  • FIGS. 44(a)-(j) a method of manufacturing the lead frame 10B shown in FIG. 42 will be described with reference to FIGS. 44(a) to (j).
  • FIGS. 44(a)-(j) the same reference numerals are assigned to the same parts as those shown in FIGS. 35(a)-(j), and detailed description thereof will be omitted.
  • a metal substrate 31 is prepared (FIG. 44(a)) in substantially the same manner as the steps shown in FIGS. forming (FIG. 44(b)).
  • etching resist layers 32 and 33 having openings 32b and 33b are formed in substantially the same manner as the step shown in FIG. 35(c) (FIG. 44(c)). At this time, an opening 32b is also formed in a region corresponding to the recess 18. Next, as shown in FIG.
  • the metal substrate 31 is etched to form the outer shapes of the die pad 11, lead portions 12 and connecting bars 13 (FIG. 44(d)). ). Also, at this time, recesses 18 are formed in the surfaces of the lead portions 12 .
  • the etching resist layers 32 and 33 are peeled off in substantially the same manner as the step shown in FIG. 35(e) described above (FIG. 44(e)).
  • the plating layer 36 is formed on the entire circumference of the metal substrate 31 in substantially the same manner as the step shown in FIG. 35(f) described above (FIG. 44(f)). At this time, the plating layer 36 is also formed inside the recess 18 .
  • portions of the plating layer 36 corresponding to the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the inner lead tip surface 51c, and the inner lead back surface 51b of the metal substrate 31 are removed (FIG. 44). (g)).
  • elastic members 46 such as rubber packing are placed on the front and back surfaces of the metal substrate 31, respectively, and the metal substrate 31 is sandwiched by jigs 47E with the elastic members 46 interposed therebetween.
  • the elastic member 46 on the surface side of the metal substrate 31 covers the die pad surface 11a, the concave portion 18, the area corresponding to the fourth surface portion 54d, and the area where the metal layer 25 of the lead portion 12 is provided.
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the inner lead tip surface 51c, and the inner lead back surface 51b are exposed.
  • the plating layer 36 on the die pad surface 11a covered with the elastic member 46, the die pad back surface 11b, the inner surface of the recess 18, the fourth surface portion 54d, and the external terminal 17 remains.
  • a support layer 37 is provided on the back side of the metal substrate 31 in substantially the same manner as the step shown in FIG. 35(h).
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 (FIG. 44(h)).
  • the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • the support layer 37 and the plating layer 36 are sequentially peeled off and removed in substantially the same manner as the step shown in FIG. 35(i) (FIG. 44(i)).
  • the metal layer 25 is formed on the die pad 11 and the lead portion 12 in substantially the same manner as the step shown in FIG. 35(j).
  • the lead frame 10B shown in FIG. 42 is obtained (FIG. 44(j)).
  • Method for manufacturing semiconductor device The method of manufacturing the semiconductor device 20B according to this embodiment can be performed in substantially the same manner as the method of manufacturing the semiconductor device 20 shown in FIGS.
  • the fourth surface portion 54d adjacent to the outside of the metal layer 25 is a smooth surface.
  • the semiconductor element 21 is mounted on the die pad 11, it is possible to prevent tin or the like contained in the bumps 26 from flowing out along the fourth surface portion 54d (see arrow FC in FIG. 45).
  • the fourth surface portion 54d is a rough surface, surface tension may cause tin or the like contained in the bumps 26 to run along the fourth surface portion 54d and flow out.
  • the recess 18 is formed outside the metal layer 25 on the surface of the lead portion 12 .
  • the tin or the like contained in the bump 26 flows out along the fourth surface portion 54d, the tin or the like that has flowed out can be received by the concave portion 18.
  • FIG. it is possible to prevent tin or the like that has flowed out from reaching the third surface portion 54c side.
  • the third surface portion 54c adjacent to the outside of the recess 18 is roughened. For this reason, the distance of the entry path of moisture at the interface between the surface of the lead portion 12 and the sealing resin 23 is long. As a result, it is possible to prevent moisture from entering the semiconductor element 21 from the interface between the surface of the lead portion 12 and the sealing resin 23 (see arrow FB in FIG. 45). As a result, the reliability of the semiconductor device 20B after long-term use can be improved.
  • the third surface portion 54c of the lead portion 12 is roughened.
  • the adhesion strength between the third surface portion 54c and the sealing resin 23 can be increased, and the surface of the lead portion 12 and the sealing resin 23 can be prevented from peeling off from each other.
  • the distance of the path of entry of moisture at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is increased on the rear surface side of the semiconductor device 20B. As a result, it is possible to prevent moisture from entering the semiconductor element 21 side from the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 (see arrow FA in FIG. 45). As a result, the reliability of the semiconductor device 20B after long-term use can be improved.
  • FIG. 46 to 49 are diagrams showing the eighth embodiment.
  • the eighth embodiment shown in FIGS. 46 to 49 is mainly different in that the inner surface of the recess 18 is roughened, and the rest of the configuration is substantially the same as the above-described seventh embodiment. . 46 to 49, the same parts as in the embodiment shown in FIGS. 8 to 45 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 46 is a cross-sectional view showing a lead frame 10C according to this embodiment
  • FIG. 47 is a cross-sectional view showing a semiconductor device 20C according to this embodiment.
  • the concave portion 18 is formed on the surface of the lead portion 12 outside the metal layer 25 (opposite side of the die pad 11).
  • a portion (third surface portion 54c) adjacent to the outside of the concave portion 18 has a rough surface.
  • the entire inner surface of the recess 18 is roughened.
  • a portion (fourth surface portion 54d) positioned between the recess 18 and the metal layer 25 is a smooth surface.
  • FIGS. 48(a)-(j) a method of manufacturing the lead frame 10C shown in FIG. 46 will be described with reference to FIGS. 48(a) to (j).
  • FIGS. 48(a)-(j) the same reference numerals are assigned to the same parts as those shown in FIGS. 35(a)-(j), and detailed description thereof will be omitted.
  • a metal substrate 31 is prepared (FIG. 48(a)) in substantially the same manner as the steps shown in FIGS. forming (FIG. 48(b)).
  • etching resist layers 32 and 33 having openings 32b and 33b are formed in substantially the same manner as the step shown in FIG. 35(c) (FIG. 48(c)). At this time, an opening 32b is also formed in a region corresponding to the recess 18. Next, as shown in FIG.
  • the metal substrate 31 is etched to form the outer shapes of the die pad 11, lead portions 12 and connecting bars 13 (FIG. 48(d)). ). Also, at this time, recesses 18 are formed in the surfaces of the lead portions 12 .
  • the etching resist layers 32 and 33 are peeled and removed (FIG. 48(e)) in substantially the same manner as the step shown in FIG. 35(e).
  • the plated layer 36 is formed on the entire circumference of the metal substrate 31 in substantially the same manner as the step shown in FIG. 35(f) described above (FIG. 48(f)). At this time, the plating layer 36 is also formed inside the recess 18 .
  • portions of the plating layer 36 corresponding to the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the recess 18, the inner lead tip surface 51c, and the inner lead back surface 51b of the metal substrate 31 are removed. (FIG. 48(g)).
  • elastic members 46 such as rubber packing are placed on the front and back surfaces of the metal substrate 31, respectively, and the metal substrate 31 is sandwiched between the jigs 47F with the elastic members 46 interposed therebetween.
  • the elastic member 46 on the surface side of the metal substrate 31 covers the die pad surface 11a, the area corresponding to the fourth surface portion 54d, and the area where the metal layer 25 of the lead portion 12 is provided.
  • the portion of the plating layer 36 that is not covered with the elastic member 46 is peeled off.
  • the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the recess 18, the inner lead tip surface 51c, and the inner lead back surface 51b are exposed.
  • the plated layer 36 on the die pad surface 11a covered with the elastic member 46, the die pad back surface 11b, the fourth surface portion 54d, and the external terminals 17 remains.
  • a support layer 37 is provided on the back side of the metal substrate 31 in substantially the same manner as the step shown in FIG. 35(h).
  • the portion of the metal substrate 31 not covered with the plating layer 36 is roughened to form a rough surface on the portion not covered with the plating layer 36 (FIG. 48(h)).
  • the first die pad side surface 11c, the second die pad side surface 11d, the third surface portion 54c, the inner surface of the recess 18, the inner lead tip surface 51c, and the inner lead back surface 51b are roughened.
  • the supporting layer 37 and the plating layer 36 are sequentially peeled off in substantially the same manner as the step shown in FIG. 35(i) (FIG. 48(i)).
  • the metal layer 25 is formed on the die pad 11 and the lead portion 12 in substantially the same manner as the step shown in FIG. 35(j).
  • the lead frame 10C shown in FIG. 46 is obtained (FIG. 48(j)).
  • Method for manufacturing semiconductor device The method of manufacturing the semiconductor device 20C according to this embodiment can be performed in substantially the same manner as the method of manufacturing the semiconductor device 20 shown in FIGS.
  • the fourth surface portion 54d adjacent to the outside of the metal layer 25 is a smooth surface.
  • the semiconductor element 21 is mounted on the die pad 11
  • tin or the like contained in the bumps 26 can be prevented from flowing out along the fourth surface portion 54d (see arrow FC in FIG. 49).
  • the fourth surface portion 54d is a rough surface, surface tension may cause tin or the like contained in the bumps 26 to run along the fourth surface portion 54d and flow out.
  • the recess 18 is formed outside the metal layer 25 on the surface of the lead portion 12 .
  • the tin or the like contained in the bump 26 flows out along the fourth surface portion 54d, the tin or the like that has flowed out can be received by the concave portion 18.
  • FIG. it is possible to prevent tin or the like that has flowed out from reaching the third surface portion 54c side.
  • the inner surface of the recess 18 and the third surface portion 54c are rough surfaces. For this reason, the distance of the entry path of moisture at the interface between the surface of the lead portion 12 and the sealing resin 23 is long. As a result, it is possible to prevent moisture from entering the semiconductor element 21 from the interface between the surface of the lead portion 12 and the sealing resin 23 (see arrow FB in FIG. 49). As a result, it is possible to improve the reliability of the semiconductor device 20C after long-term use.
  • the inner surface of the recess 18 and the third surface portion 54c are rough surfaces. As a result, the adhesion strength between the recess 18 and the third surface portion 54c and the sealing resin 23 can be increased, and the separation between the surface of the lead portion 12 and the sealing resin 23 can be suppressed.
  • the distance of the moisture penetration path at the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 is increased. As a result, it is possible to prevent moisture from entering the semiconductor element 21 side from the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 (see arrow FA in FIG. 49). As a result, it is possible to improve the reliability of the semiconductor device 20C after long-term use.
  • FIGS. 50 to 57 are diagrams showing the ninth embodiment. 50 to 57, the same parts as in the embodiment shown in FIGS. 8 to 49 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIGS. 50 and 51 are diagrams showing the lead frame according to this embodiment.
  • each package region 10a of the lead frame 10 has a die pad 11 and lead portions 12 positioned around the die pad 11. As shown in FIGS. Among them, the lead portion 12 is partly thinned from the back surface side. The thinned portion of the back surface of the lead portion 12 is a rough surface. A portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the die pad 11 has a die pad front surface 11a located on the front side and a die pad back surface 11b located on the back side.
  • a semiconductor element 21 is mounted on the die pad surface 11a as described later.
  • the die pad back surface 11b is exposed to the outside from the semiconductor device 20 (described later).
  • a die pad side surface 11 h is formed on the side of the die pad 11 facing the lead portion 12 .
  • the die pad side surface 11h extends in the thickness direction (Z direction) from the die pad front surface 11a side to the die pad back surface 11b side.
  • the die pad side surface 11h is a rough surface. That is, a third rough surface R3 is formed on the die pad side surface 11h.
  • the die pad back surface 11b is a smooth surface.
  • the "rough surface” refers to a surface with an S-ratio of 1.10 or more.
  • a “smooth surface” refers to a surface having an S-ratio of less than 1.10.
  • a rough surface is a surface that is rougher than a smooth surface.
  • the S-ratio of the "rough surface” is preferably 1.10 or more and 2.30 or less.
  • the S-ratio of the "smooth surface” is preferably 1.00 or more and less than 1.10.
  • “S-ratio” represents a surface area ratio obtained by dividing a surface to be measured into a plurality of pixels and measuring them with an optical interferometer. Specifically, the surface to be measured is divided into a plurality of pixels using a VertScan manufactured by Hitachi High-Tech Science Co., Ltd., and the obtained surface area is divided by the observation area for calculation.
  • the roughened surface may be formed by subjecting the outer surface of the metal substrate 31, which will be described later, to a roughening treatment, for example, with a micro-etching liquid.
  • a micro-etching liquid examples include those containing sulfuric acid or hydrochloric acid as a main component (for example, a first micro-etching liquid described later).
  • the micro-etching liquid one containing hydrogen peroxide and sulfuric acid as main components (for example, a second micro-etching liquid to be described later) may be used.
  • the smooth surface may be an unprocessed surface on which the metal substrate 31, which will be described later, is not subjected to such roughening treatment. In FIG.
  • a relatively smooth rough surface for example, a first rough surface R1 to be described later
  • relatively rough rough surfaces for example, a second rough surface R2, a third rough surface R3, a fourth rough surface R4 and a fifth rough surface R5, which will be described later
  • thick broken lines are indicated by thick broken lines.
  • the die pad surface 11a of the die pad 11 is a region (internal terminal) that is bonded to the semiconductor element 21 via an adhesive 24 such as die attach paste, as will be described later.
  • the die pad surface 11a may be a region that is not thinned by half-etching or the like.
  • a first rough surface R1 is formed on the die pad surface 11a.
  • the roughness of the first rough surface R1 is smoother (less rough) than the roughness of the second rough surface R2 of the lead portion 12, which will be described later.
  • the S-ratio of the first rough surface R1 may be 1.10 or more and less than 1.30.
  • the first rough surface R1 is formed over the entire die pad surface 11a.
  • the present invention is not limited to this, and the first rough surface R1 may be formed on a portion of the die pad surface 11a.
  • the first rough surface R1 is preferably formed on the outer peripheral edge of the mounting region of the semiconductor element 21 on the die pad surface 11a. Thereby, as will be described later, a phenomenon (bleed-out) in which a component such as an epoxy resin in the adhesive 24 oozes out due to capillary action on the die pad surface 11a can be suppressed.
  • the first rough surface R1 may be formed along the entire peripheral edge of the die pad 11 .
  • the portion other than the first rough surface R1 may be a smooth surface.
  • the portion of the die pad surface 11a other than the first rough surface R1 may be a rough surface rougher than the first rough surface R1.
  • the S-ratio of the portion other than the first rough surface R1 of the die pad surface 11a may be 1.30 or more and 2.30 or less.
  • the die pad back surface 11b is not thinned by, for example, half-etching, and is a smooth surface similar to the metal substrate (metal substrate 31 described later) before processing.
  • the die pad back surface 11b is exposed to the outside from the semiconductor device 20 after manufacturing the semiconductor device 20 (described later).
  • Each lead portion 12 is connected to the semiconductor element 21 through a bonding wire 22 as will be described later, and is arranged with a space between it and the die pad 11 .
  • the plurality of lead portions 12 are arranged at intervals along the longitudinal direction of the connecting bar 13 .
  • Each lead portion 12 extends from the connecting bar 13 respectively.
  • the lead portion 12 has inner leads 51 and terminal portions 53 .
  • the inner lead 51 is located inside (on the die pad 11 side).
  • the terminal portion 53 is positioned on the outside (connecting bar 13 side).
  • the inner lead 51 extends from the terminal portion 53 to the die pad 11 side.
  • An internal terminal is formed on the surface side of the inner lead 51 .
  • the internal terminals are regions electrically connected to the semiconductor element 21 via bonding wires 22, as will be described later.
  • a metal layer 25 is provided on the internal terminal to improve adhesion with the bonding wire 22 .
  • the thinned portion of the back surface of the lead portion 12 is a rough surface.
  • the inner lead 51 of the lead portion 12 is thinned from the back side.
  • An inner lead rear surface 51b positioned on the rear surface side of the inner lead 51 is roughened over its entire area. That is, a fourth rough surface R4 is formed on the back surface 51b of the inner lead.
  • the portion of the back surface of the lead portion 12 that is not thinned is a smooth surface.
  • the terminal portion 53 of the lead portion 12 is not thinned from the back side.
  • the external terminals 17 located on the rear surface side of the terminal portion 53 have a smooth surface over the entire area.
  • the entire inner lead tip surface 51c of the lead portion 12 is roughened. That is, a fifth rough surface R5 is formed on the inner lead tip surface 51c. Moreover, although not shown, both side surfaces along the longitudinal direction of the lead portion 12 may be roughened. On the other hand, the inner lead 51 of the lead portion 12 is not thinned from the surface side. Also, the terminal portion 53 of the lead portion 12 is not thinned from the surface side.
  • the inner lead surface 51a of the inner lead 51 and the terminal portion surface 53a of the terminal portion 53 constitute the lead surface 12a.
  • the lead surface 12a is a region that has not been thinned from the surface side by half-etching or the like.
  • a smooth surface area S, which is a smooth surface area, and a second rough surface R2, which is a rough surface area, are formed on the lead surface 12a.
  • the smooth surface region S is located at the inner (die pad 11 side) end of the lead portion 12 .
  • a metal layer 25 is formed on the smooth surface region S. As shown in FIG. In this case, the metal layer 25 covers the entire smooth surface region S in plan view.
  • the metal layer 25 may be a plated layer formed by electroplating, for example.
  • the thickness of the metal layer 25 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • silver, silver alloys, gold, gold alloys, platinum group metals, copper, copper alloys, palladium, etc. may be used. If base plating is required depending on the metal forming the metal layer 25, a known material such as nickel or copper may be applied.
  • one smooth surface region S is formed on the lead surface 12a of each lead portion 12. As shown in FIG.
  • the present invention is not limited to this, and a plurality of smooth surface regions S may be formed on the lead surface 12a of each lead portion 12, respectively. Further, the smooth surface region S may not be formed on the lead surface 12a of each lead portion 12. FIG. That is, the entire lead surface 12a of each lead portion 12 may be the second rough surface R2.
  • a second rough surface R2 is located outside the smooth surface region S and the metal layer 25 (connecting bar 13 side).
  • the second rough surface R2 is provided only outside the smooth surface region S (on the connecting bar 13 side).
  • the present invention is not limited to this, and the second rough surface R2 may be provided so as to surround the smooth surface region S in plan view.
  • the lead surface 12a may be composed only of the smooth surface region S and the second rough surface R2.
  • the second rough surface R2 is rougher than the first rough surface R1 of the die pad 11 described above.
  • the S-ratio of the second rough surface R2 may be 1.30 or more and 2.30 or less.
  • the S-ratio of the first rough surface R1 may be 1.10 or more and less than 1.30.
  • the third rough surface R3 of the die pad 11 described above may be rougher than the first rough surface R1.
  • the S-ratio of the third rough surface R3 may be 1.30 or more and 2.30 or less.
  • the roughness of the fourth rough surface R4 of the lead portion 12 may be rougher than the roughness of the first rough surface R1 described above.
  • the S-ratio of the fourth rough surface R4 may be 1.30 or more and 2.30 or less.
  • the roughness of the fifth rough surface R5 of the lead portion 12 may be rougher than the roughness of the first rough surface R1 described above.
  • the S-ratio of the fifth rough surface R5 may be 1.30 or more and 2.30 or less.
  • the magnitude relationship of the roughness of the second rough surface R2, the third rough surface R3, the fourth rough surface R4, and the fifth rough surface R5 does not matter.
  • the roughnesses of the second rough surface R2, the third rough surface R3, the fourth rough surface R4, and the fifth rough surface R5 may be different or the same.
  • the configuration of the lead frame 10 according to this embodiment may be the same as the configuration of the lead frame 10 according to the second embodiment.
  • FIG. 52 and 53 are diagrams showing the semiconductor device (QFN type) according to this embodiment.
  • a semiconductor device (semiconductor package) 20 includes a die pad 11, a semiconductor element 21, a plurality of lead portions 12, a plurality of bonding wires 22, and a sealing resin 23.
  • the semiconductor element 21 is mounted on the die pad 11 .
  • a plurality of bonding wires 22 electrically connect the semiconductor element 21 and the metal layer 25 of the lead portion 12 respectively.
  • the bonding wire 22 constitutes a connecting member.
  • the sealing resin 23 seals the die pad 11 , the lead portion 12 , the semiconductor element 21 and the bonding wires 22 .
  • the die pad 11 and the lead portion 12 are produced from the lead frame 10 described above.
  • the die pad surface 11a of the die pad 11 is formed with a first rough surface R1.
  • a second rough surface R2 is formed on the lead surface 12a of the lead portion 12 on the outside of the metal layer 25 (on the side farther from the die pad 11).
  • the second rough surface R2 of the lead portion 12 is rougher than the first rough surface R1 of the die pad 11 .
  • the die pad side surface 11h of the die pad 11 is formed with a third rough surface R3.
  • the roughness of the third rough surface R3 is rougher than the roughness of the first rough surface R1.
  • a sealing resin 23 is in close contact with the die pad side surface 11h.
  • the inner lead 51 of the lead portion 12 is thinned from the back side.
  • the inner lead rear surface 51b of the inner lead 51 is a fourth rough surface R4.
  • the fourth rough surface R4 is rougher than the first rough surface R1.
  • the sealing resin 23 is in close contact with the back surface 51b of the inner lead.
  • a fifth rough surface R5 is formed on the inner lead tip surface 51c of the inner lead 51. As shown in FIG. The roughness of the fifth rough surface R5 is rougher than the roughness of the first rough surface R1.
  • the sealing resin 23 is in close contact with the inner lead tip surface 51c.
  • the terminal portion 53 of the lead portion 12 is not thinned from the back side.
  • the external terminals 17 positioned on the rear surface of the terminal portion 53 have a smooth surface. The external terminals 17 are exposed outward from the sealing resin 23 .
  • the semiconductor element 21 it is possible to use various semiconductor elements that have been generally used in the past, and there is no particular limitation, but for example, integrated circuits, large-scale integrated circuits, transistors, thyristors, diodes, etc. can be used.
  • This semiconductor element 21 has a plurality of electrodes 21a to which bonding wires 22 are attached respectively.
  • the semiconductor element 21 is fixed to the surface of the die pad 11 with an adhesive 24 such as die attach paste.
  • the adhesive 24 may be an epoxy resin-based adhesive containing components such as silver paste and epoxy resin.
  • Each bonding wire 22 is made of a highly conductive material such as gold or copper.
  • Each bonding wire 22 has one end connected to the electrode 21 a of the semiconductor element 21 and the other end connected to the metal layer 25 located on each lead portion 12 .
  • a conductor such as a bump may be used.
  • the semiconductor element 21 can be connected to the lead portions 12 by flip chip bonding.
  • the sealing resin 23 a thermosetting resin such as silicone resin or epoxy resin, or a thermoplastic resin such as PPS resin can be used.
  • the thickness of the entire sealing resin 23 may be about 300 ⁇ m or more and 1500 ⁇ m or less.
  • one side of the sealing resin 23 (one side of the semiconductor device 20) may be, for example, 0.2 mm or more and 20 mm or less. In FIG. 52, the portion of the sealing resin 23 located closer to the surface than the lead portion 12 and the semiconductor element 21 is omitted.
  • the configurations of the die pad 11 and the lead portion 12 are the same as those shown in FIGS. 50 and 51 described above, except for the regions not included in the semiconductor device 20, so detailed description thereof will be omitted here.
  • 54(a)-(e) and FIGS. 55(a)-(h) are cross-sectional views (views corresponding to FIG. 51) showing the manufacturing method of the lead frame 10.
  • FIG. 54(a)-(e) and FIGS. 55(a)-(h) are cross-sectional views (views corresponding to FIG. 51) showing the manufacturing method of the lead frame 10.
  • a metal substrate 31 having a die pad 11 and lead portions 12 located around the die pad 11 is produced (FIG. 54). (a)-(e)).
  • a plating layer (coating layer) 36 is formed around the metal substrate 31 (FIG. 55(a)).
  • the plating layer 36 may be formed on the entire exposed portions of the die pad 11 , the lead portion 12 and the connecting bar 13 .
  • the thickness of the plating layer 36 may be more than 0 ⁇ m and 2 ⁇ m or less.
  • silver may be used as the metal forming the plating layer 36 .
  • a silver plating solution containing silver cyanide and potassium cyanide as main components can be used as the plating solution for electroplating.
  • the plating layer 36 existing in the region of the metal substrate 31 where the first rough surface R1 is to be formed is removed. Specifically, the plating layer 36 positioned over the entire die pad surface 11a of the die pad 11 is removed (FIG. 55(b)). In this case, for example, of the metal substrate 31, the front surface and the back surface other than the die pad surface 11a are sandwiched by jigs via elastic members. Then, portions of the plating layer 36 that are not covered by the elastic member and the jig may be peeled off. This removes the plating layer 36 on the die pad surface 11a.
  • a first rough surface R1 is formed on the entire die pad surface 11a that is not covered with the plating layer 36 by supplying a first micro-etching liquid to the metal substrate 31 .
  • the first micro-etching liquid is a surface treatment agent that slightly dissolves the metal surface to form a first rough surface R1 with fine unevenness.
  • a microetching liquid containing sulfuric acid or hydrochloric acid as a main component may be used as the first microetching liquid.
  • the plating layer 36 existing on the metal substrate 31 other than the smooth surface region S (the region where the metal layer 25 is formed) of the lead surface 12a is removed.
  • the front surface and the back surface other than the smooth surface region S are sandwiched by jigs via elastic members.
  • portions of the plating layer 36 that are not covered by the elastic member and the jig may be peeled off.
  • the plating layer 36 located on the die pad rear surface 11b and the die pad side surface 11h of the die pad 11 is removed.
  • the plating layer 36 located on the portion other than the smooth surface region S of the lead surface 12a, the inner lead back surface 51b, the inner lead tip surface 51c, and the external terminal 17 is removed.
  • a protective layer 37A is provided on each of the front and back surfaces of the metal substrate 31 (FIG. 55(e)).
  • the protective layer 37A may be, for example, a resist layer.
  • the surface-side protective layer 37 A covers the die pad surface 11 a of the die pad 11 and the plated layer 36 on the smooth surface region S of the lead portion 12 .
  • the protective layer 37A on the surface side covers the entire first rough surface R1 of the die pad 11 .
  • the protective layer 37A on the surface side may cover a part or the entirety of the plated layer 36 on the smooth surface region S.
  • the protective layer 37A on the rear surface side covers the die pad rear surface 11b of the die pad 11 and the external terminals 17 of the lead portions 12. As shown in FIG.
  • the portion of the metal substrate 31 that is not covered with the plating layer 36 and the protective layer 37A is roughened to form a rough surface on the portion that is not covered with the plating layer 36 and the protective layer 37A (see FIG. 55).
  • the lead surface 12a of the lead portion 12 is partially formed with the second rough surface R2.
  • a third rough surface R3 is formed on the die pad side surface 11h of the die pad 11.
  • a fourth rough surface R4 is formed on the back surface 51b of the inner lead of the lead portion 12.
  • the inner lead tip surface 51c of the lead portion 12 is formed with a fifth rough surface R5.
  • the second micro-etching liquid is supplied to the metal substrate 31 .
  • the second micro-etching liquid is a surface treatment agent that slightly dissolves the metal surface to form a rough surface with fine unevenness.
  • a micro-etching liquid containing hydrogen peroxide solution and sulfuric acid as main components may be used as the second micro-etching liquid.
  • the second microetchant may contain different components than the first microetchant described above. The second microetchant makes the metal rougher than the first microetchant. Therefore, the second rough surface R2, the third rough surface R3, the fourth rough surface R4, and the fifth rough surface R5 are rougher than the first rough surface R1.
  • the protective layer 37A on the surface side of the metal substrate 31 and the plated layer 36 are removed (FIG. 55(g)). At this time, the plating layer 36 covering the lead surface 12a is removed, and the smooth surface region S is exposed. In addition, the protective layer 37A on the back side remains on the metal substrate 31 .
  • a metal layer 25 is formed on the smooth surface region S of the lead portion 12 (FIG. 55(h)).
  • a plating resist layer (not shown) having a predetermined pattern is formed on the die pad 11 and the lead portion 12 except for the smooth surface region S by, for example, photolithography.
  • a metal layer 25 made of a plated layer is formed on the smooth surface region S not covered with the plating resist layer, for example, by electroplating. After that, by removing the plating resist layer, the lead frame 10 shown in FIGS. 50 and 51 is obtained.
  • FIGS. 52 and 53 are cross-sectional views (views corresponding to FIG. 53) showing the method of manufacturing the semiconductor device 20.
  • FIGS. 56A to 56E are cross-sectional views (views corresponding to FIG. 53) showing the method of manufacturing the semiconductor device 20.
  • the lead frame 10 is manufactured by the method shown in FIGS. 54(a)-(e) and 55(a)-(h) (FIG. 56(a)).
  • the semiconductor element 21 is mounted on the die pad 11 of the lead frame 10 .
  • the semiconductor element 21 is placed and fixed on the die pad 11 using an adhesive 24 such as die attach paste (FIG. 56(b)).
  • the adhesive 24 may be an epoxy resin-based adhesive containing components such as silver paste and epoxy resin.
  • the semiconductor element 21 is placed on the first rough surface R1 of the die pad surface 11a with the adhesive 24 interposed therebetween.
  • a first rough surface R ⁇ b>1 is positioned along the outer peripheries of the semiconductor element 21 and the adhesive 24 .
  • each electrode 21a of the semiconductor element 21 and the metal layer 25 formed on each lead portion 12 are electrically connected to each other by bonding wires (connection members) 22 (FIG. 56(c)).
  • the sealing resin 23 is formed by injection molding or transfer molding a thermosetting resin or thermoplastic resin to the lead frame 10 (FIG. 56(d)).
  • the die pad 11, the lead portion 12, the semiconductor element 21 and the bonding wires 22 are resin-sealed.
  • the lead frame 10 and the sealing resin 23 are cut for each package region 10a.
  • the lead frame 10 is separated for each semiconductor device 20, and the semiconductor devices 20 shown in FIGS. 52 and 53 are obtained (FIG. 56(e)).
  • a step of heating and curing the adhesive 24 is performed (FIG. 56(b)). Specifically, an adhesive 24 such as a die attach paste is applied to the die pad 11, the semiconductor element 21 is mounted on the die pad 11, and then the adhesive 24 is cured by heating. At this time, components such as epoxy resin in the applied adhesive 24 may exude due to capillary action on the die pad surface 11a. Such a phenomenon is also called bleed-out or epoxy bleed-out.
  • the die pad surface 11a of the die pad 11 is formed with the first rough surface R1.
  • the roughness of the first rough surface R1 is less than the roughness of the second rough surface R2.
  • the viscosity of the epoxy resin in the adhesive 24 is low, the epoxy resin tends to flow along the smooth die pad surface 11a.
  • the roughness of the die pad surface 11a is moderately roughened to the extent that capillary action does not occur (referred to as a first rough surface R1).
  • moisture in the air may enter from the side or back side of the semiconductor device 20 .
  • moisture or the like may enter through the interface between the sealing resin 23 and the die pad 11 or the lead portion 12 .
  • the lead surface 12a of the lead portion 12 is formed with the second rough surface R2. For this reason, the length of the path of entry of moisture at the interface between the lead surface 12a and the sealing resin 23 is increased. This prevents moisture from entering the semiconductor element 21 from the interface between the lead surface 12a and the sealing resin 23 (see arrow FA in FIG. 57). As a result, it is possible to improve the reliability of the semiconductor device 20 after long-term use.
  • the die pad side surface 11h of the die pad 11 is the third rough surface R3.
  • the roughness of the third rough surface R3 is rougher than the roughness of the first rough surface R1.
  • the inner lead rear surface 51b of the lead portion 12 is the fourth rough surface R4.
  • the inner lead tip surface 51c of the lead portion 12 is formed as a fifth rough surface R5.
  • the roughness of the fourth rough surface R4 and the roughness of the fifth rough surface R5 are each rougher than the roughness of the first rough surface R1.
  • the length of the path of penetration of moisture at the interface between the sealing resin 23 and the lead portion 12 is long. This can prevent moisture from entering the semiconductor element 21 side from the interface between the sealing resin 23 and the lead portion 12 (see arrow Fc in FIG. 57).
  • the reliability of the semiconductor device 20 after long-term use can be improved.
  • the adhesion strength between the lead portion 12 and the sealing resin 23 can be increased, and the separation of the lead portion 12 and the sealing resin 23 from each other can be suppressed.
  • FIG. 58 is a cross-sectional view showing lead frame 10 according to a modification.
  • the same reference numerals are assigned to the same parts as those shown in FIGS. 50 to 57, and detailed description thereof will be omitted.
  • the lead surface 12a of the lead portion 12 is formed with a smooth surface region S and a second rough surface R2.
  • the smooth surface region S is not provided with the metal layer 25 . Therefore, the smooth surface area S is exposed to the outside of the lead frame 10 .
  • the number of steps for manufacturing the lead frame 10 can be reduced.
  • the production cost of the lead frame 10 can be reduced by not providing the metal layer 25 made of a plated layer of silver, silver alloy, gold, gold alloy, platinum group, copper, copper alloy, palladium, or the like. Further, it is more effective to connect the semiconductor element 21 to the lead portions 12 by flip-chip bonding instead of connecting the semiconductor element 21 to the lead portions 12 by wire bonding.

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Abstract

リードフレーム（１００）は、複数のリード部（１１０）を備え、リード部（１１０）の上面の少なくとも一部及びリード部（１１０）の側壁面は、粗化された粗面であり、粗面のＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である。

Description

リードフレーム及びその製造方法
　本開示は、リードフレーム及びその製造方法に関する。
　近年、基板に実装される半導体装置の小型化及び薄型化が要求されてきている。このような要求に対応すべく、いわゆるＱＦＮ（Quad Flat Non-leaded package）タイプの半導体装置が種々提案されている。ＱＦＮタイプの半導体装置は、リードフレームの搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成されたものである。
　従来、フリップチップタイプの半導体装置が知られている（特許文献１参照）。フリップチップタイプの半導体装置は、実装基板上に半導体素子を実装する際、半導体素子と実装基板とをバンプによって互いに接続するものである。
特開２００２－１１０８４９号公報 特開２０１９－４０９９４号公報
　一般にフリップチップタイプの半導体装置は、半導体装置の外周から半導体素子の電極までの距離であって、外気（空気）に含まれる水分が浸入可能な経路が短くなりやすい。このため、半導体装置の外周から半導体素子の電極まで空気中の水分が浸入するおそれがある。
　また従来、車載向け又は高信頼性が要求される半導体パッケージを作製する場合、ダイアタッチフィルムを用いて半導体素子をダイパッドに搭載している。近年、このような半導体パッケージにおいて、半導体素子をダイパッド上に搭載する際、より安価なダイアタッチペーストも用いられている。
　しかしながら、従来、ダイアタッチペーストをダイパッドに塗布し、半導体素子を搭載した後に加熱硬化させたとき、ダイアタッチペースト中のエポキシ樹脂成分が毛細管現象により滲み出す現象（ブリードアウト）が生じている（特許文献２参照）。
　本実施形態は、半導体素子の電極まで空気中の水分の浸入を抑制可能な半導体装置を製造できるリードフレーム及びその製造方法を提供する。
　本実施形態は、バンプとリードフレームと良好に接続させるとともに、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制可能な、リードフレーム及びその製造方法を提供する。
　本実施形態は、粗面が形成されたリードフレームを低コストで製造することが可能な、リードフレーム及びその製造方法を提供する。
　本実施形態は、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制することが可能な、リードフレーム及びその製造方法を提供する。
　本実施形態は、ブリードアウトを抑制するとともに、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制可能な、リードフレーム及びその製造方法を提供する。
　本開示の実施形態は、以下の［１］～［５１］に関する。
　［１］複数のリード部を備え、前記リード部の上面の少なくとも一部及び前記リード部の側壁面は、粗化された粗面であり、前記粗面のＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である、リードフレーム。
　［２］複数のリード部を備え、前記リード部の上面の少なくとも一部及び前記リード部の側壁面は、粗化された粗面であり、前記粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上である、リードフレーム。
　［３］前記粗面の算術平均高さＳａが０．１２μｍ以上である、［２］に記載のリードフレーム。
　［４］前記リード部の上面の一部及び前記リード部の側壁面が前記粗面であり、前記リード部の前記上面のうちの前記粗面ではない面に金属めっき層が設けられている、［１］～［３］のいずれか１つに記載のリードフレーム。
　［５］前記金属めっき層は、Ａｇめっき層、Ｎｉめっき層、Ｐｄめっき層、及びＡｕめっき層のうちの少なくとも１つを含む、［４］に記載のリードフレーム。
　［６］前記リード部は、前記リード部の下面側から薄肉化されたインナーリード部を含み、前記インナーリード部の下面は前記粗面である、［１］～［５］のいずれか１つに記載のリードフレーム。
　［７］半導体素子を搭載するダイパッド部をさらに備え、前記ダイパッド部の周囲に前記複数のリード部が配置され、前記ダイパッド部の上面及び前記ダイパッド部の側壁面は前記粗面である、［１］～［５］のいずれか１つに記載のリードフレーム。
　［８］前記リードフレームは、前記複数のリード部を少なくとも封止する封止部を備える半導体装置を製造するために用いられるものであって、前記封止部と接触する前記リード部の上面及び前記リード部の側壁面は粗化された粗面である、［１］～［７］のいずれか１つに記載のリードフレーム。
　［９］第１面及び当該第１面に対向する第２面を有する金属基板を準備する金属基板準備工程と、前記金属基板を加工することにより複数のリード部を形成する金属基板加工工程と、前記リード部の上面の少なくとも一部及び前記リード部の側壁面を粗化して粗面を形成する粗面形成工程とを含み、前記粗面形成工程において、前記粗面のＣＩＥＬａｂ色空間におけるａ＊値が１２～１９の範囲、ｂ＊値が１２～１７の範囲となるように粗化する、リードフレームの製造方法。
　［１０］第１面及び当該第１面に対向する第２面を有する金属基板を準備する金属基板準備工程と、前記金属基板を加工することにより複数のリード部を形成する金属基板加工工程と、前記リード部の上面の少なくとも一部及び前記リード部の側壁面を粗化して粗面を形成する粗面形成工程とを含み、前記粗面形成工程において、前記粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上となるように粗化する、リードフレームの製造方法。
　［１１］前記粗面形成工程において、前記粗面の算術平均高さＳａが０．１２μｍ以上となるように粗化する、［１０］に記載のリードフレームの製造方法。
　［１２］前記粗面形成工程後に、前記リード部にアルカリ処理を施す、［９］～［１１］のいずれか１つに記載のリードフレームの製造方法。
　［１３］前記リード部の前記上面の一部に金属めっき層が設けられており、前記粗面形成工程において、前記リード部における前記金属めっき層が設けられていない前記上面及び前記側壁面を粗化する、［９］～［１２］のいずれか１つに記載のリードフレームの製造方法。
　［１４］前記金属めっき層は、Ａｇめっき層、Ｎｉめっき層、Ｐｄめっき層、及びＡｕめっき層のうちの少なくとも１つを含む、［１３］に記載のリードフレームの製造方法。
　［１５］前記金属基板加工工程において、前記リード部の下面側から薄肉化されたインナーリード部を含む前記リード部を形成し、前記粗面形成工程において、前記インナーリード部の下面に前記粗面を形成する、［９］～［１４］のいずれか１つに記載のリードフレームの製造方法。
　［１６］前記金属基板加工工程において、半導体素子を搭載するダイパッド部を、前記ダイパッド部の周囲に前記複数のリード部が配置されるように形成し、前記粗面形成工程において、前記ダイパッド部の上面及び前記ダイパッド部の側壁面、並びに前記リード部の上面の少なくとも一部及び前記リード部の側壁面を粗化して前記粗面を形成する工程を含む、［９］～［１５］のいずれか１つに記載のリードフレームの製造方法。
　［１７］半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に位置するリード部と、を備え、前記ダイパッドの表面又は前記リード部の表面に平滑面の領域が形成され、前記平滑面の領域の全周を取り囲むように粗面の領域が存在する、リードフレーム。
　［１８］前記粗面の領域は、平面視で前記ダイパッドの周縁全域又は前記リード部の周縁全域に沿って形成されている、［１７］に記載のリードフレーム。
　［１９］前記リード部は、裏面側から薄肉化されたインナーリードを有し、前記インナーリードの表面側にインナーリード表面が形成され、前記インナーリードの裏面側にインナーリード裏面が形成され、前記インナーリードのうち前記ダイパッドを向く面にはインナーリード先端面が形成され、前記リード部の裏面のうち薄肉化されていない部分には、外部端子が形成され、前記インナーリード裏面と、前記インナーリード先端面とは、粗面となっており、前記外部端子が平滑面となっている、［１７］又は［１８］に記載のリードフレーム。
　［２０］前記ダイパッドの裏面は平滑面となっており、前記ダイパッドの側面は粗面となっている、［１７］～［１９］のいずれか１つに記載のリードフレーム。
　［２１］前記平滑面の領域は、平面視で円形、楕円又は長円である、［１７］～［２０］のいずれか１つに記載のリードフレーム。
　［２２］前記平滑面の領域は、平面視で正方形又は長方形である、［１７］～［２０］のいずれか１つに記載のリードフレーム。
　［２３］前記平滑面の領域は、平面視で曲線と線分とを含む閉じた図形である、［１７］～［２０］のいずれか１つに記載のリードフレーム。
　［２４］前記平滑面の領域と、前記ダイパッド又は前記リード部の周縁との最短距離は、０．０２５ｍｍ以上１．０ｍｍ以下である、［１７］～［２３］のいずれか１つに記載のリードフレーム。
　［２５］前記粗面のＳ－ｒａｔｉｏは１．３０以上であり、前記平滑面のＳ－ｒａｔｉｏは１．３０未満である、［１７］～［２４］のいずれか１つに記載のリードフレーム。
　［２６］リードフレームの製造方法において、金属基板を準備する工程と、前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するリード部とを形成する工程と、前記金属基板の一部にめっき層を形成する工程と、前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、前記めっき層を除去する工程と、を備え、前記ダイパッドの表面又は前記リード部の表面に平滑面の領域が形成され、前記平滑面の領域の全周を取り囲むように前記粗面の領域が存在する、リードフレームの製造方法。
　［２７］リードフレームの製造方法において、ダイパッドと、前記ダイパッドの周囲に位置するリード部とを有する金属基板を準備する工程と、前記金属基板のうち、表面の少なくとも一部を除く外周に、めっき層を形成する工程と、前記金属基板の少なくとも裏面に存在するめっき層を残し、他のめっき層を除去する工程と、前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、前記めっき層を除去する工程と、を備えた、リードフレームの製造方法。
　［２８］前記めっき層を形成する工程において、前記めっき層は、前記金属基板の表面全域に形成されない、［２７］に記載のリードフレームの製造方法。
　［２９］前記めっき層を形成する工程において、前記めっき層は、前記リード部の表面の一部に形成され、前記他のめっき層を除去する工程において、前記リード部の表面の一部に存在する前記めっき層を残す、［２７］に記載のリードフレームの製造方法。
　［３０］前記めっき層を除去する工程の後、前記金属基板の表面の一部上に金属層を形成する工程を更に備えた、［２９］に記載のリードフレームの製造方法。
　［３１］前記粗面のＳ－ｒａｔｉｏは１．３０以上である、［２７］～［３０］のいずれか１つに記載のリードフレームの製造方法。
　［３２］半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に位置するリード部と、を備え、前記リード部は、裏面側から薄肉化されたインナーリードを有し、前記インナーリードの表面側にインナーリード表面が形成され、前記インナーリードの裏面側にインナーリード裏面が形成され、前記インナーリードのうち前記ダイパッドを向く面にはインナーリード先端面が形成され、前記リード部の裏面のうち薄肉化されていない部分には、外部端子が形成され、前記インナーリード表面の少なくとも一部と、前記インナーリード裏面と、前記インナーリード先端面とは、粗面となっており、前記外部端子が平滑面となっている、リードフレーム。
　［３３］前記インナーリード表面の全体が粗面となっている、［３２］に記載のリードフレーム。
　［３４］前記インナーリード表面上に金属層が形成され、前記インナーリード表面のうち金属層が形成される部分は平滑面となっている、［３２］に記載のリードフレーム。
　［３５］半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に位置するリード部と、を備え、前記リード部は、裏面側から一部が薄肉化され、前記リード部の裏面のうち、薄肉化されている部分は粗面となっており、薄肉化されていない部分は平滑面となっている、リードフレーム。
　［３６］前記リード部の表面に金属層が位置し、前記リード部の表面のうち、前記金属層の外側に隣接する第１表面部分は平滑面となっており、前記第１表面部分の外側に隣接する第２表面部分は粗面となっている、［３５］に記載のリードフレーム。
　［３７］前記リード部の表面に金属層が位置し、前記リード部の表面のうち、前記金属層の外側に凹部が形成され、前記凹部の外側に隣接する第３表面部分は粗面となっており、前記凹部の内面は平滑面となっている、［３５］に記載のリードフレーム。
　［３８］前記リード部の表面に金属層が位置し、前記リード部の表面のうち、前記金属層の外側に凹部が形成され、前記凹部の外側に隣接する第３表面部分は粗面となっており、前記凹部の内面は粗面となっている、［３５］に記載のリードフレーム。
　［３９］前記ダイパッドの表面と裏面とはそれぞれ平滑面となっており、前記ダイパッドの側面は粗面となっている、［３５］～［３８］のいずれか１つに記載のリードフレーム。
　［４０］前記リード部は、裏面側から薄肉化されたインナーリードを有し、前記インナーリードのうち前記ダイパッドを向く面にはインナーリード先端面が形成され、前記インナーリード先端面は、粗面となっている、［３５］～［３９］のいずれか１つに記載のリードフレーム。
　［４１］前記粗面のＳ－ｒａｔｉｏは１．３０以上であり、前記平滑面のＳ－ｒａｔｉｏは１．３０未満である、［３５］～［４０］のいずれか１つに記載のリードフレーム。
　［４２］リードフレームの製造方法において、金属基板を準備する工程と、前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するとともに、裏面側から一部が薄肉化されたリード部とを形成する工程と、前記金属基板の周囲にめっき層を形成する工程と、粗面を形成する領域に存在する一部のめっき層を除去する工程と、前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、前記めっき層を除去する工程と、を備え、前記リード部の裏面のうち、薄肉化されている部分は粗面となり、薄肉化されていない部分は平滑面となる、リードフレームの製造方法。
　［４３］半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に位置するリード部と、を備え、前記ダイパッドの表面の少なくとも一部に第１の粗面が形成され、前記リード部の表面の少なくとも一部に第２の粗面が形成され、前記リード部の前記第２の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、リードフレーム。
　［４４］前記ダイパッドの側面に第３の粗面が形成され、前記ダイパッドの前記第３の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、［４３］に記載のリードフレーム。
　［４５］前記リード部は、裏面側から薄肉化されたインナーリードを有し、前記インナーリードの裏面側にインナーリード裏面が形成され、前記インナーリード裏面には、第４の粗面が形成され、前記リード部の前記第４の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、［４３］又は［４４］に記載のリードフレーム。
　［４６］前記リード部は、裏面側から薄肉化されたインナーリードを有し、前記インナーリードのうち前記ダイパッドを向く面にはインナーリード先端面が形成され、前記インナーリード先端面には、第５の粗面が形成され、前記リード部の前記第５の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、［４３］～［４５］のいずれか１つに記載のリードフレーム。
　［４７］前記リード部の表面には平滑面の領域が形成されている、［４３］～［４６］のいずれか１つに記載のリードフレーム。
　［４８］前記平滑面の領域に、金属層が形成されている、［４７］に記載のリードフレーム。
　［４９］前記平滑面の領域は、外方に露出する、［４７］に記載のリードフレーム。
　［５０］前記第１の粗面のＳ－ｒａｔｉｏは１．１０以上１．３０未満であり、前記第２の粗面のＳ－ｒａｔｉｏは１．３０以上２．３０以下である、［４３］～［４９］のいずれか１つに記載のリードフレーム。
　［５１］リードフレームの製造方法において、金属基板を準備する工程と、前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するリード部とを形成する工程と、前記ダイパッド及び前記リード部に被覆層を形成する工程と、前記ダイパッドの表面の少なくとも一部に存在する前記被覆層を除去する工程と、前記ダイパッドのうち、前記被覆層に覆われていない部分に第１の粗面を形成する工程と、前記リード部の表面の少なくとも一部に存在する前記被覆層を除去する工程と、前記リード部のうち、前記被覆層に覆われていない部分に第２の粗面を形成する工程と、を備え、前記リード部の前記第２の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、リードフレームの製造方法。
　本実施形態によれば、半導体素子の電極まで空気中の水分の浸入を抑制可能な半導体装置を製造できる。
　本実施形態によれば、バンプとリードフレームと良好に接続させるとともに、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制できる。
　本実施形態によれば、粗面が形成されたリードフレームを低コストで製造できる。
　本実施形態によれば、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制できる。
　本実施形態によれば、ブリードアウトを抑制するとともに、半導体装置の外周から半導体素子の電極に向けて水分が侵入することを抑制できる。
図１は、第１の実施形態に係るリードフレームを示す平面図である。 図２は、第１の実施形態に係るリードフレームの部分切断端面図である。 図３は、第１の実施形態に係る半導体装置を示す平面図である。 図４は、第１の実施形態に係る半導体装置の部分切断端面図である。 図５は、第１の実施形態の変形例に係る半導体装置の部分切断端面図である。 図６Ａは、第１の実施形態に係るリードフレームの製造方法を説明するための工程図である。 図６Ｂは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ａに続く工程図である。 図６Ｃは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｂに続く工程図である。 図６Ｄは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｃに続く工程図である。 図６Ｅは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｄに続く工程図である。 図６Ｆは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｅに続く工程図である。 図６Ｇは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｆに続く工程図である。 図６Ｈは、第１の実施形態に係るリードフレームの製造方法を説明するための、図６Ｇに続く工程図である。 図７Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための工程図である。 図７Ｂは、第１の実施形態に係る半導体装置の製造方法を説明するための、図７Ａに続く工程図である。 図７Ｃは、第１の実施形態に係る半導体装置の製造方法を説明するための、図７Ｂに続く工程図である。 図７Ｄは、第１の実施形態に係る半導体装置の製造方法を説明するための、図７Ｃに続く工程図である。 図８は、第２の実施形態によるリードフレームを示す平面図である。 図９は、第２の実施形態によるリードフレームを示す断面図（図８のIX－IX線断面図）である。 図１０（ａ）、（ｂ）は、それぞれダイパッドの表面及びリード部の表面を示す拡大平面図である。 図１１は、第２の実施形態による半導体装置を示す平面図である。 図１２は、第２の実施形態による半導体装置を示す断面図（図１１のXII－XII線断面図）である。 図１３（ａ）、（ｂ）は、それぞれ接続部としてのバンプを示す拡大断面図である。 図１４（ａ）－（ｉ）は、第２の実施形態によるリードフレームの製造方法を示す断面図である。 図１５（ａ）－（ｄ）は、第２の実施形態による半導体装置の製造方法を示す断面図である。 図１６は、第２の実施形態による半導体装置を示す部分拡大断面図である。 図１７（ａ）－（ｄ）は、それぞれ第２の実施形態の変形例によるダイパッドの表面及びリード部の表面を示す拡大平面図である。 図１８は、第３の実施形態によるリードフレームを示す平面図である。 図１９は、第３の実施形態によるリードフレームを示す断面図（図１８のXIX－XIX線断面図）である。 図２０は、第３の実施形態による半導体装置を示す平面図である。 図２１は、第３の実施形態による半導体装置を示す断面図（図２０のXXI－XXI線断面図）である。 図２２は、接続部としてのバンプを示す拡大断面図である。 図２３（ａ）－（ｉ）は、第３の実施形態によるリードフレームの製造方法を示す断面図である。 図２４（ａ）－（ｄ）は、第３の実施形態による半導体装置の製造方法を示す断面図である。 図２５は、第３の実施形態による半導体装置を示す部分拡大断面図である。 図２６は、第４の実施形態によるリードフレームを示す断面図である。 図２７は、第４の実施形態による半導体装置を示す断面図である。 図２８（ａ）－（ｊ）は、第４の実施形態によるリードフレームの製造方法を示す断面図である。 図２９は、第４の実施形態による半導体装置を示す部分拡大断面図である。 図３０は、第５の実施形態によるリードフレームを示す平面図。 図３１は、第５の実施形態によるリードフレームを示す断面図（図３０のXXXI－XXXI線断面図）。 図３２は、第５の実施形態による半導体装置を示す平面図。 図３３は、第５の実施形態による半導体装置を示す断面図（図３２のXXXIII－ XXXIII線断面図）。 図３４は、接続部としてのバンプを示す拡大断面図。 図３５（ａ）－（ｊ）は、第５の実施形態によるリードフレームの製造方法を示す断面図。 図３６（ａ）－（ｄ）は、第５の実施形態による半導体装置の製造方法を示す断面図。 図３７は、第５の実施形態による半導体装置を示す部分拡大断面図。 図３８は、第６の実施形態によるリードフレームを示す断面図。 図３９は、第６の実施形態による半導体装置を示す断面図。 図４０（ａ）－（ｊ）は、第６の実施形態によるリードフレームの製造方法を示す断面図。 図４１は、第６の実施形態による半導体装置を示す部分拡大断面図。 図４２は、第７の実施形態によるリードフレームを示す断面図。 図４３は、第７の実施形態による半導体装置を示す断面図。 図４４（ａ）－（ｊ）は、第７の実施形態によるリードフレームの製造方法を示す断面図。 図４５は、第７の実施形態による半導体装置を示す部分拡大断面図。 図４６は、第８の実施形態によるリードフレームを示す断面図。 図４７は、第８の実施形態による半導体装置を示す断面図。 図４８（ａ）－（ｊ）は、第８の実施形態によるリードフレームの製造方法を示す断面図。 図４９は、第８の実施形態による半導体装置を示す部分拡大断面図。 図５０は、第９の実施形態によるリードフレームを示す平面図。 図５１は、第９の実施形態によるリードフレームを示す断面図（図５０のLI－LI線断面図）。 図５２は、第９の実施形態による半導体装置を示す平面図。 図５３は、第９の実施形態による半導体装置を示す断面図（図５２のLIII－LIII線断面図）。 図５４（ａ）－（ｅ）は、第９の実施形態によるリードフレームの製造方法を示す断面図。 図５５（ａ）－（ｈ）は、第９の実施形態によるリードフレームの製造方法を示す断面図。 図５６（ａ）－（ｅ）は、第９の実施形態による半導体装置の製造方法を示す断面図。 図５７は、第９の実施形態による半導体装置を示す部分拡大断面図。 図５８は、第９の実施形態の変形例によるリードフレームを示す断面図。
　（第１の実施形態）
　以下、図１乃至図７Ｄを参照して第１の実施形態について説明する。以下、本開示の実施形態について図面を参照しながら説明する。なお、図面は模式的または概念的なものであり、各部材の寸法、部材間の大きさの比等は、必ずしも現実のものと同一とは限らない。また、同じ部材等を表す場合であっても、図面により互いの寸法や比が異なって表される場合もある。また、本明細書に添付した図面においては、理解を容易にするために、各部の形状、縮尺、縦横の寸法比等を、実物から変更したり、誇張したりしている場合がある。
　なお、本明細書等において「～」を用いて表される数値範囲は、「～」の前後に記載される数値のそれぞれを下限値および上限値として含む範囲であることを意味する。また、本明細書等において、「フィルム」、「シート」、「板」等の用語は、呼称の相違に基づいて相互に区別されない。例えば、「板」は、「シート」、「フィルム」と一般に呼ばれ得るような部材をも含む概念である。
　［リードフレーム］
　本開示のリードフレームの実施形態について説明する。本実施形態に係るリードフレーム１００は、半導体装置２００（図３及び図４参照）を作製するために用いられるものである。リードフレーム１００は、複数のパッケージ領域１００Ａを備えている。複数のパッケージ領域１００Ａは、多列及び多段（マトリックス状）に配置されている。なお、図１においては、１つのパッケージ領域１００Ａを中心としたリードフレーム１００の一部のみを示している。
　パッケージ領域１００Ａは、後述する半導体装置２００に対応する領域であって、矩形状の仮想線（図１に示す破線）によって取り囲まれる領域である（図１参照）。なお、本実施形態において、リードフレーム１００として、複数のパッケージ領域１００Ａを含むものを例示しているが、この態様に限定されるものではなく、リードフレーム１００は、１つのパッケージ領域１００Ａのみから構成されていてもよい。
　本明細書等において、「内」、「内側」とは、各パッケージ領域１００Ａの中心方向に向かう側のことをいい、「外」、「外側」とは、各パッケージ領域１００Ａの中心から離れる側（コネクティングバー１３０側）のことをいう。また、「上面」とは、半導体素子２１０が搭載される側の面のことをいい、「下面」とは、「上面」の反対側の面であって外部の実装基板（図示せず）に接続される面のことをいい、「側壁面」とは、「上面」と「下面」との間に位置する面であって、リードフレーム１００（金属基板３１０）の厚みを構成する面のことをいう。
　また、本明細書等において、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの３０％～７０％、好ましくは、４０％～６０％となる。
　図１及び図２に示すように、リードフレーム１００の各パッケージ領域１００Ａは、複数のリード部１１０と、ダイパッド部１２０と、リード部１１０を連結するコネクティングバー１３０とを含む。リード部１１０は、インナーリード部１１１と端子部１１３とを含んでいてもよい。インナーリード部１１１は、下面側から薄肉化された部分であり、各パッケージ領域１００Ａにおいて内側（ダイパッド部１２０側）に位置する。端子部１１３は、各パッケージ領域１００Ａにおいて外側（コネクティングバー１３０側）に位置する。インナーリード部１１１は、端子部１１３からダイパッド部１２０側に延びている。インナーリード部１１１の上面側には内部端子が形成される。この内部端子は、後述するように接続部材２２０を介して半導体素子２１０に電気的に接続される領域である。内部端子上には、接続部材２２０との密着性を向上させるために金属めっき層１１２が設けられている。
　各リード部１１０は、それぞれ後述するように接続部材２２０を介して半導体素子２１０に接続されるものであり、ダイパッド部１２０との間に空間を介して配置される（図４及び図５参照）。複数のリード部１１０は、コネクティングバー１３０の長手方向に沿って互いに間隔を空けて配置されている。各リード部１１０は、それぞれコネクティングバー１３０から延び出している。
　リード部１１０は、ダイパッド部１２０の周囲に沿って配置されている。リード部１１０は、下面側から一部が薄肉化されている。この下面側から薄肉化されている部分がインナーリード部１１１である。また、リード部１１０のうちの下面側から薄肉化されていない部分が端子部１１３であり、端子部１１３の下面には外部端子１５０が形成されている。外部端子１５０は、外部の実装基板（図示せず）に電気的に接続される部分である。外部端子１５０は、後述する半導体装置２００の外方に露出する部分である。
　インナーリード部１１１は、下面側から例えばハーフエッチングにより薄肉化されている。インナーリード部１１１は、インナーリード部上面１１１Ａと、当該インナーリード部上面１１１Ａに対向するインナーリード部下面１１１Ｂと、インナーリード部側壁面とを有する。インナーリード部上面１１１Ａは、リード部１１０の上面の一部である。インナーリード側壁面は、ダイパッド部１２０側に向くダイパッド部対向面１１１Ｃと、隣り合うリード部１１０において対向する面とを含む。インナーリード部下面１１１Ｂはリード部１１０の下側に位置する。
　端子部１１３は、コネクティングバー１３０側に位置する。端子部１１３はコネクティングバー１３０に連結されている。端子部１１３の下面は上述した外部端子１５０を構成する。端子部１１３は、ハーフエッチングされることなく、ダイパッド部１２０と同一の厚みを有している。なお、端子部１１３のうちのコネクティングバー１３０側に位置する一部の下面側が薄肉化され、コネクティングバー１３０との接続部を構成していてもよい。
　リード部１１０の上面の少なくとも一部及び側壁面は、粗化された粗面であり、リード部１１０（端子部１１３）の下面は、粗化されていない非粗化面である。インナーリード部下面１１１Ｂは、粗化された粗面である。なお、図１等において、粗化された粗面は太い破線で示されている。
　本実施形態において、単に「粗面」と称するとき、当該粗面とは、粗化された粗面、好適には、マイクロエッチング等により粗化された粗面を意味するものとする。
　リード部１１０の下面のうち、薄肉化されている部分は粗化された粗面となっている。具体的には、インナーリード部下面１１１Ｂは、その全域が粗面となっている。一方で、リード部１１０の下面のうち、薄肉化されていない部分は非粗化面となっている。具体的には、端子部１１３は下面側から薄肉化されておらず、端子部１１３の下面側に位置する外部端子１５０は、その全域が非粗化面になっている。ダイパッド部対向面１１１Ｃを含むインナーリード部側壁面は、その全域が粗化された粗面となっている。
　リード部１１０（インナーリード部１１１）の上面のうち、ダイパッド部１２０側に位置する一部の領域は非粗化面であればよく、その非粗化面には金属めっき層１１２が設けられていてもよい。金属めっき層１１２は、例えば、電解めっき法により形成されたものであってもよい。金属めっき層１１２の厚みは、１μｍ～１０μｍの範囲であればよい。金属めっき層１１２は、例えば、Ａｇめっき層、Ａｇ合金めっき層、Ａｕめっき層、Ａｕ合金めっき層、Ｐｔめっき層、Ｃｕめっき層、Ｃｕ合金めっき層、Ｐｄめっき層、Ｎｉめっき層等であればよく、これらのうちの１つまたは複数を含んでいてもよい。金属めっき層１１２は、Ａｇめっき層、Ｎｉめっき層、Ｐｄめっき層、Ａｕめっき層のうちの少なくとも１つを含んでいることが好ましい。また、金属めっき層１１２を構成するものによって、下地めっきが必要な場合は、下地めっきとして公知なものを適用すればよい。例えば、Ｎｉめっき層やＣｕめっき層等を下地めっきとして使用できる。
　ダイパッド部１２０の上面には、後述するように半導体素子２１０が搭載される。また、ダイパッド部１２０の周囲には、複数のリード部１１０が配置されていればよい。ダイパッド部１２０の上面及び側壁面は、粗化された粗面であり、ダイパッド部１２０の下面は、粗化されていない非粗化面であればよい（図２参照）。
　ダイパッド部１２０の上面は、後述するようにダイアタッチペースト等の接着剤２４０を介して半導体素子２１０に接合される領域（内部端子）である。ダイパッド部１２０の下面は、例えばハーフエッチングにより薄肉化されることなく、後述する加工前の金属基板３１０と同様に粗化されていない非粗化面となっている。ダイパッド部１２０の下面は、後述する半導体装置２００において外方に露出される。
　各パッケージ領域１００Ａ同士は、コネクティングバー１３０を介して互いに連結されており、コネクティングバー１３０は、Ｘ方向及びＹ方向に沿ってそれぞれ延びている。なお、Ｘ方向及びＹ方向とは、リードフレーム１００の面内において、パッケージ領域１００Ａの各辺に平行な二方向であり、Ｘ方向とＹ方向とは互いに直交している。
　各コネクティングバー１３０は、パッケージ領域１００Ａの周囲であって、パッケージ領域１００Ａよりも外側に配置されている。各コネクティングバー１３０は、平面視で細長い棒形状を有している。各コネクティングバー１３０の幅Ｗ（コネクティングバー１３０の長手方向に直交する方向の距離）は、特に限定されるものではないが、例えば、９５μｍ～２５０μｍの範囲で適宜設定され得る。各コネクティングバー１３０には、複数のリード部１１０がコネクティングバー１３０の長手方向に沿って所定の間隔を空けて連結されており、ダイパッド部１２０は、吊りリード１４０を介してコネクティングバー１３０に支持されている。なお、本実施形態におけるコネクティングバー１３０は、薄肉化されていないが、この態様に限定されるものではない。例えば、コネクティングバー１３０は、その下面側からハーフエッチングにより薄肉化されていてもよい。この場合のコネクティングバー１３０の厚みは、半導体装置２００の構成等を考慮して設定できる。コネクティングバー１３０の厚みは、例えば、８０μｍ～２００μｍの範囲で適宜設定され得る。
　本実施形態に係るリードフレーム１００は、後述する封止部２３０を備える半導体装置２００を製造するために用いられるものであって、封止部２３０と接触するリード部１１０の上面及びリード部１１０の側壁面は粗化された粗面であってもよい。また、パッケージ領域１００Ａよりも外側に位置するリード部１１０の上面及びリード部１１０の側壁面、並びにコネクティングバー１３０は粗化された粗面であってもよいし、粗化されていない非粗化面であってもよい。なお、リードフレーム１００を用いて半導体装置２００を製造する際に、コネクティングバー１３０に沿ってダイシングされる。このとき、各々のパッケージ領域１００Ａを個別にモールドしてダイシングすると、コネクティングバー１３０の上面が粗化された粗面であるとリードフレーム１００をダイシングする際に異物が発生するおそれがある。そのため、コネクティングバー１３０の上面を粗化されていない非粗化面とすることで、半導体装置２００を製造する際において、異物の発生を抑制できる。
　本実施形態に係るリードフレーム１００の粗面において、ＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲であり、好ましくはａ＊値が１３～１８の範囲であり、ｂ＊値が１２～１６の範囲である。後述する実施例から明らかなように、本実施形態に係るリードフレーム１００における粗面のＣＩＥＬａｂ色空間のうちのａ＊値及びｂ＊値が所定の範囲であると、表面積比が高くなることになる。このため、当該リードフレーム１００を用いて製造され得る半導体装置において、モールド樹脂との密着強度が上がる。これにより、半導体素子の電極まで空気中の水分が浸入するのを抑制できる。すなわち、本実施形態に係るリードフレーム１００における粗面のＣＩＥＬａｂ色空間のうちのａ＊値及びｂ＊値が上記範囲であることで、半導体素子の電極まで空気中の水分が浸入するのを抑制可能な半導体装置を製造できる。なお、本実施形態において、ＣＩＥＬａｂ色空間のａ＊値及びｂ＊値は、分光濃度・測色計eXact（X-rite社製）を用いて測定される。
　ここで、ＣＩＥＬａｂ色空間（Ｌ＊ａ＊ｂ＊色空間）について説明する。Ｌ＊ａ＊ｂ＊色空間は、ＣＩＥが推薦するＣＩＥＬａｂという色度図である。Ｌ＊が明度を表し、ａ＊が赤／マゼンタまたは緑の度合いを表し、ｂ＊が黄または青の度合いを表す。ａ＊の値がマイナス側へ向かうほど緑色に近づき、プラス側へ向かうほど赤色に近づく。また、ｂ＊の値がマイナス側へ向かうほど青色に近づき、プラス側へ向かうほど黄色に近づく。Ｌ＊の値が１００の時は白色を示し（全反射）、Ｌ＊の値が０の時は黒色を示す（全吸収）。そしてこれら３つの値の中心が中間色（灰色）となる。すなわち、Ｌ＊軸方向の移動は明度の変化を示し、ａ＊ｂ＊平面上の移動は、色相の変化を示す。なお、Ｌ＊ａ＊ｂ＊空間上の距離は色の近さに対応しており、距離が近いほど色が近いということができる。本実施形態に係るリードフレーム１００の粗面においては、ＣＩＥＬａｂ色空間のうちのａ＊値は赤／マゼンタと緑との間に、ｂ＊値は黄色と青との間に上記所定の範囲が相当するということができる。
　また、本実施形態に係るリードフレーム１００において、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、好ましくは１０００ｍｍ－１～５０００ｍｍ－１であり、より好ましくは２０００ｍｍ－１～４０００ｍｍ－１である。後述する実施例から明らかなように、本実施形態に係るリードフレーム１００における粗面の山頂点の算術平均曲率Ｓｐｃが所定の範囲であると、被接触体に対して接触する点が尖っていることを示している。この場合、当該リードフレーム１００を用いて製造される半導体装置において、モールド樹脂との密着強度が上がることとなり、半導体素子の電極まで空気中の水分が浸入するのを抑制できる。すなわち、本実施形態に係るリードフレーム１００における粗面の山頂点の算術平均曲率Ｓｐｃが上記範囲であることで、半導体素子の電極まで空気中の水分が浸入するのを抑制可能な半導体装置を製造できる。さらに粗面の算術平均高さＳａが０．１２μｍ以上であることが好ましく、０．１２μｍ～０．３４μｍの範囲であることがより好ましい。粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが所定の範囲であることで、半導体素子の電極まで空気中の水分が浸入するのを効果的に抑制可能な半導体装置を製造できる。なお、山頂点の算術平均曲率Ｓｐｃとは物体に存在する山頂点の主曲率の平均を表し、山頂点が尖っているほど、山頂点の算術平均曲率Ｓｐｃの値が大きくなる。また、算術平均高さＳａは、線の算術平均高さＲａを三次元すなわち面に拡張したパラメータであり、表面の平均面に対して、各点の高さの差の絶対値の平均を表す数値である。なお、本実施形態において、山頂点の算術平均曲率Ｓｐｃ及び算術平均高さＳａは、レーザー顕微鏡ＶＫ－Ｘ２６０（キーエンス社製、測定部）、レーザー顕微鏡ＶＫ－Ｘ２５０（キーエンス社製、コントローラー部）を用いて測定される。
　一般に、ＱＦＮ（Quad Flat Non-leaded package）タイプの半導体装置に使われるリードフレームは、近年、半導体装置の小型化及び薄型化が要求されてきている。このような半導体装置においては、外周から半導体素子の電極までの距離であって、外気（空気）に含まれる水分が浸入可能な経路が短くなりやすく、半導体素子の電極まで空気中の水分が浸入し、半導体装置が故障するおそれがある。
　そこで、本発明者らは、半導体装置に用いられるリードフレームでは、リードフレームの粗化された粗面の状態が重要であると気付いた。また半導体装置に対して要求される信頼性の観点では、粗面の状態を示す指標としてＣＩＥＬａｂ色空間または山頂点の算術平均曲率Ｓｐｃ及び算術平均高さＳａに着目すべきことに気付いた。そして、ＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である場合、または、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが０．１２μｍ以上である場合に、半導体装置に対して要求される信頼性の高いリードフレームが得られることに気付くことによって、本発明を完成させた。
　本実施形態に係る粗面は、例えば、後述する金属基板３１０をマイクロエッチング液で粗面化処理をすることによって形成されていてもよい。なお、本実施形態において使用され得るマイクロエッチング液としては、硫酸又は塩酸を主成分として含有するもの、過酸化水素と硫酸を主成分として含有するもの等が挙げられる。
　本実施形態における粗面は、ＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である。また、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが０．１２μｍ以上である。このような所定の範囲の粗面を有することで、半導体素子の電極まで空気中の水分が浸入するのを抑制可能な半導体装置を製造できる。
　以上説明したリードフレーム１００は、銅、銅合金、またはＮｉ合金等の金属から構成されている。なお、リードフレーム１００の厚みは、半導体装置２００の構成等を考慮して設定できるが、リードフレーム１００の厚みは、例えば、８０μｍ～３００μｍの範囲で適宜設定され得る。
　本実施形態におけるリード部１１０は、パッケージ領域１００Ａの４辺全てに沿って配置されているが、これに限定されるものではなく、例えば、パッケージ領域１００Ａの対向する２辺のみに沿って配置されていてもよい。
　図１及び図２に示すリードフレーム１００は、ダイパッド部１２０を備えている態様で説明をしたが、これに限定されるものではなく、ダイパッド部１２０を備えていなくてもよく、例えば、各リード部１１０は、後述するように接続部材２２０としてバンプを介して半導体素子２１０に接続されるものであってもよい（図５参照）。
　［半導体装置］
　本開示の半導体装置の実施形態について説明する。図３及び図４に示すように、半導体装置２００は、複数のリード部１１０と、ダイパッド部１２０と、半導体素子２１０と、接続部材２２０と、封止部２３０とを備えている。
　本実施形態における半導体装置２００は、上述したリードフレーム１００を用いて製造されるものである。したがって、半導体装置２００におけるリード部１１０及びダイパッド部１２０は、上述したリードフレーム１００に備えられるものである。そのため、リード部１１０の上面のうち金属めっき層１１２よりも外側（ダイパッド部１２０から遠い側）の上面及びリード部１１０の側壁面は粗化された粗面である。また、ダイパッド部１２０の上面及びダイパッド部１２０の側壁面も粗化された粗面である。なお、図４に示すように、リード部１１０は、リード部１１０の下面側から薄肉化されたインナーリード部１１１を含み、インナーリード部下面１１１Ｂは粗面である。インナーリード部下面１１１Ｂには封止部２３０が密着している。リード部１１０の端子部１１３は、下面側から薄肉化されていない。端子部１１３の下面に位置する外部端子１５０は非粗化面となっている。外部端子１５０は、封止部２３０から露出している。
　上記粗面におけるＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である。粗面のＣＩＥＬａｂ色空間のうちのａ＊値及びｂ＊値が上記範囲であることで、半導体素子２１０の電極まで空気中の水分が浸入するのを抑制できる。
　また、上記粗面における山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上である。山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であることで、半導体素子２１０の電極まで空気中の水分が浸入するのを抑制できる。さらに上記粗面の算術平均高さＳａが０．１２μｍ以上であることが好ましく、０．１２μｍ～０．３４μｍの範囲であることがより好ましい。粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが所定の範囲であることで、半導体素子２１０の電極まで空気中の水分が浸入するのをより効果的に抑制できる。
　半導体素子２１０は、従来一般的に用いられている各種半導体素子を使用可能であり、特に限定されるものではないが、例えば、集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１０は、各々接続部材２２０が取り付けられる複数の電極２１０Ａを有している。
　各接続部材２２０は、例えば、銅や金等の導電性の良い金属材料からなり、各接続部材２２０は、その一端が半導体素子２１０の電極２１０Ａに、その他端は各リード部１１０上に位置する金属めっき層１１２にそれぞれ電気的に接続されている。なお、接続部材２２０として用いられるものとして、ボンディングワイヤやバンプ等の導電体等が挙げられる。
　封止部２３０は、リード部１１０と、ダイパッド部１２０と、半導体素子２１０と、接続部材２２０とを少なくとも封止する。封止部２３０は、例えば、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂；ＰＰＳ樹脂等の熱可塑性樹脂等の樹脂から構成されていてもよい。なお、封止部２３０全体の厚みは、特に限定されるものではないが、例えば、３００μｍ～１５００μｍ程度の範囲で適宜設定され得る。また、半導体装置２００の平面視において、封止部２３０の一辺（半導体装置２００の一辺）の長さは、特に限定されるものではないが、例えば、０．２ｍｍ～２０ｍｍ程度の範囲で適宜設定され得る。
　図３及び図４に示す半導体装置２００は、ダイパッド部１２０を備えている態様で説明をしたが、これに限定されるものではなく、ダイパッド部１２０を備えていなくてもよく、例えば、各リード部１１０は、接続部材２２０としてバンプを介して半導体素子２１０の電極２１０Ａに接続されていてもよい（図５参照）。
　［リードフレームの製造方法］
　図１及び図２に示すリードフレーム１００の製造方法を例として説明する。図６Ａ～図６Ｈは、本実施形態に係るリードフレームの製造方法を説明するための工程図である。
　＜金属基板準備工程＞
　図６Ａ及び図６Ｂに示すように、第１面３１０Ａ及び当該第１面３１０Ａに対向する第２面３１０Ｂを有する金属基板３１０を準備する（図６Ａ参照）。なお、本実施形態で使用できる金属基板３１０としては、純銅基板、銅合金基板、４２合金（Ｎｉ４２％のＦｅ合金）基板等が挙げられるが、純銅基板または銅合金基板であることが好ましい。また、金属基板３１０は、第１面３１０Ａ及び第２面３１０Ｂに対して脱脂を行い、洗浄処理を施したものを使用してもよい。
　＜金属基板加工工程＞
　次に、金属基板３１０の第１面３１０Ａ及び第２面３１０Ｂにそれぞれ感光性レジスト３２０を塗布し、これを乾燥させる（図６Ｂ参照）。なお、本実施形態で使用できる感光性レジスト３２０としては、従来公知のものを使用できる。
　続いて、この金属基板３１０に対してフォトマスクを介して露光し現像することにより、所望の開口部３３０を有するレジスト層３４０を形成する（図６Ｃ参照）。
　次に、レジスト層３４０を耐腐蝕膜として金属基板３１０に腐蝕液でエッチングを施す（図６Ｄ参照）。なお、腐蝕液は、使用する金属基板３１０の材質に応じて適宜選択できる。例えば、金属基板３１０として純銅基板を用いる場合、通常、腐蝕液として塩化第二鉄水溶液を用い、金属基板３１０の第１面３１０Ａ及び第２面３１０Ｂの両面にスプレーエッチングを行ってもよい。これにより、リード部１１０、ダイパッド部１２０及びコネクティングバー１３０の外形が形成される。このとき、ハーフエッチングによりリード部１１０の一部の下面が薄肉化され、インナーリード部１１１及び端子部１１３が形成されてもよい。
　次いで、レジスト層３４０を剥離除去し、エッチングされた金属基板３１０の表面に被覆層３５０を形成する（図６Ｅ参照）。これにより、リード部１１０、ダイパッド部１２０及びコネクティングバー１３０の全周に被覆層３５０が形成される。被覆層３５０の厚みは、特に限定されるものではないが、例えば０μｍ超２μｍ以下の厚さであればよい。また、被覆層３５０を形成する金属としては、特に限定されるものではないが、例えば、銀を用いてもよい。被覆層３５０が銀めっき層からなる場合、電解めっき用めっき液としては、シアン化銀及びシアン化カリウムを主成分とした銀めっき液を用いることができる。なお、リード部１１０（端子部１１３）の下面の外部端子１５０及びダイパッド部１２０の下面には被覆層３５０を形成しないようにするのが好ましい。リード部１１０（端子部１１３）の下面の外部端子１５０及びダイパッド部１２０の下面に被覆層３５０を形成しないようにするために、例えば、リード部１１０（端子部１１３）の下面の外部端子１５０及びダイパッド部１２０の下面にレジスト層４００を形成することで被覆層３５０の形成を回避してもよい（図６Ｅ参照）。
　続いて、粗面を形成する領域に存在する被覆層３５０を除去する。具体的には、リード部１１０の上面のうち金属めっき層１１２が設けられる領域以外の上面、リード部１１０の側壁面、インナーリード部１１１の下面、ダイパッド部１２０の上面及びダイパッド部１２０の側壁面に形成されている被覆層３５０が除去される（図６Ｆ参照）。この間、図６Ｆに示すように、金属基板３１０の第１面３１０Ａ及び第２面３１０Ｂにそれぞれゴムパッキン等の弾性部材４１０を配置し、弾性部材４１０を介して金属基板３１０を治具４２０によって挟む。次いで、弾性部材４１０に覆われていない部分の被覆層３５０を剥離除去する。これにより、リード部１１０の上面のうち金属めっき層１１２が設けられる領域以外の上面、リード部１１０の側壁面、インナーリード部１１１の下面、ダイパッド部１２０の上面及びダイパッド部１２０の側壁面が露出する。一方、弾性部材４１０に覆われたリード部１１０の上面のうち金属めっき層１１２が形成される領域の上面及びコネクティングバー１３０上の被覆層３５０は残存する。
　＜粗面形成工程＞
　次に、金属基板３１０の下面側に金属基板を支持する支持層３６０を設ける（図６Ｇ参照）。支持層３６０は、例えば、レジスト層であってもよい。支持層３６０を設けた後、金属基板３１０のうち被覆層３５０に覆われていない部分を粗化することにより粗面を形成する（図６Ｇ参照）。具体的には、リード部１１０の上面のうち金属めっき層１１２が形成される領域よりも外側（ダイパッド部１２０から遠い側）の上面、リード部１１０の側壁面、インナーリード部１１１の下面、ダイパッド部１２０の上面及びダイパッド部１２０の側壁面に粗面が形成される。粗面を形成するには、例えば、金属基板３１０に対してマイクロエッチング液を供給する。これにより、被覆層３５０で覆われている部分を除き、金属基板３１０全体に粗面を形成できる。なお、マイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の粗面を形成できる表面処理剤である。本実施形態において使用され得るマイクロエッチング液としては、硫酸又は塩酸を主成分として含有するもの、過酸化水素と硫酸を主成分として含有するもの等が挙げられる。
　なお、粗面を形成する工程において、粗面におけるＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲、ｂ＊値が１２～１７の範囲となるように粗化される。また、粗面を形成する工程において、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上となるように粗化される。さらに、粗面の算術平均高さＳａが０．１２μｍ以上であることが好ましく、０．１２μｍ～０．３４μｍの範囲となるように粗化されることがより好ましい。このような所定の範囲になるように粗面を形成することで、半導体素子の電極まで空気中の水分が浸入するのを抑制可能な半導体装置を製造可能なリードフレーム１００を得ることができる。
　その後、支持層３６０、被覆層３５０を順次剥離除去し、インナーリード部上面１１１Ａの内側（ダイパッド部１２０側）端部に、金属めっき層１１２を設けることで、図１及び図２に示すリードフレーム１００が得られる（図６Ｈ参照）。金属めっき層１１２は、例えば、フォトリソグラフィ法により所定のパターンを有するめっき用レジスト層を形成し、めっき用レジスト層に覆われていない箇所に電解めっき法により金属めっき層１１２を形成できる。なお、上記製造方法により作製されたリードフレーム１００にアルカリ処理を施してもよい。具体的には、リードフレーム１００をアルカリ水溶液中に浸漬する。アルカリ処理を行うことで、粗面形成工程において使用した表面処理剤に含有する酸と中和し、リードフレーム１００の腐食を抑止できる。なお、アルカリ処理に用いられるアルカリとしては、特に限定されるものではなく、例えば、水酸化ナトリウム、水酸化カリウム等が挙げられ、これらのうちの１種を単独で使用してもよいし、２種以上を混合して使用してもよい。
　［半導体装置の製造方法］
　図３及び図４に示す半導体装置２００の製造方法を例として説明する。図７Ａ～図７Ｄは、本実施形態に係る半導体装置の製造方法を説明するための工程図である。
　まず、図６Ａ～図６Ｈに示す製造方法により製造されたリードフレーム１００を準備する（図７Ａ参照）。次に、リードフレーム１００のダイパッド部１２０上に、半導体素子２１０を搭載する。この場合、例えば、ダイアタッチペースト等の接着剤２４０を用いて、半導体素子２１０をダイパッド部１２０上に載置して固定する（図７Ｂ参照）。なお、接着剤２４０は、銀ペースト及びエポキシ樹脂等の成分を含むエポキシ樹脂系の接着剤であってもよい。このとき、半導体素子２１０は、接着剤２４０を介してダイパッド部１２０の上面の粗面上に配置される。
　続いて、半導体素子２１０の各電極２１０Ａと、各リード部１１０に形成された金属めっき層１１２とを、それぞれ接続部材２２０によって互いに電気的に接続する（図７Ｃ参照）。
　次に、リードフレーム１００に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止部２３０を形成する（図７Ｄ参照）。これにより、リード部１１０、ダイパッド部１２０、半導体素子２１０及び接続部材２２０を樹脂封止できる。
　その後、パッケージ領域１００Ａごとに、リードフレーム１００をダイシングする。このとき、ダイシングされるコネクティングバー１３０の上面が粗化されていない非粗化面であるため、ダイシング時に異物が発生するのを抑制できる。このようにして、半導体装置２００ごとに個片化され、図３及び図４に示す半導体装置２００が得られる。
　また、半導体装置２００を長時間使用していると、空気中の水分等が、半導体装置２００の側面または下面側から浸入するおそれがある。例えば、空気中の水分等が封止部２３０と、リード部１１０またはダイパッド部１２０との界面を介して浸入してくるおそれがある。
　この問題に対して本実施形態においては、リード部１１０の金属めっき層１１２が設けられていない上面、リード部１１０の側壁面、ダイパッド部１２０の上面及びダイパッド部１２０の側壁面には粗面が形成されている。粗面は、粗面のＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲であるように、または、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが０．１２μｍ以上であるように粗化されている。これにより、封止部２３０と、リード部１１０またはダイパッド部１２０との界面から半導体素子２１０側に水分が浸入してくる浸入経路の距離が相対的に長くなっている。このため、半導体素子２１０の電極２１０Ａまで水分が浸入するのを抑制できる。さらに、上記所定の範囲の粗面を有することで、ダイパッド部１２０やリード部１１０と封止部２３０の密着強度を高めることができ、ダイパッド部１２０やリード部１１０と封止部２３０とが互いに剥離することを抑制できる。
　また、本実施形態におけるリード部１１０が、当該リード部１１０の下面側から薄肉化されたインナーリード部１１１を含む。インナーリード部１１１の下面は粗面であることで、半導体装置２００の下面側において、封止部２３０とリード部１１０との界面における水分の浸入経路の距離が長くなっている。これにより封止部２３０とリード部１１０との界面から半導体素子２１０の電極２１０Ａまで水分が浸入することを抑制できる。さらに、インナーリード部１１１の下面に上記所定の範囲の粗面を有することで、リード部１１０と封止部２３０の密着強度を高めることができ、リード部１１０と封止部２３０とが互いに剥離することを抑制できる。
　以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
　［実施例］
　以下、実施例及び比較例を挙げて本開示をさらに詳細に説明するが、本開示は、下記の実施例等に何ら限定されるものではない。
　〔実施例１〕
　図１及び図２に示す構成を有する。リードフレーム１００を準備した。リードフレーム１００において、リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１７．５３、ｂ＊値が１４．８０及び山頂点の算術平均曲率Ｓｐｃが２４３１．４６ｍｍ－１、並びに算術平均高さＳａが０．１４μｍの粗面により構成されていた。なお、ａ＊値及びｂ＊値は、分光濃度・測色計eXact（X-rite社製）を用いて測定し、山頂点の算術平均曲率Ｓｐｃ及び算術平均高さＳａは、レーザー顕微鏡ＶＫ－Ｘ２６０（キーエンス社製、測定部）、レーザー顕微鏡ＶＫ－Ｘ２５０（キーエンス社製、コントローラー部）を用いて測定した。
　〔実施例２〕
　リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１６．０３、ｂ＊値が１３．８４及び山頂点の算術平均曲率Ｓｐｃが２９５２．０８ｍｍ－１、並びに算術平均高さＳａが０．１７μｍの粗面により構成されている以外は、実施例１と同様の構成を有するリードフレーム１００を準備した。
　〔実施例３〕
　リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１５．３９、ｂ＊値が１３．１６及び山頂点の算術平均曲率Ｓｐｃが３５２３．７６ｍｍ－１、並びに算術平均高さＳａが０．２２μｍの粗面により構成されている以外は、実施例１と同様の構成を有するリードフレーム１００を準備した。
　〔実施例４〕
　リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１４．６５、ｂ＊値が１２．８６及び山頂点の算術平均曲率Ｓｐｃが３３７８．００ｍｍ－１、並びに算術平均高さＳａが０．２１μｍの粗面により構成されている以外は、実施例１と同様の構成を有するリードフレーム１００を準備した。
　〔比較例１〕
　リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１８．５９、ｂ＊値が１７．２９及び山頂点の算術平均曲率Ｓｐｃが６２９．０５ｍｍ－１、並びに算術平均高さＳａが０．１１μｍの粗面により構成されている以外は、実施例１と同様の構成を有するリードフレームを準備した。
　〔比較例２〕
　リード部１１０の上面及び側壁面、並びにダイパッド部１２０の上面及び側壁面が、ＣＩＥＬａｂ色空間のうちのａ＊値が１０．０６、ｂ＊値が７．１８及び山頂点の算術平均曲率Ｓｐｃが９８６．９６ｍｍ－１、並びに算術平均高さＳａが０．０９μｍの粗化されていない非粗化面により構成されている以外は、実施例１と同様の構成を有するリードフレームを準備した。
　［試験例］粗面状態評価試験
　実施例１～４及び比較例１～２の各リードフレームの粗面の状態をＳＥＭ及びレーザー顕微鏡で観察し、実施例１～４及び比較例１～２の各リードフレームのせん断強さを測定した。結果を表１に示す。なお、せん断強さは、モールド樹脂密着強度試験（プリンカップ試験）として、リードフレーム上にモールド樹脂を成型し、せん断方向を与えることによって計測する。モールド樹脂は、ＥＭＥ－６３１（住友ベークライト社製）を使用し、成型時間１２０秒、成型温度１７５±５℃、成型圧力１０ＭＰａでモールド樹脂成型を行い、その後、１７５℃で６時間硬化処理を行った。なお、成型したモールド樹脂のサイズは、高さ４ｍｍ、底面直径４ｍｍ、上面直径３ｍｍとし、底面側をリードフレームに成型した。その後、リードフレームを接合強度試験機ＤＡＧＥ４０００（ノードソン社製）に固定し、リードフレーム上のモールド樹脂の横方向からせん断荷重１ｋｇ、速度０．１ｍｍ／秒の荷重をかけることで、せん断強さを測定した。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、リードフレーム１００が有する粗面のＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲であれば、ａ＊値及びｂ＊値が上記範囲外であるときに比べ、せん断強さが上昇することが確認された。したがって、ａ＊値及びｂ＊値が上記範囲内であることで、リードフレーム１００を用いて製造される半導体装置において、モールド樹脂との密着強度が上がることとなり、半導体素子２１０の電極２１０Ａまで空気中の水分が浸入することを抑制できると推察される。
　また、リードフレーム１００の粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であれば、山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１未満であるときに比べ、せん断強さが上昇することが確認された。さらに、実施例１～４の各リードフレーム１００の粗面の算術平均高さＳａが０．１２μｍ以上であった。この結果から、粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上であり、粗面の算術平均高さＳａが０．１２μｍ以上であることで、リードフレーム１００を用いて製造される半導体装置において、モールド樹脂との密着強度が上がることとなり、半導体素子２１０の電極２１０Ａまで空気中の水分が浸入することを抑制できると推察される。なお、比較例２の粗化されていない非粗化面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上となっている。これは、金属基板を圧延加工して比較例２のリードフレームを製造する際に、圧延痕の鋭い山が存在したため、山頂点の算術平均曲率Ｓｐｃの値が７００ｍｍ－１以上になったものと推察される。また、比較例１のリードフレームの粗面の山頂点の算術平均曲率Ｓｐｃが比較例２の非粗化面の山頂点の算術平均曲率Ｓｐｃよりも小さい。これは、粗面を形成する際に圧延痕の鋭い山の山頂点が削れる程度に粗化して粗面を形成したものであったため、算術平均曲率Ｓｐｃの値が小さくなったものと推察される。実施例１～４のリードフレーム１００の粗面は、比較例１のリードフレームの粗面よりもさらに粗化した粗面である。このため、エッチングが深く入り山頂点の算術平均曲率Ｓｐｃの値が大きくなったものと推察される。
　（第２の実施形態）
　次に、第２の実施形態について、図８乃至図１７を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
　（リードフレームの構成）
　まず、図８乃至図１０により、本実施形態によるリードフレームの概略について説明する。図８乃至図１０は、本実施形態によるリードフレームを示す図である。
　図８及び図９に示すリードフレーム１０は、半導体装置２０（図１１及び図１２）を作製する際に用いられるものである。このようなリードフレーム１０は、複数のパッケージ領域１０ａを備えている。複数のパッケージ領域１０ａは、多列及び多段に（マトリックス状に）配置されている。なお、図８においては、１つのパッケージ領域１０ａを中心としたリードフレーム１０の一部のみを示している。
　本明細書中、「内」、「内側」とは、各パッケージ領域１０ａの中心方向を向く側をいう。「外」、「外側」とは、各パッケージ領域１０ａの中心から離れる側（コネクティングバー１３側）をいう。また、「表面」とは、半導体素子２１が搭載される側の面をいう。「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。「側面」とは、「表面」と「裏面」との間に位置する面であって、リードフレーム１０（金属基板）の厚みを構成する面をいう。
　また、本明細書中、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば３０％以上７０％以下、好ましくは４０％以上６０％以下となる。
　図８及び図９に示すように、リードフレーム１０の各パッケージ領域１０ａは、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２と、を備えている。このうちリード部１２は、裏面側から一部が薄肉化されている。リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。
　パッケージ領域１０ａは、半導体装置２０（後述）に対応する領域である。パッケージ領域１０ａは、図８において矩形状の仮想線（二点鎖線）によって取り囲まれる領域である。なお、本実施形態において、リードフレーム１０は、複数のパッケージ領域１０ａを含んでいる。しかしながら、これに限らず、１つのリードフレーム１０に１つのパッケージ領域１０ａのみが形成されていても良い。
　各パッケージ領域１０ａ同士は、コネクティングバー（支持部材）１３を介して互いに連結されている。このコネクティングバー１３は、ダイパッド１１及びリード部１２を支持する。コネクティングバー１３は、Ｘ方向又はＹ方向に沿ってそれぞれ延びている。ここで、Ｘ方向、Ｙ方向とは、リードフレーム１０の面内において、パッケージ領域１０ａの各辺に平行な二方向である。Ｘ方向とＹ方向とは互いに直交している。また、Ｚ方向は、Ｘ方向及びＹ方向の両方に対して垂直な方向である。
　各コネクティングバー１３は、パッケージ領域１０ａの周囲であってパッケージ領域１０ａよりも外側に配置されている。各コネクティングバー１３は、平面視で細長い棒形状を有している。各コネクティングバー１３の幅（コネクティングバー１３の長手方向に直交する方向の距離）は、９５μｍ以上２５０μｍ以下としても良い。各コネクティングバー１３には、それぞれ複数のリード部１２が、コネクティングバー１３の長手方向に沿って間隔を空けて連結されている。ダイパッド１１は、吊りリード１４を介してコネクティングバー１３に支持されている。コネクティングバー１３は、薄肉化されていないが、これに限らず、裏面側から例えばハーフエッチングにより薄肉化されていても良い。コネクティングバー１３の厚みは、半導体装置２０の構成にもよるが、８０μｍ以上２００μｍ以下としても良い。
　図９に示すように、ダイパッド１１は、表面側に位置するダイパッド表面１１ａと、裏面側に位置するダイパッド裏面１１ｂとを有している。ダイパッド表面１１ａには、後述するように半導体素子２１が搭載される。ダイパッド裏面１１ｂは、半導体装置２０（後述）から外方に露出する。また、ダイパッド１１のうちリード部１２を向く側には、第１ダイパッド側面１１ｃと、第２ダイパッド側面１１ｄとが形成されている。第１ダイパッド側面１１ｃは、ダイパッド表面１１ａ側に位置している。第２ダイパッド側面１１ｄは、ダイパッド裏面１１ｂ側に位置している。この場合、ダイパッド１１のうち第１ダイパッド側面１１ｃと第２ダイパッド側面１１ｄとはそれぞれ粗面となっている。一方、ダイパッド表面１１ａには、後述するように、平滑面（ダイパッド平滑面領域１１ｅ）と粗面（ダイパッド粗面領域１１ｆ）とが形成されている。ダイパッド裏面１１ｂは、平滑面となっている。
　本実施形態中、「粗面」とは、Ｓ－ｒａｔｉｏが１．３０以上となる面をいう。「平滑面」とは、Ｓ－ｒａｔｉｏが１．３０未満となる面をいう。粗面は、平滑面よりも粗い面である。また、「粗面」のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となることが好ましい。「平滑面」のＳ－ｒａｔｉｏは、１．００以上１．２０以下となることが好ましい。ここで「Ｓ－ｒａｔｉｏ」とは、測定対象となる面を光干渉式測定器で複数の画素に分割して測定して得られた表面積を観察面積で除したものである。具体的には、測定対象となる面を株式会社日立ハイテクサイエンス製、ＶｅｒｔＳｃａｎを用いて複数の画素に分割して測定し、得られた表面積を観察面積で除して算出する。
　粗面は、後述する金属基板３１の外面を、例えば過酸化水素と硫酸を主成分とするマイクロエッチング液で粗面化処理することによって形成されても良い。平滑面は、後述する金属基板３１に対してこのような粗面化処理を施さない、未加工の面であっても良い。なお、図９において、粗面化された部分を太い破線で示している（他の断面図についても同様）。
　ダイパッド１１のダイパッド表面１１ａは、後述するようにバンプ２６を介して半導体素子２１に電気的に接続される領域（内部端子）となっている。ダイパッド表面１１ａは、ハーフエッチング等により薄肉化されていない領域であっても良い。ダイパッド表面１１ａには、平滑面の領域であるダイパッド平滑面領域１１ｅと、粗面の領域であるダイパッド粗面領域１１ｆとが形成されている。
　ダイパッド表面１１ａには、複数のダイパッド平滑面領域１１ｅが形成されていても良い。ダイパッド平滑面領域１１ｅは、それぞれ対応するバンプ２６に接続される（図１２参照）。ダイパッド１１上のダイパッド平滑面領域１１ｅの個数と、ダイパッド１１に接続されるバンプ２６の個数は同一であっても良い。あるいは、１つのダイパッド平滑面領域１１ｅに複数のバンプ２６が配置されても良い。この場合、ダイパッド１１上のダイパッド平滑面領域１１ｅの個数は、ダイパッド１１に接続されるバンプ２６の個数より少なくても良い。
　ダイパッド粗面領域１１ｆは、ダイパッド平滑面領域１１ｅよりも粗い（Ｓ－ｒａｔｉｏが大きい）。図１０（ａ）に示すように、ダイパッド粗面領域１１ｆは、平面視で、各ダイパッド平滑面領域１１ｅの全周を取り囲むように形成される。すなわち、ダイパッド平滑面領域１１ｅは、ダイパッド１１の周縁１１ｇに直接接することがない。またダイパッド粗面領域１１ｆは、平面視でダイパッド１１の周縁１１ｇの全域に沿って形成されている。ここで、ダイパッド１１の周縁１１ｇとは、図８に示すように、ダイパッド１１の複数（４つ）の辺によって取り囲まれる領域をいう。またダイパッド表面１１ａのうち、ダイパッド平滑面領域１１ｅ以外の領域は、全てダイパッド粗面領域１１ｆとなっていても良い。すなわち、ダイパッド表面１１ａは、複数のダイパッド平滑面領域１１ｅと、それ以外のダイパッド粗面領域１１ｆと、のみによって構成されていても良い。
　図１０（ａ）に示すように、ダイパッド平滑面領域１１ｅは、平面視で円形であっても良い。ダイパッド平滑面領域１１ｅは、平面視でバンプ２６（仮想線）よりも大きいことが好ましい。ダイパッド平滑面領域１１ｅの幅（直径）Ｄ１は、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。幅（直径）Ｄ１は、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。バンプ２６をダイパッド平滑面領域１１ｅの中心に配置したとき、バンプ２６の周縁とダイパッド平滑面領域１１ｅの周縁との最短距離ｄ１は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ１は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。ダイパッド平滑面領域１１ｅと、ダイパッド１１の周縁１１ｇとの最短距離Ｌ１は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ１は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。ダイパッド平滑面領域１１ｅが平面視で円形であることにより、円形のバンプ２６をダイパッド平滑面領域１１ｅに対して位置決めしやすくなっている。なお、図１０（ａ）（ｂ）において、平滑面の部分を白色で示し、粗面の部分を網掛けで示している（図１７（ａ）－（ｄ）についても同様）。
　また図１０（ａ）において、ダイパッド表面１１ａに複数のダイパッド平滑面領域１１ｅが存在する場合、互いに隣接するダイパッド平滑面領域１１ｅ同士の最短距離Ｍ１は、０．０３０ｍｍ以上としても良く、０．０４０ｍｍ以上としても良い。最短距離Ｍ１は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。互いに隣接するダイパッド平滑面領域１１ｅの中心同士のピッチＰ１は、０．０４５ｍｍ以上としても良く、０．０５７ｍｍ以上としても良い。ピッチＰ１は、１．２ｍｍ以下としても良く、０．６０ｍｍ以下としても良い。なお、上記ピッチＰ１は、互いに隣接するバンプ２６の中心同士のピッチに相当する。
　図９を参照すると、ダイパッド１１のダイパッド裏面１１ｂには、外部端子が形成されても良い。この外部端子は、図示しない実装基板に電気的に接続されても良い。ダイパッド裏面１１ｂは、例えばハーフエッチングにより薄肉化されることなく、加工前の金属基板（後述する金属基板３１）と同様の平滑面となっている。ダイパッド裏面１１ｂは、半導体装置２０（後述）の製造後に、半導体装置２０から外方に露出する。
　各リード部１２は、それぞれ後述するようにバンプ２６を介して半導体素子２１に接続されるものであり、ダイパッド１１との間に空間を介して配置されている。複数のリード部１２は、コネクティングバー１３の長手方向に沿って互いに間隔を空けて配置されている。各リード部１２は、それぞれコネクティングバー１３から延び出している。
　リード部１２は、ダイパッド１１の周囲に沿って配置されている。リード部１２は、裏面側から一部が薄肉化されている。この場合、リード部１２のうち、後述するインナーリード５１の裏面が薄肉化されている。またリード部１２の裏面のうち薄肉化されていない部分には、外部端子１７が形成されている。外部端子１７は、外部の実装基板（図示せず）に電気的に接続される。外部端子１７は、半導体装置２０（後述）の製造後に、半導体装置２０から外方に露出する。
　図９に示すように、リード部１２は、インナーリード５１と端子部５３とを有している。インナーリード５１は、内側（ダイパッド１１側）に位置する。端子部５３は、外側（コネクティングバー１３側）に位置する。インナーリード５１は、端子部５３からダイパッド１１側に延びている。インナーリード５１の表面側には内部端子が形成される。この内部端子は、後述するようにバンプ２６を介して半導体素子２１に電気的に接続される領域（リード平滑面領域１２ｅ）である。
　インナーリード５１は、裏面側から例えばハーフエッチングにより薄肉化されている。インナーリード５１は、インナーリード表面５１ａと、インナーリード裏面５１ｂとを有している。インナーリード表面５１ａは表面側に位置する。また、インナーリード５１のうちダイパッド１１を向く面には、インナーリード先端面５１ｃが形成されている。インナーリード裏面５１ｂは裏面側に位置する。
　端子部５３は、コネクティングバー１３側に位置する。端子部５３の基端部はコネクティングバー１３に連結されている。端子部５３は、端子部表面５３ａを有する。端子部５３の裏面には、上述した外部端子１７が形成されている。端子部５３は、ハーフエッチングされることなく、ダイパッド１１と同一の厚みを有している。なお、リード部１２のうち、端子部５３よりもコネクティングバー１３側に位置する部分の裏面が薄肉化され、コネクティングバー１３との接続部を構成しても良い。
　本実施形態において、リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。具体的には、リード部１２のインナーリード５１が裏面側から薄肉化されている。インナーリード５１の裏面側に位置するインナーリード裏面５１ｂは、その全域が粗面となっている。一方、リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。具体的には、リード部１２の端子部５３は裏面側から薄肉化されていない。端子部５３の裏面側に位置する外部端子１７は、その全域が平滑面となっている。
　さらにリード部１２のインナーリード先端面５１ｃは、その全域が粗面となっている。また、図示していないが、リード部１２の長手方向に沿う両側面も粗面となっていても良い。一方、リード部１２のインナーリード５１は表面側から薄肉化されていない。またリード部１２の端子部５３は表面側から薄肉化されていない。
　インナーリード５１のインナーリード表面５１ａと、端子部５３の端子部表面５３ａとにより、リード表面１２ａが構成されている。リード表面１２ａは、ハーフエッチング等により表面側から薄肉化されていない領域である。リード表面１２ａには、平滑面の領域であるリード平滑面領域１２ｅと、粗面の領域であるリード粗面領域１２ｆとが形成されている。
　各リード部１２のリード表面１２ａには、それぞれ１つのリード平滑面領域１２ｅが形成されている。各リード部１２のリード表面１２ａには、それぞれ複数のリード平滑面領域１２ｅが形成されていても良い。リード平滑面領域１２ｅは、それぞれ対応するバンプ２６に接続される（図１２参照）。また、１つのリード平滑面領域１２ｅに複数のバンプ２６が配置されても良い。この場合、各リード部１２上のリード平滑面領域１２ｅの個数は、当該リード部１２に接続されるバンプ２６の個数より少なくても良い。
　リード平滑面領域１２ｅの周囲には、リード粗面領域１２ｆが存在する。リード粗面領域１２ｆはリード平滑面領域１２ｅよりも粗い（Ｓ－ｒａｔｉｏが大きい）。図１０（ｂ）に示すように、リード粗面領域１２ｆは、平面視で、各リード平滑面領域１２ｅの全周を取り囲むように形成される。すなわち、リード平滑面領域１２ｅは、リード部１２の周縁１２ｇに直接接することがない。またリード粗面領域１２ｆは、平面視でリード部１２の周縁１２ｇの全域に沿って形成されている。ここで、リード部１２の周縁１２ｇとは、図８に示すように、リード部１２の複数（３つ）の辺と、コネクティングバー１３とによって取り囲まれる領域をいう。またリード表面１２ａのうち、リード平滑面領域１２ｅ以外の領域は全てリード粗面領域１２ｆとなっていても良い。すなわち、リード表面１２ａは、リード平滑面領域１２ｅと、それ以外のリード粗面領域１２ｆと、のみによって構成されていても良い。
　図１０（ｂ）に示すように、リード平滑面領域１２ｅは、平面視で円形であっても良い。リード平滑面領域１２ｅの形状は、上述したダイパッド平滑面領域１１ｅと同一であっても良く、異なっていても良い。またリード平滑面領域１２ｅは、平面視でバンプ２６（仮想線）よりも大きいことが好ましい。リード平滑面領域１２ｅの幅（直径）Ｄ２は、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。幅（直径）Ｄ２は、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。バンプ２６をリード平滑面領域１２ｅの中心に配置したとき、バンプ２６の周縁とリード平滑面領域１２ｅの周縁との最短距離ｄ２は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ２は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。リード平滑面領域１２ｅと、リード部１２の周縁１２ｇとの最短距離Ｌ２は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ２は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。リード平滑面領域１２ｅが平面視で円形であることにより、円形のバンプ２６をダイパッド平滑面領域１１ｅに対して位置決めしやすくなっている。
　以上説明したリードフレーム１０は、全体として銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属から構成されている。また、リードフレーム１０のうち薄肉化されていない部分の厚みは、製造する半導体装置２０の構成にもよるが、８０μｍ以上３００μｍ以下としても良い。
　なお、本実施形態において、リード部１２は、パッケージ領域１０ａの４辺全てに沿って配置されているが、これに限られるものではなく、例えばパッケージ領域１０ａの対向する２辺のみに沿って配置されていても良い。
　（半導体装置の構成）
　次に、図１１乃至図１３により、本実施形態による半導体装置について説明する。図１１乃至図１３は、本実施形態による半導体装置（フリップチップタイプ）を示す図である。
　図１１及び図１２に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、半導体素子２１と、複数のリード部１２と、複数のバンプ２６と、封止樹脂２３とを備えている。
　このうち半導体素子２１は、ダイパッド１１及びリード部１２上に搭載されている。複数のバンプ２６は、それぞれ半導体素子２１と、ダイパッド１１又はリード部１２とを電気的に接続する。この場合、バンプ２６は接続部を構成する。またバンプ２６は、ピラーであっても良い。封止樹脂２３は、ダイパッド１１、リード部１２、半導体素子２１及びバンプ２６を樹脂封止する。
　ダイパッド１１及びリード部１２は、上述したリードフレーム１０から作製されたものである。この場合、リード部１２のインナーリード５１は、裏面側から薄肉化されている。インナーリード５１のインナーリード裏面５１ｂは粗面となっている。インナーリード裏面５１ｂには、封止樹脂２３が密着している。リード部１２の端子部５３は、裏面側から薄肉化されていない。端子部５３の裏面に位置する外部端子１７は平滑面となっている。外部端子１７は、封止樹脂２３から外方に露出している。
　ダイパッド１１及びリード部１２上には、それぞれバンプ２６が設けられている。ダイパッド１１上のバンプ２６は、ダイパッド平滑面領域１１ｅに設けられている。バンプ２６は、ダイパッド粗面領域１１ｆから最短距離ｄ１だけ離間して設けられている。リード部１２上のバンプ２６は、リード平滑面領域１２ｅに設けられている。バンプ２６は、リード粗面領域１２ｆから最短距離ｄ２だけ離間して設けられている。バンプ２６を介して、半導体素子２１と、ダイパッド１１及びリード部１２とが互いに電気的に接続されている。
　半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々バンプ２６が取り付けられる複数の電極２１ａを有している。
　封止樹脂２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。封止樹脂２３全体の厚みは、３００μｍ以上１５００μｍ以下程度としても良い。また、封止樹脂２３の一辺（半導体装置２０の一辺）は、例えば０．２ｍｍ以上２０ｍｍ以下としても良く、０．２ｍｍ以上１６ｍｍ以下としても良い。なお、図１１において、封止樹脂２３のうち、リード部１２及び半導体素子２１よりも表面側に位置する部分の表示を省略している。
　バンプ（接続部）２６は、例えば銅等の導電性の良い金属材料からなり、中実の略円柱形状又は略球形状を有していても良い。バンプ２６は、それぞれその上端が半導体素子２１の電極２１ａに接続されるとともに、その下端がダイパッド平滑面領域１１ｅ又はリード平滑面領域１２ｅにそれぞれ接続されている。バンプ２６の幅（直径）は、０．０１ｍｍ以上０．０７０ｍｍ以下としても良い。なお、ダイパッド１１には必ずしもバンプ２６が設けられていなくても良い。この場合、ダイパッド１１と半導体素子２１とは、例えばダイボンディングペースト等の接着剤により互いに固定されても良い。
　図１３（ａ）、（ｂ）は、バンプ２６の周辺を示す拡大断面図である。図１３（ａ）に示すように、バンプ２６は、単一の層から構成されていても良い。この場合、バンプ２６は、例えば銅等の金属層を含んでも良い。バンプ２６は、ダイパッド１１及びリード部１２に含まれる主たる金属（例えば銅）と同一の金属から構成されても良い。バンプ２６の高さは、３０μｍ以上１１０μｍ以下としても良い。
　あるいは、図１３（ｂ）に示すように、バンプ２６は、複数の層を含んでいても良い。例えば、バンプ２６は、ダイパッド１１側又はリード部１２側に位置する第１層２６ａと、半導体素子２１側に位置する第２層２６ｂとを含む。第１層２６ａは、例えば錫等の金属を含んでも良い。第１層２６ａの高さは、１μｍ以上１０μｍ以下としても良い。第２層２６ｂは、例えば銅等の金属を含んでも良い。第２層２６ｂの高さは、３０μｍ以上１００μｍ以下としても良い。
　このほか、ダイパッド１１及びリード部１２の構成は、半導体装置２０に含まれない領域を除き、上述した図８乃至図１０に示すものと同様であるため、ここでは詳細な説明を省略する。
　（リードフレームの製造方法）
　次に、図８及び図９に示すリードフレーム１０の製造方法について、図１４（ａ）－（ｉ）を用いて説明する。図１４（ａ）－（ｉ）は、リードフレーム１０の製造方法を示す断面図（図９に対応する図）である。
　まず図１４（ａ）に示すように、平板状の金属基板３１を準備する。この金属基板３１としては、銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属からなる基板を使用できる。なお金属基板３１は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
　次に、金属基板３１の表裏全体にそれぞれ感光性レジスト３２ａ、３３ａを塗布し、これを乾燥する（図１４（ｂ））。なお感光性レジスト３２ａ、３３ａとしては、従来公知のものを使用できる。
　続いて、この金属基板３１に対してフォトマスクを介して露光し、現像することにより、所望の開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図１４（ｃ））。
　次に、エッチング用レジスト層３２、３３を耐腐蝕膜として金属基板３１に腐蝕液でエッチングを施す（図１４（ｄ））。なお、腐蝕液は、使用する金属基板３１の材質に応じて適宜選択できる。例えば、金属基板３１として銅を用いる場合、通常、腐蝕液として塩化第二鉄水溶液を用い、金属基板３１の両面からスプレーエッチングを行っても良い。これにより、ダイパッド１１、リード部１２及びコネクティングバー１３の外形が形成される。このとき、リード部１２は、ハーフエッチングにより裏面側から一部が薄肉化される。具体的には、リード部１２のインナーリード５１の裏面が薄肉化される。
　次いで、エッチング用レジスト層３２、３３を剥離して除去する（図１４（ｅ））。このようにして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１が得られる。
　次に、金属基板３１の一部にめっき層３６を形成する（図１４（ｆ））。このとき、まず金属基板３１の表面に所定のパターンの開口を有するゴムパッキン等の弾性部材４６を配置する。なお弾性部材４６の開口は、ダイパッド平滑面領域１１ｅ及びリード平滑面領域１２ｅに対応する形状を有する。次に、弾性部材４６を介して金属基板３１の表面を冶具４７によって押さえる。冶具４７は、弾性部材４６と同様のパターンの開口を有する。次いで、金属基板３１の表面のうち、弾性部材４６及び冶具４７に覆われていない部分にめっき層３６を形成する。これにより、ダイパッド１１のダイパッド平滑面領域１１ｅに対応する部分と、リード部１２のリード平滑面領域１２ｅに対応する部分とに、めっき層３６が形成される。めっき層３６の厚みは、０μｍ超２μｍ以下としても良い。めっき層３６を構成する金属としては、例えば銀を用いてもよい。めっき層３６が銀めっきからなる場合、電解めっき用めっき液としては、シアン化銀及びシアン化カリウムを主成分とした銀めっき液を用いることができる。
　続いて、弾性部材４６及び冶具４７を除去する。また金属基板３１の裏面側に、金属基板３１を支持する支持層３７を設ける（図１４（ｇ））。支持層３７は、例えばレジスト層であっても良い。
　次に、図１４（ｈ）に示すように、金属基板３１のうちめっき層３６及び支持層３７に覆われていない部分を粗化することにより、当該部分に粗面を形成する。具体的には、金属基板３１にダイパッド粗面領域１１ｆ及びリード粗面領域１２ｆがそれぞれ形成される。さらに、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面とされる。この間、金属基板３１に対してマイクロエッチング液を供給することにより、めっき層３６及び支持層３７で覆われている部分を除き、金属基板３１の全体に粗面を形成する。ここでマイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の粗面を形成する表面処理剤である。例えば銅又は銅合金からなる金属基板３１を粗面化する場合、過酸化水素水と硫酸を主成分とするマイクロエッチング液を用いても良い。
　次いで、図１４（ｉ）に示すように、支持層３７とめっき層３６とを順次剥離除去することにより、図８及び図９に示すリードフレーム１０が得られる。
　（半導体装置の製造方法）
　次に、図１１及び図１２に示す半導体装置２０の製造方法について、図１５（ａ）－（ｄ）を用いて説明する。図１５（ａ）－（ｄ）は、半導体装置２０の製造方法を示す断面図（図１２に対応する図）である。
　まず、例えば図１４（ａ）－（ｉ）に示す方法により、リードフレーム１０を作製する（図１５（ａ））。
　次に、リードフレーム１０のダイパッド１１及びリード部１２上に、半導体素子２１を搭載する。この場合、予め半導体素子２１の電極２１ａにそれぞれバンプ２６を形成しておく。次いで、このバンプ２６をダイパッド１１及びリード部１２にそれぞれ接続して固定する（図１５（ｂ））。このとき、半導体素子２１の各電極２１ａと、ダイパッド１１及びリード部１２とが、それぞれバンプ２６を介して互いに電気的に接続される。ダイパッド１１上のバンプ２６は、ダイパッド平滑面領域１１ｅに接続される。このときバンプ２６は、ダイパッド粗面領域１１ｆから離間して設けられる。またリード部１２上のバンプ２６は、リード平滑面領域１２ｅに接続される。このときバンプ２６は、リード粗面領域１２ｆから離間して設けられる。
　次に、リードフレーム１０に対して熱硬化性樹脂又は熱可塑性樹脂を射出成形又はトランスファ成形することにより、封止樹脂２３を形成する（図１５（ｃ））。これにより、ダイパッド１１、リード部１２、半導体素子２１及びバンプ２６を樹脂封止する。
　その後、パッケージ領域１０ａ毎に、リードフレーム１０及び封止樹脂２３を切断する。これにより、リードフレーム１０が半導体装置２０毎に分離され、図１１及び図１２に示す半導体装置２０が得られる（図１５（ｄ））。
　ところで、このようにして作製された半導体装置２０を長期間使用している間、空気中の水分等が、半導体装置２０の側面側又は裏面側から、封止樹脂２３と、ダイパッド１１又はリード部１２との界面を介して侵入することが考えられる。
　これに対して本実施形態によれば、ダイパッド平滑面領域１１ｅの全周を取り囲むようにダイパッド粗面領域１１ｆが存在する。同様に、リード平滑面領域１２ｅの全周を取り囲むようにリード粗面領域１２ｆが存在する。このため、バンプ２６の外側で、ダイパッド表面１１ａ又はリード表面１２ａと封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、ダイパッド表面１１ａ又はリード表面１２ａと封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えられる（図１６の矢印ＦＡ参照）。この結果、長期間の使用後における半導体装置２０の信頼性を向上させることができる。
　また本実施形態によれば、ダイパッド表面１１ａのうち、バンプ２６の外側に隣接するダイパッド平滑面領域１１ｅは平滑面となっている。またリード表面１２ａのうち、バンプ２６の外側に隣接するリード平滑面領域１２ｅは平滑面となっている。
　これにより、バンプ２６が銅等の単一の金属層から構成される場合（図１３（ａ）参照）、以下のような効果が得られる。すなわちダイパッド１１及びリード部１２上に半導体素子２１を搭載する際、バンプ２６とダイパッド１１及びリード部１２との密着性を高めることができる。他方、仮にバンプ２６を接続するダイパッド１１及びリード部１２の面が粗面であると、粗面に形成された酸化膜（例えば酸化銅）の影響により、バンプ２６と粗面との接触面積が狭くなる。この場合、バンプ２６とダイパッド１１及びリード部１２との接合強度が弱くなるおそれがある。
　またバンプ２６が錫等の金属を含む場合（図１３（ｂ）参照）、以下のような効果が得られる。すなわちダイパッド１１及びリード部１２上に半導体素子２１を搭載する際、バンプ２６に含まれる錫等が粗面を伝わって流れ出すことを抑制できる。他方、仮にバンプ２６の外側に隣接する部分が粗面であると、表面張力により、バンプ２６に含まれる錫等が粗面を伝わって流れ出てしまうおそれがある。
　また、本実施形態によれば、ダイパッド粗面領域１１ｆは、平面視でダイパッド１１の周縁１１ｇの全域に沿って形成されている。またリード粗面領域１２ｆは、平面視でリード部１２の周縁１２ｇの全域に沿って形成されている。これにより、ダイパッド表面１１ａ又はリード表面１２ａと封止樹脂２３との界面から半導体素子２１側に水分が侵入することをより効果的に抑制できる。
　また本実施形態によれば、リード部１２のインナーリード裏面５１ｂとインナーリード先端面５１ｃとが粗面となっている。また、ダイパッド１１の第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄがそれぞれ粗面となっている。このため、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図１６の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０の信頼性を向上させることができる。
　とりわけ、フリップチップタイプの半導体装置２０においては、半導体素子２１の電極２１ａが裏面側を向いている。このため、フリップチップタイプの半導体装置２０においては、半導体装置２０の裏面から半導体素子２１の電極２１ａまでの距離が短くなりやすい。これに対して本実施形態によれば、リード部１２の裏面のうち、薄肉化されている部分が粗面となっている。これにより、封止樹脂２３とリード部１２との界面から、半導体素子２１側に水分が侵入することをより効果的に抑えることができる。
　また、本実施形態によれば、リード部１２のインナーリード裏面５１ｂとインナーリード先端面５１ｃとが粗面となっている。また、ダイパッド１１の第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄがそれぞれ粗面となっている。これにより、ダイパッド１１及びリード部１２と封止樹脂２３との密着強度を高め、ダイパッド１１及びリード部１２と封止樹脂２３とが互いに剥離することを抑制できる。
　（変形例）
　次に、図１７（ａ）－（ｄ）により、ダイパッド平滑面領域１１ｅ及びリード平滑面領域１２ｅの変形例について説明する。図１７（ａ）－（ｄ）は、それぞれダイパッド平滑面領域１１ｅ及びリード平滑面領域１２ｅ（以下、単に平滑面領域１１ｅ、１２ｅともいう）と、ダイパッド粗面領域１１ｆ及びリード粗面領域１２ｆ（以下、単に粗面領域１１ｆ、１２ｆともいう）を示す拡大平面図である。
　図１７（ａ）に示すように、平滑面領域１１ｅ、１２ｅは、平面視で正方形又は長方形であっても良い。平滑面領域１１ｅ、１２ｅの幅（各辺の長さ）Ｄ３は、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。幅Ｄ３は、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。またバンプ２６を平滑面領域１１ｅ、１２ｅの中心に配置したとき、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との最短距離ｄ３は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ３は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。また平滑面領域１１ｅ、１２ｅと、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇとの最短距離Ｌ３は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ３は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅが平面視で正方形又は長方形であることにより、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との最短距離（間隔）ｄ３を十分確保できる。
　図１７（ｂ）に示すように、平滑面領域１１ｅ、１２ｅは、平面視で正方形又は長方形であり、１つの平滑面領域１１ｅ、１２ｅに複数のバンプ２６が配置されても良い。平滑面領域１１ｅ、１２ｅの長辺の長さＤ４ａは、０．０４５ｍｍ以上としても良く、０．０６５ｍｍ以上としても良い。長さＤ４ａは、０．１２ｍｍ以下としても良く、０．１０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅの短辺の長さＤ４ｂは、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。長さＤ４ｂは、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。また各バンプ２６を平滑面領域１１ｅ、１２ｅの短辺方向の中心に配置したとき、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との短辺方向の最短距離ｄ４は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ４は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。また平滑面領域１１ｅ、１２ｅと、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇとの最短距離Ｌ４は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ４は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅが平面視で正方形又は長方形であることにより、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との最短距離（間隔）ｄ４を十分確保できる。また、各平滑面領域１１ｅ、１２ｅに、互いに隣接する２つ以上のバンプ２６を設置できる。
　図１７（ｃ）に示すように、平滑面領域１１ｅ、１２ｅは、平面視で楕円又は長円であり、１つの平滑面領域１１ｅ、１２ｅに複数のバンプ２６が配置されても良い。平滑面領域１１ｅ、１２ｅの長手方向の長さＤ５ａは、０．０４５ｍｍ以上としても良く、０．０６５ｍｍ以上としても良い。長さＤ５ａは、０．１２ｍｍ以下としても良く、０．１０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅの短手方向の長さＤ５ｂは、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。長さＤ５ｂは、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。また各バンプ２６を平滑面領域１１ｅ、１２ｅの短手方向の中心に配置したとき、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との最短距離ｄ５は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ５は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。また平滑面領域１１ｅ、１２ｅと、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇとの最短距離Ｌ５は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ５は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅが平面視で楕円又は長円であることにより、各平滑面領域１１ｅ、１２ｅに、互いに隣接する２つ以上のバンプ２６を設置できる。
　図１７（ｄ）に示すように、平滑面領域１１ｅ、１２ｅの周縁は、平面視で曲線Ｃｖと線分Ｌｓとを含む閉じた図形であっても良い。平滑面領域１１ｅ、１２ｅは、円又は楕円の一部を除去した図形、例えば半円又は半楕円であっても良い。平滑面領域１１ｅ、１２ｅの周縁を構成する線分Ｌｓは、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇに対して平行であっても良い。平滑面領域１１ｅ、１２ｅの、線分Ｌｓに直交する方向の長さＤ６ａは、０．０３０ｍｍ以上としても良く、０．０５０ｍｍ以上としても良い。長さＤ６ａは、０．１２ｍｍ以下としても良く、０．１０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅの、線分Ｌｓに平行な方向の長さＤ６ｂは、０．０３０ｍｍ以上としても良く、０．０３５ｍｍ以上としても良い。長さＤ６ｂは、０．０７０ｍｍ以下としても良く、０．０６５ｍｍ以下としても良い。また各バンプ２６を平滑面領域１１ｅ、１２ｅの線分Ｌｓに平行な方向及び直交する方向の中心に配置したとき、バンプ２６の周縁と平滑面領域１１ｅ、１２ｅの周縁との最短距離ｄ６は、０．００５ｍｍ以上としても良く、０．０１０ｍｍ以上としても良い。最短距離ｄ６は、０．０２０ｍｍ以下としても良く、０．０１５ｍｍ以下としても良い。また平滑面領域１１ｅ、１２ｅと、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇとの最短距離Ｌ６は、０．０２５ｍｍ以上としても良く、０．０３０ｍｍ以上としても良い。最短距離Ｌ６は、１．０ｍｍ以下としても良く、０．５０ｍｍ以下としても良い。平滑面領域１１ｅ、１２ｅが平面視で曲線Ｃｖと線分Ｌｓとを含む閉じた図形であることにより、平滑面領域１１ｅ、１２ｅと、ダイパッド１１の周縁１１ｇ又はリード部１２の周縁１２ｇとの最短距離Ｌ６を一定以上確保できる。
　（第３の実施形態）
　次に第３の実施形態について、図１８乃至図２５を参照して説明する。図１８乃至図２５は、第３の実施形態を示す図である。図１８乃至図２５において、図８乃至図１７に示す形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレームの構成）
　まず、図１８及び図１９により、本実施形態によるリードフレームの概略について説明する。図１８及び図１９は、本実施形態によるリードフレームを示す図である。
　本明細書中、「外周」とは、リードフレーム１０（金属基板）のうち外側に露出する部分であり、「表面」、「側面」及び「裏面」を含む領域をいう。
　図１８及び図１９に示すように、リードフレーム１０の各パッケージ領域１０ａは、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２と、を備えている。このうちリード部１２は、裏面側から一部が薄肉化されている。リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。
　図１９に示すように、ダイパッド１１は、表面側に位置するダイパッド表面１１ａと、裏面側に位置するダイパッド裏面１１ｂとを有している。この場合、ダイパッド１１のうちダイパッド表面１１ａと第１ダイパッド側面１１ｃと第２ダイパッド側面１１ｄとはそれぞれ粗面となっている。一方、ダイパッド１１のうちダイパッド裏面１１ｂは平滑面となっている。
　図１９に示すように、リード部１２は、インナーリード５１と端子部５３とを有している。インナーリード５１は、内側（ダイパッド１１側）に位置する。端子部５３は、外側（コネクティングバー１３側）に位置する。インナーリード５１は、端子部５３からダイパッド１１側に延びている。インナーリード５１の表面側の先端部には内部端子が形成される。この内部端子は、後述するようにバンプ２６を介して半導体素子２１に電気的に接続される領域である。
　インナーリード５１は、裏面側から例えばハーフエッチングにより薄肉化されている。インナーリード５１は、インナーリード表面５１ａと、インナーリード裏面５１ｂとを有している。インナーリード表面５１ａは表面側に位置する。インナーリード表面５１ａの一部には、内部端子が形成される。また、インナーリード５１のうちダイパッド１１を向く面には、インナーリード先端面５１ｃが形成されている。インナーリード裏面５１ｂは裏面側に位置する。
　リード部１２のインナーリード先端面５１ｃは、その全域が粗面となっている。また、図示していないが、リード部１２の長手方向に沿う両側面も粗面となっていても良い。一方、リード部１２のインナーリード５１は表面側から薄肉化されていない。インナーリード５１の表面側に位置するインナーリード表面５１ａは、その全域が粗面となっている。またリード部１２の端子部５３は表面側から薄肉化されていない。端子部５３の表面側に位置する端子部表面５３ａは、その全域が粗面となっている。
　このほか、本実施形態によるリードフレーム１０の構成は、第２の実施形態によるリードフレーム１０の構成と同様としても良い。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　（半導体装置の構成）
　次に、図２０乃至図２２により、本実施形態による半導体装置について説明する。図２０乃至図２２は、本実施形態による半導体装置（フリップチップタイプ）を示す図である。
　図２０及び図２１に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、半導体素子２１と、複数のリード部１２と、複数のバンプ２６と、封止樹脂２３とを備えている。
　このうち半導体素子２１は、ダイパッド１１上に搭載されている。また複数のリード部１２は、ダイパッド１１の周囲に配置されている。複数のバンプ２６は、それぞれ半導体素子２１と、ダイパッド１１又はリード部１２とを電気的に接続する。この場合、バンプ２６は接続部を構成する。またバンプ２６は、ピラーであっても良い。封止樹脂２３は、ダイパッド１１、リード部１２、半導体素子２１及びバンプ２６を樹脂封止する。
　ダイパッド１１及びリード部１２上にはバンプ２６が設けられている。このバンプ２６を介して、半導体素子２１と、ダイパッド１１及びリード部１２とが互いに電気的に接続されている。
　バンプ（接続部）２６は、例えば銅等の導電性の良い金属材料からなり、中実の略円柱形状又は略球形状を有していても良い。バンプ２６は、それぞれその上端が半導体素子２１の電極２１ａに接続されるとともに、その下端がダイパッド１１及びリード部１２にそれぞれ接続されている。なお、ダイパッド１１には必ずしもバンプ２６が設けられていなくても良い。この場合、ダイパッド１１と半導体素子２１とは、例えばダイボンディングペースト等の接着剤により互いに固定されても良い。
　図２２は、バンプ２６の周辺を示す拡大断面図である。図２２に示すように、バンプ２６は、複数の層を含んでいても良い。例えば、バンプ２６は、ダイパッド１１又はリード部１２側に位置する第１層２６ａと、半導体素子２１側に位置する第２層２６ｂとを含む。第１層２６ａは、例えば錫等の金属を含んでも良い。第１層２６ａの高さは、１μｍ以上１０μｍ以下としても良い。第２層２６ｂは、例えば銅等の金属を含んでも良い。第２層２６ｂの高さは、３０μｍ以上１００μｍ以下としても良い。
　なお、半導体装置２０としては、フリップチップタイプのものには限られない。バンプ２６に代えて、例えばボンディングワイヤが接続部を構成しても良い。この場合、ボンディングワイヤが、半導体素子２１とリード部１２とを互いに電気的に接続しても良い。
　このほか、本実施形態による半導体装置２０の構成は、第２の実施形態による半導体装置２０の構成と同様としても良い。
　（リードフレームの製造方法）
　次に、図１８及び図１９に示すリードフレーム１０の製造方法について、図２３（ａ）－（ｉ）を用いて説明する。図２３（ａ）－（ｉ）は、リードフレーム１０の製造方法を示す断面図（図１９に対応する図）である。
　まず第２の実施形態（図１４（ａ）－（ｅ））の場合と同様にして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１を作製する（図２３（ａ）－（ｅ））。
　次に、金属基板３１の外周の一部にめっき層３６を形成する（図２３（ｆ））。このとき、金属基板３１のうち、表面の全域を除く外周領域にめっき層３６が形成される。すなわち、めっき層３６は、金属基板３１の表面全域には形成されず、金属基板３１の裏面全域及び側面全域に形成される。より具体的には、めっき層３６は、ダイパッド１１のダイパッド表面１１ａと、リード部１２のインナーリード表面５１ａ及び端子部表面５３ａには形成されない。一方、めっき層３６は、ダイパッド１１のダイパッド裏面１１ｂ、第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄに形成される。また、めっき層３６は、リード部１２の外部端子１７、インナーリード裏面５１ｂ及びインナーリード先端面５１ｃに形成される。なお、めっき層３６は、コネクティングバー１３の表面に形成されなくても良い。めっき層３６は、コネクティングバー１３の裏面に形成されても良い。
　この際、図２３（ｆ）に示すように、金属基板３１の表面の全域をゴムパッキン等の弾性部材４４を介して第１の治具４５で覆う。この状態で金属基板３１に対して電解めっきを施すことにより、金属基板３１のうち、表面の全域を除く領域にめっき層３６が形成される。めっき層３６の厚みは、０μｍ超２μｍ以下としても良い。めっき層３６を構成する金属としては、例えば銀を用いてもよい。めっき層３６が銀めっきからなる場合、電解めっき用めっき液としては、シアン化銀及びシアン化カリウムを主成分とした銀めっき液を用いることができる。このように、めっき層３６が金属基板３１の表面全域に形成されないことにより、めっき層３６を構成する銀等の金属の使用量を削減できる。これにより、リードフレーム１０の製造コストを低減できる。
　続いて、粗面を形成する領域に存在する一部のめっき層３６を除去する。具体的には、金属基板３１の少なくとも裏面に存在するめっき層３６を残し、他のめっき層３６を除去する（図２３（ｇ））。具体的には、めっき層３６のうち、金属基板３１の側面に存在する部分を除去する。これにより、ダイパッド１１の第１ダイパッド側面１１ｃ上及び第２ダイパッド側面１１ｄ上のめっき層３６が除去される。また、リード部１２のインナーリード先端面５１ｃ上及びインナーリード裏面５１ｂ上のめっき層３６が除去される。
　この間、図２３（ｇ）に示すように、まず金属基板３１の裏面にゴムパッキン等の弾性部材４６を配置し、弾性部材４６を介して金属基板３１の裏面側に第２の冶具４７Ａを配置する。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド裏面１１ｂ及び外部端子１７上のめっき層３６は残存する。
　次に、図２３（ｈ）に示すように、金属基板３１の裏面側に、金属基板３１を支持する支持層３７を設ける。支持層３７は、例えばレジスト層であっても良い。続いて図２３（ｈ）に示すように、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する。具体的には、ダイパッド表面１１ａ、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード表面５１ａ、端子部表面５３ａ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂがそれぞれ粗面とされる。この間、金属基板３１に対してマイクロエッチング液を供給することにより、めっき層３６で覆われている部分を除き、金属基板３１の全体に粗面を形成する。ここでマイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の粗面を形成する表面処理剤である。例えば銅又は銅合金からなる金属基板３１を粗面化する場合、過酸化水素水と硫酸を主成分とするマイクロエッチング液を用いても良い。
　次いで、図２３（ｉ）に示すように、支持層３７とめっき層３６とを順次剥離除去することにより、図１８及び図１９に示すリードフレーム１０が得られる。
　（半導体装置の製造方法）
　図２４（ａ）－（ｄ）に示すように、本実施形態による半導体装置２０の製造方法は、第２の実施形態による半導体装置２０の製造方法と略同様にして行うことができる。この場合、半導体素子２１の各電極２１ａは、それぞれバンプ２６を介して、ダイパッド１１及びリード部１２に電気的に接続される。
　このように本実施形態によれば、金属基板３１のうち、表面を除く領域にめっき層３６を形成する（図２４（ｆ））。次に、金属基板３１の裏面に存在するめっき層３６を残し、他のめっき層３６を除去する（図２４（ｇ））。その後、金属基板３１のうち、めっき層３６に覆われていない部分に粗面を形成する（図２４（ｈ））。このように、粗面を形成するためのめっき層３６を金属基板３１の全面に設けることなく、金属基板３１のうち表面を除く領域に設けている。これにより、めっき層３６を構成する銀等の金属の使用量を削減できる。この結果、リードフレーム１０の製造コストを低減できる。
　ところで、このようにして作製された半導体装置２０を長期間使用している間、空気中の水分等が、半導体装置２０の裏面側から封止樹脂２３と、ダイパッド１１又はリード部１２との界面を介して侵入することが考えられる。これに対して本実施形態によれば、リード部１２のインナーリード裏面５１ｂとインナーリード先端面５１ｃとが粗面となっている。また、ダイパッド１１の第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄがそれぞれ粗面となっている。このため、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図２５の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０の信頼性を向上させることができる。
　（第４の実施形態）
　次に、図２６乃至図２９を参照して第４の実施形態について説明する。図２６乃至図２９は第４の実施形態を示す図である。図２６乃至図２９に示す第４の実施形態は、主として、ダイパッド１１及びリード部１２の表面に金属層２５が設けられている点が異なるものであり、他の構成は上述した第３の実施形態と略同一である。図２６乃至図２９において、図８乃至図１７に示す第２の実施形態、及び、図１８乃至図２５に示す第３の実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレーム及び半導体装置の構成）
　図２６は本実施形態によるリードフレーム１０Ａを示す断面図であり、図２７は本実施形態による半導体装置２０Ａを示す断面図である。
　図２６に示すリードフレーム１０Ａ及び図２７に示す半導体装置２０Ａにおいて、ダイパッド１１の一部上及びリード部１２の一部上に、金属層２５が位置している。具体的には、ダイパッド１１のダイパッド表面１１ａに、バンプ２６との密着性を向上させる金属層２５が複数設けられている。またリード部１２のインナーリード５１に形成された内部端子上に、バンプ２６と密着性を向上させる金属層２５が設けられている。
　金属層２５は、バンプ２６と、ダイパッド１１及びリード部１２との接続を良好にするためのものである。金属層２５は、例えば電解めっき法により形成されためっき層であっても良い。金属層２５の厚みは、１μｍ以上１０μｍ以下としても良い。このようなめっき層を構成する金属としては、銀、銀合金、金、金合金、白金族、銅、銅合金、パラジウムなどを用いてもよい。金属層２５を構成する金属によって、下地めっきが必要な場合は、ニッケルや、銅などの公知のものを適用すればよい。
　図２６及び図２７に示すように、リード部１２の表面は、平滑面である第１表面部分５６ａと、粗面である第２表面部分５６ｂとを有する。第１表面部分５６ａは、リード部１２の内側（ダイパッド１１側）端部に位置する。第１表面部分５６ａ上には、金属層２５が形成される。第１表面部分５６ａは、その全体が平滑面となっている。なお第１表面部分５６ａは、インナーリード表面５１ａの一部に位置している。
　第２表面部分５６ｂは、第１表面部分５６ａ及び金属層２５の外側（ダイパッド１１の反対側）に隣接する。第２表面部分５６ｂは、第１表面部分５６ａ及び金属層２５に直接接している。この第２表面部分５６ｂは、その全体が粗面となっている。またリードフレーム１０Ａにおいて、第２表面部分５６ｂは、リード部１２とコネクティングバー１３との接続部まで連続的に延びていることが好ましい。またコネクティングバー１３の表面が粗面となっていてもよい。なお第２表面部分５６ｂは、インナーリード表面５１ａの一部と端子部表面５３ａの一部とに位置している。
　図２７に示すように、半導体装置２０Ａにおいて、バンプ２６は、金属層２５上に設けられている。バンプ２６は、それぞれその上端が半導体素子２１の電極２１ａに接続されるとともに、その下端が金属層２５を介してダイパッド１１及びリード部１２にそれぞれ接続されている。なお、ダイパッド１１には必ずしも金属層２５及びバンプ２６が設けられていなくても良い。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　（リードフレームの製造方法）
　次に、図２６に示すリードフレーム１０Ａの製造方法について、図２８（ａ）－（ｊ）を用いて説明する。図２８（ａ）－（ｊ）において、図２３（ａ）－（ｉ）に示す構成と同一部分には同一の符号を付して詳細な説明は省略する。
　まず、第２の実施形態（図１４（ａ）－（ｅ））の場合と同様にして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１を作製する（図２８（ａ）－（ｅ））。
　次に、金属基板３１のうち、表面の一部を除く領域にめっき層３６を形成する（図２８（ｆ））。このとき、めっき層３６は、金属基板３１の表面の一部と、裏面全域と、側面全域とに形成される。また、めっき層３６は、ダイパッド１１の表面の一部と、リード部１２の表面の一部とに形成される。より具体的には、めっき層３６は、ダイパッド１１のダイパッド表面１１ａのうち金属層２５を形成する領域に形成され、金属層２５を形成する領域以外には形成されない。まためっき層３６は、ダイパッド１１のダイパッド裏面１１ｂ、第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄに形成される。まためっき層３６は、リード部１２の第１表面部分５６ａ、外部端子１７、インナーリード裏面５１ｂ及びインナーリード先端面５１ｃに形成される。一方、めっき層３６は、リード部１２の第２表面部分５６ｂには形成されない。なお、めっき層３６は、コネクティングバー１３の表面に形成されなくても良く、コネクティングバー１３の裏面に形成されても良い。
　この際、図２８（ｆ）に示すように、金属基板３１の表面の一部をゴムパッキン等の弾性部材４４Ａを介して第１の治具４５Ａで覆う。この状態で金属基板３１に対して電解めっきを施すことにより、金属基板３１のうち、表面の一部を除く領域にめっき層３６が形成される。このように、めっき層３６を金属基板３１の表面の一部に形成しないことにより、めっき層３６を構成する銀等の金属の使用量を削減できる。これにより、リードフレーム１０Ａの製造コストを低減できる。なお、めっき層３６の材料及び厚みは、第３の実施形態の場合と同様にすることができる。
　次いで、粗面を形成する領域に存在する一部のめっき層３６を除去する（図２８（ｇ））。このとき、金属基板３１の表面の一部及び裏面に存在するめっき層３６を残し、他のめっき層３６を除去する。具体的には、めっき層３６のうち、金属基板３１の第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂに対応する部分を除去する。
　この間、図２８（ｇ）に示すように、まず金属基板３１の表面及び裏面にそれぞれ弾性部材４６を配置し、ゴムパッキン等の弾性部材４６を介して金属基板３１を第２の冶具４７Ｂによって挟む。なお、金属基板３１の表面側の弾性部材４６は、金属基板３１の表面側全域を覆う。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド表面１１ａ、ダイパッド裏面１１ｂ、第１表面部分５６ａ及び外部端子１７上のめっき層３６は残存する。
　続いて、上述した図２３（ｈ）に示す工程と略同様にして、金属基板３１の裏面側に支持層３７を設ける。次に、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する（図２８（ｈ））。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第２表面部分５６ｂ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面となる。
　次いで、図２３（ｉ）に示す工程と略同様にして、支持層３７とめっき層３６とを順次剥離除去する（図２８（ｉ））。
　その後、図２８（ｊ）に示すように、金属基板３１の表面の一部上に金属層２５を形成する。具体的には、ダイパッド１１の一部上及びリード部１２の一部上に金属層２５を形成する。この場合、まずダイパッド１１及びリード部１２上に、例えばフォトリソグラフィ法により図示しない所定パターンのめっき用レジスト層を形成する。次にこのめっき用レジスト層に覆われていない箇所に、例えば電解めっき法によりめっき層からなる金属層２５を形成する。その後、めっき用レジスト層を除去することにより、図２６に示すリードフレーム１０Ａが得られる。
　（半導体装置の製造方法）
　本実施形態による半導体装置２０Ａの製造方法は、図２４（ａ）－（ｄ）に示す半導体装置２０の製造方法と略同様にして行うことができる。この場合、半導体素子２１の各電極２１ａは、それぞれバンプ２６及び金属層２５を介して、ダイパッド１１及びリード部１２に電気的に接続される。
　このように本実施形態によれば、金属基板３１のうち、表面の一部を除く領域にめっき層３６を形成する（図２８（ｆ））。次に、金属基板３１の表面の一部及び裏面に存在するめっき層３６を残し、他のめっき層３６を除去する（図２８（ｇ））。その後、金属基板３１のうち、めっき層３６に覆われていない部分に粗面を形成する（図２８（ｈ））。このように、粗面を形成するためのめっき層３６を金属基板３１の全面に設けることなく、金属基板３１のうち表面の一部を除く領域に設けている。これにより、めっき層３６を構成する銀等の金属の使用量を削減できる。この結果、リードフレーム１０の製造コストを低減できる。
　また本実施形態によれば、金属層２５の外側に隣接する第２表面部分５６ｂは粗面となっている。このため、リード部１２の表面と封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、リード部１２の表面と封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図２９の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０Ａの信頼性を向上させることができる。
　また本実施形態によれば、リード部１２の第２表面部分５６ｂは粗面となっている。これにより、第２表面部分５６ｂと封止樹脂２３との密着強度を高め、リード部１２の表面と封止樹脂２３とが互いに剥離することを抑制できる。
　また本実施形態によれば、半導体装置２０Ａの裏面側において、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図２９の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０Ａの信頼性を向上させることができる。
　（第５の実施形態）
　第５の実施形態について、図３０乃至図３７を参照して説明する。図３０乃至図３７は、第５の実施形態を示す図である。図３０乃至図３７において、図８乃至図２９に示す実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレームの構成）
　まず、図３０及び図３１により、本実施形態によるリードフレームの概略について説明する。図３０及び図３１は、本実施形態によるリードフレームを示す図である。
　本明細書中、「外周」とは、リードフレーム１０（金属基板）のうち外側に露出する部分であり、「表面」、「側面」及び「裏面」を含む領域をいう。
　図３０及び図３１に示すように、リードフレーム１０の各パッケージ領域１０ａは、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２と、を備えている。このうちリード部１２は、裏面側から一部が薄肉化されている。リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。
　図３１に示すように、ダイパッド１１は、表面側に位置するダイパッド表面１１ａと、裏面側に位置するダイパッド裏面１１ｂとを有している。ダイパッド表面１１ａには、後述するように半導体素子２１が搭載される。ダイパッド裏面１１ｂは、半導体装置２０（後述）から外方に露出する。また、ダイパッド１１のうちリード部１２を向く側には、第１ダイパッド側面１１ｃと、第２ダイパッド側面１１ｄとが形成されている。第１ダイパッド側面１１ｃは、ダイパッド表面１１ａ側に位置している。第２ダイパッド側面１１ｄは、ダイパッド裏面１１ｂ側に位置している。この場合、ダイパッド１１のうち第１ダイパッド側面１１ｃと第２ダイパッド側面１１ｄとはそれぞれ粗面となっている。一方、ダイパッド１１のうちダイパッド表面１１ａとダイパッド裏面１１ｂとはそれぞれ平滑面となっている。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　粗面は、後述する金属基板３１の外面を、例えば過酸化水素と硫酸を主成分とするマイクロエッチング液で粗面化処理することによって形成されても良い。平滑面は、後述する金属基板３１に対してこのような粗面化処理を施さない、未加工の面であっても良い。なお、図３１において、粗面化された部分を太い破線で示している（他の断面図についても同様）。
　図３１に示すように、リード部１２は、インナーリード５１と端子部５３とを有している。インナーリード５１は、内側（ダイパッド１１側）に位置する。端子部５３は、外側（コネクティングバー１３側）に位置する。インナーリード５１は、端子部５３からダイパッド１１側に延びている。インナーリード５１の表面側の先端部には内部端子が形成される。この内部端子は、後述するようにバンプ２６を介して半導体素子２１に電気的に接続される領域である。内部端子上には、バンプ２６と密着性を向上させる金属層２５が設けられている。
　インナーリード５１は、裏面側から例えばハーフエッチングにより薄肉化されている。インナーリード５１は、インナーリード表面５１ａと、インナーリード裏面５１ｂとを有している。インナーリード表面５１ａは表面側に位置する。インナーリード表面５１ａの一部には、内部端子が形成される。また、インナーリード５１のうちダイパッド１１を向く面には、インナーリード先端面５１ｃが形成されている。インナーリード裏面５１ｂは裏面側に位置する。
　さらにリード部１２のインナーリード先端面５１ｃは、その全域が粗面となっている。また、図示していないが、リード部１２の長手方向に沿う両側面も粗面となっていても良い。一方、リード部１２のインナーリード５１は表面側から薄肉化されていない。インナーリード５１の表面側に位置するインナーリード表面５１ａは、その全域が平滑面となっている。またリード部１２の端子部５３は表面側から薄肉化されていない。端子部５３の表面側に位置する端子部表面５３ａは、その全域が平滑面となっている。
　また図３１に示すように、ダイパッド１１及びリード部１２上に、金属層２５が位置している。この金属層２５は、ダイパッド１１の一部上及びリード部１２の一部上に形成されている。金属層２５は、バンプ２６と、ダイパッド１１及びリード部１２との接続を良好にするためのものである。金属層２５は、例えば電解めっき法により形成されためっき層であっても良い。金属層２５の厚みは、１μｍ以上１０μｍ以下としても良い。このようなめっき層を構成する金属としては、銀、銀合金、金、金合金、白金族、銅、銅合金、パラジウムなどを用いてもよい。金属層２５を構成する金属によって、下地めっきが必要な場合は、ニッケルや、銅などの公知のものを適用すればよい。
　このほか、本実施形態によるリードフレーム１０の構成は、第２の実施形態によるリードフレーム１０の構成と同様としても良い。
　（半導体装置の構成）
　次に、図３２乃至図３４により、本実施形態による半導体装置について説明する。図３２乃至図３４は、本実施形態による半導体装置（フリップチップタイプ）を示す図である。
　図３２及び図３３に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、半導体素子２１と、複数のリード部１２と、複数のバンプ２６と、封止樹脂２３とを備えている。
　このうち半導体素子２１は、ダイパッド１１上に搭載されている。また複数のリード部１２は、ダイパッド１１の周囲に配置されている。また、ダイパッド１１及びリード部１２上には、それぞれ金属層２５が形成されている。金属層２５上にはバンプ２６が設けられている。このバンプ２６を介して、半導体素子２１と、ダイパッド１１及びリード部１２とが互いに電気的に接続されている。
　封止樹脂２３の一辺（半導体装置２０の一辺）は、例えば０．２ｍｍ以上１６ｍｍ以下としても良い。
　バンプ（接続部）２６は、例えば銅等の導電性の良い金属材料からなり、中実の略円柱形状又は略球形状を有していても良い。バンプ２６は、それぞれその上端が半導体素子２１の電極２１ａに接続されるとともに、その下端が金属層２５を介してダイパッド１１及びリード部１２にそれぞれ接続されている。なお、ダイパッド１１には必ずしも金属層２５及びバンプ２６が設けられていなくても良い。この場合、ダイパッド１１と半導体素子２１とは、例えばダイボンディングペースト等の接着剤により互いに固定されても良い。
　図３４は、バンプ２６の周辺を示す拡大断面図である。図３４に示すように、バンプ２６は、複数の層を含んでいても良い。例えば、バンプ２６は、金属層２５側に位置する第１層２６ａと、半導体素子２１側に位置する第２層２６ｂとを含む。第１層２６ａは、例えば錫等の金属を含んでも良い。第１層２６ａの高さは、１μｍ以上１０μｍ以下としても良い。第２層２６ｂは、例えば銅等の金属を含んでも良い。第２層２６ｂの高さは、３０μｍ以上１００μｍ以下としても良い。
　このほか、ダイパッド１１及びリード部１２の構成は、半導体装置２０に含まれない領域を除き、上述した図３０及び図３１に示すものと同様であるため、ここでは詳細な説明を省略する。
　なお、半導体装置２０としては、フリップチップタイプのものには限られない。バンプ２６に代えて、例えばボンディングワイヤが接続部を構成しても良い。この場合、ボンディングワイヤが、半導体素子２１とリード部１２とを互いに電気的に接続しても良い。
　このほか、本実施形態による半導体装置２０の構成は、第２の実施形態による半導体装置２０の構成と同様としても良い。
　（リードフレームの製造方法）
　次に、図３０及び図３１に示すリードフレーム１０の製造方法について、図３５（ａ）－（ｊ）を用いて説明する。図３５（ａ）－（ｊ）は、リードフレーム１０の製造方法を示す断面図（図３１に対応する図）である。
　まず第２の実施形態（図１４（ａ）－（ｅ））の場合と同様にして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１を作製する（図３５（ａ）－（ｅ））。
　次に、金属基板３１の周囲にめっき層３６を形成する（図３５（ｆ））。このとき、ダイパッド１１、リード部１２及びコネクティングバー１３の全周にめっき層３６が形成される。めっき層３６の厚みは、０μｍ超２μｍ以下としても良い。めっき層３６を構成する金属としては、例えば銀を用いてもよい。めっき層３６が銀めっきからなる場合、電解めっき用めっき液としては、シアン化銀及びシアン化カリウムを主成分とした銀めっき液を用いることができる。
　続いて、粗面を形成する領域に存在する一部のめっき層３６を除去する。具体的には、めっき層３６のうち、金属基板３１の表面及び裏面以外に位置する部分を除去する（図３５（ｇ））。これにより、ダイパッド１１の第１ダイパッド側面１１ｃ、ダイパッド１１の第２ダイパッド側面１１ｄ、リード部１２のインナーリード先端面５１ｃ、及び、リード部１２のインナーリード裏面５１ｂ上のめっき層３６が除去される。
　この間、図３５（ｇ）に示すように、まず金属基板３１の表面及び裏面にそれぞれゴムパッキン等の弾性部材４６を配置し、弾性部材４６を介して金属基板３１を冶具４７Ｃによって挟む。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド表面１１ａ、端子部表面５３ａ、ダイパッド裏面１１ｂ、インナーリード表面５１ａ及び外部端子１７上のめっき層３６は残存する。
　次に、図３５（ｈ）に示すように、金属基板３１の裏面側に、金属基板３１を支持する支持層３７を設ける。支持層３７は、例えばレジスト層であっても良い。続いて図３５（ｈ）に示すように、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する。具体的には、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面とされる。この間、金属基板３１に対してマイクロエッチング液を供給することにより、めっき層３６で覆われている部分を除き、金属基板３１の全体に粗面を形成する。ここでマイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の粗面を形成する表面処理剤である。例えば銅又は銅合金からなる金属基板３１を粗面化する場合、過酸化水素水と硫酸を主成分とするマイクロエッチング液を用いても良い。
　次いで、図３５（ｉ）に示すように、支持層３７とめっき層３６とを順次剥離除去する。
　その後、図３５（ｊ）に示すように、ダイパッド１１及びリード部１２上に金属層２５を形成する。この場合、まずダイパッド１１及びリード部１２上に、例えばフォトリソグラフィ法により図示しない所定パターンのめっき用レジスト層を形成する。次にこのめっき用レジスト層に覆われていない箇所に、例えば電解めっき法によりめっき層からなる金属層２５を形成する。その後、めっき用レジスト層を除去することにより、図３０及び図３１に示すリードフレーム１０が得られる。
　（半導体装置の製造方法）
　図３６（ａ）－（ｄ）に示すように、本実施形態による半導体装置２０の製造方法は、第２の実施形態による半導体装置２０の製造方法と略同様にして行うことができる。この場合、半導体素子２１の各電極２１ａと、ダイパッド１１及びリード部１２とが、それぞれバンプ２６及び金属層２５を介して互いに電気的に接続される。
　ところで、このようにして作製された半導体装置２０を長期間使用している間、空気中の水分等が、半導体装置２０の裏面側から封止樹脂２３と、ダイパッド１１又はリード部１２との界面を介して侵入することが考えられる。これに対して本実施形態によれば、リード部１２のインナーリード裏面５１ｂとインナーリード先端面５１ｃとが粗面となっている。また、ダイパッド１１の第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄがそれぞれ粗面となっている。このため、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図３７の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０の信頼性を向上させることができる。
　とりわけ、フリップチップタイプの半導体装置２０においては、半導体素子２１の電極２１ａが裏面側を向いている。このため、フリップチップタイプの半導体装置２０においては、半導体装置２０の裏面から半導体素子２１の電極２１ａまでの距離が短くなりやすい。これに対して本実施形態によれば、リード部１２の裏面のうち、薄肉化されている部分が粗面となっている。これにより、封止樹脂２３とリード部１２との界面から、半導体素子２１側に水分が侵入することをより効果的に抑えることができる。
　また、本実施形態によれば、リード部１２のインナーリード裏面５１ｂとインナーリード先端面５１ｃとが粗面となっている。また、ダイパッド１１の第１ダイパッド側面１１ｃ及び第２ダイパッド側面１１ｄがそれぞれ粗面となっている。これにより、ダイパッド１１及びリード部１２と封止樹脂２３との密着強度を高め、ダイパッド１１及びリード部１２と封止樹脂２３とが互いに剥離することを抑制できる。
　（第６の実施形態）
　次に、図３８乃至図４１を参照して第６の実施形態について説明する。図３８乃至図４１は第６の実施形態を示す図である。図３８乃至図４１に示す第６の実施形態は、主として、リード部１２の表面に粗面が形成されている点が異なるものであり、他の構成は上述した第５の実施形態と略同一である。図３８乃至図４１において、図８乃至図３７に示す実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレーム及び半導体装置の構成）
　図３８は本実施形態によるリードフレーム１０Ａを示す断面図であり、図３９は本実施形態による半導体装置２０Ａを示す断面図である。
　図３８に示すリードフレーム１０Ａ及び図３９に示す半導体装置２０Ａにおいて、リード部１２の表面は、平滑面である第１表面部分５４ａと、粗面である第２表面部分５４ｂとを有する。
　第１表面部分５４ａは、金属層２５の外側（ダイパッド１１の反対側）に隣接する。第１表面部分５４ａは、金属層２５に直接接している。この第１表面部分５４ａは、その全体が平滑面となっている。リード部１２の長手方向に沿う第１表面部分５４ａの長さ（Ｘ方向の長さ）ＬＡは、２５μｍ以上２００μｍ以下としても良く、好ましくは５０μｍ以上１００μｍ以下としても良い。なお第１表面部分５４ａは、インナーリード表面５１ａの一部に位置しているが、これに限られない。第１表面部分５４ａは、例えばインナーリード表面５１ａの一部と端子部表面５３ａの一部とに位置していても良い。
　第２表面部分５４ｂは、第１表面部分５４ａの外側に隣接する。すなわち第２表面部分５４ｂは、第１表面部分５４ａに直接接している。この第２表面部分５４ｂは、その全体が粗面となっている。またリードフレーム１０Ａにおいて、第２表面部分５４ｂは、リード部１２とコネクティングバー１３との接続部まで連続的に延びていることが好ましい。またコネクティングバー１３の表面が粗面となっていてもよい。なお第２表面部分５４ｂは、インナーリード表面５１ａの一部と端子部表面５３ａの一部とに位置しているが、これに限られない。第２表面部分５４ｂは、端子部表面５３ａの一部に位置していても良い。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　（リードフレームの製造方法）
　次に、図３８に示すリードフレーム１０Ａの製造方法について、図４０（ａ）－（ｊ）を用いて説明する。図４０（ａ）－（ｊ）において、図３５（ａ）－（ｊ）に示す構成と同一部分には同一の符号を付して詳細な説明は省略する。
　まず第２の実施形態（図１４（ａ）－（ｅ））の場合と同様にして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１を作製する（図４０（ａ）－（ｅ））。
　次に、上述した図３５（ｆ）に示す工程と略同様にして、金属基板３１の全周にめっき層３６を形成する（図４０（ｆ））。
　次いで、めっき層３６のうち、金属基板３１の第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第２表面部分５４ｂ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂに対応する部分を除去する（図４０（ｇ））。
　この間、図４０（ｇ）に示すように、まず金属基板３１の表面及び裏面にそれぞれゴムパッキン等の弾性部材４６を配置し、弾性部材４６を介して金属基板３１を冶具４７Ｄによって挟む。なお、金属基板３１の表面側の弾性部材４６は、ダイパッド表面１１ａと、第１表面部分５４ａに対応する領域と、リード部１２の金属層２５が設けられる領域とを覆う。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第２表面部分５４ｂ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド表面１１ａ、ダイパッド裏面１１ｂ、第１表面部分５４ａ及び外部端子１７上のめっき層３６は残存する。
　続いて、上述した図３５（ｈ）に示す工程と略同様にして、金属基板３１の裏面側に支持層３７を設ける。次に、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する（図４０（ｈ））。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第２表面部分５４ｂ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面となる。
　次いで、図３５（ｉ）に示す工程と略同様にして、支持層３７とめっき層３６とを順次剥離除去する（図４０（ｉ））。
　その後、上述した図３５（ｊ）に示す工程と略同様にして、ダイパッド１１及びリード部１２上に金属層２５を形成する。このようにして図３８に示すリードフレーム１０Ａが得られる（図４０（ｊ））。
　（半導体装置の製造方法）
　本実施形態による半導体装置２０Ａの製造方法は、図３６（ａ）－（ｄ）に示す半導体装置２０の製造方法と略同様にして行うことができる。
　本実施形態によれば、リード部１２の表面のうち、金属層２５の外側に隣接する第１表面部分５４ａは平滑面となっている。これにより、ダイパッド１１上に半導体素子２１を搭載する際、バンプ２６に含まれる錫等が第１表面部分５４ａを伝わって流れ出すことを抑制できる（図４１の矢印ＦＣ参照）。他方、仮に第１表面部分５４ａが粗面であると、表面張力により、バンプ２６に含まれる錫等が第１表面部分５４ａを伝わって流れ出てしまうおそれがある。
　また本実施形態によれば、第１表面部分５４ａの外側に隣接する第２表面部分５４ｂは粗面となっている。このため、リード部１２の表面と封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、リード部１２の表面と封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４１の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０Ａの信頼性を向上させることができる。
　また本実施形態によれば、リード部１２の第２表面部分５４ｂは粗面となっている。これにより、第２表面部分５４ｂと封止樹脂２３との密着強度を高め、リード部１２の表面と封止樹脂２３とが互いに剥離することを抑制できる。
　また本実施形態によれば、半導体装置２０Ａの裏面側において、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４１の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０Ａの信頼性を向上させることができる。
　（第７の実施形態）
　次に、図４２乃至図４５を参照して第７の実施形態について説明する。図４２乃至図４５は第７の実施形態を示す図である。図４２乃至図４５に示す第７の実施形態は、主として、リード部１２の表面に凹部１８が形成されている点が異なるものであり、他の構成は上述した第５の実施形態と略同一である。図４２乃至図４５において、図８乃至図４１に示す実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレーム及び半導体装置の構成）
　図４２は本実施形態によるリードフレーム１０Ｂを示す断面図であり、図４３は本実施形態による半導体装置２０Ｂを示す断面図である。
　図４２に示すリードフレーム１０Ｂ及び図４３に示す半導体装置２０Ｂにおいて、リード部１２の表面のうち、金属層２５の外側（ダイパッド１１の反対側）に凹部１８が形成されている。また凹部１８の外側に隣接する部分（第３表面部分５４ｃ）は粗面となっている。凹部１８の内面は平滑面となっている。凹部１８と金属層２５との間に位置する部分（第４表面部分５４ｄ）は平滑面となっている。
　第４表面部分５４ｄは、金属層２５の外側（ダイパッド１１の反対側）に隣接する。第４表面部分５４ｄは、金属層２５に直接接している。この第４表面部分５４ｄは、その全体が平滑面となっている。リード部１２の長手方向に沿う第４表面部分５４ｄの長さ（Ｘ方向の長さ）ＬＢは、２５μｍ以上２００μｍ以下としても良く、好ましくは５０μｍ以上１００μｍ以下としても良い。
　凹部１８は、第４表面部分５４ｄの外側（ダイパッド１１の反対側）に隣接する。凹部１８は、第４表面部分５４ｄに直接接している。この凹部１８の内面は、その全体が平滑面となっている。リード部１２の長手方向に沿う凹部１８の長さ（Ｘ方向の長さ）Ｌｃは、５０μｍ以上１５０μｍ以下としても良く、好ましくは７５μｍ以上１００μｍ以下としても良い。凹部１８の深さは、２５μｍ以上１２５μｍ以下としても良く、好ましくは５０μｍ以上１００μｍ以下としても良い。凹部１８の平面形状は、例えば円形、四角形等の多角形としても良い。凹部１８は、リード部１２の幅方向の一部に設けられている。しかしながらこれに限らず、凹部１８は、リード部１２の幅方向全域にわたって設けられていても良い。
　第３表面部分５４ｃは、凹部１８の外側（ダイパッド１１の反対側）に隣接する。第３表面部分５４ｃは、凹部１８に直接接している。この第３表面部分５４ｃは、その全体が粗面となっている。またリードフレーム１０Ｂにおいて、第３表面部分５４ｃは、リード部１２とコネクティングバー１３との接続部まで連続的に延びていることが好ましい。またコネクティングバー１３の表面が粗面となっていてもよい。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　（リードフレームの製造方法）
　次に、図４２に示すリードフレーム１０Ｂの製造方法について、図４４（ａ）－（ｊ）を用いて説明する。図４４（ａ）－（ｊ）において、図３５（ａ）－（ｊ）に示す構成と同一部分には同一の符号を付して詳細な説明は省略する。
　まず、上述した図３５（ａ）、（ｂ）に示す工程と略同様にして、金属基板３１を準備し（図４４（ａ））、金属基板３１の表裏にそれぞれ感光性レジスト３２ａ、３３ａを形成する（図４４（ｂ））。
　次に、上述した図３５（ｃ）に示す工程と略同様にして、開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図４４（ｃ））。なお、このとき凹部１８に対応する領域にも開口部３２ｂが形成される。
　続いて、上述した図３５（ｄ）に示す工程と略同様にして、金属基板３１にエッチングを施すことにより、ダイパッド１１、リード部１２及びコネクティングバー１３の外形を形成する（図４４（ｄ））。また、このときリード部１２の表面に凹部１８が形成される。次いで、上述した図３５（ｅ）に示す工程と略同様にして、エッチング用レジスト層３２、３３を剥離除去する（図４４（ｅ））。
　次に、上述した図３５（ｆ）に示す工程と略同様にして、金属基板３１の全周にめっき層３６を形成する（図４４（ｆ））。なお、このとき凹部１８内にもめっき層３６が形成される。
　次いで、めっき層３６のうち、金属基板３１の第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂに対応する部分を除去する（図４４（ｇ））。
　この間、図４４（ｇ）に示すように、まず金属基板３１の表面及び裏面にそれぞれゴムパッキン等の弾性部材４６を配置し、弾性部材４６を介して金属基板３１を冶具４７Ｅによって挟む。なお、金属基板３１の表面側の弾性部材４６は、ダイパッド表面１１ａと、凹部１８と、第４表面部分５４ｄに対応する領域と、リード部１２の金属層２５が設けられる領域とを覆う。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド表面１１ａ、ダイパッド裏面１１ｂ、凹部１８の内面、第４表面部分５４ｄ及び外部端子１７上のめっき層３６は残存する。
　続いて、上述した図３５（ｈ）に示す工程と略同様にして、金属基板３１の裏面側に支持層３７を設ける。次に、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する（図４４（ｈ））。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面となる。
　次いで、図３５（ｉ）に示す工程と略同様にして、支持層３７とめっき層３６とを順次剥離除去する（図４４（ｉ））。
　その後、上述した図３５（ｊ）に示す工程と略同様にして、ダイパッド１１及びリード部１２上に金属層２５を形成する。このようにして図４２に示すリードフレーム１０Ｂが得られる（図４４（ｊ））。
　（半導体装置の製造方法）
　本実施形態による半導体装置２０Ｂの製造方法は、図３６（ａ）－（ｄ）に示す半導体装置２０の製造方法と略同様にして行うことができる。
　本実施形態によれば、リード部１２の表面のうち、金属層２５の外側に隣接する第４表面部分５４ｄは平滑面となっている。これにより、ダイパッド１１上に半導体素子２１を搭載する際、バンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出すことを抑制できる（図４５の矢印ＦＣ参照）。他方、仮に第４表面部分５４ｄが粗面であると、表面張力により、バンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出てしまうおそれがある。
　また本実施形態によれば、リード部１２の表面のうち、金属層２５の外側に凹部１８が形成されている。これにより、仮にバンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出した場合でも、流れ出た錫等を凹部１８によって受け止めることができる。これにより、流れ出た錫等が第３表面部分５４ｃ側まで到達することを抑制できる。
　また本実施形態によれば、凹部１８の外側に隣接する第３表面部分５４ｃは粗面となっている。このため、リード部１２の表面と封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、リード部１２の表面と封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４５の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０Ｂの信頼性を向上させることができる。
　また本実施形態によれば、リード部１２の第３表面部分５４ｃは粗面となっている。これにより、第３表面部分５４ｃと封止樹脂２３との密着強度を高め、リード部１２の表面と封止樹脂２３とが互いに剥離することを抑制できる。
　また本実施形態によれば、半導体装置２０Ｂの裏面側において、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４５の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０Ｂの信頼性を向上させることができる。
　（第８の実施形態）
　次に、図４６乃至図４９を参照して第８の実施形態について説明する。図４６乃至図４９は第８の実施形態を示す図である。図４６乃至図４９に示す第８の実施形態は、主として、凹部１８の内面が粗面となっている点が異なるものであり、他の構成は上述した第７の実施形態と略同一である。図４６乃至図４９において、図８乃至図４５に示す実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレーム及び半導体装置の構成）
　図４６は本実施形態によるリードフレーム１０Ｃを示す断面図であり、図４７は本実施形態による半導体装置２０Ｃを示す断面図である。
　図４６に示すリードフレーム１０Ｃ及び図４７に示す半導体装置２０Ｃにおいて、リード部１２の表面のうち、金属層２５の外側（ダイパッド１１の反対側）に凹部１８が形成されている。また凹部１８の外側に隣接する部分（第３表面部分５４ｃ）は粗面となっている。凹部１８の内面は、その全体が粗面となっている。凹部１８と金属層２５との間に位置する部分（第４表面部分５４ｄ）は平滑面となっている。
　本実施形態において、「粗面」及び「平滑面」の定義及び測定方法は、第２の実施形態の場合と同様である。
　（リードフレームの製造方法）
　次に、図４６に示すリードフレーム１０Ｃの製造方法について、図４８（ａ）－（ｊ）を用いて説明する。図４８（ａ）－（ｊ）において、図３５（ａ）－（ｊ）に示す構成と同一部分には同一の符号を付して詳細な説明は省略する。
　まず、上述した図３５（ａ）、（ｂ）に示す工程と略同様にして、金属基板３１を準備し（図４８（ａ））、金属基板３１の表裏にそれぞれ感光性レジスト３２ａ、３３ａを形成する（図４８（ｂ））。
　次に、上述した図３５（ｃ）に示す工程と略同様にして、開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図４８（ｃ））。なお、このとき凹部１８に対応する領域にも開口部３２ｂが形成される。
　続いて、上述した図３５（ｄ）に示す工程と略同様にして、金属基板３１にエッチングを施すことにより、ダイパッド１１、リード部１２及びコネクティングバー１３の外形を形成する（図４８（ｄ））。また、このときリード部１２の表面に凹部１８が形成される。次いで、上述した図３５（ｅ）に示す工程と略同様にして、エッチング用レジスト層３２、３３を剥離除去する（図４８（ｅ））。
　次に、上述した図３５（ｆ）に示す工程と略同様にして、金属基板３１の全周にめっき層３６を形成する（図４８（ｆ））。なお、このとき凹部１８内にもめっき層３６が形成される。
　次いで、めっき層３６のうち、金属基板３１の第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、凹部１８、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂに対応する部分を除去する（図４８（ｇ））。
　この間、図４８（ｇ）に示すように、まず金属基板３１の表面及び裏面にそれぞれゴムパッキン等の弾性部材４６を配置し、弾性部材４６を介して金属基板３１を冶具４７Ｆによって挟む。なお、金属基板３１の表面側の弾性部材４６は、ダイパッド表面１１ａと、第４表面部分５４ｄに対応する領域と、リード部１２の金属層２５が設けられる領域とを覆う。次いで、弾性部材４６に覆われていない部分のめっき層３６を剥離除去する。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、凹部１８、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが露出する。一方、弾性部材４６に覆われたダイパッド表面１１ａ、ダイパッド裏面１１ｂ、第４表面部分５４ｄ及び外部端子１７上のめっき層３６は残存する。
　続いて、上述した図３５（ｈ）に示す工程と略同様にして、金属基板３１の裏面側に支持層３７を設ける。次に、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、めっき層３６に覆われていない部分に粗面を形成する（図４８（ｈ））。これにより、第１ダイパッド側面１１ｃ、第２ダイパッド側面１１ｄ、第３表面部分５４ｃ、凹部１８の内面、インナーリード先端面５１ｃ及びインナーリード裏面５１ｂが粗面となる。
　次いで、図３５（ｉ）に示す工程と略同様にして、支持層３７とめっき層３６とを順次剥離除去する（図４８（ｉ））。
　その後、上述した図３５（ｊ）に示す工程と略同様にして、ダイパッド１１及びリード部１２上に金属層２５を形成する。このようにして図４６に示すリードフレーム１０Ｃが得られる（図４８（ｊ））。
　（半導体装置の製造方法）
　本実施形態による半導体装置２０Ｃの製造方法は、図３６（ａ）－（ｄ）に示す半導体装置２０の製造方法と略同様にして行うことができる。
　本実施形態によれば、リード部１２の表面のうち、金属層２５の外側に隣接する第４表面部分５４ｄは平滑面となっている。これにより、ダイパッド１１上に半導体素子２１を搭載する際、バンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出すことを抑制できる（図４９の矢印ＦＣ参照）。他方、仮に第４表面部分５４ｄが粗面であると、表面張力により、バンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出てしまうおそれがある。
　また本実施形態によれば、リード部１２の表面のうち、金属層２５の外側に凹部１８が形成されている。これにより、仮にバンプ２６に含まれる錫等が第４表面部分５４ｄを伝わって流れ出した場合でも、流れ出た錫等を凹部１８によって受け止めることができる。これにより、流れ出た錫等が第３表面部分５４ｃ側まで到達することを抑制できる。
　また本実施形態によれば、凹部１８の内面と、第３表面部分５４ｃとは粗面となっている。このため、リード部１２の表面と封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、リード部１２の表面と封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４９の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０Ｃの信頼性を向上させることができる。
　また本実施形態によれば、凹部１８の内面と、第３表面部分５４ｃとは粗面となっている。これにより、凹部１８及び第３表面部分５４ｃと封止樹脂２３との密着強度を高め、リード部１２の表面と封止樹脂２３とが互いに剥離することを抑制できる。
　また本実施形態によれば、半導体装置２０Ｃの裏面側において、封止樹脂２３と、ダイパッド１１又はリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３と、ダイパッド１１又はリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図４９の矢印ＦＡ参照）。この結果、長期間使用した後における半導体装置２０Ｃの信頼性を向上させることができる。
　（第９の実施形態）
　第９の実施形態について、図５０乃至図５７を参照して説明する。図５０乃至図５７は、第９の実施形態を示す図である。図５０乃至図５７において、図８乃至図４９に示す実施形態と同一部分には同一の符号を付して詳細な説明は省略する。
　（リードフレームの構成）
　まず、図５０及び図５１により、本実施形態によるリードフレームの概略について説明する。図５０及び図５１は、本実施形態によるリードフレームを示す図である。
　図５０及び図５１に示すように、リードフレーム１０の各パッケージ領域１０ａは、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２と、を備えている。このうちリード部１２は、裏面側から一部が薄肉化されている。リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。
　図５１に示すように、ダイパッド１１は、表面側に位置するダイパッド表面１１ａと、裏面側に位置するダイパッド裏面１１ｂとを有している。ダイパッド表面１１ａには、後述するように半導体素子２１が搭載される。ダイパッド裏面１１ｂは、半導体装置２０（後述）から外方に露出する。また、ダイパッド１１のうちリード部１２を向く側には、ダイパッド側面１１ｈが形成されている。ダイパッド側面１１ｈは、ダイパッド表面１１ａ側からダイパッド裏面１１ｂ側まで厚み方向（Ｚ方向）に延びている。この場合、ダイパッド側面１１ｈは粗面となっている。すなわちダイパッド側面１１ｈには、第３の粗面Ｒ３が形成されている。一方、ダイパッド裏面１１ｂは、平滑面となっている。
　本実施形態において、「粗面」とは、Ｓ－ｒａｔｉｏが１．１０以上となる面をいう。「平滑面」とは、Ｓ－ｒａｔｉｏが１．１０未満となる面をいう。粗面は、平滑面よりも粗い面である。また、「粗面」のＳ－ｒａｔｉｏは、１．１０以上２．３０以下となることが好ましい。「平滑面」のＳ－ｒａｔｉｏは、１．００以上１．１０未満となることが好ましい。ここで「Ｓ－ｒａｔｉｏ」とは、測定対象となる面を光干渉式測定器で複数の画素に分割して測定して得られた表面積率をあらわしている。具体的には、測定対象となる面を株式会社日立ハイテクサイエンス製、ＶｅｒｔＳｃａｎを用いて複数の画素に分割して測定し、得られた表面積を観察面積で除して算出する。
　粗面は、後述する金属基板３１の外面を、例えばマイクロエッチング液で粗面化処理することによって形成されても良い。このようなマイクロエッチング液としては、硫酸又は塩酸を主成分とするもの（例えば後述する第１のマイクロエッチング液）が挙げられる。あるいは、マイクロエッチング液としては、過酸化水素と硫酸を主成分とするもの（例えば後述する第２のマイクロエッチング液）を用いても良い。平滑面は、後述する金属基板３１に対してこのような粗面化処理を施さない、未加工の面であっても良い。なお、図５１において、相対的に粗さが滑らかな粗面（例えば後述する第１の粗面Ｒ１）を細い破線で示す。また、図５１において、相対的に粗さの粗い粗面（例えば後述する第２の粗面Ｒ２、第３の粗面Ｒ３、第４の粗面Ｒ４及び第５の粗面Ｒ５）を太い破線で示している（他の断面図についても同様）。
　ダイパッド１１のダイパッド表面１１ａは、後述するようにダイアタッチペースト等の接着剤２４を介して半導体素子２１に接合される領域（内部端子）である。ダイパッド表面１１ａは、ハーフエッチング等により薄肉化されていない領域であっても良い。また、ダイパッド表面１１ａには、第１の粗面Ｒ１が形成されている。ここで第１の粗面Ｒ１の粗さは、後述するリード部１２の第２の粗面Ｒ２の粗さよりも滑らかである（粗くない）。具体的には、第１の粗面Ｒ１のＳ－ｒａｔｉｏは、１．１０以上１．３０未満となっても良い。
　本実施形態において、第１の粗面Ｒ１は、ダイパッド表面１１ａの全域にわたって形成されている。しかしながら、これに限らず、第１の粗面Ｒ１は、ダイパッド表面１１ａの一部に形成されていても良い。とりわけ、第１の粗面Ｒ１は、ダイパッド表面１１ａのうち、半導体素子２１の搭載領域の外側周縁に形成されていることが好ましい。これにより、後述するように、接着剤２４中のエポキシ樹脂等の成分が、ダイパッド表面１１ａの毛細管現象により滲み出す現象（ブリードアウト）を抑制できる。また第１の粗面Ｒ１は、ダイパッド１１の周縁の全域に沿って形成されても良い。第１の粗面Ｒ１が、ダイパッド表面１１ａの一部に形成されている場合、第１の粗面Ｒ１以外の部分は平滑面になっていても良い。あるいは、ダイパッド表面１１ａの第１の粗面Ｒ１以外の部分は、第１の粗面Ｒ１の粗さよりも粗い粗面であっても良い。例えば、ダイパッド表面１１ａの第１の粗面Ｒ１以外の部分のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となっても良い。
　図５１を参照すると、ダイパッド裏面１１ｂは、例えばハーフエッチングにより薄肉化されることなく、加工前の金属基板（後述する金属基板３１）と同様の平滑面となっている。ダイパッド裏面１１ｂは、半導体装置２０（後述）の製造後に、半導体装置２０から外方に露出する。
　各リード部１２は、それぞれ後述するようにボンディングワイヤ２２を介して半導体素子２１に接続されるものであり、ダイパッド１１との間に空間を介して配置されている。複数のリード部１２は、コネクティングバー１３の長手方向に沿って互いに間隔を空けて配置されている。各リード部１２は、それぞれコネクティングバー１３から延び出している。
　図５１に示すように、リード部１２は、インナーリード５１と端子部５３とを有している。インナーリード５１は、内側（ダイパッド１１側）に位置する。端子部５３は、外側（コネクティングバー１３側）に位置する。インナーリード５１は、端子部５３からダイパッド１１側に延びている。インナーリード５１の表面側には内部端子が形成される。この内部端子は、後述するようにボンディングワイヤ２２を介して半導体素子２１に電気的に接続される領域である。内部端子上には、ボンディングワイヤ２２との密着性を向上させる金属層２５が設けられている。
　本実施形態において、リード部１２の裏面のうち、薄肉化されている部分は粗面となっている。具体的には、リード部１２のインナーリード５１が裏面側から薄肉化されている。インナーリード５１の裏面側に位置するインナーリード裏面５１ｂは、その全域が粗面となっている。すなわちインナーリード裏面５１ｂには、第４の粗面Ｒ４が形成されている。一方、リード部１２の裏面のうち、薄肉化されていない部分は平滑面となっている。具体的には、リード部１２の端子部５３は裏面側から薄肉化されていない。端子部５３の裏面側に位置する外部端子１７は、その全域が平滑面となっている。
　さらにリード部１２のインナーリード先端面５１ｃは、その全域が粗面となっている。すなわちインナーリード先端面５１ｃには、第５の粗面Ｒ５が形成されている。また、図示していないが、リード部１２の長手方向に沿う両側面も粗面となっていても良い。一方、リード部１２のインナーリード５１は表面側から薄肉化されていない。またリード部１２の端子部５３は表面側から薄肉化されていない。
　インナーリード５１のインナーリード表面５１ａと、端子部５３の端子部表面５３ａとにより、リード表面１２ａが構成されている。リード表面１２ａは、ハーフエッチング等により表面側から薄肉化されていない領域である。リード表面１２ａには、平滑面の領域である平滑面領域Ｓと、粗面の領域である第２の粗面Ｒ２とが形成されている。
　平滑面領域Ｓは、リード部１２の内側（ダイパッド１１側）端部に位置する。平滑面領域Ｓ上には、金属層２５が形成されている。この場合、金属層２５は、平面視で平滑面領域Ｓの全体を覆う。金属層２５は、例えば電解めっき法により形成されためっき層であっても良い。金属層２５の厚みは、１μｍ以上１０μｍ以下としても良い。このようなめっき層を構成する金属としては、銀、銀合金、金、金合金、白金族、銅、銅合金、パラジウムなどを用いてもよい。金属層２５を構成する金属によって、下地めっきが必要な場合は、ニッケルや、銅などの公知のものを適用すればよい。
　この場合、各リード部１２のリード表面１２ａには、それぞれ１つの平滑面領域Ｓが形成されている。しかしながらこれに限らず、各リード部１２のリード表面１２ａには、それぞれ複数の平滑面領域Ｓが形成されていても良い。また、各リード部１２のリード表面１２ａには、平滑面領域Ｓが形成されていなくても良い。すなわち、各リード部１２のリード表面１２ａの全体が、第２の粗面Ｒ２となっていても良い。
　平滑面領域Ｓ及び金属層２５の外側（コネクティングバー１３側）には、第２の粗面Ｒ２が位置する。この場合、第２の粗面Ｒ２は、平滑面領域Ｓよりも外側（コネクティングバー１３側）のみに設けられている。しかしながら、これに限らず、第２の粗面Ｒ２は、平面視で平滑面領域Ｓを取り囲むように設けられても良い。リード表面１２ａは、平滑面領域Ｓ及び第２の粗面Ｒ２のみから構成されていても良い。
　本実施形態において、第２の粗面Ｒ２の粗さは、上述したダイパッド１１の第１の粗面Ｒ１の粗さよりも粗い。具体的には、第２の粗面Ｒ２のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となっても良い。一方、上述したように、第１の粗面Ｒ１のＳ－ｒａｔｉｏは、１．１０以上１．３０未満となっても良い。
　上述したダイパッド１１の第３の粗面Ｒ３の粗さは、第１の粗面Ｒ１の粗さよりも粗くても良い。第３の粗面Ｒ３のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となっても良い。また、リード部１２の第４の粗面Ｒ４の粗さは、上述した第１の粗面Ｒ１の粗さよりも粗くても良い。第４の粗面Ｒ４のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となっても良い。また、リード部１２の第５の粗面Ｒ５の粗さは、上述した第１の粗面Ｒ１の粗さよりも粗くても良い。第５の粗面Ｒ５のＳ－ｒａｔｉｏは、１．３０以上２．３０以下となっても良い。
　なお、第２の粗面Ｒ２、第３の粗面Ｒ３、第４の粗面Ｒ４及び第５の粗面Ｒ５の粗さの大小関係は問わない。第２の粗面Ｒ２、第３の粗面Ｒ３、第４の粗面Ｒ４及び第５の粗面Ｒ５の粗さは、互いに異なっていても良く、互いに同一であっても良い。
　このほか、本実施形態によるリードフレーム１０の構成は、第２の実施形態によるリードフレーム１０の構成と同様としても良い。
　（半導体装置の構成）
　次に、図５２及び図５３により、本実施形態による半導体装置について説明する。図５２及び図５３は、本実施形態による半導体装置（ＱＦＮタイプ）を示す図である。
　図５２及び図５３に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、半導体素子２１と、複数のリード部１２と、複数のボンディングワイヤ２２と、封止樹脂２３とを備えている。
　このうち半導体素子２１は、ダイパッド１１上に搭載されている。複数のボンディングワイヤ２２は、それぞれ半導体素子２１と、リード部１２の金属層２５とを電気的に接続する。この場合、ボンディングワイヤ２２は接続部材を構成する。封止樹脂２３は、ダイパッド１１、リード部１２、半導体素子２１及びボンディングワイヤ２２を樹脂封止する。
　ダイパッド１１及びリード部１２は、上述したリードフレーム１０から作製されたものである。この場合、ダイパッド１１のダイパッド表面１１ａに、第１の粗面Ｒ１が形成されている。またリード部１２のリード表面１２ａのうち、金属層２５よりも外側（ダイパッド１１から遠い側）の位置に第２の粗面Ｒ２が形成されている。リード部１２の第２の粗面Ｒ２の粗さは、ダイパッド１１の第１の粗面Ｒ１の粗さよりも粗い。
　また、ダイパッド１１のダイパッド側面１１ｈには、第３の粗面Ｒ３が形成されている。第３の粗面Ｒ３の粗さは、第１の粗面Ｒ１の粗さよりも粗い。ダイパッド側面１１ｈには、封止樹脂２３が密着している。リード部１２のインナーリード５１は、裏面側から薄肉化されている。インナーリード５１のインナーリード裏面５１ｂは第４の粗面Ｒ４となっている。第４の粗面Ｒ４の粗さは、第１の粗面Ｒ１の粗さよりも粗い。インナーリード裏面５１ｂには、封止樹脂２３が密着している。またインナーリード５１のインナーリード先端面５１ｃには、第５の粗面Ｒ５が形成されている。第５の粗面Ｒ５の粗さは、第１の粗面Ｒ１の粗さよりも粗い。インナーリード先端面５１ｃには、封止樹脂２３が密着している。リード部１２の端子部５３は、裏面側から薄肉化されていない。端子部５３の裏面に位置する外部端子１７は平滑面となっている。外部端子１７は、封止樹脂２３から外方に露出している。
　半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々ボンディングワイヤ２２が取り付けられる複数の電極２１ａを有している。また、半導体素子２１は、例えばダイアタッチペースト等の接着剤２４により、ダイパッド１１の表面に固定されている。接着剤２４は、銀ペースト及びエポキシ樹脂等の成分を含むエポキシ樹脂系の接着剤であっても良い。
　各ボンディングワイヤ２２は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ２２は、それぞれその一端が半導体素子２１の電極２１ａに接続されるとともに、その他端が各リード部１２上に位置する金属層２５にそれぞれ接続されている。接続部材としては、ボンディングワイヤ２２に代えてバンプ等の導電体を用いても良い。この場合、フリップチップボンディングにより半導体素子２１をリード部１２に接続できる。
　封止樹脂２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。封止樹脂２３全体の厚みは、３００μｍ以上１５００μｍ以下程度としても良い。また、封止樹脂２３の一辺（半導体装置２０の一辺）は、例えば０．２ｍｍ以上２０ｍｍ以下としても良い。なお、図５２において、封止樹脂２３のうち、リード部１２及び半導体素子２１よりも表面側に位置する部分の表示を省略している。
　このほか、ダイパッド１１及びリード部１２の構成は、半導体装置２０に含まれない領域を除き、上述した図５０及び図５１に示すものと同様であるため、ここでは詳細な説明を省略する。
　（リードフレームの製造方法）
　次に、図５０及び図５１に示すリードフレーム１０の製造方法について、図５４（ａ）－（ｅ）及び図５５（ａ）－（ｈ）を用いて説明する。図５４（ａ）－（ｅ）及び図５５（ａ）－（ｈ）は、リードフレーム１０の製造方法を示す断面図（図５１に対応する図）である。
　まず第２の実施形態（図１４（ａ）－（ｅ））の場合と同様にして、ダイパッド１１と、ダイパッド１１の周囲に位置するリード部１２とを有する金属基板３１を作製する（図５４（ａ）－（ｅ））。
　次に、金属基板３１の周囲にめっき層（被覆層）３６を形成する（図５５（ａ））。このとき、ダイパッド１１、リード部１２及びコネクティングバー１３のうち、外方に露出する部分の全体にめっき層３６が形成されても良い。めっき層３６の厚みは、０μｍ超２μｍ以下としても良い。めっき層３６を構成する金属としては、例えば銀を用いてもよい。めっき層３６が銀めっきからなる場合、電解めっき用めっき液としては、シアン化銀及びシアン化カリウムを主成分とした銀めっき液を用いることができる。
　続いて、金属基板３１のうち、第１の粗面Ｒ１を形成する領域に存在するめっき層３６を除去する。具体的には、ダイパッド１１のダイパッド表面１１ａの全域に位置するめっき層３６を除去する（図５５（ｂ））。この場合、例えば金属基板３１のうち、ダイパッド表面１１ａ以外の表面及び裏面を、それぞれ弾性部材を介して冶具によって挟む。次いで、弾性部材及び冶具に覆われていない部分のめっき層３６を剥離除去しても良い。これにより、ダイパッド表面１１ａ上のめっき層３６が除去される。
　次に、金属基板３１のうちめっき層３６に覆われていない部分を粗化することにより、当該部分に第１の粗面Ｒ１を形成する（図５５（ｃ））。具体的には、金属基板３１に対して第１のマイクロエッチング液を供給することにより、めっき層３６で覆われていないダイパッド表面１１ａの全体に第１の粗面Ｒ１を形成する。ここで第１のマイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の第１の粗面Ｒ１を形成する表面処理剤である。例えば銅又は銅合金からなる金属基板３１に粗面化する場合、第１のマイクロエッチング液としては、硫酸又は塩酸を主成分とするマイクロエッチング液を用いても良い。
　次いで、金属基板３１のうち、リード表面１２ａの平滑面領域Ｓ（金属層２５を形成する領域）以外に存在するめっき層３６を除去する。この場合、例えば金属基板３１のうち、平滑面領域Ｓ以外の表面及び裏面を、それぞれ弾性部材を介して冶具によって挟む。次いで、弾性部材及び冶具に覆われていない部分のめっき層３６を剥離除去しても良い。これにより、ダイパッド１１のダイパッド裏面１１ｂ及びダイパッド側面１１ｈに位置するめっき層３６が除去される。また、リード部１２において、リード表面１２ａの平滑面領域Ｓ以外の部分、インナーリード裏面５１ｂ、インナーリード先端面５１ｃ及び外部端子１７に位置するめっき層３６が除去される。
　次に、金属基板３１の表面及び裏面に、保護層３７Ａをそれぞれ設ける（図５５（ｅ））。保護層３７Ａは、例えばレジスト層であっても良い。表面側の保護層３７Ａは、ダイパッド１１のダイパッド表面１１ａと、リード部１２の平滑面領域Ｓ上のめっき層３６とを覆う。このとき、表面側の保護層３７Ａは、ダイパッド１１の第１の粗面Ｒ１の全域を覆う。また表面側の保護層３７Ａは、平滑面領域Ｓ上のめっき層３６の一部又は全域を覆っても良い。裏面側の保護層３７Ａは、ダイパッド１１のダイパッド裏面１１ｂと、リード部１２の外部端子１７とを覆う。
　続いて、金属基板３１のうちめっき層３６及び保護層３７Ａに覆われていない部分を粗化することにより、めっき層３６及び保護層３７Ａに覆われていない部分に粗面を形成する（図５５（ｆ））。具体的には、リード部１２のリード表面１２ａの一部に第２の粗面Ｒ２が形成される。またダイパッド１１のダイパッド側面１１ｈには、第３の粗面Ｒ３が形成される。またリード部１２のインナーリード裏面５１ｂには、第４の粗面Ｒ４が形成される。さらにリード部１２のインナーリード先端面５１ｃには、第５の粗面Ｒ５が形成される。
　この間、金属基板３１に対して第２のマイクロエッチング液を供給する。これにより、めっき層３６及び保護層３７Ａで覆われている部分を除き、金属基板３１の全体に粗面を形成する。ここで第２のマイクロエッチング液とは、金属表面を僅かに溶かし、微細な凹凸の粗面を形成する表面処理剤である。例えば銅又は銅合金からなる金属基板３１を粗面化する場合、第２のマイクロエッチング液としては、過酸化水素水と硫酸を主成分とするマイクロエッチング液を用いても良い。第２のマイクロエッチング液は、上述した第１のマイクロエッチング液とは異なる成分を含んでも良い。第２のマイクロエッチング液は、第１のマイクロエッチング液よりも金属をより粗くする。このため、第２の粗面Ｒ２、第３の粗面Ｒ３、第４の粗面Ｒ４及び第５の粗面Ｒ５は、それぞれ第１の粗面Ｒ１よりも粗くなる。
　次いで、金属基板３１のうち表面側の保護層３７Ａと、めっき層３６とをそれぞれ剥離除去する（図５５（ｇ））。このとき、リード表面１２ａを覆うめっき層３６が除去され、平滑面領域Ｓが露出する。なお、裏面側の保護層３７Ａは金属基板３１に残存する。
　その後、リード部１２の平滑面領域Ｓ上に金属層２５を形成する（図５５（ｈ））。この場合、まず平滑面領域Ｓを除く、ダイパッド１１及びリード部１２上に、例えばフォトリソグラフィ法により図示しない所定パターンのめっき用レジスト層を形成する。次にめっき用レジスト層に覆われていない平滑面領域Ｓに、例えば電解めっき法によりめっき層からなる金属層２５を形成する。その後、めっき用レジスト層を除去することにより、図５０及び図５１に示すリードフレーム１０が得られる。
　（半導体装置の製造方法）
　次に、図５２及び図５３に示す半導体装置２０の製造方法について、図５６（ａ）－（ｅ）を用いて説明する。図５６（ａ）－（ｅ）は、半導体装置２０の製造方法を示す断面図（図５３に対応する図）である。
　まず、例えば図５４（ａ）－（ｅ）及び図５５（ａ）－（ｈ）に示す方法により、リードフレーム１０を作製する（図５６（ａ））。
　次に、リードフレーム１０のダイパッド１１上に、半導体素子２１を搭載する。この場合、例えばダイアタッチペースト等の接着剤２４を用いて、半導体素子２１をダイパッド１１上に載置して固定する（図５６（ｂ））。接着剤２４は、銀ペースト及びエポキシ樹脂等の成分を含むエポキシ樹脂系の接着剤であっても良い。このとき、半導体素子２１は、接着剤２４を介して、ダイパッド表面１１ａの第１の粗面Ｒ１上に配置される。また半導体素子２１及び接着剤２４の外周に沿って、第１の粗面Ｒ１が位置する。
　続いて、半導体素子２１の各電極２１ａと、各リード部１２に形成された金属層２５とを、それぞれボンディングワイヤ（接続部材）２２によって互いに電気的に接続する（図５６（ｃ））。
　次に、リードフレーム１０に対して熱硬化性樹脂又は熱可塑性樹脂を射出成形又はトランスファ成形することにより、封止樹脂２３を形成する（図５６（ｄ））。これにより、ダイパッド１１、リード部１２、半導体素子２１及びボンディングワイヤ２２を樹脂封止する。
　その後、パッケージ領域１０ａ毎に、リードフレーム１０及び封止樹脂２３を切断する。これにより、リードフレーム１０が半導体装置２０毎に分離され、図５２及び図５３に示す半導体装置２０が得られる（図５６（ｅ））。
　ところで、このようにして半導体装置２０を作製する間、接着剤２４を加熱硬化する工程が行われる（図５６（ｂ））。具体的には、ダイアタッチペースト等の接着剤２４をダイパッド１１に塗布し、半導体素子２１をダイパッド１１に搭載した後、接着剤２４を加熱硬化する。このとき、塗布した接着剤２４中のエポキシ樹脂等の成分が、ダイパッド表面１１ａの毛細管現象により滲み出すおそれがある。このような現象をブリードアウト又はエポキシブリードアウトともいう。
　これに対して本実施形態によれば、ダイパッド１１のダイパッド表面１１ａに第１の粗面Ｒ１が形成されている。第１の粗面Ｒ１の粗さは、第２の粗面Ｒ２の粗さよりも抑えられている。これにより、ダイパッド表面１１ａの凹凸による毛細管現象によって、接着剤２４中のエポキシ樹脂等が滲み出す現象（ブリードアウト）を抑制できる（図５７の矢印Ｅ参照）。一方、接着剤２４の周囲のダイパッド表面１１ａを平滑面とすることも考えられる。しかしながら、接着剤２４中のエポキシ樹脂の粘度が低いと、むしろエポキシ樹脂が、平滑面であるダイパッド表面１１ａに沿って流れやすくなる。このため、本実施形態において、ダイパッド表面１１ａの粗さを毛細管現象が生じない程度に適度に粗くしている（第１の粗面Ｒ１とする）。これにより、接着剤２４中のエポキシ樹脂の粘度に関わらず、エポキシ樹脂がダイパッド表面１１ａに沿って流れることを抑制できる。
　また、このような半導体装置２０を長期間使用していると、空気中の水分等が、半導体装置２０の側面側又は裏面側から侵入するおそれがある。例えば、水分等が、封止樹脂２３と、ダイパッド１１又はリード部１２との界面を介して侵入することが考えられる。
　これに対して本実施形態によれば、リード部１２のリード表面１２ａに第２の粗面Ｒ２が形成されている。このため、リード表面１２ａと封止樹脂２３との界面における水分の侵入経路の距離が長くなっている。これにより、リード表面１２ａと封止樹脂２３との界面から、半導体素子２１側に水分が侵入することを抑えられる（図５７の矢印ＦＡ参照）。この結果、長期間の使用後における半導体装置２０の信頼性を向上させることができる。
　また本実施形態によれば、ダイパッド１１のダイパッド側面１１ｈが第３の粗面Ｒ３となっている。第３の粗面Ｒ３の粗さは、第１の粗面Ｒ１の粗さよりも粗い。このため、半導体装置２０の裏面側において、封止樹脂２３とダイパッド１１との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３とダイパッド１１との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図５７の矢印ＦＢ参照）。この結果、長期間使用した後における半導体装置２０の信頼性を向上させることができる。さらに、ダイパッド１１と封止樹脂２３との密着強度を高め、ダイパッド１１と封止樹脂２３とが互いに剥離することを抑制できる。
　また本実施形態によれば、リード部１２のインナーリード裏面５１ｂが第４の粗面Ｒ４となっている。さらにリード部１２のインナーリード先端面５１ｃが第５の粗面Ｒ５となっている。第４の粗面Ｒ４の粗さ及び第５の粗面Ｒ５の粗さは、それぞれ第１の粗面Ｒ１の粗さよりも粗い。このため、半導体装置２０の裏面側において、封止樹脂２３とリード部１２との界面における水分の侵入経路の距離が長くなっている。これにより、封止樹脂２３とリード部１２との界面から、半導体素子２１側に水分が侵入することを抑えることができる（図５７の矢印Ｆｃ参照）。この結果、長期間使用した後における半導体装置２０の信頼性を向上させることができる。さらに、リード部１２と封止樹脂２３との密着強度を高め、リード部１２と封止樹脂２３とが互いに剥離することを抑制できる。
　（変形例）
　次に、図５８により、本実施形態によるリードフレーム１０の変形例について説明する。図５８は、変形例によるリードフレーム１０を示す断面図である。図５８において、図５０乃至図５７に示す形態と同一部分には同一の符号を付して詳細な説明は省略する。
　図５８において、リード部１２のリード表面１２ａには、平滑面領域Ｓと、第２の粗面Ｒ２とが形成されている。この場合、平滑面領域Ｓには、金属層２５が設けられていない。このため平滑面領域Ｓは、リードフレーム１０の外方に露出している。
　図５８に示すリードフレーム１０を作製する場合、上述した図５４（ａ）－（ｅ）及び図５５（ａ）－（ｇ）に示す工程を行った後、金属層２５を形成する工程（図５５（ｈ））を行わない。これにより、図５８に示すリードフレーム１０が得られる。
　このように、平滑面領域Ｓに金属層２５を設けないことにより、リードフレーム１０の製造工程を削減できる。また、銀、銀合金、金、金合金、白金族、銅、銅合金、パラジウム等のめっき層からなる金属層２５を設けないことにより、リードフレーム１０の製造コストを削減できる。また、ワイヤボンディングにより半導体素子２１をリード部１２に接続する形態ではなく、フリップチップボンディングにより半導体素子２１をリード部１２に接続する形態とした場合により有効である。
　上記各実施形態及び変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記各実施形態及び変形例に示される全構成要素から幾つかの構成要素を削除してもよい。
　

Claims (18)

  1. 　複数のリード部を備え、
    　前記リード部の上面の少なくとも一部及び前記リード部の側壁面は、粗化された粗面であり、
    　前記粗面のＣＩＥＬａｂ色空間のうちのａ＊値が１２～１９の範囲であり、ｂ＊値が１２～１７の範囲である、リードフレーム。
  2. 　複数のリード部を備え、
    　前記リード部の上面の少なくとも一部及び前記リード部の側壁面は、粗化された粗面であり、
    　前記粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上である、リードフレーム。
  3. 　前記粗面の算術平均高さＳａが０．１２μｍ以上である、請求項２に記載のリードフレーム。
  4. 　前記リード部の上面の一部及び前記リード部の側壁面が前記粗面であり、
    　前記リード部の前記上面のうちの前記粗面ではない面に金属めっき層が設けられている、請求項１又は２に記載のリードフレーム。
  5. 　前記金属めっき層は、Ａｇめっき層、Ｎｉめっき層、Ｐｄめっき層、及びＡｕめっき層のうちの少なくとも１つを含む、請求項４に記載のリードフレーム。
  6. 　前記リード部は、前記リード部の下面側から薄肉化されたインナーリード部を含み、
    　前記インナーリード部の下面は前記粗面である、請求項１又は２に記載のリードフレーム。
  7. 　半導体素子を搭載するダイパッド部をさらに備え、
    　前記ダイパッド部の周囲に前記複数のリード部が配置され、
    　前記ダイパッド部の上面及び前記ダイパッド部の側壁面は前記粗面である、請求項１又は２に記載のリードフレーム。
  8. 　前記リードフレームは、前記複数のリード部を少なくとも封止する封止部を備える半導体装置を製造するために用いられるものであって、
    　前記封止部と接触する前記リード部の上面及び前記リード部の側壁面は粗化された粗面である、請求項１又は２に記載のリードフレーム。
  9. 　第１面及び当該第１面に対向する第２面を有する金属基板を準備する金属基板準備工程と、
    　前記金属基板を加工することにより複数のリード部を形成する金属基板加工工程と、
    　前記リード部の上面の少なくとも一部及び前記リード部の側壁面を粗化して粗面を形成する粗面形成工程と
    　を含み、
    　前記粗面形成工程において、前記粗面のＣＩＥＬａｂ色空間におけるａ＊値が１２～１９の範囲、ｂ＊値が１２～１７の範囲となるように粗化する、リードフレームの製造方法。
  10. 　第１面及び当該第１面に対向する第２面を有する金属基板を準備する金属基板準備工程と、
    　前記金属基板を加工することにより複数のリード部を形成する金属基板加工工程と、
    　前記リード部の上面の少なくとも一部及び前記リード部の側壁面を粗化して粗面を形成する粗面形成工程と
    　を含み、
    　前記粗面形成工程において、前記粗面の山頂点の算術平均曲率Ｓｐｃが７００ｍｍ－１以上となるように粗化する、リードフレームの製造方法。
  11. 　半導体素子が搭載されるダイパッドと、
    　前記ダイパッドの周囲に位置するリード部と、を備え、
    　前記ダイパッドの表面又は前記リード部の表面に平滑面の領域が形成され、
    　前記平滑面の領域の全周を取り囲むように粗面の領域が存在する、リードフレーム。
  12. 　リードフレームの製造方法において、
    　金属基板を準備する工程と、
    　前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するリード部とを形成する工程と、
    　前記金属基板の一部にめっき層を形成する工程と、
    　前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、
    　前記めっき層を除去する工程と、を備え、
    　前記ダイパッドの表面又は前記リード部の表面に平滑面の領域が形成され、
    　前記平滑面の領域の全周を取り囲むように前記粗面の領域が存在する、リードフレームの製造方法。
  13. 　リードフレームの製造方法において、
    　ダイパッドと、前記ダイパッドの周囲に位置するリード部とを有する金属基板を準備する工程と、
    　前記金属基板のうち、表面の少なくとも一部を除く外周に、めっき層を形成する工程と、
    　前記金属基板の少なくとも裏面に存在するめっき層を残し、他のめっき層を除去する工程と、
    　前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、
    　前記めっき層を除去する工程と、を備えた、リードフレームの製造方法。
  14. 　半導体素子が搭載されるダイパッドと、
    　前記ダイパッドの周囲に位置するリード部と、を備え、
    　前記リード部は、裏面側から薄肉化されたインナーリードを有し、
    　前記インナーリードの表面側にインナーリード表面が形成され、前記インナーリードの裏面側にインナーリード裏面が形成され、前記インナーリードのうち前記ダイパッドを向く面にはインナーリード先端面が形成され、
    　前記リード部の裏面のうち薄肉化されていない部分には、外部端子が形成され、
    　前記インナーリード表面の少なくとも一部と、前記インナーリード裏面と、前記インナーリード先端面とは、粗面となっており、
    　前記外部端子が平滑面となっている、リードフレーム。
  15. 　半導体素子が搭載されるダイパッドと、
    　前記ダイパッドの周囲に位置するリード部と、を備え、
    　前記リード部は、裏面側から一部が薄肉化され、
    　前記リード部の裏面のうち、薄肉化されている部分は粗面となっており、薄肉化されていない部分は平滑面となっている、リードフレーム。
  16. 　リードフレームの製造方法において、
    　金属基板を準備する工程と、
    　前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するとともに、裏面側から一部が薄肉化されたリード部とを形成する工程と、
    　前記金属基板の周囲にめっき層を形成する工程と、
    　粗面を形成する領域に存在する一部のめっき層を除去する工程と、
    　前記金属基板のうち、前記めっき層に覆われていない部分に粗面を形成する工程と、
    　前記めっき層を除去する工程と、を備え、
    　前記リード部の裏面のうち、薄肉化されている部分は粗面となり、薄肉化されていない部分は平滑面となる、リードフレームの製造方法。
  17. 　半導体素子が搭載されるダイパッドと、
    　前記ダイパッドの周囲に位置するリード部と、を備え、
    　前記ダイパッドの表面の少なくとも一部に第１の粗面が形成され、
    　前記リード部の表面の少なくとも一部に第２の粗面が形成され、
    　前記リード部の前記第２の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、リードフレーム。
  18. 　リードフレームの製造方法において、
    　金属基板を準備する工程と、
    　前記金属基板をエッチングすることにより、ダイパッドと、前記ダイパッドの周囲に位置するリード部とを形成する工程と、
    　前記ダイパッド及び前記リード部に被覆層を形成する工程と、
    　前記ダイパッドの表面の少なくとも一部に存在する前記被覆層を除去する工程と、
    　前記ダイパッドのうち、前記被覆層に覆われていない部分に第１の粗面を形成する工程と、
    　前記リード部の表面の少なくとも一部に存在する前記被覆層を除去する工程と、
    　前記リード部のうち、前記被覆層に覆われていない部分に第２の粗面を形成する工程と、を備え、
    　前記リード部の前記第２の粗面の粗さは、前記ダイパッドの前記第１の粗面の粗さよりも粗い、リードフレームの製造方法。
    　
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