KR20020075187A - 회로 장치의 제조 방법 - Google Patents

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KR20020075187A
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사까모또노리아끼
고바야시요시유끼
사까모또준지
오까다유끼오
이가라시유스께
마에하라에이주
다까하시고우지
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산요 덴키 가부시키가이샤
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Abstract

세라믹 기판, 플렉시블 시트 등을 지지 기판으로서 회로 소자가 실장된 회로 장치가 있다. 그러나, 이들 지지 기판의 두께가, 회로 장치의 소형 박형화의 장해가 된다고 하는 문제가 있었다.
도전박(60)으로 분리홈(61)을 이용하여 블록마다의 도전 패턴(51)을 형성한 후, 도전 패턴(51)에 선택적으로 도전 도금층(81)을 배치하기 때문에, 회로 소자(52)의 다이 본드를 안정적으로 행할 수 있고 와이어 본딩도 안정적으로 행할 수 있는 자원 절약으로 대량 생산에 적합한 회로 장치의 제조 방법을 실현할 수 있다.

Description

회로 장치의 제조 방법{FABRICATION METHOD OF CIRCUIT DEVICE}
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 지지 기판이 필요없는 박형의 회로 장치의 제조 방법에 관한 것이다.
종래, 전자 기기로 세트되는 회로 장치는 휴대 전화, 휴대용의 컴퓨터 등에 채용되기 위해 소형화, 박형화, 경량화가 요구되고 있다.
예를 들면, 회로 장치로서 반도체 장치를 예로서 말하자면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는 도 11과 같이 프린트 기판 PS에 실장된다.
또한, 이 패키지형 반도체 장치는 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용의 리드 단자(4)가 도출된 것이다.
그러나, 이 패키지형 반도체 장치(1)는 리드 단자(4)가 수지층(3)으로부터 밖으로 나가 있으며, 전체 사이즈가 커서 소형화, 박형화 및 경량화를 만족시키는것은 없었다.
그 때문에, 각사가 다투어 소형화, 박형화 및 경량화를 실현하기 위해 다양한 구조를 개발하여, 최근에는 CSP(Chip Size Package)라 불리는, 칩 사이즈와 동등한 웨이퍼 스케일 CSP 또는, 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되어 있다.
도 12는 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다도 약간 큰 CSP(6)를 나타내는 것이다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로서 설명해 간다.
이 유리 에폭시 기판(5)의 표면에는 제1 전극(7), 제2 전극(8) 및 다이 패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고 관통 홀 TH를 통해 상기 제1 전극(7)과 제1 이면 전극(10)이, 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속되어 있다. 또한 다이 패드(9)에는 상기 베어 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되고, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속되어 있다. 또한, 트랜지스터 칩 T를 덮도록 유리 에폭시 기판(5)에 수지층(13)이 설치되어 있다.
상기 CSP(6)는 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리 칩 T로부터 외부 접속용의 이면 전극(10, 11)까지의 연장 구조가 간단하며, 염가로 제조할 수 있다는 장점을 갖는다.
또한 상기 CSP(6)는 도 11과 같이 프린트 기판 PS에 실장된다. 프린트 기판PS에는 전기 회로를 구성하는 전극, 배선이 설치되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.
그리고, 이 프린트 기판에서 구성된 회로는 다양한 세트 중에 부착된다.
다음에, 이 CSP의 제조 방법을 도 13 및 도 14를 참조하면서 설명한다.
우선, 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 통해 Cu박(20, 21)을 압착한다 (이상 도 13의 (a)를 참조).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 Cu박(20, 21)에 내 에칭성의 레지스트(22)를 피복하여, Cu박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면에서 별도로 하여도 좋다 (이상 도 13의 (b)를 참조).
계속해서, 드릴이나 레이저를 이용하여 관통 홀 TH를 위한 구멍을 상기 유리 에폭시 기판에 형성하고, 이 구멍에 도금을 실시하여 관통 홀 TH를 형성한다. 이 관통 홀 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(10)이 전기적으로 접속된다 (이상 도 13의 (c)를 참조).
또한, 도면에서는 생략을 하였지만, 본딩 포스트로 이루어지는 제1 전극(7), 제2 전극(8)에 Au 도금을 실시함과 함께 다이 본딩 포스트가 되는 다이 패드(9)에 Au 도금을 실시하여 트랜지스터 칩 T를 다이 본딩한다.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복하고 있다 (이상 도 13의 (d)를 참조).
이상의 제조 방법에 의해 지지 기판(5)을 채용한 CSP형의 전기 소자가 완성된다. 이 제조 방법은 지지 기판으로서 플렉시블 시트를 채용하여도 마찬가지이다.
한편, 세라믹 기판을 채용한 제조 방법을 도 14의 플로우로 나타낸다. 지지 기판인 세라믹 기판을 준비한 후 관통 홀을 형성하고, 그 후, 도전 페이스트를 사용하여 표면과 이면의 전극을 인쇄하여, 소결하고 있다. 그 후, 이전 제조 방법의 수지층을 피복할 때까지는 도 13의 제조 방법과 동일하지만, 세라믹 기판은 매우 깨지기 쉬워 플렉시블 시트나 유리 에폭시 기판과 달리 즉시 깨져버리기 때문에 금형을 이용한 몰드가 불가능하다고 하는 문제가 있다. 그 때문에, 밀봉 수지를 폿팅하여 경화한 후, 밀봉 수지를 평탄하게 하는 연마를 실시하여, 마지막으로 다이싱 장치를 사용하여 개별 분리하고 있다.
도 12에 있어서, 트랜지스터 칩 T, 접속 수단(7 내지 12) 및 수지층(13)은 외부와의 전기적 접속, 트랜지스터의 보호를 하기 위해 필요한 구성 요소이지만, 이것만의 구성 요소로는 소형화, 박형화, 경량화를 실현하는 회로 소자를 제공하는 것은 어려웠다.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은 상술한 바와 같이 본래 불필요한 것이다. 그러나 제조 방법 상, 전극을 접합하기 위해 지지 기판으로서 채용하고 있으며, 이 유리 에폭시 기판(5)을 없애는 것이 불가능하였다.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써 비용이 상승되고, 또한유리 에폭시 기판(5)이 두껍기 때문에, 회로 소자로서 두껍게 되어 소형화, 박형화, 경량화에 한계가 있었다.
또한, 유리 에폭시 기판이나 세라믹 기판에서는 반드시 양면의 전극을 접속하는 관통 홀 형성 공정이 불가결하여, 제조 공정도 길어진다고 하는 문제가 있었다.
도 1은 본 발명의 제조 플로우를 설명하는 도면.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 11은 종래의 회로 장치의 실장 구조를 설명하는 도면.
도 12는 종래의 회로 장치를 설명하는 도면.
도 13은 종래의 회로 장치의 제조 방법을 설명하는 도면.
도 14는 종래의 회로 장치의 제조 방법을 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
50 : 절연성 수지
51 : 도전 패턴
52 : 회로 소자
53 : 회로 장치
61 : 분리홈
62 : 블록
81 : 도전 도금층
본 발명은 상술한 많은 과제를 감안하여 이루어지며, 도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외한 영역의 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과, 상기 도전 패턴 및 상기 분리홈 표면을 레지스트층으로 피복하고, 상기 도전 패턴의 원하는 영역에 도전 도금층을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부의 상기 도전 도금층 상에 회로 소자를 고착하는 공정과, 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과, 상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과, 상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서는, 도전 패턴을 형성하는 도전박이 스타트의 재료이며, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 갖고, 몰드 후에는 절연성 수지가 지지 기능을 갖음으로써 지지 기판을 불필요하게 할 수 있어, 종래의 과제를 해결할 수 있다.
또한 본 발명에서는, 분리홈을 형성한 후에 도전 패턴의 원하는 영역에 선택적으로 도전 도금층을 형성하고, 도전 도금층에 회로 소자를 다이 본드하기 때문에, 회로 소자와 도전 패턴의 양호한 접촉을 실현할 수 있으며, 또한 블록마다 처리함으로써 다수개의 회로 장치를 양산할 수 있어, 종래의 과제를 해결할 수 있다.
<실시예>
우선, 본 발명의 회로 장치의 제조 방법에 대하여 도 1을 참조하면서 설명한다.
본 발명은 도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외하는 영역의 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과, 상기 도전 패턴 및 상기 분리홈 표면을 레지스트층으로 피복하고, 상기 도전 패턴의 원하는 영역에 도전 도금층을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부의 상기 도전 도금층 상에 회로 소자를 고착하는 공정과, 상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 접속 수단을 형성하는 공정과, 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과, 상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과, 상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정을 포함하고 있다.
도 1에 도시한 플로우는 상술한 공정과는 일치하지 않지만, Cu박, Ag 도금, 하프 에칭의 3개의 플로우에서 도전 패턴의 형성이 행해진다. 도전 도금의 플로우에서 도전 패턴의 일부레 도전 도금층이 형성된다. 다이 본드 및 와이어 본딩의 2개의 플로우에서 각 탑재부에의 회로 소자의 고착과 회로 소자의 전극과 도전 패턴의 접속이 도전 도금층을 개재하여 행해진다. 트랜스퍼 몰드의 플로우에서는 절연성 수지에 의한 공통 몰드가 행해진다. 이면 Cu박 제거의 플로우에서는 분리홈이 없는 두께 부분의 도전박의 에칭이 행해진다. 이면 처리의 플로우에서는 이면에 노출된 도전 패턴의 전극 처리가 행해진다. 측정의 플로우에서는 각 탑재부에 삽입된 회로 소자의 양품 판별이나 특성 등급 분류가 행해진다. 다이싱의 플로우에서는 절연성 수지로부터 다이싱으로 개별의 회로 소자로의 분리가 행해진다.
이하로, 본 발명의 각 공정을 도 2 내지 도 10을 참조하여 설명한다.
본 발명의 제1 공정은 도 2 내지 도 4에 도시한 바와 같이, 도전박(60)을 준비하고, 적어도 회로 소자(52)의 탑재부를 다수개 형성하는 도전 패턴(51)을 제외한 영역의 도전박(60)에 도전박(60)의 두께보다도 얕은 분리홈(61)을 형성하여 도전 패턴(51)을 형성하는 것이다.
본 공정에서는 우선 도 2의 (a)와 같이 시트형의 도전박(60)을 준비한다. 이 도전박(60)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는 후의 에칭을 고려하면 10㎛ 내지 300㎛ 정도가 바람직하며, 여기서는 70㎛ (2온스)의 동박을 채용하였다. 그러나 300㎛ 이상이어도 10㎛ 이하이어도 기본적으로는 상관없다. 후술하는 바와 같이, 도전박(60)의 두께보다도 얕은 분리홈(61)을 형성할 수 있으면 된다.
또한, 시트형의 도전박(60)은 소정의 폭, 예를 들면 45㎜로 롤형으로 감겨 준비되며, 이것이 후술하는 각 공정으로 반송되어도 좋고, 소정의 크기로 컷트된 단책형의 도전박(60)이 준비되어, 후술하는 각 공정으로 반송되어도 좋다.
구체적으로는 도 2의 (b)에 도시한 바와 같이, 단책형의 도전박(60)에 다수의 탑재부가 형성되는 블록(62)이 4 내지 5개 이격되어 배열된다. 각 블록(62) 사이에는 슬릿(63)이 설치되고, 몰드 공정 등에서의 가열 처리로 발생하는 도전박(60)의 응력을 흡수한다. 또한 도전박(60)의 상하 주위단에는 인덱스 구멍(64)이 일정한 간격으로 설치되고, 각 공정에서의 위치 결정에 이용된다.
계속해서, 도전 패턴을 형성한다.
우선, 도 3에 도시한 바와 같이, Cu박(60) 상에 포토레지스트(내 에칭 마스크) PR을 형성하고, 도전 패턴(51)이 되는 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다. 그리고, 도 4의 (a)에 도시한 바와 같이, 포토레지스트 PR을 통해 도전박(60)을 선택적으로 에칭한다.
에칭에 의해 형성된 분리홈(61)의 깊이는 예를 들면 50㎛이고, 그 측면은 조면으로 되기 때문에 절연성 수지(50)와의 접착성이 향상된다.
또한, 이 분리홈(61)의 측벽은 모식적으로 스트레이트로 도시하고 있지만, 제거 방법에 의해 다른 구조가 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 웨트 에칭의 경우, 에칭으로는, 염화제2철 또는 염화제2구리가 주로 채용되며, 상기 도전박은 이 에칭제 중에 디핑되거나, 이 에칭제로 샤워링된다. 여기서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에 측면은 만곡 구조가 된다.
또한, 드라이 에칭의 경우에는 이방성, 비이방성으로 에칭이 가능하다. 현재로서는 Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하다고 되어 있지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 의해 이방성, 비이방성으로 에칭할 수 있다.
또한, 레이저는 직접 레이저광을 조사하여 분리홈(61)을 형성할 수 있어, 이 경우에는 분리홈(61)의 측면은 스트레이트로 형성된다.
도 4의 (b)에 구체적인 도전 패턴(51)을 나타낸다. 본 도면은 도 2의 (b)에서 도시한 블록(62)의 1개를 확대한 것과 대응한다. 검게 칠해진 부분의 하나가 하나의 탑재부(65)이며, 도전 패턴(51)을 구성하고, 하나의 블록(62)에는 5행 10열의 매트릭스형으로 다수의 탑재부(65)가 배열되고, 각 탑재부(65)마다 동일한 도전 패턴(51)이 설치되어 있다. 각 블록의 주변에는 프레임형의 패턴(66)이 설치되고, 그것과 조금 이격하여 그 내측에 다이싱 시의 위치 정렬 마크(67)가 설치되어 있다. 프레임형의 패턴(66)은 몰드 금형과의 감합(嵌合)에 사용하며, 또한 도전박(60)의 이면 에칭 후에는 절연성 수지(50)의 보강을 하는 기능을 갖는다.
본 발명의 제2 공정은 도 5에 도시한 바와 같이, 도전 패턴(51) 및 분리홈(61)의 표면을 레지스트층(80)으로 피복하고, 도전 패턴(51)의 원하는 영역에 도전 도금층(81)을 형성하는 것이다.
본 공정에서는, 분리홈(61)을 형성할 때에 이용한 포토레지스트 PR을 제거하여, 도전 패턴(51) 및 분리홈(61) 표면을 세정한 후에 전면에 레지스트층(80)을 전착(電着)에 의해 부착한다.
다음에, 도전 패턴(51)의 회로 소자(52)를 고착하는 다이 패드 영역과 본딩 패드 영역 상의 레지스트층(80)을 노광 현상하여 제거하고, 도전 패턴(51)을 선택적으로 노출한다. 그리고 거기에 도전 도금층(81)을 전해 도금하여 형성한다.
따라서, 도전 도금층(81)은 항상 도전 패턴(51)보다 작게 형성되는 것이 후 공정에서의 패턴 인식으로 중요한 기능을 한다.
이 도전 도금층(81)으로서 생각되는 재료는 Ag, Ni, Au, Pt 또는 Pd 등이다. 이들 재료는 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다. 제조 상 최적의 재료는 Ag, Au이며, Ag이 비용적으로는 염가이다.
예를 들면 Ag 도금층은 Au과 접착하고, 납재와도 접착할 수 있다. 따라서 칩 이면에 Au 피막이 피복되어 있으면, 그대로 도전 패턴(51) 상의 Ag 도금층에 칩을 열압착할 수 있으며, 또한 땜납 등의 납재를 통해 칩을 고착할 수 있다. 또한, Ag 도금층에는 Au 세선을 접착할 수 있기 때문에 와이어 본딩도 가능해진다. 따라서, 도전 도금층을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다.
본 발명의 제3 공정은 도 6에 도시한 바와 같이, 각 탑재부(65)의 원하는 도전 패턴(51)의 도전 도금층(81) 상에 회로 소자를 고착하고, 각 탑재부(65)의 회로 소자(2)의 전극과 원하는 도전 패턴(51)의 도전 도금층(81)을 전기적으로 접속하는 접속 수단을 형성하는 것이다.
회로 소자(52)로서는 트랜지스터, 다이오드, IC칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한 두께가 두껍게는 되지만, CSP, BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다.
여기서는, 베어 트랜지스터칩(52A)이 도전 패턴(51A)에 다이 본딩되고, 에미터 전극과 도전 패턴(51B), 베이스 전극과 도전 패턴(51B)이 열압착에 의한 볼본딩 혹은 초음파에 의한 웨지본딩 등으로 고착된 금속 세선(55A)을 통해 접속된다. 또한 참조 번호(52B)는 칩 컨덴서 또는 수동 소자이며, 땜납 등의 납재 또는 도전 페이스트(55B)로 고착된다.
본 공정에서는 각 블록(62)에 다수의 도전 패턴(51)이 집적되어 있기 때문에, 회로 소자(52)의 고착 및 와이어 본딩을 매우 효율적으로 행할 수 있는 이점이 있다. 또한, 다이 패드 및 다이 본딩 패드의 패턴 인식 시에 도전 패턴(51)과 도전 도금층(81)과의 콘트라스트로 도전 도금층(81)의 인식이 용이해져서 분리홈(61)의 난반사에 의한 인식 장해를 방지할 수 있는 이점도 있다.
본 발명의 제4 공정은 도 7에 도시한 바와 같이, 각 탑재부(63)의 회로 소자(52)를 일괄하여 피복하고, 분리홈(61)에 충전되도록 절연성 수지(50)로 공통 몰드하는 것이다.
본 공정에서는 도 7의 (a)에 도시한 바와 같이, 절연성 수지(50)는 회로 소자(52A, 52B) 및 복수의 도전 패턴(51A, 51B, 51C)을 완전하게 피복하여, 도전 패턴(51) 사이의 분리홈(61)에는 절연성 수지(50)가 충전되고, 도전 패턴(51A, 51B, 51C)의 측면과 결합하여 강고한 앵커 효과가 얻어진다. 그리고, 절연성 수지(50)에 의해 도전 패턴(51)이 지지되어 있다.
또한, 본 공정은 트랜스퍼 몰드, 인젝션 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있으며, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 인젝션 몰드로 실현할 수 있다.
또한, 본 공정에서 트랜스퍼 몰드 혹은 인젝션 몰드할 때, 도 7의 (b)에 도시한 바와 같이 각 블록(62)은 하나의 공통의 몰드 금형에 탑재부(63)를 수납하여, 각 블록마다 하나의 절연성 수지(50)로 공통으로 몰드를 행한다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 탑재부를 개별로 몰드하는 방법에 비하여 대폭적인 수지량의 삭감을 도모할 수 있다.
도전박(60) 표면에 피복된 절연성 수지(50)의 두께는 회로 소자(52)의 금속 세선(55A)의 최정상부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(50)를 피복할 때까지는 도전 패턴(51)이 되는 도전박(60)이 지지 기판이 되는 것이다. 종래에는, 도 13과 같이, 본래 필요로 하지 않은 지지 기판(5)을 채용하여 도전로(7 내지 11)를 형성하고 있지만, 본 발명에서는 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 크게 생략하여 작업할 수 있는 장점을 지니며, 비용 저감도 실현할 수 있다.
또한, 분리홈(61)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(60)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서, 시트형의 도전박(60)으로서 일체로 취급하여, 절연성 수지(50)를 몰드할 때 금형으로의 반송, 금형으로의 실장 작업이 매우 간단하게 되는 특징을 갖는다.
본 발명의 제5 공정은 도 7에 도시한 바와 같이, 분리홈(61)을 설치하고 있지 않은 두께 부분의 도전박(60)을 제거하는 것이다.
본 공정은, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거하여, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 분리홈(61)으로부터 절연성 수지(50)를 노출시키고 있다. 이 노출되는 면을 도 7에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛ 두께의 도전 패턴(51)이 되어 분리된다. 또한 절연성 수지(50)가 노출하는 앞까지, 도전박(60)을 전면 웨트 에칭하고, 그 후, 연마 또는 연삭 장치에 의해 전면을 깎고, 절연성 수지(50)를 노출시켜도 좋다. 또한, 도전박(60)을 점선의 위치까지 전면 웨트 에칭하여 절연성 수지(50)를 노출시키더라도 좋다.
이 결과, 절연성 수지(50)에 도전 패턴(51)의 이면이 노출되는 구조가 된다. 즉, 분리홈(61)에 충전된 절연성 수지(50)의 표면과 도전 패턴(51)의 표면은 실질적으로 일치하고 있는 구조로 되어 있다. 따라서, 본 발명의 회로 장치(53)는 도 12에 도시한 종래의 이면 전극(10, 11)과 같이 단차가 설치되지 않기 때문에, 마운트 시에 땜납 등의 표면 장력으로 그대로 수평으로 이동하여 자기 정합할 수 있게되는 특징을 갖는다.
또한, 도전 패턴(51)의 이면 처리를 행하고, 도 8에 도시한 최종 구조를 얻는다. 즉, 필요에 따라 노출된 도전 패턴(51)에 땜납 등의 도전재를 피착하여, 회로 장치로서 완성한다.
본 발명의 제6 공정은 도 9에 도시한 바와 같이, 절연성 수지(50)로 일괄하여 몰드된 각 탑재부(63)의 회로 소자(52)의 특성의 측정을 행하는 것이다.
이전 공정에서 도전박(60)의 이면 에칭을 한 후에, 도전박(60)으로부터 각 블록(62)이 분리된다. 이 블록(62)은 절연성 수지(50)로 도전박(60)의 잔여부와 연결되어 있으므로, 절단 금형을 이용하지 않고도 기계적으로 도전박(60)의 잔여부로부터 박리됨으로써 달성할 수 있다.
각 블록(62)의 이면에는 도 9에 도시한 바와 같이 도전 패턴(51)의 이면이 노출되어 있으며, 각 탑재부(65)가 도전 패턴(51) 형성 시와 완전히 동일하게 매트릭스형으로 배열되어 있다. 이 도전 패턴(51)의 절연성 수지(50)로부터 노출한 이면 전극(56)에 프로브(68)를 가해서, 각 탑재부(65)의 회로 소자(52)의 특성 파라미터 등을 개별로 측정하여 양불량(良不良)의 판정을 행하고, 불량품에는 자기 잉크 등으로 마킹을 행한다.
본 공정에서는 각 탑재부(65)의 회로 장치(53)는 절연성 수지(50)로 블록(62)마다 일체로 지지되어 있으므로, 개별로 각각 분리되어 있지 않다. 따라서, 테스터의 재치대(載置臺)에 놓인 블록(62)은 탑재부(65)의 사이즈분만큼 화살표와 같이 세로 방향 및 가로 방향으로 피치 이송을 함으로써 매우 빠르고 대량으로 블록(62)의 각 탑재부(65)의 회로 장치(53)의 측정을 행할 수 있다. 즉, 종래 필요하던 회로 장치의 표리의 판별, 전극의 위치 인식 등이 불필요하게 되기 때문에, 측정 시간의 대폭적인 단축을 도모할 수 있다.
본 발명의 제7 공정은 도 10에 도시한 바와 같이, 절연성 수지(50)를 각 탑재부(65)마다 다이싱에 의해 분리하는 것이다.
본 공정에서는 블록(62)을 다이싱 장치의 재치대에 진공으로 흡착시켜, 다이싱 블레이드(69)로 각 탑재부(65) 사이의 다이싱 라인(70)에 따라 분리홈(61)의 절연성 수지(50)를 다이싱하여, 개별의 회로 장치(53)로 분리한다.
본 공정에서 다이싱 블레이드(69)는 거의 절연성 수지(50)를 절단하는 절삭 깊이로 행하고, 다이싱 장치의 재치대로부터 직접 흡착 콜릿으로 디핑의 수납 구멍에 수납하면 좋다. 또한, 다이싱 시에는 사전에 상술한 제1 공정에서 설치한 각 블록의 주변의 프레임형의 패턴(66)과 일체의 서로 대향하는 위치 정렬 마크(67)를 인식하여, 이것을 기준으로서 다이싱을 행한다. 주지의 사실이기는 하지만, 다이싱은 세로 방향으로 모든 다이싱 라인(70)을 다이싱한 후, 재치대를 90°회전시켜 가로 방향의 다이싱 라인(70)에 따라 다이싱을 행한다.
본 발명에서는 도전 패턴의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜 분리홈의 형성 시 혹은 회로 소자의 실장, 절연성 수지의 피착 시까지는 도전박으로 전체를 지지하고, 또한 도전박을 각 도전 패턴으로서 분리할 때는 절연성 수지를 지지 기판으로 하여 기능시키고 있다. 따라서, 회로 소자, 도전박, 절연성수지를 필요 최소한으로 제조할 수 있다. 종래 예에서 설명한 바와 같이, 본래 회로 장치를 구성하기 위해 지지 기판이 필요없게 되어, 비용적으로도 염가로 할 수 있다. 또한 지지 기판이 불필요한 것, 도전 패턴이 절연성 수지에 매립되어 있는 것, 또 절연성 수지와 도전박의 두께의 조정이 가능한 것에 의해 매우 얇은 회로 장치가 형성할 수 있는 장점도 있다.
또한, 본 발명에서는 도전 패턴 상에 도전 도금층을 배치함으로써 첫째, 회로 소자와 도전 패턴의 접촉 저항을 낮게 억제하여 양호한 다이 본드를 대량으로 행할 수 있는 이점을 갖고, 둘째, 와이어 본딩을 확실하게 행할 수 있는 이점도 지니며, 셋째, 다이 본드 및 와이어 본딩의 공정에서의 패턴 인식도 분리홈에 의한 광의 난반사에 따른 오인식도 없앨 수 있는 이점도 갖는다.
다음으로, 본 발명에서는 절연성 수지의 몰드 공정으로 블록마다의 공통 몰드를 행함으로써 대폭적인 수지량의 삭감을 도모할 수 있다.
또한, 다이싱 공정에서는 위치 정렬 마크를 이용하여 다이싱 라인의 인식이 빠르고 확실하게 행해지는 이점을 갖는다. 또한, 다이싱은 절연성 수지층만의 절단이어도 좋고, 도전박을 절단하지 않음으로써 다이싱 블레이드의 수명도 길게 할 수 있게 되어 도전박을 절단하는 경우에 발생되는 금속 버어의 발생도 없다.
또한, 도 13으로부터 명백한 바와 같이, 관통 홀의 형성 공정, 도체의 인쇄공정(세라믹 기판의 경우) 등을 생략할 수 있기 때문에 종래보다 제조 공정을 대폭 단축할 수 있어, 전체 행정을 내작(內作)할 수 있다는 이점을 갖는다. 또한 프레임 금형도 일체 불필요하여, 납기를 매우 짧게 할 수 있는 제조 방법이다.

Claims (16)

  1. 회로 장치의 제조 방법에 있어서,
    도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외하는 영역의 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과,
    상기 도전 패턴 및 상기 분리홈 표면을 레지스트층으로 피복하고, 상기 도전 패턴의 원하는 영역에 도전 도금층을 형성하는 공정과,
    원하는 상기 도전 패턴의 상기 각 탑재부의 상기 도전 도금층 상에 회로 소자를 고착하는 공정과,
    각 탑재부의 상기 회로 소자를 일괄하여 피복하여, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과,
    상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,
    상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 회로 장치의 제조 방법에 있어서,
    도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외한 영역의 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과,
    상기 도전 패턴 및 상기 분리홈 표면을 레지스트층으로 피복하여, 상기 도전 패턴의 원하는 영역에 도전 도금층을 형성하는 공정과,
    원하는 상기 도전 패턴의 상기 각 탑재부의 상기 도전 도금층 상에 회로 소자를 고착하는 공정과,
    상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 접속 수단을 형성하는 공정과,
    각 탑재부의 상기 회로 소자를 일괄하여 피복하여, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과,
    상기 분리홈을 설치하고 있지 않은 두께 부분의 상기 도전박을 제거하는 공정과,
    상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도전박은 구리, 알루미늄, 철-니켈 중 어느 하나를 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 도전 도금층은 상기 도전 패턴보다 작게 형성되는 것을 특징으로 하는회로 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 도전 도금층은 금 혹은 은 도금을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 도전박에 선택적으로 형성되는 상기 분리홈은 화학적 혹은 물리적 에칭에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 회로 소자는 반도체 베어 칩, 칩 회로 부품의 어느 한쪽 혹은 양쪽을 고착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 접속 수단은 와이어 본딩으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 상기 와이어 본딩은 상기 도전 패턴의 상기 도전 도금층 상에서 이루어지는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 와이어 본딩의 위치 인식을 상기 도전 패턴과 상기 도전 도금층과의 콘트라스트를 이용하여 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 도전박에는 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 매트릭스형으로 배열한 블록을 여러개 배열한 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 절연성 수지는 상기 블록마다 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 절연성 수지로 몰드된 상기 각 블록마다 각 탑재부에 다이싱에 의해 분리하는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 도전 패턴과 함께 형성된 정합 마크를 이용하여 다이싱을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 도전 패턴과 함께 형성한 대향하는 정합 마크를 이용하여 다이싱을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US8330270B1 (en) 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
TW538658B (en) * 2001-08-27 2003-06-21 Sanyo Electric Co Manufacturing method for circuit device
JP2003100861A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
US7001798B2 (en) * 2001-11-14 2006-02-21 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP2003303927A (ja) * 2002-04-09 2003-10-24 Mitsubishi Electric Corp 半導体モジュール
JP2003338587A (ja) * 2002-05-21 2003-11-28 Hitachi Ltd 半導体装置及びその製造方法
JP2004063615A (ja) * 2002-07-26 2004-02-26 Nitto Denko Corp 半導体装置の製造方法、半導体装置製造用接着シートおよび半導体装置
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2004079886A (ja) * 2002-08-21 2004-03-11 Toshiba Corp 実装体の製造方法、半導体装置及び実装体
JP2004186460A (ja) * 2002-12-04 2004-07-02 Sanyo Electric Co Ltd 回路装置の製造方法
JP4359110B2 (ja) * 2003-09-24 2009-11-04 三洋電機株式会社 回路装置
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
KR100604334B1 (ko) * 2003-11-25 2006-08-08 (주)케이나인 플립칩 패키징 공정에서 접합력이 향상된 플립칩 접합 방법
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4353853B2 (ja) * 2004-05-20 2009-10-28 三洋電機株式会社 回路装置の製造方法および板状体
JP2005347299A (ja) * 2004-05-31 2005-12-15 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7246434B1 (en) * 2004-10-11 2007-07-24 Pericom Semiconductor Corp. Method of making a surface mountable PCB module
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
WO2008069260A1 (ja) * 2006-11-30 2008-06-12 Sanyo Electric Co., Ltd. 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
US20080174981A1 (en) * 2007-01-24 2008-07-24 Chan Say Teow Pre-molded lead frame and process for manufacturing the same
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
TWI358979B (en) * 2008-04-23 2012-02-21 Mutual Tek Ind Co Ltd Printed circuit board with embedded electronic com
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5195647B2 (ja) 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
EP2533616A4 (en) * 2010-02-01 2016-08-10 Furukawa Electric Co Ltd METAL NECK SUPPORTS FOR A VEHICLE'S INTERNAL ELECTRICAL CONNECTION BOX
US20110269269A1 (en) * 2010-05-03 2011-11-03 National Semiconductor Corporation Laser ablation alternative to low cost leadframe process
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
US8779556B2 (en) * 2011-05-27 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure designs and methods for integrated circuit alignment
TWI487089B (zh) * 2013-02-08 2015-06-01 Au Optronics Corp 光源模組及電路板電路裝置
JP6501461B2 (ja) * 2014-07-30 2019-04-17 シチズン電子株式会社 メッキ膜の剥離防止方法、部品集合体および発光装置
US10062639B2 (en) * 2014-12-10 2018-08-28 Stmicroelectronics Sdn Bhd Integrated circuit device with plating on lead interconnection point and method of forming the device
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
TWI581676B (zh) * 2016-04-27 2017-05-01 矽品精密工業股份有限公司 電子封裝件及基板結構
US10950551B2 (en) * 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP3744771B2 (ja) * 2000-05-10 2006-02-15 三洋電機株式会社 半導体装置の製造方法
JP3679687B2 (ja) * 2000-06-08 2005-08-03 三洋電機株式会社 混成集積回路装置
JP2002016022A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置の製造方法
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
TW511401B (en) * 2000-09-04 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
US6545364B2 (en) * 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
JP2002083904A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW497371B (en) * 2000-10-05 2002-08-01 Sanyo Electric Co Semiconductor device and semiconductor module
JP2002237545A (ja) * 2001-02-09 2002-08-23 Sanyo Electric Co Ltd 回路装置の製造方法

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