JP2003037213A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法

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conductive
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Noriaki Sakamoto
則明 坂本
Yuusuke Igarashi
優助 五十嵐
Takeshi Nakamura
岳史 中村
Yoshiyuki Kobayashi
義幸 小林
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 セラミック基板、フレキシブルシート等を支
持基板として回路素子が実装された回路装置がある。し
かし、回路装置の小型薄型化した場合に量産性の高い製
造方法が確立されていない問題があった。 【解決手段】 分離溝61により電気的に分離された各
搭載部の複数の導電パターン51と、分離溝61を埋め
て導電パターン51表面を覆う熱硬化性樹脂層50A
と、回路素子52を被覆し熱硬化性樹脂層50Aと結合
した絶縁性樹脂50Bとを備え、分離溝61と熱硬化性
樹脂層50Aおよび絶縁性樹脂50Bとの接着強度を向
上した回路装置を実現する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、回路装置およびそ
の製造方法に関し、特に支持基板を不要にし且つ封止す
る絶縁樹脂層との接着強度を強化した薄型の回路装置お
よびその製造方法に関するものである。
【0002】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【0003】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図14のように、プ
リント基板PSに実装される。
【0004】またこのパッケージ型半導体装置は、半導
体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の
側部から外部接続用のリード端子4が導出されたもので
ある。
【0005】しかしこのパッケージ型半導体装置1は、
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【0006】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
【0007】図15は、支持基板としてガラスエポキシ
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
【0008】このガラスエポキシ基板5の表面には、第
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
がボンディングワイヤー12を介して接続され、トラン
ジスタのベース電極と第2の電極8がボンディングワイ
ヤー12を介して接続されている。更にトランジスタチ
ップTを覆うようにガラスエポキシ基板5に樹脂層13
が設けられている。
【0009】前記CSP6は、ガラスエポキシ基板5を
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【0010】また前記CSP6は、図14のように、プ
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
【0011】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【0012】つぎに、このCSPの製造方法を図16お
よび図17を参照しながら説明する。
【0013】まず基材(支持基板)としてガラスエポキ
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図16Aを参照) 続いて、第1の電極7,第2の電極8、ダイパッド9、
第1の裏面電極10および第2の裏面電極11に対応す
るCu箔20、21に耐エッチング性のレジスト22を
被覆し、Cu箔20、21をパターニングする。尚、パ
ターニングは、表と裏で別々にしても良い。(以上図1
6Bを参照) 続いて、ドリルやレーザを利用してスルーホールTHの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールTHを形成する。このスル
ーホールTHにより第1の電極7と第1の裏面電極1
0、第2の電極8と第2の裏面電極10が電気的に接続
される。(以上図16Cを参照) 更に、図面では省略をしたが、ボンデイングポストと成
る第1の電極7,第2の電極8にNiメッキを施すと共
に、ダイボンディングポストとなるダイパッド9にAu
メッキを施し、トランジスタチップTをダイボンディン
グする。
【0014】最後に、トランジスタチップTのエミッタ
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8をボンディングワイヤー12を介して
接続し、樹脂層13で被覆している。(以上図16Dを
参照) 以上の製造方法により、支持基板5を採用したCSP型
の電気素子が完成する。この製造方法は、支持基板とし
てフレキシブルシートを採用しても同様である。
【0015】一方、セラミック基板を採用した製造方法
を図17のフローに示す。支持基板であるセラミック基
板を用意した後、スルーホールを形成し、その後、導電
ペーストを使い、表と裏の電極を印刷し、焼結してい
る。その後、前製造方法の樹脂層を被覆するまでは図1
6の製造方法と同じであるが、セラミック基板は、非常
にもろく、フレキシブルシートやガラスエポキシ基板と
異なり、直ぐに欠けてしまうため金型を用いたモールド
ができない問題がある。そのため、封止樹脂をポッティ
ングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
【0016】
【発明が解決しようとする課題】図15に於いて、トラ
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
【0017】また、支持基板となるガラスエポキシ基板
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
【0018】そのため、このガラスエポキシ基板5を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
【0019】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなり量産に向かない問
題もあった。
【0020】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、分離溝により電気的に分離され
た各搭載部の複数の導電パターンと、前記分離溝を埋め
て前記導電パターン表面を覆う熱硬化性樹脂層と、前記
熱硬化性樹脂層から露出された所望の前記導電パターン
上に固着された回路素子と、該回路素子を被覆し前記熱
硬化性樹脂層と結合した前記導電パターンを一体に支持
する絶縁性樹脂とを備えたことを特徴とする。
【0021】本発明では、分離溝を埋めて導電パターン
表面を覆う熱硬化性樹脂層を設けることにより、回路素
子を被覆する絶縁性樹脂との結合が強化され良好な封止
構造の小型化、薄型化、軽量化の回路装置が実現でき、
従来の課題を解決することができる。
【0022】また本発明の製造方法では、導電箔を用意
し、少なくとも導電パターンと成る領域を除いた前記導
電箔に、前記導電箔の厚みよりも浅い分離溝を形成して
導電パターンを形成する工程と、前記分離溝を埋めて前
記導電パターン表面を熱硬化性樹脂層で覆う工程と、前
記導電パターン上の前記回路素子を固着する部分の前記
熱硬化性樹脂層を選択的に除去する工程と、所望の前記
導電パターン上に回路素子を固着する工程と、前記回路
素子の電極と所望の前記導電パターンとを電気的に接続
する接続手段を形成する工程と、前記回路素子を被覆
し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモール
ドする工程と、前記分離溝を設けていない厚み部分の前
記導電箔を除去する工程とを具備することを特徴とす
る。
【0023】この製造方法では、分離溝に半硬化された
熱硬化性樹脂層を埋め込み且つ絶縁性樹脂と結合させる
ので、絶縁性樹脂と導電パターンの接着強度が増して良
好な封止構造を得られ、従来の課題を解決することがで
きる。
【0024】更に本発明の製造方法では、導電箔を用意
し、少なくとも回路素子の搭載部を多数個形成する導電
パターンを除く領域の前記導電箔に前記導電箔の厚みよ
りも浅い分離溝を形成してブロック毎の導電パターンを
形成する工程と、前記分離溝を埋めて前記導電パターン
表面を熱硬化性樹脂層で覆う工程と、前記配線パターン
上の前記各搭載部の前記回路素子を固着する部分の前記
熱硬化性樹脂層を選択的に除去する工程と、所望の前記
導電パターンの前記各搭載部に回路素子を固着する工程
と、各搭載部の前記回路素子を一括して被覆し、前記熱
硬化性樹脂層と結合して絶縁性樹脂で共通モールドする
工程と、前記分離溝を設けていない厚み部分の前記導電
箔を除去する工程とを具備することを特徴とする。
【0025】この製造方法では、回路素子の搭載部を含
む導電パターンを多数個ブロック毎に形成することによ
り、多量製造工程を提供できる。
【0026】
【発明の実施の形態】本発明の回路装置の実施の形態 本発明の回路装置について図1を参照して説明する。
【0027】本発明に依る回路装置は、分離溝により電
気的に分離された各搭載部の複数の導電パターンと、前
記分離溝を埋めて前記導電パターン表面を覆う熱硬化性
樹脂層と、前記熱硬化性樹脂層から露出された所望の前
記導電パターン上に固着された回路素子と、該回路素子
を被覆し前記熱硬化性樹脂層と結合した前記導電パター
ンを一体に支持する絶縁性樹脂とから構成されている。
【0028】図1には、熱硬化性樹脂層50Aに埋め込
まれた導電パターン51を有し、前記導電パターン51
上には回路素子52が固着され、前記熱硬化性樹脂層5
0Aと結合した絶縁性樹脂50Bで導電パターン51を
支持して成る回路装置53が示されている。
【0029】本構造は、回路素子52A、52B、複数
の導電パターン51A、51B、51Cと、この導電パ
ターン51A、51B、51Cを埋め込む熱硬化性樹脂
層50Aおよびそれと結合する絶縁性樹脂50Bの4つ
の材料で構成され、導電パターン51間には、この熱硬
化性樹脂層50Aで充填された分離溝61が設けられ
る。そして熱硬化性樹脂層50Aおよび絶縁性樹脂50
Bにより前記導電パターン51が支持されている。
【0030】本発明の特徴である熱硬化性樹脂層50A
としては、エポキシ樹脂等の熱硬化性樹脂が用いられ、
分離溝61を埋め込み且つ導電パターン51A、51
B、51Cの表面を被覆するように設けられる。この熱
硬化性樹脂層50Aは熱硬化性樹脂を有機溶剤に溶かし
た液状の材料をキャスティングして分離溝61および導
電パターン51A、51B、51C表面に塗布し、半硬
化して有機溶剤を飛ばした後に本硬化して形成される。
また熱硬化性樹脂層50Aにはシリカ、アルミナ等のフ
ィラーを混入して導電パターン51A、51B、51C
との熱膨張係数を緩和すると良い。一般的にエポキシ樹
脂の熱膨張係数は50ppm/℃であり、上記したフィ
ラー入りのエポキシ樹脂の熱膨張係数は15〜30pp
m/℃であり、導電パターン51A、51B、51Cを
形成する銅の熱膨張係数は18ppm/℃であるので、
エポキシ樹脂と銅との熱膨張係数のミスマッチを改善で
きる。なお、ヤング率の小さい樹脂、例えばシリコーン
変性樹脂を用いても、樹脂と銅との熱膨張係数のミスマ
ッチを改善できる。
【0031】また熱硬化性樹脂層50Aは液状の状態で
分離溝61に充填されるので、トランスファーモールド
されるエポキシ樹脂に比較して低粘度のため分離溝61
の内壁に密着でき、両者の接着強度が大幅に増加でき
る。
【0032】更に熱硬化性樹脂層50Aは予め半硬化し
たシート状のフィルムを加熱圧着して本硬化して、溶融
したエポキシ樹脂で分離溝61および導電パターン51
A、51B、51C表面に付着する方法も採用できる。
【0033】絶縁性樹脂50Bとしては、エポキシ樹脂
等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサ
ルファイド等の熱可塑性樹脂を用いることができる。ま
た絶縁性樹脂は、金型を用いて固める樹脂、ディップ、
塗布をして被覆できる樹脂であれば、全ての樹脂が採用
できる。しかし、熱硬化性樹脂層50Aとの結合強度を
考慮すると、同種の樹脂が好ましいので絶縁性樹脂50
Bとしてはエポキシ樹脂等の熱硬化性樹脂を用いる。
【0034】導電パターン51としては、Cuを主材料
とした導電箔、Alを主材料とした導電箔、またはFe
−Ni等の合金から成る導電箔等を用いることができ
る。もちろん、他の導電材料でも可能であり、特にエッ
チングできる導電材、レーザで蒸発する導電材が好まし
い。
【0035】回路素子52の接続手段は、ボンディング
ワイヤー55A、ロウ材から成る導電ボール、扁平する
導電ボール、半田等のロウ材55B、Agペースト等の
導電ペースト55C、導電被膜または異方性導電性樹脂
等である。これら接続手段は、回路素子52の種類、回
路素子52の実装形態で選択される。例えば、ベアの半
導体素子であれば、表面の電極と導電パターン51との
接続は、ボンディングワイヤーが選択され、CSPであ
れば半田ボールや半田バンプが選択される。またチップ
抵抗、チップコンデンサは、半田55Bが選択される。
またパッケージされた回路素子、例えばBGA等を導電
パターン51に実装しても問題はなく、これを採用する
場合、接続手段は半田が選択される。
【0036】また回路素子と導電パターン51Aとの固
着は、電気的接続が不要であれば、絶縁性接着剤が選択
され、また電気的接続が必要な場合は、導電被膜が採用
される。ここでこの導電被膜は、少なくとも一層あれば
よい。
【0037】この導電被膜として考えられる材料は、A
g、Au、PtまたはPd等であり、蒸着、スパッタリ
ング、CVD等の低真空、または高真空下の被着、メッ
キまたは焼結等により被覆される。
【0038】例えばAgは、Auと接着するし、ロウ材
とも接着する。よってチップ裏面にAu被膜が被覆され
ていれば、そのままAg被膜、Au被膜、半田被膜を導
電路51Aに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Cuの導電パター
ン51Aの上には、Ni被膜、Au被膜の二層が順に被
着されたもの、Ni被膜、Cu被膜、半田被膜の三層が
順に被着されたもの、Ag被膜、Ni被膜の二層が順に
被覆されたものが形成できる。尚、これら導電被膜の種
類、積層構造は、これ以外にも多数あるが、ここでは省
略をする。
【0039】裏面電極56A、56B、56Cは予定の
導電パターン51を選択的に露出して他の部分をレジス
ト層57で被覆し、半田等の導電材を付着して形成さ
れ、突起電極として設けられる。
【0040】本回路装置は、導電パターン51は熱硬化
性樹脂層50Aおよび絶縁性樹脂50Bで支持している
ため、支持基板が不要となる。この構成は、本発明の特
徴である。従来の技術の欄でも説明したように、従来の
回路装置の導電路は、支持基板で支持されていたり、リ
ードフレームで支持されているため、本来不要にしても
良い構成が付加されている。しかし、本回路装置は、必
要最小限の構成要素で構成され、支持基板を不要として
いるため、薄型で安価となる特徴を有する。
【0041】また、回路素子52を被覆し且つ導電パタ
ーン51間の分離溝61に充填された熱硬化性樹脂層5
0Aを有し、お互いの絶縁がはかれるメリットを有す
る。
【0042】また、回路素子52を被覆し且つ導電パタ
ーン51間の分離溝61に充填され導電パターン51の
裏面のみを露出して一体に支持する熱硬化性樹脂層50
Aおよび絶縁性樹脂50Bを有している。
【0043】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図16の如き従来構造のスルーホール
THを不要にできる特徴を有する。
【0044】しかも回路素子がロウ材、Au、Ag等の
導電被膜を介して直接固着されている場合、導電パター
ン51の裏面が露出されてため、回路素子52Aから発
生する熱を導電パターン51Aを介して実装基板に伝え
ることができる。特に放熱により、駆動電流の上昇等の
特性改善が可能となる半導体チップに有効である。
【0045】また本回路装置は、分離溝61の表面と導
電パターン51の表面は、実質一致している構造となっ
ている。本構造は、本発明の特徴であり、図16に示す
裏面電極10、11の段差が設けられないため、回路装
置53をそのまま水平に移動できる特徴を有する。
【0046】なお、他の実施例として熱硬化性樹脂層5
0Aの代わりにUV硬化樹脂を用いることもできる。す
なわち、UV硬化樹脂を真空ラミネータで塗膜した後
に、UV照射、現像して本硬化すると、分離溝61およ
び導電パターン51の所望の表面を被覆するようにUV
硬化樹脂を形成することができる。UV硬化樹脂もエポ
キシ樹脂系であり、熱硬化性樹脂層50Aと同様の効果
が得られる。 本発明の回路装置の製造方法の実施の形態 まず本発明の回路装置の製造方法について図2を参照し
ながら説明する。
【0047】本発明は、導電箔を用意し、少なくとも回
路素子の搭載部を多数個形成する導電パターンを除く領
域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を
形成して導電パターンを形成する工程と、熱硬化性樹脂
で分離溝および導電パターンを被覆する工程と、所定の
導電パターン表面をレーザーエッチングで露出する工程
と、露出された導電パターンに選択的に導電被膜を形成
する工程と、所望の導電パターンの前記各搭載部に回路
素子を固着する工程と、回路素子の電極と導電パターン
の導電被膜とをワイヤーボンディングする工程と、各搭
載部の前記回路素子を一括して被覆し、前記分離溝に充
填されるように絶縁性樹脂で共通モールドする工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去
する工程と、複数個の前記ブロックを前記絶縁性樹脂を
当接させて粘着シートに貼り付ける工程と、前記粘着シ
ートに貼り付けられた状態で前記ブロックの各搭載部の
前記回路素子の特性の測定を行う工程と、前記粘着シー
トに貼り付けられた状態で前記ブロックの前記絶縁性樹
脂を各搭載部毎にダイシングにより分離する工程とから
構成されている。
【0048】図2に示すフローは上述した工程とは一致
していないが、Cu箔、ハーフエッチングの2つのフロ
ーで導電パターンの形成が行われる。熱硬化性樹脂のフ
ローで分離溝および導電パターン表面を熱硬化性樹脂で
覆う。ダイボンドおよびワイヤーボンディングの2つの
フローで各搭載部への回路素子の固着と回路素子の電極
と導電パターンの接続が行われる。トランスファーモー
ルドのフローでは絶縁性樹脂による共通モールドが行わ
れる。裏面Cu箔除去のフローでは分離溝のない厚み部
分の導電箔のエッチングが行われる。裏面処理のフロー
では裏面に露出した導電パターンの電極処理が行われ
る。粘着シートのフローでは粘着シートに複数個のブロ
ックが貼り付けられる。測定のフローでは各搭載部に組
み込まれた回路素子の良品判別や特性ランク分けが行わ
れる。ダイシングのフローでは絶縁性樹脂からダイシン
グで個別の回路素子への分離が行われる。
【0049】以下に、本発明の各工程を図1および図3
〜図13を参照して説明する。
【0050】本発明の第1の工程は、図3から図5に示
すように、導電箔60を用意し、少なくとも回路素子5
2の搭載部を多数個形成する導電パターン51を除く領
域の導電箔60に導電箔60の厚みよりも浅い分離溝6
1を形成してブロック毎の導電パターン51を形成する
ことにある。
【0051】本工程では、まず図3Aの如く、シート状
の導電箔60を用意する。この導電箔60は、ロウ材の
付着性、ボンディング性、メッキ性が考慮されてその材
料が選択され、材料としては、Cuを主材料とした導電
箔、Alを主材料とした導電箔またはFe−Ni等の合
金から成る導電箔等が採用される。
【0052】導電箔の厚さは、後のエッチングを考慮す
ると10μm〜300μm程度が好ましく、ここでは1
25μmの銅箔を採用した。しかし300μm以上でも
10μm以下でも基本的には良い。後述するように、導
電箔60の厚みよりも浅い分離溝61が形成できればよ
い。
【0053】尚、シート状の導電箔60は、所定の幅、
例えば45mmでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔60が用意され、後述する
各工程に搬送されても良い。
【0054】具体的には、図3Bに示す如く、短冊状の
導電箔60に多数の搭載部が形成されるブロック62が
4〜5個離間して並べられる。各ブロック62間にはス
リット63が設けられ、モールド工程等での加熱処理で
発生する導電箔60の応力を吸収する。また導電箔60
の上下周端にはインデックス孔64が一定の間隔で設け
られ、各工程での位置決めに用いられる。
【0055】続いて、ブロック毎の導電パターン51を
形成する。
【0056】まず、図4に示す如く、Cu箔60の上
に、ホトレジスト(耐エッチングマスク)PRを形成
し、導電パターン51となる領域を除いた導電箔60が
露出するようにホトレジストPRをパターニングする。
そして、図5Aに示す如く、ホトレジストPRを介して
導電箔60を選択的にエッチングする。
【0057】エッチングにより形成された分離溝61の
深さは、例えば20〜30μmであり、その側面は、酸
化処理や化学研磨処理されて粗面化され、熱硬化性樹脂
層50Aとの接着強度が向上される。
【0058】またこの分離溝61の側壁は、模式的にス
トレートで図示しているが、除去方法により異なる構造
となる。この除去工程は、ウェットエッチング、ドライ
エッチング、レーザによる蒸発、ダイシングが採用でき
る。ウェットエッチングの場合、エッチャントは、塩化
第二鉄または塩化第二銅が主に採用され、前記導電箔
は、このエッチャントの中にディッピングされるか、こ
のエッチャントでシャワーリングされる。ここでウェッ
トエッチングは、一般に非異方性にエッチングされるた
め、側面は湾曲構造になる。
【0059】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Cuを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【0060】またレーザでは、直接レーザ光を当てて分
離溝61を形成でき、この場合は、どちらかといえば分
離溝61の側面はストレートに形成される。
【0061】図5Bに具体的な導電パターン51を示
す。本図は図3Bで示したブロック62の1個を拡大し
たものに対応する。黒く塗られた部分の1個が1つの搭
載部65であり、導電パターン51を構成し、1つのブ
ロック62には5行10列のマトリックス状に多数の搭
載部65が配列され、各搭載部65毎に同一の導電パタ
ーン51が設けられている。各ブロックの周辺には枠状
のパターン66が設けられ、それと少し離間してその内
側にダイシング時の位置合わせマーク67が設けられて
いる。枠状のパターン66はモールド金型との嵌合に使
用され、また導電箔60の裏面エッチング後には絶縁性
樹脂50の補強をする働きを有する。
【0062】本発明の第2の工程は、図6に示す如く、
分離溝61および導電パターン51の表面を被覆するよ
うに熱硬化性樹脂層50Aを形成することにある。
【0063】本工程は本発明の特徴とする工程であり、
熱硬化性樹脂層50Aとしては、エポキシ樹脂等の熱硬
化性樹脂が用いられ、分離溝61を埋め込み且つ導電パ
ターン51A、51B、51Cの表面を被覆するように
設けられる。この熱硬化性樹脂層50Aは熱硬化性樹脂
を有機溶剤に溶かした液状の材料をキャスティングして
分離溝61および導電パターン51A、51B、51C
表面に塗布し、80℃から100℃の加熱をして半硬化
させ有機溶剤を飛ばした後に、150℃から170℃で
1.5時間程度加熱して本硬化して形成される。従っ
て、半硬化の状態では熱硬化性樹脂はBステージの状態
であり、熱硬化されていない。
【0064】また熱硬化性樹脂層50Aにはシリカ、ア
ルミナ等のフィラーを混入して導電パターン51A、5
1B、51Cとの熱膨張係数を緩和すると良い。一般的
にエポキシ樹脂の熱膨張係数は50ppm/℃であり、
上記したフィラー入りのエポキシ樹脂の熱膨張係数は1
5〜30ppm/℃であり、導電パターン51A、51
B、51Cを形成する銅の熱膨張係数は18ppm/℃
であるので、エポキシ樹脂と銅との熱膨張係数のミスマ
ッチを改善できる。
【0065】また熱硬化性樹脂層50Aは液状の状態で
分離溝61に充填されるので、トランスファーモールド
されるエポキシ樹脂に比較して低粘度のため分離溝61
の内壁に密着でき、両者の接着強度が大幅に増加でき
る。この結果、今まででは約60μmの分離溝61で接
着強度を確保していたが、接着強度の向上により分離溝
61は20〜30μmと半分の深さで済み、導電パター
ン51A、51B、51Cをよりファインパターンに形
成できる利点が得られる。
【0066】他の方法として、熱硬化性樹脂層50Aは
予め半硬化したシート状の熱硬化性樹脂フィルムを加熱
圧着して本硬化して、溶融したエポキシ樹脂で分離溝6
1および導電パターン51A、51B、51C表面に付
着する方法も採用できる。熱硬化性樹脂フィルムをその
表面をクッション紙で覆い、1cm2当たり100kg
で圧着して150℃から170℃で加熱して溶融したエ
ポキシ樹脂で分離溝61および導電パターン51A、5
1B、51C表面を被覆した状態で本硬化させる。
【0067】なお、本工程では分離溝61と熱硬化性樹
脂層50Aとの接着強度を高めるために分離溝61の内
壁を酸化処理するか、有機酸系のエッチング処理液を用
いて分離溝61の壁面を化学研磨して粗面化すると良
い。有機酸系のエッチング液としては、メック(株)製
CZ−8100を用い、このエッチング液に数分間浸漬
して表面に1〜2μm程度の凹凸を形成する。これによ
り分離溝61の内壁表面が粗面化されるので、分離溝6
1と熱硬化性樹脂層50Aとの接着強度を高めることが
できる。
【0068】また本工程では、他の実施例として熱硬化
性樹脂の代わりにUV硬化樹脂を用いることもできる。す
なわち、UV硬化樹脂を真空ラミネータで塗膜した後
に、UV照射、現像して本硬化すると、分離溝61およ
び導電パターン51の所望の表面を被覆するようにUV硬
化樹脂層を形成することができる。この場合は、次の第
3の工程を一緒に行うので、工程が簡単になる。
【0069】本発明の第3の工程は、図7に示す如く、
所望の導電パターン51表面の熱硬化性樹脂層50Aを
レーザーエッチングで除去して露出することにある。
【0070】本工程では、直接描画でレーザーエッチン
グにより熱硬化性樹脂層50Aを選択的に取り除き、導
電パターン51を露出させる。レーザーとしては、炭酸
ガスレーザーが好ましいが、エキシマレーザーやYAG
レ−ザーも利用できる。またレーザーで絶縁樹脂を蒸発
させた後、開口部の底部に残査がある場合は、過マンガ
ン酸ソーダまたは過硫酸アンモニウム等でウェットエッ
チングするかエキシマレーザー等でドライエッチング
し、この残査を取り除く。
【0071】本発明の第4の工程は、図8に示す如く、
露出された導電パターン51に導電被膜54を形成す
る。
【0072】この導電被膜54は残された熱硬化性樹脂
層50Aをマスクとして用い、金、銀あるいはパラジュ
ームを電界あるいは無電界メッキで付着され、ダイパッ
ド、ボンディングパッドとして活用される。
【0073】例えば銀被膜は、金線と接着するし、ロウ
材とも接着する。よってチップ裏面に金被膜が被覆され
ていれば、そのまま導電パターン51上の銀被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。また銀の導電被膜にはAu細線が接着でき
るため、ワイヤーボンディングも可能となる。従ってこ
れらの導電被膜54をそのままダイパッド、ボンディン
グパッドとして活用できるメリットを有する。
【0074】本発明の第5の工程は、図9に示す如く、
所望の導電パターン51の各搭載部65に回路素子52
を固着し、各搭載部65の回路素子52の電極と所望の
導電パターン51とを電気的に接続する接続手段を形成
することにある。
【0075】回路素子52としては、トランジスタ、ダ
イオード、ICチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また厚みが厚くは
なるが、CSP、BGA等のフェイスダウンの半導体素
子も実装できる。
【0076】ここでは、ベアのトランジスタチップ52
Aが導電パターン51Aの導電被膜54にダイボンディ
ングされ、エミッタ電極と導電パターン51B上の導電
被膜54、ベース電極と導電パターン51B上の導電被
膜54が、熱圧着によるボールボンディングあるいは超
音波によるウェッヂボンディング等で固着されたボンデ
ィングワイヤー55Aを介して接続される。また52B
は、チップコンデンサまたは受動素子であり、半田等の
ロウ材または導電ペースト55Bで固着される。
【0077】本工程では、各ブロック62に多数の導電
パターン51が集積されているので、回路素子52の固
着およびワイヤーボンディングが極めて効率的に行える
利点がある。
【0078】本発明の第6の工程は、図10に示す如
く、各搭載部63の回路素子52を一括して被覆し、分
離溝61に充填された熱硬化性樹脂層50Aと結合する
ように絶縁性樹脂50Bで共通モールドすることにあ
る。
【0079】本工程では、図10Aに示す如く、既に前
の工程で分離溝61および複数の導電パターン51A、
51B、51Cは熱硬化性樹脂層50Aで被覆されてい
るので、絶縁性樹脂50Bは回路素子52を被覆し、分
離溝61および導電パターン51表面に残された熱硬化
性樹脂層50Aと結合される。特に、熱硬化性樹脂層5
0Aと絶縁性樹脂50Bとは同種のエポキシ樹脂等の熱
硬化性樹脂を用いればお互いに馴染みが良いのでより強
力な接着強度を得られる。更に強い接着強度を実現する
には絶縁性樹脂50Bでモールドする前に、熱硬化性樹
脂層50Aの表面をUV照射もしくはプラズマ照射して
熱硬化性樹脂層50A表面の樹脂の極性基を活性化する
と良い。そして熱硬化性樹脂層50Aと絶縁性樹脂50
Bとで一体となりより導電パターン51が支持されてい
る。
【0080】また本工程では、トランスファーモール
ド、インジェクションモールド、またはディッピングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。
【0081】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図10Bに
示すように各ブロック62は1つの共通のモールド金型
に搭載部63を納め、各ブロック毎に1つの絶縁性樹脂
50で共通にモールドを行う。このために従来のトラン
スファーモールド等の様に各搭載部を個別にモールドす
る方法に比べて、大幅な樹脂量の削減が図れ、モールド
金型の共通化も図れる。
【0082】導電箔60表面に被覆された絶縁性樹脂5
0Bの厚さは、回路素子52の最頂部から約100μm
程度が被覆されるように調整されている。この厚みは、
強度を考慮して厚くすることも、薄くすることも可能で
ある。
【0083】本工程の特徴は、絶縁性樹脂50Bを被覆
するまでは、導電パターン51となる導電箔60が支持
基板となることである。従来では、図15の様に、本来
必要としない支持基板5を採用して導電路7〜11を形
成しているが、本発明では、支持基板となる導電箔60
は、電極材料として必要な材料である。そのため、構成
材料を極力省いて作業できるメリットを有し、コストの
低下も実現できる。
【0084】また分離溝61は、導電箔の厚みよりも浅
く形成されているため、導電箔60が導電パターン51
として個々に分離されていない。従ってシート状の導電
箔60として一体で取り扱え、絶縁性樹脂50Bをモー
ルドする際、金型への搬送、金型への実装の作業が非常
に楽になる特徴を有する。
【0085】本発明の第7の工程は、同様に図10Aに
示す如く、分離溝61を設けていない厚み部分の導電箔
60を除去することにある。
【0086】本工程は、導電箔60の裏面を化学的およ
び/または物理的に除き、導電パターン51として分離
するものである。この工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【0087】実験では研磨装置または研削装置により全
面を約100μm程度削り、分離溝61から熱硬化性樹
脂層50Aを露出させている。この露出される面を図1
0Aでは点線で示している。その結果、約30μmの厚
さの導電パターン51となって分離される。また、熱硬
化性樹脂層50Aが露出する手前まで、導電箔60を全
面ウェトエッチングし、その後、研磨または研削装置に
より全面を削り、熱硬化性樹脂層50Aを露出させても
良い。更に、導電箔60を点線まで全面ウェトエッチン
グして熱硬化性樹脂層50Aを露出させても良い。
【0088】この結果、熱硬化性樹脂層50Aに導電パ
ターン51の裏面が露出する構造となる。すなわち、分
離溝61に充填された熱硬化性樹脂層50Aの表面と導
電パターン51の表面は、実質的に一致する構造となっ
ている。従って、本発明の回路装置53は図16に示し
た従来の裏面電極10、11のように段差が設けられな
いため、マウント時に半田等の表面張力でそのまま水平
に移動してセルフアラインできる特徴を有する。
【0089】更に、導電パターン51の裏面処理を行
い、図1に示す最終構造を得る。すなわち、電極を形成
する導電パターン51を選択的に露出して他の部分をレ
ジスト層57で被覆し、半田等の導電材を被着して裏面
電極56A、56B、56Cを形成し、回路装置として
完成する。
【0090】本発明の第8の工程は、図11に示す如
く、複数個のブロック62を絶縁性樹脂50Bを当接さ
せて粘着シート80に貼り付けることにある。
【0091】前工程で導電箔60の裏面エッチングをし
た後に、導電箔60から各ブロック62が切り離され
る。このブロック62は熱硬化性樹脂層50Aと絶縁性
樹脂50Bで導電箔60の残余部と連結されているの
で、切断金型を用いず機械的に導電箔60の残余部から
剥がすことで達成できる。
【0092】本工程では、ステンレス製のリング状の金
属枠81に粘着シート80の周辺を貼り付け、粘着シー
ト80の中央部分には4個のブロック62をダイシング
時のブレードが当たらないような間隔を設けて絶縁性樹
脂50Bを当接させて貼り付けられる。粘着シート80
としてはUVシート(リンテック社製)が用いられる
が、各ブロック62は絶縁性樹脂50Bで機械的強度が
あるので、安価なダイシングシートでも使用できる。
【0093】本発明の第9の工程は、図12に示す如
く、粘着シート80に貼り付けられた状態で熱硬化性樹
脂層50Aと絶縁性樹脂50Bで一括してモールドされ
た各ブロック62の各搭載部65の回路素子52の特性
の測定を行うことにある。
【0094】各ブロック62の裏面には図1に示すよう
に、裏面電極56A、56B、56Cが露出されてお
り、各搭載部65が導電パターン51形成時と全く同一
にマトリックス状に配列されている。この導電パターン
51の絶縁性樹脂50Bから露出した裏面電極56A、
56B、56Cにプローブ68を当てて、各搭載部65
の回路素子52の特性パラメータ等を個別に測定して良
不良の判定を行い、不良品には磁気インク等でマーキン
グを行う。
【0095】本工程では、各搭載部65の回路装置53
は絶縁性樹脂50Bでブロック62毎に一体で支持され
ているので、個別にバラバラに分離されていない。従っ
て、粘着シート80に貼り付けられた複数個のブロック
62をテスターの載置台に真空で吸着させ、ブロック6
2毎に搭載部65のサイズ分だけ矢印のように縦方向お
よび横方向にピッチ送りをすることで、極めて早く大量
にブロック62の各搭載部65の回路装置53の測定を
行える。すなわち、従来必要であった回路装置の表裏の
判別、電極の位置の認識等が不要にでき、更に複数個の
ブロック62を同時に処理するので、測定時間の大幅な
短縮を図れる。
【0096】本発明の第10の工程は、図13に示す如
く、粘着シート80に貼り付けられた状態でブロック6
2の熱硬化性樹脂層50Aと絶縁性樹脂50Bを各搭載
部65毎にダイシングにより分離することにある。
【0097】本工程では、粘着シート80に貼り付けら
れた複数個のブロック62をダイシング装置の載置台に
真空で吸着させ、ダイシングブレード69で各搭載部6
5間のダイシングライン70に沿って分離溝61上の熱
硬化性樹脂層50Aと絶縁性樹脂50Bをダイシング
し、個別の回路装置53に分離する。
【0098】本工程で、ダイシングブレード69は完全
に熱硬化性樹脂層50Aと絶縁性樹脂50Bを切断し粘
着シートの表面に達する切削深さでダイシングを行い、
完全に各搭載部65毎に分離する。ダイシング時は予め
前述した第1の工程で設けた各ブロックの周辺の枠状の
パターン66の内側に設けた位置合わせマーク67を認
識して、これを基準としてダイシングを行う。周知では
あるが、ダイシングは縦方向にすべてのダイシングライ
ン70をダイシングをした後、載置台を90度回転させ
て横方向のダイシングライン70に従ってダイシングを
行う。
【0099】また本工程では、ダイシングライン70に
は分離溝61に充填された熱硬化性樹脂層50Aとその
上に結合された絶縁性樹脂50Bしか存在しないので、
ダイシングブレード69の摩耗は少なく、金属バリも発
生せず極めて正確な外形にダイシングできる特徴があ
る。
【0100】更に本工程後でも、ダイシング後も粘着シ
ート80の働きで個別の回路装置にバラバラにならず、
その後のテーピング工程でも効率よく作業できる。すな
わち、粘着シート80に一体に支持された回路装置は良
品のみを識別してキャリアテープの収納孔に吸着コレッ
トで粘着シート80から離脱させて収納できる。このた
めに微小な回路装置であっても、テーピングまで一度も
バラバラに分離されない特徴がある。
【0101】以上に本発明の製造方法を詳述したが、測
定工程とダイシング工程を逆にしても粘着シート80で
一体に支持されているので、問題なく測定をテスターで
行えることは言うまでもない。ただダイシング後は粘着
シート80での支持のために測定時に粘着シート80が
撓むことを配慮すれば足りる。
【0102】
【発明の効果】本発明では、導電パターンの材料となる
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは回路素子の実装、絶縁性樹脂の被着時までは導
電箔で全体を支持し、また導電箔を各導電パターンとし
て分離する時は、絶縁性樹脂を支持基板にして機能させ
ている。従って、回路素子、導電箔、絶縁性樹脂の必要
最小限で製造できる。従来例で説明した如く、本来回路
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、導
電パターンが絶縁性樹脂に埋め込まれていること、更に
は絶縁性樹脂と導電箔の厚みの調整が可能であることに
より、非常に薄い回路装置が形成できるメリットもあ
る。
【0103】また、熱硬化性樹脂で分離溝および導電パ
ターンを覆うので、熱硬化性樹脂が低粘度で分離溝との
接着強度を増加できる利点がある。更に、熱硬化性樹脂
と絶縁性樹脂との結合が樹脂同士であり馴染み易く、両
者が一体となってより封止性の高い実装構造を実現でき
る。従って、導電パターンの片面モールドの構造であり
ながら、分離溝からの熱硬化性樹脂層と絶縁性樹脂とが
剥がれやすい欠点を十分に克服できる。また接着強度の
向上により分離溝は20〜30μmと半分の深さで済
み、導電パターンをよりファインパターンに形成できる
利点が得られる。
【0104】更に、導電パターンは熱硬化性樹脂層と導
電被膜で覆われているので表面の酸化が防止でき、特に
銅箔を用いた場合の銅箔表面の酸化防止を実現する構造
となる利点がある。
【0105】本発明の製造方法では、導電パターン形成
後にすぐに半硬化した熱硬化性樹脂層で被覆するので、
液状の低粘度の熱硬化性樹脂で分離溝を完全に充填で
き、両者の接着強度を著しく向上できる利点がある。ま
た熱硬化性樹脂層は導電パターン形成後すぐに導電パタ
ーンを覆うので、導電パターン表面がその後のダイボン
ドやワイヤーボンディング等の加熱工程で酸化されず信
頼性の向上に寄与できる。
【0106】また、熱硬化性樹脂層はレーザーエッチン
グにより容易に選択的に除去することができ、残された
熱硬化性樹脂層をマスクとして導電被膜をメッキで形成
でき、工程をシンプル化できる。
【0107】更に、従来の分離溝にトランスファーモー
ルドで絶縁性樹脂を充填する場合、絶縁性樹脂の粘度が
高いために分離溝に絶縁性樹脂を十分に充填できないた
め、分離溝と絶縁性樹脂の接着強度は十分に得られず絶
縁性樹脂が導電パターンから剥がれる問題があった。本
発明では分離溝と熱硬化性樹脂層との接着強度は低粘度
の半硬化した熱硬化性樹脂を用いることで解決し、熱硬
化性樹脂層と絶縁性樹脂は樹脂同士で馴染みが良いの
で、導電パターンと熱硬化性樹脂層および絶縁性樹脂と
の接着強度はより大幅に向上できる。
【0108】更に、粘着シート80に複数個のブロック
を貼り付けることで、微小な回路装置を最後までバラバ
ラにすることなく処理でき、極めて量産効果が高い製造
方法を実現できる。
【0109】更に、測定工程およびダイシング工程で粘
着シートに貼り付けられた複数個のブロックで処理を行
える利点を有する。従って、測定工程では極めて早く大
量にブロックの各搭載部の回路装置の測定を行え、従来
必要であった回路装置の表裏の判別、電極の位置の認識
等が不要にでき、複数個のブロックを一括で処理できる
ので、測定時間の大幅な短縮を図れる。またダイシング
工程では位置合わせマークを用いてダイシングラインの
認識が早く確実に行われる利点を有する。更にダイシン
グは絶縁性樹脂層のみの切断でよく、導電箔を切断しな
いことによりダイシングブレードの寿命も長くでき、導
電箔を切断する場合に発生する金属バリの発生もない。
【0110】また図17から明白なように、スルーホー
ルの形成工程、導体の印刷工程(セラミック基板の場
合)等を省略できるので、従来より従来より製造工程を
大幅に短縮でき、全行程を内作できる利点を有する。ま
たフレーム金型も一切不要であり、極めて短納期となる
製造方法である。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する図である。
【図2】本発明の製造フローを説明する図である。
【図3】本発明の回路装置の製造方法を説明する図であ
る。
【図4】本発明の回路装置の製造方法を説明する図であ
る。
【図5】本発明の回路装置の製造方法を説明する図であ
る。
【図6】本発明の回路装置の製造方法を説明する図であ
る。
【図7】本発明の回路装置の製造方法を説明する図であ
る。
【図8】本発明の回路装置の製造方法を説明する図であ
る。
【図9】本発明の回路装置の製造方法を説明する図であ
る。
【図10】本発明の回路装置の製造方法を説明する図で
ある。
【図11】本発明の回路装置の製造方法を説明する図で
ある。
【図12】本発明の回路装置の製造方法を説明する図で
ある。
【図13】本発明の回路装置の製造方法を説明する図で
ある。
【図14】従来の回路装置の実装構造を説明する図であ
る。
【図15】従来の回路装置を説明する図である。
【図16】従来の回路装置の製造方法を説明する図であ
る。
【図17】従来の回路装置の製造方法を説明する図であ
る。
【符号の説明】
50A 熱硬化性樹脂層 50B 絶縁性樹脂 51 導電パターン 52 回路素子 53 回路装置 61 分離溝 62 ブロック 80 粘着シート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 岳史 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 小林 義幸 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 5F061 AA01 BA04 CA21 CB13

Claims (37)

    【特許請求の範囲】
  1. 【請求項1】 分離溝により電気的に分離された各搭載
    部の複数の導電パターンと、前記分離溝を埋めて前記導
    電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性
    樹脂層から露出された所望の前記導電パターン上に固着
    された回路素子と、該回路素子を被覆し前記熱硬化性樹
    脂層と結合した前記導電パターンを一体に支持する絶縁
    性樹脂とを備えたことを特徴とする回路装置。
  2. 【請求項2】 分離溝により電気的に分離された各搭載
    部の複数の導電パターンと、前記分離溝を埋めて前記導
    電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性
    樹脂層から露出された所望の前記導電パターン上に固着
    された回路素子と、該回路素子を被覆し前記熱硬化性樹
    脂層と結合し且つ前記導電パターンの裏面のみを露出し
    て前記導電パターンを一体に支持する絶縁性樹脂とを備
    えたことを特徴とする回路装置。
  3. 【請求項3】 分離溝により電気的に分離された各搭載
    部の複数の導電パターンと、前記分離溝を埋めて前記導
    電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性
    樹脂層から露出された所望の前記導電パターン上に固着
    された回路素子と、該回路素子の電極と他の前記導電パ
    ターンとを接続する接続手段と、前記回路素子を被覆し
    前記熱硬化性樹脂層と結合した前記導電パターンを一体
    に支持する絶縁性樹脂とを備えたことを特徴とする回路
    装置。
  4. 【請求項4】 分離溝により電気的に分離された各搭載
    部の複数の導電パターンと、前記分離溝を埋めて前記導
    電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性
    樹脂層から露出された所望の前記導電パターン上に固着
    された回路素子と、該回路素子の所望の電極と他の前記
    導電パターンとを接続する接続手段と、前記回路素子を
    被覆し前記熱硬化性樹脂層と結合し且つ前記導電パター
    ンの裏面のみを露出して前記導電パターンを一体に支持
    する絶縁性樹脂とを備えたことを特徴とする回路装置。
  5. 【請求項5】 前記導電パターンは銅、アルミニウム、
    鉄−ニッケルのいずれかの導電箔で構成されることを特
    徴とする請求項1から請求項4のいずれかに記載された
    回路装置。
  6. 【請求項6】 前記熱硬化性樹脂層から露出された所望
    の前記導電パターン上には前記導電パターンとは異なる
    金属材料より成る導電被膜を設けることを特徴とする請
    求項1から請求項4のいずれかに記載された回路装置。
  7. 【請求項7】 前記導電被膜は金、銀あるいはパラジウ
    ムメッキで構成されることを特徴とする請求項6に記載
    された回路装置。
  8. 【請求項8】 前記回路素子は半導体ベアチップ、チッ
    プ回路部品のいずれかあるいは両方で構成されることを
    特徴とする請求項1から請求項4のいずれかに記載され
    た回路装置。
  9. 【請求項9】 前記接続手段はボンディングワイヤーで
    構成されることを特徴とする請求項3または請求項4に
    記載された回路装置。
  10. 【請求項10】 前記導電パターンの裏面と前記分離溝
    を埋めた前記熱硬化性樹脂層の裏面とを実質的に平坦に
    することを特徴とする請求項1または請求項4に記載さ
    れた回路装置。
  11. 【請求項11】 前記導電パターンは電極、ボンディン
    グパッドまたはダイパッド領域として用いられることを
    特徴とした請求項1から請求項4のいずれかに記載され
    た回路装置。
  12. 【請求項12】 導電箔を用意し、少なくとも導電パタ
    ーンと成る領域を除いた前記導電箔に、前記導電箔の厚
    みよりも浅い分離溝を形成して導電パターンを形成する
    工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記導電パターン上の前記回路素子を固着する部分の前
    記熱硬化性樹脂層を選択的に除去する工程と、 所望の前記導電パターン上に回路素子を固着する工程
    と、 前記回路素子の電極と所望の前記導電パターンとを電気
    的に接続する接続手段を形成する工程と前記回路素子を
    被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモ
    ールドする工程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  13. 【請求項13】 導電箔を用意し、少なくとも導電パタ
    ーンと成る領域を除いた前記導電箔に、前記導電箔の厚
    みよりも浅い分離溝を形成して導電パターンを形成する
    工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記導電パターン上の回路素子を固着する部分の前記熱
    硬化性樹脂層を選択的に除去する工程と、 所望の前記導電パターン上に前記回路素子を固着する工
    程と、 前記回路素子の電極と所望の前記導電パターンとを電気
    的に接続する接続手段を形成する工程と前記回路素子を
    被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモ
    ールドする工程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  14. 【請求項14】 導電箔を用意し、少なくとも導電パタ
    ーンと成る領域を除いた前記導電箔に、前記導電箔の厚
    みよりも浅い分離溝を形成して導電パターンを形成する
    工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記導電パターン上の複数の回路素子を固着する部分の
    前記熱硬化性樹脂層を選択的に除去する工程と、 所望の前記導電パターン上に前記複数の回路素子を固着
    する工程と、 前記回路素子の電極と所望の前記導電パターンとを電気
    的に接続する接続手段を形成する工程と、 前記複数の回路素子を被覆し、前記熱硬化性樹脂層と結
    合して絶縁性樹脂でモールドする工程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  15. 【請求項15】 導電箔を用意し、少なくとも導電パタ
    ーンと成る領域を除いた前記導電箔に、前記導電箔の厚
    みよりも浅い分離溝を形成して導電パターンを形成する
    工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記導電パターン上の前記回路素子を固着する部分の前
    記熱硬化性樹脂層を選択的に除去する工程と、 所望の前記導電パターン上に回路素子を固着する工程
    と、 前記回路素子の電極と所望の前記導電パターンとを電気
    的に接続する接続手段を形成する工程と前記回路素子を
    被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモ
    ールドする工程と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
    より一様に除去し前記導電パターンの裏面と前記分離溝
    を埋める前記熱硬化性樹脂層とを実質的に平坦面にする
    工程とを具備することを特徴とする回路装置の製造方
    法。
  16. 【請求項16】 導電箔を用意し、少なくとも導電パタ
    ーンと成る領域を除いた前記導電箔に、前記導電箔の厚
    みよりも浅い分離溝を形成して導電パターンを形成する
    工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記導電パターン上の前記回路素子を固着する部分の前
    記熱硬化性樹脂層を選択的に除去する工程と、 所望の前記導電パターン上に回路素子を固着する工程
    と、 前記回路素子の電極と所望の前記導電パターンとを電気
    的に接続する接続手段を形成する工程と、 前記回路素子を被覆し、前記熱硬化性樹脂層と結合して
    絶縁性樹脂でモールドする工程と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
    より一様に除去し前記導電パターンの裏面と前記分離溝
    を埋める前記熱硬化性樹脂層とを実質的に平坦面にする
    工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  17. 【請求項17】 前記導電箔は銅、アルミニウム、鉄−
    ニッケルのいずれかで構成されることを特徴とする請求
    項12から請求項16のいずれかに記載された回路装置
    の製造方法。
  18. 【請求項18】 前記導電箔に選択的に形成される前記
    分離溝は化学的あるいは物理的エッチングにより形成さ
    れることを特徴とする請求項12から請求項16のいず
    れかに記載された回路装置の製造方法。
  19. 【請求項19】 前記回路素子は半導体ベアチップ、チ
    ップ回路部品のいずれかあるいは両方を固着されること
    を特徴とする請求項12から請求項16のいずれかに記
    載された回路装置の製造方法。
  20. 【請求項20】 前記熱硬化性樹脂層から露出された所
    望の前記導電パターン上には前記熱硬化性樹脂層をマス
    クとして用い、前記導電パターンとは異なる金属材料よ
    り成る導電被膜を設けることを特徴とする請求項12か
    ら請求項16のいずれかに記載された回路装置の製造方
    法。
  21. 【請求項21】 前記導電被膜は金、銀あるいはパラジ
    ウムメッキで形成されることを特徴とする請求項20に
    記載された回路装置の製造方法。
  22. 【請求項22】 前記接続手段はワイヤーボンディング
    で形成されることを特徴とする請求項12から請求項1
    6のいずれかに記載された回路装置の製造方法。
  23. 【請求項23】 前記絶縁性樹脂はトランスファーモー
    ルドで付着され、前記熱硬化性樹脂層はトランスファー
    モールド時に前記絶縁性樹脂と結合されることを特徴と
    する請求項12から請求項16のいずれかに記載された
    回路装置の製造方法。
  24. 【請求項24】 前記絶縁性樹脂はダイシングにより個
    別の回路装置に分離することを特徴とする請求項13ま
    たは請求項16に記載された回路装置の製造方法。
  25. 【請求項25】 導電箔を用意し、少なくとも回路素子
    の搭載部を多数個形成する導電パターンを除く領域の前
    記導電箔に前記導電箔の厚みよりも浅い分離溝を形成し
    てブロック毎の導電パターンを形成する工程と、前記分
    離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で
    覆う工程と、前記配線パターン上の前記各搭載部の前記
    回路素子を固着する部分の前記熱硬化性樹脂層を選択的
    に除去する工程と、 所望の前記導電パターンの前記各搭載部に回路素子を固
    着する工程と、 各搭載部の前記回路素子を一括して被覆し、前記熱硬化
    性樹脂層と結合して絶縁性樹脂で共通モールドする工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  26. 【請求項26】 導電箔を用意し、少なくとも回路素子
    の搭載部を多数個形成する導電パターンを除く領域の前
    記導電箔に前記導電箔の厚みよりも浅い分離溝を形成し
    てブロック毎の導電パターンを形成する工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記配線パターン上の前記各搭載部の前記回路素子を固
    着する部分の前記熱硬化性樹脂層を選択的に除去する工
    程と、 所望の前記導電パターンの前記各搭載部に回路素子を固
    着する工程と、 各搭載部の前記回路素子を一括して被覆し、前記熱硬化
    性樹脂層と結合して絶縁性樹脂で共通モールドする工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程と、 前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシン
    グにより分離する工程とを具備することを特徴とする回
    路装置の製造方法。
  27. 【請求項27】 導電箔を用意し、少なくとも回路素子
    の搭載部を多数個形成する導電パターンを除く領域の前
    記導電箔に前記導電箔の厚みよりも浅い分離溝を形成し
    てブロック毎の導電パターンを形成する工程と、 前記分離溝を埋めて前記導電パターン表面を熱硬化性樹
    脂層で覆う工程と、 前記配線パターン上の前記各搭載部の前記回路素子を固
    着する部分の前記熱硬化性樹脂層を選択的に除去する工
    程と、 所望の前記導電パターンの前記各搭載部に回路素子を固
    着する工程と、 各搭載部の前記回路素子を一括して被覆し、前記熱硬化
    性樹脂層と結合して絶縁性樹脂で共通モールドする工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
    より一様に除去し前記導電パターンの裏面と前記分離溝
    を埋める前記熱硬化性樹脂層とを実質的に平坦面にする
    工程と、 前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシン
    グにより分離する工程とを具備することを特徴とする回
    路装置の製造方法。
  28. 【請求項28】 前記導電箔は銅、アルミニウム、鉄−
    ニッケルのいずれかで構成されることを特徴とする請求
    項25から請求項27のいずれかに記載された回路装置
    の製造方法。
  29. 【請求項29】 前記導電箔に選択的に形成される前記
    分離溝は化学的あるいは物理的エッチングにより形成さ
    れることを特徴とする請求項25から請求項27のいず
    れかに記載された回路装置の製造方法。
  30. 【請求項30】 前記回路素子は半導体ベアチップ、チ
    ップ回路部品のいずれかあるいは両方を固着されること
    を特徴とする請求項25から請求項27のいずれかに記
    載された回路装置の製造方法。
  31. 【請求項31】 前記熱硬化性樹脂層から露出された所
    望の前記導電パターン上には前記熱硬化性樹脂層をマス
    クとして用い、前記導電パターンとは異なる金属材料よ
    り成る導電被膜を設けることを特徴とする請求項25か
    ら請求項27のいずれかに記載された回路装置の製造方
    法。
  32. 【請求項32】 前記導電被膜は金、銀あるいはパラジ
    ウムメッキで形成されることを特徴とする請求項31に
    記載された回路装置の製造方法。
  33. 【請求項33】 前記接続手段はワイヤーボンディング
    で形成されることを特徴とする請求項25から請求項2
    7のいずれかに記載された回路装置の製造方法。
  34. 【請求項34】 前記絶縁性樹脂はトランスファーモー
    ルドで付着され、前記熱硬化性樹脂層はトランスファー
    モールド時に前記絶縁性樹脂と結合されることを特徴と
    する請求項25から請求項27のいずれかに記載された
    回路装置の製造方法。
  35. 【請求項35】 前記絶縁性樹脂はダイシングにより個
    別の回路装置に分離することを特徴とする請求項13ま
    たは請求項16に記載された回路装置の製造方法。
  36. 【請求項36】 前記熱硬化性樹脂層の代わりにUV硬
    化樹脂を用いることを特徴とする請求項1から請求項4
    のいずれかに記載の回路装置。
  37. 【請求項37】 前記熱硬化性樹脂層の代わりにUV硬
    化樹脂を用いることを特徴とする請求項13から請求項
    16のいずれかに記載の回路装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056165A (ja) * 2016-09-26 2018-04-05 株式会社ジェイデバイス 半導体装置及び半導体装置の製造方法
JP2021170679A (ja) * 2016-09-26 2021-10-28 株式会社アムコー・テクノロジー・ジャパン 半導体装置

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