KR20150106218A - 반도체 패키지 및 이를 포함하는 데이터 저장 장치 - Google Patents

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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

반도체 소자들과 함께 계측 소자가 집적된 반도체 패키지가 제공된다. 반도체 패키지는 제 1 및 제 2 접속 패드들을 갖는 패키지 기판, 및 상기 패키지 기판 상에 실장된 반도체 칩을 포함하되, 상기 반도체 칩은, 반도체 기판, 상기 반도체 기판 상에 형성되며, 입출력 패드들과 전기적으로 연결되는 반도체 소자들, 및 상기 반도체 소자들 상에 형성되며, 계측 패드들과 전기적으로 연결되는 계측 소자를 포함하며, 상기 입출력 패드들은 상기 제 1 접속 패드들과 전기적으로 연결되고, 상기 계측 패드들은 상기 제 2 접속 패드들과 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 이를 포함하는 데이터 저장 장치{Semiconductor package and data storage device including the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게 반도체 패키지의 물리적 변화를 측정할 수 있는 계측 소자를 포함하는 반도체 패키지 및 이를 포함하는 데이터 저장 장치가 제공된다.
최근, 스마트 폰, 태블릿(tablet) PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동되며, 다양한 응용 프로그램들의 구동을 위해, 모바일 기기에 워킹(working) 메모리(예를 들면, DRAM), 비휘발성 메모리, 및 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다. 다양한 모바일 환경에서 반도체 장치들의 성능 및 신뢰성 향상을 위해 실시간으로 반도체 장치들의 물리적 변화를 측정 및 이를 반영한 반도체 장치들의 실시간 제어가 필요할 수 있다.
본원 발명이 해결하고자 하는 과제는 실시간으로 물리적 변화를 측정할 수 있는 반도체 패키지를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 실시간으로 물리적 변화의 측정이 가능한 반도체 패키지를 포함하는 전자 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 반도체 패키지는 제 1 및 제 2 접속 패드들을 갖는 패키지 기판, 및 상기 패키지 기판 상에 실장된 반도체 칩을 포함하되, 상기 반도체 칩은, 반도체 기판, 상기 반도체 기판 상에 형성되며, 입출력 패드들과 전기적으로 연결되는 반도체 소자들, 및 상기 반도체 소자들 상에 형성되며, 계측 패드들과 전기적으로 연결되는 계측 소자를 포함하며, 상기 입출력 패드들은 상기 제 1 접속 패드들과 전기적으로 연결되고, 상기 계측 패드들은 상기 제 2 접속 패드들과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 재배선 패턴을 포함한다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 서로 다른 금속 물질로 이루어진 금속 패턴들을 갖는 열전대(thermocouple)를 포함한다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 금속 그리드(grid)를 갖는 스트레인 게이지(strain gauge)를 포함한다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들과 전기적으로 분리될 수 있다.
일 실시예에 따르면, 상기 반도체 칩은 상기 반도체 기판을 관통하여 상기 계측 패드들과 접속되는 관통 전극을 더 포함한다.
일 실시예에 따르면, 상기 계측 패드들과 상기 제 2 접속 패드들을 전기적으로 연결하는 본딩 와이어를 더 포함한다.
일 실시예에 따르면, 상기 반도체 패키지는 상기 패키지 기판 상에 실장된 컨트롤러 칩을 더 포함하되, 상기 컨트롤러 칩은 상기 반도체 칩의 상기 계측 소자로부터 측정된 계측 신호를 수신하여 상기 반도체 칩의 동작을 제어할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 데이터 저장 장치는 반도체 기판, 상기 반도체 기판 상에 형성된 반도체 소자들, 및 상기 반도체 소자들 상에 형성된 계측 소자를 포함하는 반도체 칩으로서, 상기 계측 소자는 상기 반도체 칩의 물리적 변화를 측정하여 계측 신호로 출력하는 것, 및 상기 반도체 칩으로부터 상기 계측 신호를 수신하여, 상기 반도체 칩의 동작을 제어하는 컨트롤러를 포함한다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 재배선 패턴을 포함한다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들과 전기적으로 분리될 수 있다.
일 실시예에 따르면, 상기 계측 소자는 상기 메모리 칩의 온도를 측정하여 상기 계측 신호로 출력하며, 상기 컨트롤러는 상기 계측 신호를 기준 온도와 비교하고, 상기 측정 온도가 상기 기준 온도보다 높은 경우 상기 반도체 칩의 동작 속도를 감소시킬 수 있다.
일 실시예에 따르면, 상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 서로 다른 금속 물질로 이루어진 금속 패턴들을 갖는 열전대(thermocouple)를 포함한다.
상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 금속 그리드(grid)를 갖는 스트레인 게이지(strain gauge)를 포함한다.
일 실시예에 따르면, 상기 컨트롤러가 실장되는 제 1 패키지 기판, 및 상기 제 1 패키지 기판 상에 적층되며, 상기 반도체 칩이 실장되는 제 2 패키지 기판을 더 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 하나의 반도체 칩 내에 반도체 소자들(예를 들어, 메모리 소자들 또는 로직 소자들)과 함께 계측 소자가 집적될 수 있다. 이에 따라, 별도의 계측 장치 없이, 반도체 칩의 물리적 변화(예를 들어, 온도, 변형, 및 압력)를 실시간으로 측정할 수 있다. 즉, 휴대용 데이터 저장 장치에 실장되는 반도체 패키지의 물리적 변화를 실시간으로 측정하는 것이 가능하다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 칩의 계측 소자를 나타내는 도면들이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 7는 본 발명의 제 4 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 제 4 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 9는 본 발명의 제 5 실시예에 따른 반도체 패키지의 단면도이다.
도 10, 도 11, 및 도 12는 본 발명의 실시예들에 따른 멀티-칩 반도체 패키지의 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 데이터 저장 장치를 개략적으로 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 데이터 저장 장치의 제어 방법을 설명하기 위한 블록도이다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 장치에서 메모리 칩의 온도 변화를 나타내는 그래프이다.
도 18은 본 발명의 실시예들에 따른 데이터 저장 장치의 제어 방법을 설명하기 위한 흐름도이다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈을 나타내는 도면이다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치의 다른 예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치의 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(10), 패키지 기판(10) 상에 실장된 메모리 칩(20) 및 메모리 칩(20)을 덮는 몰딩막(50)을 포함한다.
패키지 기판(10)은 상부면과 하부면을 가지며, 본딩 패드들(11), 내부 배선들(IC) 및 외부 접속 패드들(13)을 포함한다. 패키지 기판(10)의 상부면에 본딩 패드들(11)이 배열되며, 패키지 기판(10)의 하부면에 외부 접속 패드들(13)이 배열될 수 있다. 본딩 패드들(11)은 내부 배선들(IC)을 통해 외부 접속 패드들(13)과 전기적으로 연결될 수 있다. 외부 접속 패드들(13)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(17)이 부착될 수 있다.
패키지 기판(10)으로 인쇄회로 기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 패키지 기판(10)은 그 내부에 내부 배선들(IC)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
일 실시예에 따르면, 메모리 칩(20)은 반도체 기판(21), 반도체 기판(21) 상에 형성된 메모리 소자들(20a), 메모리 소자들(20a) 상에 형성되는 계측 소자(20b)를 포함한다. 메모리 칩(20) 내에서 계측 소자(20b)는 메모리 소자들(20a)과 전기적으로 분리될 수 있다.
메모리 칩(20)은 데이터 신호들 및 제어 신호들을 입출력 받는 입출력 패드들(21a)과, 계측 소자(20b)로부터 측정된 계측 신호들을 출력하는 계측 패드들(21b)을 포함한다. 일 실시예에 따르면, 입출력 패드들(21a)은 내부 배선들 또는 관통 전극들을 통해 메모리 소자들(20a)과 전기적으로 연결될 수 있으며, 계측 패드들(21b)은 관통 전극들(TSV)을 통해 계측 소자(20b)와 전기적으로 연결될 수 있다. 그리고, 입출력 패드들(21a) 및 계측 패드들(21b)은 메모리 칩(20)의 하부면에 배열될 수 있으며, 솔더 볼(solder ball) 또는 솔더 범프(15; solder bump)를 통해 패키지 기판(10)의 본딩 패드들(11)과 접속될 수 있다.
일 실시예에서, 메모리 소자들(20a)은 전기적으로 데이터의 소거(erase) 및 프로그램(program)이 가능하고 전원이 차단되어도 데이터가 유지되는 비휘발성 메모리 소자(non-volatile memory device)일 수 있다. 일 실시예에 따르면, 비휘발성 메모리 소자로서 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)가 제공될 수 있다. 이와 달리, 메모리 소자들(20a)은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등을 포함할 수도 있다. 또한, 메모리 소자들(20a)은 DRAM, 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수도 있다.
실시예들에 따르면, 계측 소자(20b)는 메모리 칩(20)의 물리적 변화(예를 들어, 메모리 칩(20)의 온도 및 메모리 칩(20)의 변형)를 측정할 수 있으며, 계측 패드들(21b)을 통해 측정된 계측 신호가 출력될 수 있다. 계측 소자(20b)는 메모리 소자들(20a)을 덮는 절연막 상에 재배선 공정을 이용하여 형성된 금속 패턴을 포함할 수 있다. 일 실시예에 따르면, 계측 소자(20b)는 이종의 금속 패턴들이 접합된 접점(junction)을 갖는 열전대(thermocouple)일 수 있다. 다른 실시예에 따르면, 계측 소자(20b)는 메모리 칩(20)의 변형을 측정할 수 있는 스트레인 게이지(strain gauge)일 수 있다.
나아가, 몰딩막(50)이 패키지 기판(10) 및 메모리 칩(20)을 덮을 수 있다. 몰딩막(50)은 패키지 기판(10)과 메모리 칩(20) 사이에 언더필(underfill)될 수 있다. 몰딩막(50)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
한편, 일 실시예에서, 반도체 패키지(100)는 메모리 소자들 및 계측 소자를 포함하는 메모리 칩을 포함하는 것으로 설명하였으나, 다른 실시예에 따르면, 반도체 패키지(100)는 로직 소자들 및 계측 소자를 포함하는 반도체 칩을 포함할 수도 있다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 메모리 칩의 계측 소자를 나타내는 도면들이다.
도 2a를 참조하면, 메모리 칩(20)의 계측 소자(20b)는 메모리 칩(20)의 동작시 온도를 측정할 수 있다. 일 실시예에 따르면, 메모리 칩(20)의 계측 소자(20b)는 서로 다른 금속 물질로 이루어진 금속 패턴들(M1, M2)이 접합된 계측 접점(J; measurement junction)을 갖는 열전대(thermocouple)일 수 있다. 상세하게, 계측 소자(20b)는 재배선 공정을 이용하여 절연막의 상부면에 형성된 제 1 및 제 2 금속 패턴들(M1, M2)을 포함한다. 제 1 및 제 2 금속 패턴들(M1, M2)의 일단들 각각은 계측 패드(21b)와 전기적으로 연결될 수 있다. 이러한 계측 소자(20b)는 메모리 칩(20)의 동작시 온도 또는 변형을 측정할 수 있으며, 측정된 신호는 계측 패드들(21b)을 통해 출력될 수 있다. 보다 상세하게, 열전대는 계측 접점(J)에서의 온도와 제 1 또는 제 2 금속 패턴(M1, M2)의 일단에서의 온도 차이에 의해 제 1 및 제 2 금속 패턴들(M1, M2)에 전류가 흐르는 기전력이 발생할 수 있다. 즉, 두 개의 계측 패드들(21b) 사이의 전압차를 통해 메모리 칩(20)의 온도가 측정될 수 있다.
제 1 및 제 2 금속 패턴들(M1, M2)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 예를 들어, 제 1 금속 패턴(M1)은 구리로 이루어지고, 제 2 금속 패턴(M2)은 콘스탄탄(Constantan, 구리 60%, 니켈 40% 인 합금)으로 이루어질 수 있다. 이와 달리, 제 1 금속 패턴(M1)은 니켈-크롬으로 이루어지고, 제 2 금속 패턴(M2)은 니켈-알루미늄으로 이루어질 수 있다.
도 2b를 참조하면, 메모리 칩(20)의 계측 소자(20b)는 두 개의 계측 패드들(21b) 사이에 연결된 금속 그리드(MG; metal grid)로 이루어진 스트레인 게이지(strain gauge)일 수 있다. 금속 그리드(MG)는 재배선 공정을 이용하여 절연막의 상부면에 형성될 수 있다. 금속 그리드(MG)의 양단들은 각각 계측 패드(21b)와 전기적으로 연결될 수 있다. 이러한 계측 소자(20b)는 반도체 패키지(100)의 변형에 따른 금속 그리드(MG)의 저항값을 계측 패드(21b)로 출력한다. 상세하게, 반도체 패키지(100)의 변형에 따라 금속 그리드(MG)에 인장(tensile) 압력이 가해지거나 압축(compressive) 압력이 가해질 수 있으며, 금속 그리드(MG)에 가해지는 압력에 따라 금속 그리드(MG)의 저항값이 증가하거나 감소될 수 있다. 이에 따라, 두 개의 계측 패드들(21b) 사이에 연결된 금속 그리드(MG)에 흐르는 전류량이 변화될 수 있다. 즉, 두 개의 계측 패드들(21b) 사이의 전류량 변화에 따라 메모리 칩(20)의 변형을 측정할 수 있다.
일 실시예에서, 금속 그리드(MG)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 예를 들어, 금속 그리드(MG)는 콘스탄탄(Constantan, 니크롬(Nichrome), 카르마(Karma), 망가닌(Manganin)로 이루어질 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 3을 참조하면, 메모리 칩(20)은 반도체 기판(21) 상에 형성된 메모리 소자들(20a) 및 메모리 소자들(20a) 상의 계측 소자(20b)를 포함한다. 일 실시예에 따르면, 반도체 기판(21)은 서로 대향하는 제 1 면 및 제 2 면을 가질 수 있다. 반도체 기판(21)의 제 1 면 상에 메모리 소자들(20a)이 형성될 수 있다. 예를 들어, 반도체 기판(21)의 제 1 면 상에 메모리 트랜지스터들(23), 제어 트랜지스터들 및 데이터 저장 요소들을 포함하는 메모리 소자들(20a)이 형성될 수 있다. 반도체 기판(21)의 제 1 면 상에 메모리 소자들(20a)을 덮는 절연막(25)이 배치될 수 있으며, 절연막(25)은 메모리 소자들(20a)과 전기적으로 연결되는 배선 구조체를 포함할 수 있다. 메모리 소자들(20a)은 배선 구조체들을 통해 입출력 패드들(21a)과 전기적으로 연결될 수 있다.
절연막(25) 상에 계측 소자(20b)를 구성하는 재배선 패턴(27)이 형성될 수 있다. 재배선 패턴(27)은 내부 계측 패드(29)와 전기적으로 연결될 수 있으며, 내부 계측 패드(29)는 관통 전극(TSV)과 전기적으로 연결될 수 있다. 일 실시예에서, 재배선 패턴(27)은 재배선 공정을 이용하여 형성될 수 있으며, 도 2a 및 도 2b를 참조하여 설명한 열전대의 제 1 및 제 2 금속 패턴들(도 2a의 M1, M2 참조) 또는 스트레인 게이지의 금속 그리드(도 2b의 MG 참조)를 구성할 수 있다. 예를 들어, 재배선 패턴(27)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다.
관통 전극(TSV)은 절연막(25) 및 반도체 기판(21)을 관통하여 내부 계측 패드(29)와 접속될 수 있다. 관통 전극(TSV)은 기둥(pillar) 형태를 가질 수 있으며, 메모리 트랜지스터들(23)과 이격되어 배치될 수 있다. 관통 전극(TSV)은 배리어막(barrier layer)과 금속막을 포함할 수 있다. 배리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 배리어막은 관통 전극(TSV)에 함유된 금속이 반도체 기판(21)으로 확산하는 것을 줄일 수 있다. 금속막은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 또는 인듐(In)을 포함할 수 있다. 관통 전극(TSV)과 반도체 기판(21) 및 절연막(25) 사이에 비아 절연막이 개재될 수 있다. 예를 들어, 비아 절연막은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 또는 그들의 조합을 포함할 수 있다. 또한, 비아 절연막은 폴리머막을 포함할 수도 있다.
반도체 기판(21)의 제 2 면에 관통 전극(TSV)과 전기적으로 연결되는 계측 패드(21b)가 형성될 수 있다. 메모리 칩(20)의 계측 패드(21b)는 솔더 볼(solder ball) 또는 솔더 범프(15; solder bump)를 통해 패키지 기판(10)의 본딩 패드(11)와 전기적으로 연결될 수 있다. 또한, 본딩 패드(11)는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 외부 접속 패드(13)와 전기적으로 연결될 수 있다. 즉, 메모리 칩(20)의 계측 소자(20b)에서 측정된 계측 신호는 외부 접속 단자들(17)을 통해 외부 장치로 출력될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 반도체 패키지(100)는 패키지 기판(10), 패키지 기판(10) 상에 적층된 복수 개의 메모리 칩들(20) 및 몰딩막(50)을 포함한다.
일 실시예에 따르면, 복수 개의 메모리 칩들(20) 중 적어도 하나는 도 1 내지 도 3을 참조하여 설명한 바와 같이, 반도체 기판 상에 형성된 메모리 소자들(20a), 메모리 소자들(20a) 상에 형성되는 계측 소자(20b)를 포함한다. 또한, 메모리 칩(20)은 메모리 소자들(20a)과 연결되는 입출력 패드들(도 2 a의 21a 참조)과, 계측 소자(21b)와 연결되는 계측 패드들(도 2a의 21b 참조)을 포함할 수 있다. 예를 들어, 복수 개의 메모리 칩들(20) 중 최상층에 위치하는 메모리 칩(20)이 계측 소자(20b)를 포함할 수 있다. 이와 달리, 복수 개의 메모리 칩들(20) 중 최하층에 배치되는 메모리 칩(20)이 계측 소자(20b)를 포함할 수 있다. 또 다른 예로, 패키지 기판(10) 상에 적층된 메모리 칩들(20) 각각은 계측 소자(20b)를 포함할 수도 있다.
최하층의 메모리 칩(20)은 플립 칩 본딩 방식에 의해 패키지 기판(10) 상에 실장될 수 있으며, 패키지 기판(10) 상에 적층된 복수의 메모리 칩들(20)은 관통 전극들(TSV)을 통해 전기적으로 연결될 수 있다. 또한, 최상층에 위치하는 메모리 칩(20)의 계측 소자(20b)는 관통 전극(TSV)을 통해 패키지 기판(10)의 본딩 패드(11)와 전기적으로 연결될 수 있다. 본딩 패드(11)는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 외부 접속 패드들(13)과 전기적으로 연결될 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 반도체 패키지(100)는 패키지 기판(10) 상에 실장된 메모리 칩(20) 및 메모리 칩(20)을 덮는 몰딩막(50)을 포함한다.
패키지 기판(10)은 상부면과 하부면을 가지며, 본딩 패드들(11), 내부 배선들(IC) 및 외부 접속 패드들(13)을 포함한다. 패키지 기판(10)의 상부면에 본딩 패드들(11)이 배열되며, 패키지 기판(10)의 하부면에 외부 접속 패드들(13)이 배열될 수 있다. 본딩 패드들(11)은 내부 배선들(IC)을 통해 외부 접속 패드들(13)과 전기적으로 연결될 수 있다. 외부 접속 패드들(13)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(17)이 부착될 수 있다.
일 실시예에서, 메모리 칩(20)은 패키지 기판(10)의 상부면에 접착막을 이용하여 부착될 수 있다. 메모리 칩(20)은, 앞에서 설명한 바와 같이, 메모리 소자들(20a) 및 계측 소자(20b)를 포함한다. 계측 소자(20b)는, 도 2a 및 도 2b를 참조하여 설명한 것처럼, 재배선 공정을 이용하여 형성된 열전대이거나 스트레인 게이지일 수 있다. 또한, 메모리 칩(20)은 도 2a 및 도 2b를 참조하여 설명한 것처럼, 계측 소자(20b)와 연결된 계측 패드들(21b) 및 메모리 소자들(20a)과 연결된 입출력 패드들(도 2a의 21a 참조)을 포함한다. 일 실시예에서, 계측 패드들(21b) 및 입출력 패드들(도 2a의 21a 참조)은 메모리 칩(20)의 상부면에 배열될 수 있다. 그리고, 계측 패드들(21b) 및 입출력 패드들(도 2a의 21a 참조)은 본딩 와이어(W)를 통해 패키지 기판(10)의 본딩 패드(11)와 전기적으로 연결될 수 있다. 메모리 칩(20)의 계측 소자(20b)에서 측정된 계측 신호는 외부 접속 단자들(17)을 통해 외부 장치로 출력될 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 6을 참조하면, 메모리 칩(20)은 반도체 기판(21) 상에 형성된 메모리 소자들(20a) 및 계측 소자(20b)를 포함한다. 메모리 소자들(20a)은 반도체 기판(21)의 상부면에 형성될 수 있으며, 메모리 트랜지스터들(23), 제어 트랜지스터들 및 데이터 저장 요소들을 포함하는 메모리 소자들(20a)을 포함할 수 있다. 반도체 기판(21)의 상부면에 메모리 소자들(20a)을 덮는 절연막(25)이 배치될 수 있으며, 절연막(25)은 메모리 소자들(20a)과 전기적으로 연결되는 배선 구조체를 포함할 수 있다. 메모리 소자들(20a)은 배선 구조체들을 통해 입출력 패드들(도 2a의 21a 참조)과 전기적으로 연결될 수 있다.
절연막(25) 상에 계측 소자(20b)를 구성하는 재배선 패턴(27)이 형성될 수 있다. 재배선 패턴(27)은 계측 패드(21b)와 전기적으로 연결될 수 있다. 재배선 패턴(27)은 재배선 공정을 이용하여 형성될 수 있으며, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 이러한 재배선 패턴(27)은 도 2a 및 도 2b를 참조하여 설명한 열전대의 제 1 및 제 2 금속 패턴들(도 2a의 M1, M2 참조) 또는 스트레인 게이지의 금속 그리드(도 2b의 MG 참조)를 구성할 수 있다.
일 실시예에서, 계측 패드(21b)는 패키지 기판(10)과 계측 패드(21b)의 전기적 연결을 위해 메모리 칩(20)의 최상층에 배치된 패시베이션막에 의해 노출될 수 있다. 계측 패드(21b)는 본딩 와이어(W)를 통해 패키지 기판(10)의 본딩 패드(11)와 전기적으로 연결될 수 있다. 또한, 본딩 패드(11)는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 외부 접속 패드(13)와 전기적으로 연결될 수 있다. 외부 접속 패드(13)는 외부 접속 단자(17)를 통해 외부 장치와 전기적으로 연결될 수 있다.
도 7은 본 발명의 제 4 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 반도체 패키지(100)는 패키지 기판(10), 패키지 기판(10) 상에 실장된 메모리 칩(20), 및 메모리 칩(20)을 덮는 몰딩막(50)을 포함한다.
메모리 칩(20)은 앞에서 설명한 바와 같이, 메모리 소자들(20a) 및 계측 소자(20b)를 포함한다. 계측 소자(20b)는, 도 2a 및 도 2b를 참조하여 설명한 것처럼, 재배선 공정을 이용하여 형성된 열전대이거나 스트레인 게이지일 수 있다. 또한, 메모리 칩(20)은 도 2a 및 도 2b를 참조하여 설명한 것처럼, 계측 소자(20b)와 연결된 계측 패드들(21b) 및 메모리 소자들(20a)과 연결된 입출력 패드들(21a)을 포함한다.
이 실시예에서, 메모리 칩(20)의 하부면에 입출력 패드들(21a)이 배치될 수 있으며, 메모리 칩(20)의 상부면에 계측 패드들(21b)이 배치될 수 있다. 입출력 패드들(21a)은 메모리 소자들(20a)과 전기적으로 연결되며, 계측 패드들(21b)은 계측 소자(20b)와 전기적으로 연결될 수 있다. 또한, 메모리 칩(20)의 입출력 패드들(21a)은 관통 전극들(TSV)을 통해 메모리 소자들(20a)과 전기적으로 연결될 수 있다. 그리고, 메모리 칩(20)의 입출력 패드들(21a)은 범프를 통해 패키지 기판(10)의 제 1 본딩 패드들(11a)과 접속될 수 있으며, 메모리 칩(20)의 계측 패드(21b)는 본딩 와이어(W)를 통해 패키지 기판(10)의 제 2 본딩 패드들(11b)과 전기적으로 연결될 수 있다.
도 8은 본 발명의 제 4 실시예에 따른 반도체 패키지의 일부분을 확대한 도면이다.
도 8을 참조하면, 반도체 기판(21)은 서로 대향하는 제 1 면 및 제 2 면을 가질 수 있다. 반도체 기판(21)의 제 1 면 상에 메모리 소자들(20a)이 형성될 수 있다. 예를 들어, 반도체 기판(21)의 제 1 면 상에 메모리 트랜지스터들(23), 제어 트랜지스터들 및 데이터 저장 요소들을 포함하는 메모리 소자들(20a)이 형성될 수 있다. 반도체 기판(21)의 제 1 면 상에 메모리 트랜지스터들(23), 제어 트랜지스터들 및 데이터 저장 요소들을 덮는 절연막(25)이 배치될 수 있으며, 절연막(25)은 메모리 소자들(20a)과 전기적으로 연결되는 배선 구조체를 포함할 수 있다. 메모리 소자들(20a)은 배선 구조체들을 통해 관통 전극(TSV)과 전기적으로 연결될 수 있다. 반도체 기판(21)의 제 2 면에 관통 전극(TSV)과 전기적으로 연결되는 입출력 패드(21a)가 형성될 수 있다. 메모리 칩(20) 의 입출력 패드(21a)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 통해 패키지 기판(10)의 제 1 본딩 패드(11a)와 전기적으로 연결될 수 있다.
메모리 소자들(20a)을 덮는 절연막(25) 상에 계측 소자(20b)를 구성하는 재배선 패턴(27)이 형성될 수 있다. 재배선 패턴(27)은 재배선 공정을 이용하여 형성될 수 있다. 이러한 재배선 패턴(27)은 도 2a 및 도 2b를 참조하여 설명한 열전대의 제 1 및 제 2 금속 패턴들(도 2a의 M1, M2 참조) 또는 스트레인 게이지의 금속 그리드(도 2b의 MG 참조)를 구성할 수 있다. 재배선 패턴(27)은 계측 패드(21b)와 전기적으로 연결될 수 있으며, 계측 패드(21b)는 패시베이션막에 의해 노출될 수 있다. 계측 패드(21b)는 본딩 와이어(W)를 통해 패키지 기판(10)의 제 2 본딩 패드(11b)와 전기적으로 연결될 수 있다. 또한, 본딩 패드(11b)는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 외부 접속 패드(13)와 전기적으로 연결될 수 있다. 외부 접속 패드(13)는 외부 접속 단자(17)를 통해 외부 장치와 전기적으로 연결될 수 있다.
도 9는 본 발명의 제 5 실시예에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 반도체 패키지(100)는 패키지 기판(10) 상에 적층된 복수 개의 메모리 칩들(20) 및 몰딩막(50)을 포함한다. 이 실시예에서, 적층된 메모리 칩들(20)은 본딩 와이어(W)를 통해 패키지 기판(10)의 본딩 패드들(11)과 전기적으로 연결될 수 있다. 그리고, 메모리 칩들(20) 중 적어도 하나는 메모리 소자들(20a) 및 계측 소자(20b)를 포함한다. 예를 들어, 복수 개의 메모리 칩들(20) 중 최상층에 위치하는 메모리 칩(20)이 계측 소자(20b)를 포함할 수 있다. 또한, 메모리 칩(20)은 메모리 소자들(20a)과 연결되는 입출력 패드들(21a)과, 계측 소자(21b)와 연결되는 계측 패드들(21b)을 포함할 수 있다. 계측 소자(20b)와 연결된 계측 패드(21b)는 본딩 와이어(W)를 통해 패키지 기판(10)의 본딩 패드들(11)과 전기적으로 연결될 수 있다. 본딩 패드(11)는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 외부 접속 패드들(13)과 전기적으로 연결될 수 있다.
도 10, 도 11, 및 도 12는 본 발명의 실시예들에 따른 멀티-칩 반도체 패키지의 단면도들이다.
도 10 및 도 11을 참조하면, 멀티-칩 반도체 패키지(200)는 패키지 기판(10) 상에 실장된 컨트롤러 칩(30)과, 컨트롤러 칩(30) 상에 적층된 복수 개의 메모리 칩들(20)을 포함한다.
패키지 기판(10)은 상부면과 하부면을 가지며, 본딩 패드들(11), 내부 배선들(IC) 및 외부 접속 패드들(13)을 포함한다. 패키지 기판(10)의 상부면에 본딩 패드들(11)이 배열되며, 패키지 기판(10)의 하부면에 외부 접속 패드들(13)이 배열될 수 있다. 본딩 패드들(11)은 내부 배선들(IC)을 통해 외부 접속 패드들(13)과 전기적으로 연결될 수 있다. 외부 접속 패드들(13)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(17)이 부착될 수 있다.
컨트롤러 칩(30)은 패키지 기판(10) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 컨트롤러 칩(30)은 복수의 관통 전극들(TSV)을 포함할 수 있으며, 관통 전극들(TSV)은 범프(15)를 통해 패키지 기판(10)과 접속될 수 있다. 또한, 컨트롤러 칩(30)은 관통 전극들(TSV)을 통해 메모리 칩들(20)과 전기적으로 연결될 수 있다.
메모리 칩들(20) 각각은 복수의 관통 전극들(TSV)을 포함하며, 관통 전극들(TSV)을 통해 컨트롤러 칩(30)과 전기적으로 연결될 수 있다.
도 10에 도시된 실시예에 따르면, 메모리 칩들(20) 중 적어도 하나는 메모리 소자들(20a)과 함께 계측 소자(20b)를 포함한다. 예를 들어, 최상층의 메모리 칩(20)이 메모리 소자들(20a) 및 계측 소자(20b)를 포함할 수 있다. 상세하게, 메모리 칩(20)은 도 7 및 도 8을 참조하여 설명한 것처럼, 반도체 기판 상에 형성된 메모리 소자들(20a) 및 메모리 소자들(20a)을 덮는 절연막 상에 형성된 계측 소자(20b)를 포함한다. 계측 소자(20b)는 재배선 공정을 이용하여 형성된 재배선 패턴을 포함한다. 예를 들어, 계측 소자(20b)는, 도 2a 및 도 2b를 참조하여 설명한 것처럼, 재배선 공정을 이용하여 형성된 열전대이거나 스트레인 게이지일 수 있다. 또한, 메모리 칩(20)은 도 2a 및 도 2b를 참조하여 설명한 것처럼, 계측 소자(20b)와 연결된 계측 패드들(21b) 및 메모리 소자들(20a)과 연결된 입출력 패드들(21a)을 포함한다.
일 실시예에서, 계측 소자(20b)는 이종의 금속 패턴들이 접합된 접점(junction)을 갖는 열전대를 포함할 수 있다. 열전대의 접점에서 메모리 칩(20)의 온도가 측정될 수 있으며, 계측 패드들(21b)을 통해 출력되는 계측 신호는 관통 전극들(TSV)을 통해 컨트롤러 칩(30)으로 전송될 수 있다. 컨트롤러 칩(30)은 계측 신호를 통해 얻어진 메모리 칩(20)의 온도와 기준 온도를 비교하고, 메모리 칩(20)의 온도에 따라 메모리 칩(20)의 동작 속도를 제어할 수 있다.
도 11에 도시된 실시예에 따르면, 컨트롤러 칩(30)은 반도체 기판 상에 형성된 로직 소자들(30a) 및 로직 소자들(30a) 상에 형성된 계측 소자(30b)를 포함할 수 있다. 즉, 이 실시예에 따르면, 멀티-칩 반도체 패키지(200)는 컨트롤러 칩(30)의 동작시 컨트롤러 칩(30)의 물리적 변화(예를 들어, 온도 및 변형)에 따른 계측 신호를 출력할 수 있다. 그리고, 계측 소자(30b)를 포함하는 컨트롤러 칩(30) 상에 복수 개의 메모리 칩들(20)이 적층될 수 있다. 이와 달리, 컨트롤러 칩(30)은 적층된 메모리 칩들(20) 중 최상층의 메모리 칩(20) 상에 적층될 수도 있다. 또 다른 예로, 멀티-칩 반도체 패키지(200) 내에서 각각의 메모리 칩들(20) 및 컨트롤러 칩(30)은 계측 소자를 포함할 수도 있다.
도 12를 참조하면, 멀티-칩 반도체 패키지(300)는 패키지 기판(10) 상에 실장된 컨트롤러 칩(30)과 패키지 기판(10) 상에 적층된 복수 개의 메모리 칩들(20)을 포함한다.
패키지 기판(10)은 상부면과 하부면을 가지며, 제 1 및 제 2 본딩 패드들(11a, 11b), 내부 배선들(IC) 및 외부 접속 패드들(13)을 포함한다. 패키지 기판(10)의 상부면에 제 1 및 제 2 본딩 패드들(11a, 11b)이 배열되며, 패키지 기판(10)의 하부면에 외부 접속 패드들(13)이 배열될 수 있다. 제 1 및 제 2 본딩 패드들(11a, 11b)은 내부 배선들(IC)을 통해 서로 연결될 수 있다. 또한, 제 1 및 제 2 본딩 패드들(11a, 11b)은 외부 접속 패드들(13)과 전기적으로 연결될 수 있다. 외부 접속 패드들(13)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(17)이 부착될 수 있다.
메모리 칩들(20) 중 최하층의 메모리 칩(20)은 플립 칩 본딩 방식으로 패키지 기판(10) 상에 실장될 수 있으며, 적층된 메모리 칩들(20)은 관통 전극들(TSV)을 통해 서로 전기적으로 연결될 수 있다. 일 실시예에 따르면, 메모리 칩들(20) 중 적어도 하나는 메모리 소자들(20a)과 함께 계측 소자(20b)를 포함한다. 실시예들에 따르면, 계측 소자(20b)는 재배선 공정을 이용하여 형성된 재배선 패턴을 포함한다. 예를 들어, 계측 소자(20b)는, 도 2a 및 도 2b를 참조하여 설명한 것처럼, 재배선 공정을 이용하여 형성된 열전대이거나 스트레인 게이지일 수 있다. 또한, 메모리 칩(20)은 도 2a 및 도 2b를 참조하여 설명한 것처럼, 계측 소자(20b)와 연결된 계측 패드들(21b) 및 메모리 소자들(20a)과 연결된 입출력 패드들(21a)을 포함한다.
컨트롤러 칩(30)은 본딩 와이어(W)를 통해 패키지 기판(10)의 제 2 본딩 패드들(11b)과 전기적으로 연결될 수 있다. 계측 소자(20b)에서 출력된 계측 신호는 패키지 기판(10) 내부의 내부 배선들(IC)을 통해 컨트롤러 칩(30)으로 전송될 수 있다. 일 실시예에 따르면, 계측 소자(20b)를 통해 메모리 칩(20)의 온도가 측정될 수 있으며, 컨트롤러 칩(30)은 계측 신호를 통해 얻어진 메모리 칩(20)의 온도와 기준 온도를 비교하고, 메모리 칩(20)의 온도에 따라 메모리 칩(20)의 동작 속도를 제어할 수 있다.
한편, 다른 실시예에 따르면, 계측 소자는 도 11을 참조하여 설명한 것처럼, 로직 소자들과 함께 컨트롤러 칩(30) 내에 구비될 수 있다. 이러한 경우, 컨트롤러 칩(30)의 동작시 컨트롤러 칩(30)의 물리적 변화가 계측 소자(20b)를 통해 측정될 수 있으며, 측정된 계측 신호에 따라 컨트롤러 칩(30)의 동작 속도가 제어될 수 있다.
도 13은 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도이다.
도 13을 참조하면, 적층형 반도체 패키지(400)는 제 1 반도체 패키지(110) 및 제 1 반도체 패키지(110) 상에 적층된 제 2 반도체 패키지(120)를 포함한다.
제 1 반도체 패키지(110)는 제 1 패키지 기판(111) 상에 실장된 컨트롤러 칩(30)을 포함하며, 제 2 패키지는 제 2 패키지 기판(121) 상에 실장된 메모리 칩들(20)을 포함한다.
컨트롤러 칩(30)은 제 1 패키지 기판(111) 상에 와이어(wire) 본딩 방식 또는 플립 칩(flip chip) 본딩 방식을 통해 실장될 수 있다. 이 실시예에서, 컨트롤러 칩(30)은 플립 칩(flip chip) 본딩 방식으로 실장될 수 있다. 즉, 컨트롤러 칩(30)의 하부면에 데이터 패드들이 배치될 수 있으며, 도전성 범프들을 이용하여 데이터 패드들을 제 1 패키지 기판(111)의 본딩 패드들(113)에 본딩시킴으로써 컨트롤러 칩(30)이 제 1 패키지 기판(111) 상에 실장될 수 있다.
제 1 패키지 기판(111)의 하부면에 외부 접속 패드들(117)이 배열되며, 제 1 패키지 기판(111)의 상부면에 접속 패드들이 배열될 수 있다. 접속 패드들(115)은 내부 배선들(IC)을 통해 본딩 패드들(113)과 전기적으로 연결될 수 있다. 접속 패드들(115)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 연결 접속 단자들(130)이 부착될 수 있다. 외부 접속 패드들(117)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(150)이 부착될 수 있다.
이에 더하여, 제 1 반도체 패키지(110)는 컨트롤러 칩(30)을 덮는 제 1 몰딩막(119)을 포함할 수 있다. 제 1 몰딩막(119)은 제 1 패키지 기판(111)과 컨트롤러 칩(30) 사이에 언더필(underfill)될 수 있다. 제 1 몰딩막(119)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 제 1 몰딩막(119)은 제 1 패키지 기판(111)의 접속 패드들(115을 노출시킬 수 있다.
이 실시예에 따르면, 복수 개의 메모리 칩들(20)이 와이어 본딩 방식으로 제 2 패키지 기판(121)의 상부면에 실장될 수 있다. 다른 실시예에서, 메모리 칩들(20)은, 도 10, 도 11, 및 도 12를 참조하여 설명한 것처럼, 제 2 패키지 기판(121) 상에 적층될 수도 있다. 메모리 칩들(20)은 앞에서 설명한 바와 같이, 메모리 소자들(20a) 및 계측 소자(20b)를 포함한다. 계측 소자(20b)는 계측 패드(21b)와 전기적으로 연결되며, 계측 패드(21b)는 본딩 와이어(W) 또는 관통 전극(TSV)을 통해 제 2 패키지 기판(121)의 본딩 패드(123)와 전기적으로 연결될 수 있다. 계측 소자(20b)는 재배선 공정을 이용하여 형성된 재배선 패턴을 포함한다. 예를 들어, 계측 소자(20b)는, 도 2a 및 도 2b를 참조하여 설명한 것처럼, 재배선 공정을 이용하여 형성된 열전대이거나 스트레인 게이지일 수 있다.
제 2 패키지 기판(121)의 본딩 패드들(123)은 내부 배선들(IC)을 통해 제 2 패키지 기판(121)의 하부면에 배치된 접속 패드들(125)과 전기적으로 연결될 수 있다. 제 2 패키지 기판(121)의 접속 패드들(125)은 연결 접속 단자(130)를 통해 제 1 패키지 기판(111)의 접속 패드들(115)과 전기적으로 연결될 수 있다.
이에 더하여, 제 2 반도체 패키지(120)(200)는 메모리 칩들(20)을 덮는 제 2 몰딩막(129)을 포함할 수 있다. 제 2 몰딩막(129)은 제 2 패키지 기판(121)과 메모리 칩들(20) 사이에 언더필(underfill)될 수 있다. 제 2 몰딩막(129)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
이 실시예에 따르면, 제 2 반도체 패키지(120)에 구비된 메모리 칩들(20)에서 각 계측 소자(20b)를 통해 메모리 칩들(20)의 물리적 변화를 측정할 수 있다. 그리고, 계측 소자(20b)에서 측정된 계측 신호는 제 1 반도체 패키지(110)의 컨트롤러 칩(30)으로 전송될 수 있다. 한편, 다른 실시예에 따르면, 계측 소자(20b)는 로직 소자들과 함께 컨트롤러 칩(30) 내에 구비될 수 있다. 이러한 경우, 컨트롤러 칩(30)의 동작시 컨트롤러 칩(30)의 물리적 변화가 계측 소자(20b)를 통해 측정될 수 있으며, 측정된 계측 신호에 따라 컨트롤러 칩(30)의 동작 속도가 제어될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 데이터 저장 장치를 개략적으로 나타내는 도면들이다.
도 14 및 도 15를 참조하면, 데이터 저장 장치(1000)는 복수의 반도체 메모리 패키지들(100), 버퍼 반도체 메모리 패키지(300), 및 컨트롤러(200)를 포함한다.
데이터 저장 장치(1000)는 입출력 포트를 통해 외부 호스트와 데이터를 교환한다. 데이터 저장 장치(1000)는 호스트로부터 읽기/쓰기 요청에 응답하여 반도체 메모리 패키지들(100)에 데이터를 저장하거나 독출한다. 호스트는 데이터 저장 장치(1000)로 데이터를 쓰도록 요청한다. 호스트는 데이터 쓰기 요청시에 그에 대응하는 어드레스와 데이터를 제공한다. 또한, 호스트는 데이터 저장 장치(1000)로 데이터의 읽기 요청을 제공한다.
도 14에 도시된 실시예에 따르면, 복수 개의 반도체 메모리 패키지들(100)이 모듈 보드(module board)의 상부면에 실장될 수 있으며, 각각의 반도체 메모리 패키지들(100)이 컨트롤러(200)에 의해 제어될 수 있다. 도 14에 도시된 실시예에 따르면, 복수 개의 반도체 메모리 패키지들(100)이 하나의 반도체 패키지를 구성할 수 있다.
실시예들에 따르면, 반도체 메모리 패키지들(100)은 전기적으로 데이터의 소거(erase) 및 프로그램(program)이 가능하고 전원이 차단되어도 데이터가 유지되는 비휘발성 메모리 소자 및 반도체 메모리 패키지(100)의 물리적 변화를 측정하는 계측 소자를 포함한다. 비휘발성 메모리 소자는 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 이와 달리, 비휘발성 메모리 소자는 PRAM, MRAM, ReRAM, FRAM, 또는 NOR 플래시 메모리 등일 수 있다. 계측 소자는, 앞에서 설명한 바와 같이, 반도체 메모리 패키지(100)의 온도 또는 변형에 따른 측정 신호를 출력할 수 있다. 계측 소자는 앞에서 상술한 바와 같이, 메모리 소자들 상에 재배선 공정을 이용하여 형성된 재배선 패턴을 포함할 수 있다. 예를 들어, 계측 소자는 도 2a 및 도 2b를 참조하여 설명한 바와 같이, 열전대 또는 스트레인 게이지일 수 있다.
버퍼 반도체 메모리 패키지(300)은 컨트롤러(200)와 반도체 메모리 패키지들(100) 사이에 송수신되는 데이터와, 컨트롤러(200)와 호스트 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 버퍼 반도체 메모리 패키지(300)은 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리로 구성될 수 있다.
컨트롤러(200)는 호스트와 데이터 저장 장치(1000)와의 물리적 연결을 제공한다. 즉, 컨트롤러(200)는 호스트의 버스 포맷(Bus format)에 대응하여 데이터 저장 장치(1000)와의 인터페이싱을 제공한다. 호스트의 버스 포맷으로 USB(Universal Serieal Bus), PCI express, SATA(Serieal ATA), PATA(Parallel ATA) 등으로 구성될 수 있다. 또한, 컨트롤러(200)와 호스트 사이에 커맨드, 어드레스, 데이터 등의 신호를 주고 받을 수 있다. 컨트롤러(200)는 호스트의 커맨드에 따라 해당 반도체 메모리 패키지들(100)에 데이터를 쓰기나 해당 반도체 메모리 패키지들(100)로부터 데이터를 읽어낸다.
나아가, 실시예들에 따르면, 컨트롤러(200)는 반도체 메모리 패키지(100)에 구비된 계측 소자를 통해 출력되는 계측 신호에 따라 반도체 메모리 패키지들(100)을 제어할 수 있다. 상세하게, 계측 소자가 도 2a에 도시된 바와 같이 열전대일 경우, 계측 접점(J)에서의 온도와 제 1 또는 제 2 금속 패턴(도 2a의 M1, M2 참조)의 일단에서의 온도 차이에 의해 제 1 및 제 2 금속 패턴들(도 2a의 M1, M2 참조)에 전류가 흐르는 기전력이 발생할 수 있다. 즉, 컨트롤러(200)는 두 개의 계측 패드들(도 2a의 21b 참조) 사이의 전압차를 통해 반도체 메모리 패키지(100)의 온도를 실시간으로 측정할 수 있다. 그리고, 측정된 온도를 기준 온도와 비교하여 반도체 메모리 패키지(100)의 동작을 제어할 수 있다. 다른 실시예에서, 계측 소자가 도 2b에 도시된 바와 같이, 스트레인 게이지일 경우, 두 개의 계측 패드들(도 2b의 21b 참조) 사이에 연결된 금속 그리드(MG)에 흐르는 전류량의 변화가 컨트롤러(200)에서 센싱될 수 있다. 그리고, 컨트롤러(200)는 센싱된 전류량에 따라 반도체 메모리 패키지(100)의 동작(예를 들어, 전류량)을 제어할 수 있다.
도 16은 본 발명의 실시예들에 따른 데이터 저장 장치의 제어 방법을 설명하기 위한 블록도이다.
도 16을 참조하면, 메모리 소자들 및 계측 소자를 포함하는 반도체 메모리 패키지(100)에서 계측 신호(TEMP)가 출력되어 컨트롤러(200)로 전송될 수 있다. 일 실시예에 따르면, 반도체 메모리 패키지(100)은 계측 소자로서 열전대를 포함할 수 있으며, 열전대에서 출력되는 계측 신호(TEMP)가 컨트롤러(200)로 제공될 수 있다. 컨트롤러(200)는 계측 신호(즉, 전압차)에 따라 반도체 메모리 패키지(100)의 온도를 실시간을 측정할 수 있다. 다른 실시예에 따르면, 반도체 메모리 패키지(100)은 계측 소자로서 스트레인 게이지를 포함할 수 있으며, 스크레인 게이지에서 출력되는 계측 신호(TEMP; 즉, 전류량)이 컨트롤러(200)로 제공될 수 있다. 컨트롤러(200)는 계측 신호(TEMP)에 응답하여 반도체 메모리 패키지(100)의 동작을 제어하는 제어 신호(CS)를 반도체 메모리 패키지(100)으로 전송한다.
도 17은 본 발명의 일 실시예에 따른 데이터 저장 장치에서 반도체 메모리 패키지의 온도 변화를 나타내는 그래프이다. 도 18은 본 발명의 실시예들에 따른 데이터 저장 장치의 제어 방법을 설명하기 위한 흐름도이다.
도 17을 참조하면, 반도체 메모리 패키지가 동작함에 따라 반도체 메모리 패키지의 온도가 상승될 수 있으며, 반도체 메모리 패키지 내에 집적된 계측 소자를 통해 실시간으로 반도체 메모리 패키지의 온도가 측정될 수 있다. 그리고, 반도체 메모리 패키지의 온도는 컨트롤러를 통해 기준 온도(T-r) 이상 상승되지 않도록 제어될 수 있다.
상세하게, 도 18을 참조하면, 반도체 메모리 패키지로부터 실시간으로 측정된 측정 온도가 컨트롤러에 입력될 수 있다(S10). 컨트롤러에 입력된 측정 온도는 기준 온도와 비교될 수 있다(S20). 여기서, 측정 온도가 기준 온도보다 클 경우, 컨트롤러는 반도체 메모리 패키지의 동작 속도를 감소시킬 수 있다(S30). 이에 따라, 반도체 메모리 패키지의 온도가 기준 온도보다 낮아질 수 있다. 예를 들어, 반도체 메모리 패키지에서의 발열 온도를 떨어뜨리기 위해 컨트롤러는 반도체 메모리 패키지의 클록 주파수, 또는 반도체 메모리 패키지에 공급되는 전류량을 감소시킬 수 있다. 그리고, 측정 온도가 기준 온도보다 낮을 경우, 반도체 메모리 패키지의 동작 속도는 유지될 수 있으며, 반도체 메모리 패키지의 온도가 계속해서 측정될 수 있다. 실시예들에 따르면, 반도체 메모리 패키지의 온도가 실시간으로 측정될 수 있으며, 상술한 단계들은 데이터 저장 장치의 동작시 계속해서 반복될 수 있다. 이에 따라, 반도체 메모리 패키지의 온도는 상승과 하강을 반복할 수 있다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈을 나타내는 도면이다.
도 19를 참조하면, 전자 장치(1100)는 반도체 집적회로 칩(1120) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1130)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 집적회로 칩들(1120, 1130)을 기판(1110)에 설치함으로써, 패키지 모듈(1100)이 형성될 수 있다. 패키지 모듈(1100)은 기판(1110) 일측에 구비된 외부연결단자(1140)를 통해 외부전자장치와 연결될 수 있다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 도면이다.
도 20을 참조하면, 메모리 카드(1200)는 하우징(1210) 내에 제어기(1220)와 메모리(1230)를 포함할 수 있다. 제어기(1220)와 메모리(1230)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1220)의 명령에 따라서, 메모리(1230)와 제어기(1220)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(1200)는 메모리(1230)에 데이터를 저장하거나 또는 메모리(1230)로부터 데이터를 외부로 출력할 수 있다.
제어기(1220) 및/또는 메모리(1230)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 이러한 메모리 카드(1200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(1200)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치의 다른 예를 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 모바일(mobile phone) 폰(1300)을 도시한다. 다른 예로, 본 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치의 개략적인 블록도이다.
도 22를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(1400)는 마이크로프로세서(1410), 사용자 인터페이스(1410), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1430), 본 발명의 실시예에 따른 반도체 패키지(1440)을 포함한다. 반도체 패키지(1440)는 앞에서 상술한 바와 같이, 계측 소자를 포함하는 메모리 칩과, 메모리 칩을 제어하는 컨트롤러 칩을 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1450)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 및 제 2 접속 패드들을 갖는 패키지 기판; 및
    상기 패키지 기판 상에 실장된 반도체 칩을 포함하되,
    상기 반도체 칩은,
    반도체 기판;
    상기 반도체 기판 상에 형성되며, 입출력 패드들과 전기적으로 연결되는 반도체 소자들; 및
    상기 반도체 소자들 상에 형성되며, 계측 패드들과 전기적으로 연결되는 계측 소자를 포함하며,
    상기 입출력 패드들은 상기 제 1 접속 패드들과 전기적으로 연결되고, 상기 계측 패드들은 상기 제 2 접속 패드들과 전기적으로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 재배선 패턴을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 서로 다른 금속 물질로 이루어진 금속 패턴들을 갖는 열전대(thermocouple)를 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 계측 소자는 상기 반도체 소자들을 덮는 절연막 상에 형성된 금속 그리드(grid)를 갖는 스트레인 게이지(strain gauge)를 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 상기 반도체 기판을 관통하여 상기 계측 패드들과 접속되는 관통 전극을 더 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 계측 패드들과 상기 제 2 접속 패드들을 전기적으로 연결하는 본딩 와이어를 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 패키지는 상기 패키지 기판 상에 실장된 컨트롤러 칩을 더 포함하되,
    상기 컨트롤러 칩은 상기 반도체 칩의 상기 계측 소자로부터 측정된 계측 신호를 수신하여 상기 반도체 칩의 동작을 제어하는 반도체 패키지.
  8. 반도체 기판, 상기 반도체 기판 상에 형성된 반도체 소자들, 및 상기 반도체 소자들 상에 형성된 계측 소자를 포함하는 반도체 칩으로서, 상기 계측 소자는 상기 반도체 칩의 물리적 변화를 측정하여 계측 신호로 출력하는 것; 및
    상기 반도체 칩으로부터 상기 계측 신호를 수신하여, 상기 반도체 칩의 동작을 제어하는 컨트롤러를 포함하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 계측 소자는 상기 반도체 칩의 온도를 측정하여 상기 계측 신호로 출력하며,
    상기 컨트롤러는 상기 계측 신호를 기준 온도와 비교하고, 상기 측정 온도가 상기 기준 온도보다 높은 경우 상기 반도체 칩의 동작 속도를 감소시키는 데이터 저장 장치.
  10. 제 8 항에 있어서,
    상기 컨트롤러가 실장되는 제 1 패키지 기판; 및
    상기 제 1 패키지 기판 상에 적층되며, 상기 반도체 칩이 실장되는 제 2 패키지 기판을 더 포함하는 데이터 저장 장치.
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