JP7462269B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
近年、複数の基板を積層して貼り合わせた積層型のイメージセンサ等の半導体装置が、高密度化、小型化又は薄型化を達成する上で有効に活用されている。複数の基板を積層する際の１つの技術として貫通電極が注目されている。特許文献１に開示される固定撮像装置（半導体装置）の積層基板は、下側基板であるロジック基板と上側基板である画素センサ基板とを上下方向に貼り合わせた構造を有する。下側基板は、シリコン（Ｓｉ）で構成されたシリコン基板である半導体基板と、半導体基板の上側に形成される多層配線層とを備える。多層配線層により、制御回路、ロジック回路などが構成される。半導体基板の所定の位置に複数の貫通孔が形成され、それぞれの貫通孔に接続導体が埋め込まれることによって、貫通電極が形成される。下側基板と上側基板のそれぞれの貼り合わせ面に電極が形成され、これらの電極が互いに接続される。貫通電極は、これらの電極と電気的に接続される。
国際公開第２０１９／０６９６６９号
しかしながら、この種の積層基板では、半導体基板と半導体基板の内部に設けられる貫通電極とのそれぞれの線膨張係数が異なる。よって、上側基板の下側基板への貼り合わせ時に加熱（一般的には３５０～５００℃）してから常温になるまで冷却する工程において、半導体基板内に歪みが残留する。そのため、圧縮、膨張などの垂直応力が半導体基板と貼り合わせ面とに発生する。これにより、上側基板及び下側基板の貼り合わせ面における電気的接続が失われ、導通不良が発生する可能性がある。従って、従来技術では、半導体基板と貫通電極との線膨張係数差に起因する障害の発生を抑制する上で改善の余地がある。
本開示の非限定的な実施例は、半導体基板と貫通電極との線膨張係数差に起因する障害の発生を抑制する半導体装置及び製造方法の提供に資する。
本開示の一実施例に係る半導体装置は、第１端面と前記第１端面とは反対側の第２端面とを有する第１基板と、前記第１端面に設けられる複数の第１電極と、前記第２端面に設けられ、前記第２端面に張り合わされる第２基板の電極と電気的に接続される第２電極と、前記第１基板の内部に設けられ、前記第２電極と電気的に接続される内部配線と、前記第１基板の内部に設けられ、前記第１電極と前記内部配線とを電気的に接続する複数の第３電極と、前記第１基板の内部に設けられ、前記第１基板内に生じる歪みを測定する歪みセンサと、を備え、前記第３電極の線膨張係数は前記第１基板の線膨張係数よりも大きく、前記歪みセンサは、前記第１基板と前記第２基板とが積層される積層方向と直交する方向に互いに離れて配列される複数の前記第３電極の間に設けられ、前記歪みセンサは、複数の前記第３電極の何れか一つに、隣接し、且つ、直接電気的に接続される。
本開示の一実施例に係る半導体装置の製造方法は、基材に第１絶縁層を形成する工程と、当該第１絶縁層上に歪みセンサを形成する工程と、前記歪みセンサを覆うように第２絶縁層を形成する工程と、当該第２絶縁層に内部配線を形成する工程と、当該内部配線を覆うように多層内部配線層を形成する工程と、前記基材の当該多層内部配線層側とは反対側に孔を形成する工程と、当該孔に、前記歪みセンサと隣接するように電極を形成する工程と、前記歪みセンサで検出された電圧を外部機器に伝達する外部接続電極を、当該電極に接続する工程と、前記内部配線を覆うように基板を貼り合わせる工程と、を含む半導体装置の製造方法。
本開示の一実施例によれば、半導体基板と貫通電極との線膨張係数差に起因する障害の発生を抑制する半導体装置及び製造方法を構築できる。
本開示の一実施例における更なる利点及び効果は、明細書及び図面から明らかにされる。かかる利点及び／又は効果は、いくつかの実施形態並びに明細書及び図面に記載された特徴によってそれぞれ提供されるが、１つ又はそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
本開示の第１実施の形態に係る半導体装置２００の全体断面図 図１に示す半導体装置２００の要部を拡大した断面図 歪みセンサ３ｃと４つの貫通電極５ａ、５ｂ、５ｃ、５ｄと内部配線２ｂとの配置例を示す模式図 歪みセンサ３ｃと貫通電極５との位置関係を説明するための図 歪みセンサ３ｃと貫通電極５との位置関係を説明するための図 歪みセンサ３ｃと貫通電極５との位置関係を説明するための図 本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するための図 本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するための図 本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するための図 本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するための図 本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するための図 本開示の第１実施の形態に係る半導体装置２００と貼り合わせ基板２０１との貼り合わせ面に、剥離が発生するメカニズムを説明するための図 本開示の第１実施の形態に係る半導体装置２００と貼り合わせ基板２０１との貼り合わせ面に、剥離が発生するメカニズムを説明するための図 本開示の第１実施の形態に係る半導体装置２００の検査フローを示す図 本開示の歪みセンサ３ｃの測定値（歪み量）と市場不良（貼り合わせ面に発生する応力）との紐づけ例を示す図 本開示の第２実施の形態に係る半導体装置２００の要部を拡大した断面図 本開示の第３実施の形態に係る半導体装置２００の要部を拡大した断面図 本開示の第４実施の形態に係る半導体装置２００の要部を拡大した断面図
以下に添付図面を参照しながら、本開示の好適な実施形態について詳細に説明する。なお本明細書及び図面において、実質的に同一の機能を有する構成要素については、同一の符号を付することにより重複説明を省略する。以下の図において、それぞれに示される構成部材の形状、厚み、長さなどは、図面の作成上、実際の構成部材の形状、厚み、長さなどと異なる。さらに、各構成部材の材質は、本実施の形態に記載される材質に限定されるものではない。また、本開示の実施の形態には、半導体装置に設けられる貫通電極、再配線、外部接続電極、貼り合わせ電極、マイクロビア、内部配線、絶縁層などの個数が、実際の個数と異なる場合も含まれる。
図１以降において、Ｘ軸方向、Ｙ軸方向、及びＺ軸方向は、それぞれ、Ｘ軸に平行な方向、Ｙ軸に平行な方向、Ｚ軸に平行な方向を表す。Ｘ軸方向とＹ軸方向は、互いに直交する。Ｘ軸方向とＺ軸方向は、互いに直交する。Ｙ軸方向とＺ軸方向は、互いに直交する。ＸＹ平面は、Ｘ軸方向及びＹ軸方向に平行な仮想平面を表す。ＸＺ平面は、Ｘ軸方向及びＺ軸方向に平行な仮想平面を表す。ＹＺ平面は、Ｙ軸方向及びＺ軸方向に平行な仮想平面を表す。また、Ｘ軸方向のうち、矢印で示す方向はプラスＸ軸方向とし、当該方向とは逆の方向はマイナスＸ軸方向とする。Ｙ軸方向のうち、矢印で示す方向はプラスＹ軸方向とし、当該方向とは逆の方向はマイナスＹ軸方向とする。Ｚ軸方向のうち、矢印で示す方向はプラスＺ軸方向とし、当該方向とは逆の方向はマイナスＺ軸方向とする。Ｚ軸方向は、例えば垂直方向、積層方向、又は上下方向に等しく、Ｘ軸方向及びＹ軸方向は、例えば水平方向又は左右方向に等しい。
［第１実施の形態］
＜半導体装置２００の構成例＞
図１及び図２を参照しながら本開示の第１実施の形態に係る半導体装置２００の構成例について説明する。図１は本開示の第１実施の形態に係る半導体装置２００の全体断面図であり、図２は図１に示す半導体装置２００の要部を拡大した断面図である。なお、図２には、図１の符号Ａで示す破線で囲まれる箇所を拡大して示す。
半導体装置２００は、複数の貼り合わせ電極１と、多層内部配線層２と、歪みセンサ形成層３と、基材４と、複数の貫通電極５と、再配線層６と、複数の外部接続電極７とを備える。
貼り合わせ電極１、多層内部配線層２、歪みセンサ形成層３、基材４、再配線層６、及び外部接続電極７は、この順でマイナスＺ軸方向に積層される。
複数の貼り合わせ電極１は、多層内部配線層２の上側の面（プラスＺ軸方向の面）に設けられる。複数の貼り合わせ電極１はＸ軸方向に互いに離れて配列されている。
多層内部配線層２は、複数の絶縁層２ａを上下方向に積層した構造を有する。多層内部配線層２には、隣接する絶縁層２ａの間に設けられる内部配線２ｂと、隣接する絶縁層２ａの間に設けられる内部配線２ｂ同士を接続する複数のマイクロビア２ｃとが形成される。
絶縁層２ａは、上下方向に隣接する内部配線２ｂ同士を絶縁し、また貼り合わせ電極１から内部配線２ｂを絶縁し、さらにマイクロビア２ｃの周囲を絶縁する絶縁部材である。複数の絶縁層２ａの内、プラスＺ軸方向の最も外側に設けられる絶縁層２ａには、複数の貼り合わせ電極１が形成されている。
複数のマイクロビア２ｃの内、多層内部配線層２の最も下側に位置するマイクロビア２ｃは、その一部が半導体層３ａに設けられている。当該マイクロビア２ｃの下端は、貫通電極の上面に接している。
なお、当該マイクロビア２ｃの形状は図示例に限定されるものではない。例えば、当該マイクロビア２ｃは、その下端が歪みセンサ形成層３を貫通するように延伸し、かつ、貫通電極５に接続される形状でもよい。
絶縁層２ａは、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などで形成させる。内部配線２ｂ、マイクロビア２ｃ、及び貼り合わせ電極１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）などを用いて形成される。なお、貼り合わせ電極１、内部配線２ｂ、マイクロビア２ｃ、及び絶縁層２ａのそれぞれは、同一の材料で形成されていてもよいし、複数の絶縁層２ａの位置によって、異なる材料で形成されてもよい。
歪みセンサ形成層３は、半導体層３ａ、２つの絶縁層３ｂ、歪みセンサ３ｃ、及び絶縁膜３ｄを備える。歪みセンサ形成層３は、これらの構成要素により、全体として歪みセンサ部を形成する層である。
半導体層３ａは、ゲルマニウム、単結晶シリコン、多結晶シリコン、アモルファスシリコン、シリコンカーバイドなどで形成されている。
２つの絶縁層３ｂは、互いに同一の材料で形成されていてもよいし、異なる材料で形成されてもよい。２つの絶縁層３ｂの内、歪みセンサ３ｃの上側の絶縁層３ｂは、多層内部配線層２を構成する絶縁層２ａと歪みセンサ３ｃとの間を絶縁する絶縁部材である。２つの絶縁層３ｂの内、歪みセンサ３ｃの下側の絶縁層は、後述する絶縁層１０１ｂと歪みセンサ３ｃとの間を絶縁する絶縁部材である。なお、半導体層３ａには、歪みセンサ３ｃだけでなく、歪みセンサ３ｃ以外の回路、例えばトランジスタを形成してもよい。
歪みセンサ３ｃは、半導体層３ａの絶縁膜３ｄによって隔離された一部に、ボロン、リンなどの不純物を拡散することにより、形成されている。歪みセンサ３ｃは、例えば、貫通電極５に隣接して設けられている。歪みセンサ３ｃの位置は、貫通電極５の上端面と向き合う位置でもよいし、貫通電極５の側面と向き合う位置でもよい。貫通電極５の上端面は、貫通電極５のプラスＺ軸方向の端面である。貫通電極５の側面は、貫通電極５の外周面の内、ＸＹ平面と直交する面である。歪みセンサ３ｃ及び貫通電極５の詳細は後述する。
絶縁膜３ｄは、歪みセンサ３ｃと半導体層３ａとの間を絶縁する絶縁部材である。絶縁膜３ｄは、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）などで形成される。
基材４は、絶縁層３ｂのマイナスＺ軸方向の端面に対向して設けられる。基材４は、例えば、シリコン（Ｓｉ）、ガラス、ポリイミドフィルム、ＰＥＴフィルムなどで形成されている。基材４の主面４ａ（基材４の表面）には、歪みセンサ形成層３が形成されている。
複数の貫通電極５は、複数の絶縁層３ｂと基材４を上下方向に貫通し、Ｘ軸方向に互いに離れて配列されている。図２の左側に示される貫通電極５は、その上端が歪みセンサ３ｃに接続されている。図２の右側に示される貫通電極５は、その上端がマイクロビア２ｃに接続され、マイクロビア２ｃを介して、内部配線２ｂと電気的に接続されている。
なお、貫通電極５は、マイクロビア２ｃ、内部配線２ｂなどを介して、歪みセンサ３ｃと電気的に接続されてもよい。また、図２では、貫通電極５が複数の絶縁層３ｂと基材４を上下方向に貫通しているが、貫通電極５は、例えば、複数の絶縁層３ｂ、基材４、半導体層３ａ及び絶縁層２ａを貫通するように設けてもよい。
貫通電極５は、例えば金属を筒状に形成した導電体と、当該導電体の周囲に形成される絶縁膜とを備える。絶縁膜は、基材４と半導体層３ａとの間に生じる電気的なリークを防止する機能を有する。なお、例えば当該導電体の一部に樹脂などの有機物を埋め込み、又は当該導電体の周囲に空隙を設けることによって、絶縁を保ちながら当該導電体の使用量を低減してもよい。これにより、当該導電体の使用量が減り、半導体装置２００の製造コストを削減できる。
貫通電極５には再配線６ｂが接続される。再配線６ｂは、基材４の裏面（基材４の主面４ａ側とは反対側の面）に形成される導電性の電極であり、外部接続電極７と接続されている。貫通電極５及び再配線６ｂは、例えば、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、チタンタングステン合金（ＴｉＷ）、ポリシリコンなどで形成することができる。再配線６ｂは、絶縁層６ａにより絶縁されている。
外部接続電極７は、例えば、半田ボール、表面に導電性被膜を形成した樹脂ボール、ワイヤボンディングにより形成されたバンプなどである。外部接続電極７が半田ボールの場合、外部接続電極７には、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ａｇ－Ｂｉ系等、種々の組成の半田材料を用いることができる。外部接続電極７がワイヤボンディングにより形成されたバンプの場合、外部接続電極７には、金（Ａｕ）、銅（Ｃｕ）などを用いることができる。
なお、貫通電極５及び外部接続電極７には、２つの用途の電極が含まれる。一方は、マイクロビア２ｃを介して、貼り合わせ電極１と電気的に接続される電極であり、他方は、歪みセンサ３ｃと電気的に接続される電極である。前者は、通常の製品の動作用の電極であり、後者は、歪みセンサ３ｃによる歪み測定用の電極である。このように、用途が異なる二種類の電極を用いることで、歪みセンサ３ｃを、通常の製品として機能を果たす回路（製品回路）から独立をさせることができる。
このように歪みセンサ３ｃの機能を製品回路の機能から独立させることにより、歪みセンサ３ｃの測定が製品の特性に影響を与えることを防止できる。さらに、歪みセンサ３ｃの測定値に当該製品回路で発生したノイズが進入することを防止できる。製品回路は、例えば、自動車、家電、ＦＡ機器などに搭載される回路である。
歪みセンサ３ｃは、貫通電極５及び再配線６ｂ（場合によっては、内部配線２ｂ及びマイクロビア２ｃも含む）を介して、外部接続電極７に接続され、さらに外部接続電極７に接続される配線を通じて、不図示の外部の機器と電気的に接続されている。
このような接続により、一般的な配線方法、すなわち基材４の主面４ａに配線を接続する方法に比べて、外部の機器までの電気的な配線長を短くできる。このように電気的な配線長が短くなることで、配線経路に伝達される歪みセンサ３ｃの測定値に、ノイズが重畳しにくくなり、歪み測定の精度が向上する。
また、基材４の主面４ａに、歪みセンサ３ｃの測定値を取得するための内部配線を設けることが不要になり、さらに、当該内部配線に接続される測定パッドを設けるための余分なスペースが不要になる。そのため、半導体装置２００の小型化が可能となる。
ここで、半導体装置２００を構成する部材の内、貫通電極５は、その線膨張係数が比較的高く、かつ、比較的大きな体積を占める。このため、貫通電極５の熱膨張収縮は、半導体装置２００を構成する部材の中で、貫通電極５の熱膨張収縮が最も大きくなる。線膨張係数は、物体の長さ、体積などが、温度上昇によって膨張する割合を表したものである。このような貫通電極５に隣接するように歪みセンサ３ｃを設けることで、熱の変化によって半導体装置２００内に発生する歪みを精度よく測定でき、市場不良（市場で発覚する不良）の推定精度が向上する。詳細は後述する。
＜歪みセンサ３ｃの構成＞
歪みセンサ３ｃは、半導体層３ａにボロン、リンなどの不純物を拡散することで、形成された半導体ゲージである。歪みセンサ３ｃは、厚みが非常に薄い構造を有し、例えば、歪みセンサ３ｃの垂直方向のサイズ（厚み）は、１０～５００［ｎｍ］であり、歪みセンサ３ｃの平面方向（水平方向）のサイズは、１０～９００［ｕｍ］である。垂直方向は、第１基板と第２基板とが積層される積層方向に等しい。第１基板は、本実施の形態の多層内部配線層２，１０８、歪みセンサ形成層３，１０９及び基材４により構成され得る。第２基板は、本実施の形態の貼り合わせ基板２０１により構成され得る。
一定の電流を供給した歪みセンサ３ｃに外部応力が加わることによって、歪みセンサ３ｃが歪むと、歪みセンサ３ｃで検出される電圧値が変化する。この電圧値の変化量を利用して、抵抗変化率及びゲージ率に基づき、歪みが計算される。つまり、歪み計算には、ゲージに機械的な歪みを加えた時に、その電気抵抗が変化するピエゾ抵抗効果が利用される。
図３を参照して、具体的な電流供給の方法、電位測定の方法について説明する。図３は、歪みセンサ３ｃと４つの貫通電極５ａ、５ｂ、５ｃ、５ｄと内部配線２ｂとの配置例を示す模式図である。
４つの貫通電極５ａ、５ｂ、５ｃ、５ｄのそれぞれは、図１及び図２に示す複数の貫通電極５の内、歪みセンサ３ｃを取り囲むように配置される４つの貫通電極５に対応する。これらの貫通電極５ａ、５ｂ、５ｃ、５ｄは、外部接続電極７に接続されているため、各工程において、外部接続電極７の外部から供給される電流を流すことができ、また歪みセンサ３ｃに発生する電圧が印加される。
歪みセンサ３ｃでは、例えば４端子法によって歪みを測定できる。４端子法は、例えばＡ，Ｂ，Ｃ及びＤの４本の電極の内、２本の電極ＡＤ間に一定電流を流し、残りの２本の電極ＢＣ間に生じる電圧の電位差を測定し、抵抗を求める方法である。具体的には、マイクロビア２ｃ及び内部配線２ｂを介して間接的に（場合によってはこれらを介さずに直接）、２つの貫通電極５ａ、５ｄから歪みセンサ３ｃに対して電流を流し、このとき２つの貫通電極５ｂ、５ｃの間に発生する電位差を検出することにより、歪みセンサ３ｃを用いた歪み測定が行われる。
なお、歪みセンサ３ｃによる歪みは、４端子法以外にも、２端子法を用いることができる。２端子法は、例えば、歪みセンサ３ｃの両端に２つの電極端子を設け、２つの電極端子を通じて、歪みセンサ３ｃに流れる電流とそのとき生じる電位差を測定する方法であり、４端子法に比べ装置の作製が簡便で、かつ、電位差を容易に測定できるという利点がある。
ただし、２端子法は、４端子法に比べて、外部接続電極７に接続される不図示の配線（半導体装置２００の外部に敷設される金属のケーブルなど）の配線抵抗、接触抵抗などの影響を受け易いことが知られている。このため歪み測定値にバラツキが生じ易い。４端子法を利用することにより、当該配線の配線抵抗、接触抵抗などの影響を受けずに、精度よく歪みを測定できる。このため歪みセンサ３ｃには、４端子法を用いることが好ましい。
なお、歪みセンサ３ｃは、前述した半導体型（半導体ゲージ）に限定されず、金属型でもよい。金属型の歪みセンサ３ｃは、一般的にはＣｕ－Ｎｉ系合金、Ｎｉ－Ｃｒ系合金で形成されており、感度を高めるためプラチナ金属、ニッケルで形成されていてもよい。
ただし、半導体型の歪みセンサ３ｃの測定感度は、金属型の歪みセンサ３ｃの測定感度に比べて、数十倍優れているため、半導体型の歪みセンサ３ｃを採用することにより、微細な歪みを測定できる。
また、半導体型の歪みセンサ３ｃは、拡散する不純物の種類によって、ｐ型半導体（ボロンなどを拡散）、ｎ型半導体（リンなどを拡散）などに分類できる。ｐ型半導体の歪みセンサ３ｃは、水平方向（Ｘ軸又はＹ軸方向）の歪みを測定できる。ｎ型半導体の歪みセンサ３ｃは、垂直方向の歪みを測定できる。ｎ型半導体の歪みセンサ３ｃを用いることにより、貫通電極５の熱膨張収縮による半導体装置２００内部の垂直方向の歪みを測定することができる。
また、歪みセンサ３ｃを形成する半導体層３ａに、ゲルマニウム、多結晶シリコン、アモルファスシリコン、シリコンカーバイドなどの代わりに、単結晶シリコンを用いることにより、歪みの測定感度をより高めることができる。また、これにより、半導体層３ａの形成に必要な材料コストの上昇を抑えることができる。
次に図４～図６を参照して、歪みセンサ３ｃと貫通電極５との位置関係、歪みセンサ３ｃの水平方向の形状、歪みセンサ３ｃと半導体層３ａの結晶方位８との関係、などを説明する。図４～図６は、歪みセンサ３ｃと貫通電極５との位置関係を説明するための図である。
歪みセンサ３ｃを垂直方向に平面視した形状は、例えば長方形である。長方形の歪みセンサ３ｃでは、例えば、歪みセンサ３ｃの２つの短手辺部に電流の供給が行われ、かつ、当該２つ短手辺部に発生する電圧の電位差が測定される。
長方形の歪みセンサ３ｃは、例えば、図４に示すように、歪みセンサ３ｃを形成する半導体層３ａの結晶方位８［０１０］に沿って延伸するように、半導体層３ａに形成される。すなわち、歪みセンサ３ｃは、半導体層３ａの結晶方位に対して、歪みセンサ３ｃの長手辺部が平行になるように配置される。
さらに、歪みセンサ３ｃは、４つの貫通電極５の内、基材４のマイナスＹ軸方向寄りに設けられる２つの貫通電極５の間に配置され、かつ、これらの２つの貫通電極５の内、マイナスＸ軸方向寄りの貫通電極５の近くに配置されている。
このように歪みセンサ３ｃを配置することにより、例えば、ｎ型半導体の歪みセンサ３ｃに対して、結晶方位８と平行に電流が供給され、このとき検出される電位差を測定することで、水平方向の歪みの影響が極小化され、垂直方向の歪みをより感度よく測定できる。
このように、４つの貫通電極５の内の１つの貫通電極５に対して、長手辺部が対向するように、歪みセンサ３ｃが形成されることにより、貫通電極５の熱膨張収縮に起因する歪みが発生している箇所の歪みを、より感度よく測定できる。
なお、短手辺部が長くなると、歪みが発生していない箇所（例えば基材４の内、４つの貫通電極５に囲まれた領域の中心部）への歪みセンサ３ｃの接触面積が広くなる。これにより、貫通電極５の膨張と収縮が発生しても、相対的に、歪みセンサ３ｃの単位面積当たりの歪み量が小さくなり、抵抗値の変化率も小さくなるため、歪みの測定感度が低下する。従って、歪みセンサ３ｃの形状を長方形に設定した場合には、短手辺部の長さが極力短くなるように構成することが好ましい。
なお、歪みセンサ３ｃを平面視した形状は、長方形に限定されず、前述した４端子法を適用できる形状、すなわち歪みセンサ３ｃに電流を供給でき、かつ、歪みセンサ３ｃで発生する電圧の電位差を測定できる形状であれば、長方形以外でもよい。長方形以外の形状は、例えば、正方形、楕円形、環状（ドーナツ形状）、環状の一部が欠けたＣ字形状などを例示できる。ただし、半導体型の歪みセンサ３ｃでは、歪みセンサ３ｃを形成している半導体層の結晶方位８と平行な方向に、電流を供給することで、目的とする歪み特性を得ることができる。このため、例えば、上記のドーナツ形状、Ｃ字形状などの半導体型の歪みセンサ３ｃを用いた場合、当該結晶方位８と平行な方向に電流を供給することができず、所望の歪み量を測定することが困難である。従って、半導体型の歪みセンサ３ｃの形状は、長方形とすることが好ましい。
なお、歪みセンサ３ｃは、図５及び図６に示すように配置してもよい。図５に示す歪みセンサ３ｃは、結晶方位８［１００］に沿って延伸するように半導体装置２００に配置される。図６に示す歪みセンサ３ｃは、結晶方位８［１１０］に沿って延伸するように半導体装置２００に配置される。
＜半導体装置２００の製造方法例＞
次に図７～図１１を参照して、第１実施の形態に係る半導体装置２００の製造方法について説明する。図７～図１１は、本開示の第１実施の形態に係る半導体装置２００の製造方法を説明するため図である。なお、図７～図１１には、図１の符号Ａで示す破線で囲まれる箇所を拡大して示す。
図７の上から１つ目の図に示すように、基材１０１ａの主面１０１ａ１に絶縁層１０１ｂを形成し、さらに、半導体基板１０２ａの主面１０２ａ１に絶縁層１０２ｂを形成する。絶縁層１０１ｂ、及び絶縁層１０２ｂは、基材１０１ａ及び半導体基板１０２ａの双方に形成してもよいし、何れか一方に形成してもよい。絶縁層１０１ｂ、及び絶縁層１０２ｂの形成方法には、シリコン酸化膜（ＳｉＯ２）の場合、熱酸化、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法などを例示できる。
図７の上から２つ目の図に示すように、基材１０１ａと半導体基板１０２ａを貼り合わせる面を、硫酸過酸化水素混合液などで親水化処理した上で、基材１０１ａの絶縁層１０１ｂに、半導体基板１０２ａの絶縁層１０２ｂを貼り合わせる。貼り合わせる工法には、熱処理する方法、表面活性化法などがある。表面活性化法では、真空中でアルゴンのイオンビームにより貼り合わせる面をスパッタすることで活性化させ、真空中で、基材１０１ａの絶縁層１０１ｂに半導体基板１０２ａの絶縁層１０２ｂが貼り合わされる。
図７の上から３つ目の図に示すように、半導体基板１０２ａの裏面（半導体基板１０２ａの絶縁層１０２ｂ側とは反対側の面）をＣＭＰ（chemical mechanical polishing）などの工法で研磨及び薄膜化することで、半導体層１０２ｅを形成する。
図７の上から４つ目の図に示すように、レジストパターンをマスクとして、半導体層１０２ｅをエッチングし、トレンチ（浅い溝）１０３ａを掘ることで、半導体層１０２ｅ上において、歪みセンサ３ｃになる素子１０２ｃを独立させる。その後、レジストパターンを洗浄し除去する。
図８の上から１つ目の図に示すように、ＣＶＤ法などを用いて、半導体層１０２ｅの裏面（半導体層１０２ｅの絶縁層１０２ｂ側とは反対側の面）に、トレンチ１０３ａに絶縁材を埋め込むようにして、絶縁層を形成する。
その後、ＣＭＰなどによって、半導体層１０２ｅの裏面（半導体層１０２ｅの絶縁層１０２ｂ側とは反対側の面）に形成された、当該絶縁層を除去することにより、トレンチ１０３ａに絶縁材が残る。この絶縁材によって、トレンチ１０３ａに埋め込まれた絶縁膜１０３ｂが形成される。絶縁膜１０３ｂによって、素子１０２ｃの水平方向の周囲に形成される半導体層１０２ｅから素子１０２ｃが絶縁された状態になる。
図８の上から２つ目の図に示すように、レジストパターンをマスクとして、素子１０２ｃにボロン、リンなどの不純物を拡散することで、歪みセンサ１０２ｄを形成する。なお、歪みセンサ１０２ｄを形成する半導体層１０２ｅに、製品として機能を果たすトランジスタ（前述した製品回路）を形成してもよい。トランジスタは半導体層１０２ｅに形成される、歪みセンサ以外の回路の一例である。
半導体層１０２ｅに当該トランジスタを形成することによって、１つの半導体層１０２ｅに歪みセンサ１０２ｄ及び当該トランジスを設けることができるため、当該トランジスの形成のために、半導体層１０２ｅとは別の半導体層を設ける必要がない。従って、半導体層１０２ｅの数を削減でき、かつ、追加の貼り合わせの工程が不要になるため、半導体装置２００の材料費と組立工数を削減できる。
図８の上から３つ目の図に示すように、ＣＶＤ法などを用いて、半導体層１０２ｅの裏面（半導体層１０２ｅの絶縁層１０２ｂ側とは反対側の面）に絶縁膜１０４が形成される。これにより、歪みセンサ形成層１０９が完成する。
図８の上から４つ目の図に示すように、マイクロビアレジストパターンを形成し、マイクロビアレジストパターンをマスクとして、エッチング処理を行い、絶縁膜１０４にマイクロビアパターン１０５ａを形成する。その後、マイクロビアレジストパターンを洗浄し除去する。
図９の上から１つ目の図に示すように、ＣＶＤ法などを用いて、絶縁膜１０４の主面１０４ａ（絶縁膜１０４の半導体層１０２ｅ側とは反対側の面）に、マイクロビアパターン１０５ａを埋めるようにして、マイクロビアの材料による層を形成する。
その後、ＣＭＰなどを用いて、当該層を除去することにより、マイクロビアパターン１０５ａにマイクロビアの材料が残る。この材料によって、マイクロビアパターン１０５ａに埋め込まれたマイクロビア１０５ｂが形成される。
図９の上から２つ目の図に示すように、ＣＶＤ法などを用いて、絶縁膜１０４の主面１０４ａに絶縁層１０６を形成する。
図９の上から３つ目の図に示すように、不図示の内部配線レジストパターンを形成し、当該内部配線レジストパターンをマスクとして、エッチング処理を行い、絶縁層１０６に内部配線パターン１０７ａを形成する。その後、洗浄にて当該内部配線レジストパターンを除去する。
図９の上から４つ目の図に示すように、ＣＶＤ法などを用いて、絶縁層１０６の表面（絶縁層１０６の絶縁膜１０４側とは反対側の面）に、内部配線パターン１０７ａを埋めるようにして、内部配線の材料による層を形成する。
その後、ＣＭＰなどを用いて、当該層を除去することにより、内部配線パターン１０７ａに内部配線の材料が残る。この材料によって、内部配線パターン１０７ａに埋め込まれた内部配線１０７ｂが形成される。
その後、図８の上から４つ目の図に示す工程から、図９の上から４つ目に示す図に示す工程までを繰り返すことによって、図１０の上から１つ目の図に示すように、歪みセンサ形成層１０９の上側に、多層内部配線層１０８が形成される。多層内部配線層１０８には、複数の内部配線１０７ｂが形成される。この工程（内部配線工程）の繰り返し回数は、一般的には１０回程度であるが、必要に応じて１～２０回までの何れかでもよい。
図１０の上から２つ目の図に示すように、ポリマーによる側壁のカバーと異方性プラズマエッチングとを繰り返すボッシュプロセスなどを用いて、基材１０１ａの所定の位置に、複数の貫通孔１０８ａを形成する。貫通孔１０８ａは、基材１０１ａだけでなく、複数の異種材料で構成された絶縁層１０１ｂ、絶縁層１０２ｂなどの層を貫通するように、形成されている。その後、側壁のカバーに使用したポリマーを洗浄により除去する。
なお、貫通電極１０８ｂと内部配線１０７ｂとを電気的に接続する場合、貫通孔１０８ａは、さらに、半導体層１０２ｅ、絶縁膜１０４、及び絶縁層１０６も貫通するように形成される。
なお、ボッシュプロセスでは、異方性プラズマエッチングで用いるガスの種類を、エッチングする層の材料を選択的にエッチングできるものに変えながら行うことにより、それぞれの材料が異なる複数の層に、貫通孔１０８ａを形成できる。
図１０の上から３つ目の図に示すように、ＣＶＤ法などを用いて、基材１０１ａの裏面（基材１０１ａの主面１０１ａ１とは反対側の面）に、貫通孔１０８ａへ貫通電極の材料を埋め込むようにして、貫通電極の材料の層を形成する。
その後、ＣＭＰなどで、基材１０１ａの裏面に形成された、当該層を除去することにより、貫通孔１０８ａに貫通電極の材料が残る。この貫通電極の材料によって、貫通孔１０８ａに埋め込まれた貫通電極１０８ｂが形成される。
なお、貫通電極１０８ｂを形成する前に、貫通孔１０８ａを形作る壁面（内周面）に、ＣＶＤ法などを用いて、絶縁膜を形成してもよい。これにより、貫通電極１０８ｂから基材１０１ａに対する電気的なリークを防止すことができる。
また、貫通電極１０８ｂは、貫通孔１０８ａをすべて埋めるように形成する必要はない。例えば、貫通孔１０８ａの底部と当該底部の周辺の側面に、膜状に貫通電極材料を形成することで、貫通電極１０８ｂを設けてもよい。この場合、貫通孔１０８ａの内部空間の内、貫通電極材料が設けられていない部分には、絶縁性の樹脂などを埋め込んでもよい。これにより、貫通電極１０８ｂの材料の使用量を削減することができる。
図１１の上から１つ目の図に示すように、貫通電極１０８ｂの裏面（貫通電極１０８ｂの半導体層１０２ｅ側とは反対側の面）に再配線１１０を形成する。再配線１１０は、貫通電極１０８ｂと、後述する外部接続電極１１１とを、電気的に接続する導電性部材である。再配線１１０は、電解メッキ工法、無電解メッキ工法などにより形成される。
また、外部接続電極１１１が形成される所定の位置が開口されるようにして、基材１０１ａの主面１０１ａ１側とは反対側の面に、絶縁層１１２を形成する。絶縁層１１２は、スピンコート工法、スリットコート工法などにより形成される。
図１１の上から２つ目の図に示すように、再配線１１０の表面の内、絶縁層１１２に覆われていない部分に、外部接続電極１１１を形成する。外部接続電極１１１の材料は、半田ボール、導電性樹脂ボール、スタッドバンプなどである。
半田ボール、導電性樹脂ボールを用いる場合、外部接続電極１１１の再配線１１０への接続は、半田付けと、導電性接着剤による接着との何れでもよい。また、半田ボール、導電性樹脂ボールなどの代わりに、例えば、スクリーン印刷法を用いて、ソルダーペーストを再配線１３１上に供給して、このソルダーペーストをリフローすることで、外部接続電極１１１を形成してもよい。
金（Ａｕ）、銅（Ｃｕ）などのスタッドバンプを用いる場合、金（Ａｕ）、銅（Ｃｕ）などの細線ワイヤ（例えばφ１０～５０［μｍ］）、ワイヤボンディング装置などを使用して、外部接続電極１１１を形成する。
＜歪みセンサ３ｃによる歪み測定動作と作用＞
次に、図１２及び図１３を参照して、歪みセンサ３ｃによる歪み測定動作を説明する。図１２及び図１３は、本開示の第１実施の形態に係る半導体装置２００と貼り合わせ基板２０１との貼り合わせ面に、剥離が発生するメカニズムを説明するための図である。
図１２の上から１つ目の図に示すように、半導体装置２００に対向して半導体装置２００に貼り合わされる、貼り合わせ基板２０１を準備する。貼り合わせ基板２０１は、シリコン基板２０４と、シリコン基板２０４の半導体装置２００側の面に設けられる銅（Ｃｕ）電極２０３と、当該面に設けられるシリコン酸化膜（ＳｉＯ２）２０２とを備える。
なお、貼り合わせ基板２０１の構成例は、半導体装置２００を貼り合わせることができる基板であればよく、図示例に限定されるものではない。
このようにして貼り合わされる半導体装置２００と貼り合わせ基板２０１とを構成する複数の部材の中で、特に熱膨張収縮による内部歪み量が大きい部材は、厚みが大きく、かつ、線膨張係数が大きい貫通電極５である。例えば、多層内部配線層２及び歪みセンサ形成層３のそれぞれの厚みは、数［μｍ］以下であるのに対して、基材４及び貫通電極５のそれぞれに厚みは、数十［μｍ］から数百［μｍ］であり、非常に大きい。
剛性が高いシリコンにより基材４が形成されている場合、シリコンの線膨張係数は、例えば３．９×１０－６であり、基材４に歪みが生じ難い。これに対して、貫通電極５は金属の導電体であり、当該導電体が例えば銅（Ｃｕ）の場合、銅（Ｃｕ）の線膨張係数は、１４．３×１０－６であり、貫通電極５に歪みが生じ易い。
図１２の上から２つ目の図に示すように、貼り合わせ電極１と銅（Ｃｕ）電極２０３とを対向させ、かつ、絶縁層２ａとシリコン酸化膜（ＳｉＯ２）２０２とを対向させるようにして、これらを互いに接触させる。さらに、貼り合わせ電極１と銅（Ｃｕ）電極２０３とを金属接合させ、かつ、絶縁層２ａとシリコン酸化膜（ＳｉＯ２）２０２とを共有結合させる。
この時、貼り合わせ電極１と銅（Ｃｕ）電極２０３とを金属接合させるため、荷重と高温を加える必要がある。高温とは、例えば、３５０～５００℃の高い温度である。なお、貼り合わせ面の活性化処理をしていない場合、金属接合させるために必要な温度は、７００～９００℃である。
このように金属接合には高い温度が加えられるため、半導体装置２００及び貼り合わせ基板２０１の内部には、各構成部材のそれぞれの熱膨張による内部歪みが発生している。具体的には、内部歪みが大きい貫通電極５には、加熱による膨張方向の内部歪みＬ１ａが発生する。内部歪みが小さい基材４には、加熱による膨張方向の内部歪みＬ２ａが発生する。また、貼り合わせ基板２０１には、加熱による膨張方向の内部歪みＬ３ａが発生する。
なお、銅（Ｃｕ）電極２０３と貼り合わせ電極１とは、銅（Ｃｕ）電極２０３と貼り合わせ電極１との界面に、内部歪みが発生している状態で接合しているため、金属接合のときには応力が発生していない。この応力の詳細については後述する。
また、加熱による貼り合わせ時間は、一般的には１５～６０分程度であり、この貼り合わせ時間において、各構成部材は、十分に熱膨張している。貼り合わせによって、積層型半導体装置２１０が形成される。
荷重と加熱による金属接合を完了させた後、常温になるまで積層型半導体装置２１０を冷却する。この時、積層型半導体装置２１０の内部には、図１３の上から１つ目の図に示すように、冷却による熱収縮が発生する。具体的には、貼り合わせ基板２０１には、冷却による収縮方向の内部歪みＬ３ｂが発生する。基材４には、冷却による収縮方向の内部歪みＬ２ｂが発生する。基材４と貼り合わせ基板２０１のそれぞれの熱膨張は小さいため、内部歪みＬ３ｂ及び内部歪みＬ２ｂは小さい値となる。
貫通電極５には、冷却による収縮方向の内部歪みＬ１ｂが発生する。内部歪みＬ１ｂは、加熱による膨張方向の内部歪みＬ１ａに比べて小さい値となる。これは、貫通電極５の熱膨張が大きいにも関わらず、半導体装置２００と貼り合わせ基板２０１との貼り合わせにより、絶縁層２ａの上下方向に対する位置が固定されてしまい、絶縁層２ａの下側に位置する貫通電極５が十分に収縮できなくなるためである。
このように、貫通電極５が十分に収縮できない場合、貫通電極５に残留する収縮しようとする力により、半導体装置２００と貼り合わせ基板２０１との貼り合わせ面を引き剥がそうとする下向きの応力Ｆ１ｂが、半導体装置２００に発生する。
一方、貼り合わせ基板２０１には、剛性の高いシリコン基板２０４の反力があり、上向きの応力Ｆ２ｂが発生する。
貼り合わせ面を引き剥がそうとする応力Ｆ１ｂ及び応力Ｆ２ｂの大きさが、貼り合わせ面の金属接合と共有結合との力を下回るとき、貼り合わせの工程内では、貼り合わせ面の剥離が発生しないため、半導体装置２００と貼り合わせ基板２０１との導通がとれる。このため、検査工程の電気検査をパスし、市場に出荷される。その後、顧客での２次実装などの工程を経て、市場に出荷される。
市場において、例えば積層型半導体装置２１０を備えた装置への振動、積層型半導体装置２１０を備えた装置の落下などによって、図１３の上から２つ目の図に示すように、積層型半導体装置２１０に機械的応力Ｆ３が発生する。この時、積層型半導体装置２１０の貼り合わせ面において、貼り合わせの工程内で発生した応力Ｆ１ｂ及び応力Ｆ２ｂに機械的応力Ｆ３が合成されるため、応力Ｆ１ｂ及び応力Ｆ２ｂに機械的応力Ｆ３を合成した応力Ｆ１ｃ及び応力Ｆ２ｃが発生する。
貼り合わせの工程内で発生した応力Ｆ１ｂ及び応力Ｆ２ｂが、貼り合せプロセス条件のバラツキ、材料物性バラツキなどにより、設計時より大きくなった場合、この応力Ｆ１ｃ及び応力Ｆ２ｃが金属接合と共有接合の力を上回る。これにより、貼り合わせ面に剥離が発生し、半導体装置２００と貼り合わせ基板２０１との導通が失われ、市場不良となる。
このような市場不良の発生を抑制するためには、以下のような措置をとりうる。当該措置は、例えば、貼り合わせの工程内において、貼り合せ面に発生する応力Ｆ１ｂ及び応力Ｆ２ｂを検査し、検査の結果、市場不良になると推定されるものは、工程内不良として出荷しない、貼り合せプロセス内においてモニタリングしながら貼り合せプロセス条件にフィードバックするなどである。このような措置によって、応力Ｆ１ｂ及び応力Ｆ２ｂを規格内に低減することが、市場不良の発生の抑制に効果的である。
上述した剥離発生のメカニズムにより、貫通電極５の内部歪みが、貼り合わせ面に発生する応力に大きく影響することがわかる。そこで、内部歪みが大きい貫通電極５に隣接するように歪みセンサ３ｃを設けることにより、貫通電極５の内部歪みを測定できるようにする。すると、歪みセンサ３ｃの測定値（貫通電極５の内部歪み量）、及び、貼り合わせ面を引き剥がそうとする応力（下向きの応力Ｆ１ｂと上向きの応力Ｆ２ｂ）などのデータを得ることができる。市場不良品からこれらのデータを得て、事前にデーターベースで紐づけておくことにより、内部応力の工程内検査、及びモニタリングを実現できる。
なお、歪みセンサ３ｃは、半導体層３ａにボロン、リンなどの不純物を拡散することで、形成された半導体ゲージである。歪みセンサ３ｃに一定電流を供給しているときに、外部応力が加わり歪みセンサ３ｃ自身が歪むことにより、検出される電圧が変化するため、電圧の変化量、抵抗変化率、及びゲージ率に基づき、歪みを計算できる。つまり、歪み計算は、ゲージに機械的な歪みを加えた時にその電気抵抗が変化するピエゾ抵抗効果を利用したものである。
＜歪みセンサ３ｃによる効果＞
図１４は、本開示の第１実施の形態に係る半導体装置２００の検査フローを示す図である。図１５は、本開示の歪みセンサ３ｃの測定値（歪み量）と市場不良（貼り合わせ面に発生する応力）との紐づけ例を示す図である。
図１４に示すように、半導体装置２００の検査工程では、従来から実施されるステップＳ１の外観検査、ステップＳ２のＸ線検査、及びステップＳ３の電気検査に、ステップＳ４の歪み検査工程が追加されている。
歪み検査工程において、外部機器を利用して、積層型半導体装置２１０の内部に生じる残留応力を測定することで、図１５に示すように、後発的な導通不良などが生じうる製品を検出できる。
また、上述した市場における機械的応力以外に、顧客での２次実装工程における熱応力や機械的応力が合成されることで、積層型半導体装置２１０の貼り合わせ面の剥離が発生する場合も、同様の歪み検査工程を行うことで、後発的な導通不良を事前に検出できる。
また、貫通電極５の内部歪みと、顧客工程と市場で発生する複数の応力（熱応力、機械的応力など）が合成されることによる、後発的な不良モードには以下のようなものを例示できる。例えば、多層内部配線層２における絶縁層２ａにクラックが発生し、内部配線２ｂとマイクロビア２ｃとの間の絶縁ができなくなり、電気的にリークする導通不良や、内部配線２ｂ及びマイクロビア２ｃにクラックが発生し、電気的な接続が失われる導通不良などである。これらの不良モードに対しても、同様の歪み検査工程を行うことで、後発的な導通不良を事前に検出できる。
［第２実施の形態］
次に図１６を参照して、本開示の第２実施の形態に係る半導体装置２００の構成例を説明する。図１６は、本開示の第２実施の形態に係る半導体装置２００の要部を拡大した断面図である。拡大位置は、図１の符号Ａで示す破線で囲まれる箇所と同様である。以下では、第１実施の形態と同一部分には同一符号を付してその説明を省略し、異なる部分について述べる。
半導体装置２００の内部歪みの測定精度を向上させるには、歪みセンサ３ｃを歪みが大きい部分に設けることが好ましい。第２実施の形態に係る半導体装置２００は、歪みが大きい部分である貫通電極５の側面に、隣接するように設けられる歪みセンサ３ｃを備える。当該歪みセンサ３ｃは、貫通電極５に対して直接電気的に接続されていることが好ましい。
この構成により、絶縁膜３ｄを解することなく、貫通電極５に歪みセンサ３ｃが接続されるため、貫通電極５以外の構成部材の歪みに影響されることなく、貫通電極５の歪みを直接測定できる。その結果、半導体装置２００内部の歪みをより精度高く測定できる。
［第３実施の形態］
次に図１７を参照して、本開示の第３実施の形態に係る半導体装置２００の構成例を説明する。図１７は、本開示の第３実施の形態に係る半導体装置２００の要部を拡大した断面図である。拡大位置は、図１の符号Ａで示す破線で囲まれる箇所と同様である。以下では、第２実施の形態と同一部分には同一符号を付してその説明を省略し、異なる部分について述べる。
第３実施の形態に係る半導体装置２００では、マイクロビア２ｃ及び内部配線２ｂを介して、歪みセンサ３ｃが貫通電極５に電気的に接続されている。マイクロビア２ｃ及び内部配線２ｂは、垂直方向に配列され、かつ、相互に接続されている。
歪みセンサ３ｃを貫通電極５に対して電気的に接続するための当該マイクロビア２ｃ及び内部配線２ｂは、歪みセンサ３ｃの上側に設けられている。また、当該内部配線２ｂは、貫通電極５の上側に設けられている。この構成により、貫通電極５の垂直方向に熱膨張による歪みが発生した場合、マイクロビア２ｃと内部配線２ｂが、貫通電極５と共に垂直方向に歪み、この歪みが歪みセンサ３ｃに伝達されることで、貫通電極５の歪みを歪みセンサ３ｃにより測定できる。
また、第３実施の形態に係る半導体装置２００では、貫通電極５に歪みセンサ３ｃが直接電気的に接続されていないため、貫通電極５の垂直方向の熱膨張による歪みが発生した場合でも、歪みセンサ３ｃの内部配線２ｂへの接触面積が変化し難く、また内部配線２ｂの貫通電極５への接触面積も変化し難い。このため、貫通電極５が垂直方向に熱膨張した場合でも、歪みセンサ３ｃと貫通電極５との間で、互いの接触面積が変化することがなく、接触面積が変化しないことにより、歪みセンサ３ｃと貫通電極５との間の接触抵抗も変化することがない。これにより、接触抵抗の変化に起因する歪みセンサ３ｃの測定値の誤差が増加することを防止できる。
また、歪みセンサ３ｃと貫通電極５は、絶縁膜３ｄと半導体層３ａの一部とを介して、隣接して配置されても良い。ただし、より精度よく貫通電極５の歪みを測定するためには、歪みセンサ３ｃと貫通電極５と間の距離を短くすることが好ましい。このため、半導体層３ａの一部を含まず、絶縁膜３ｄのみを介して、歪みセンサ３ｃを貫通電極５に隣接するように配置することが好ましい。
［第４実施の形態］
次に図１８を参照して、本開示の第４実施の形態に係る半導体装置２００の構成例を説明する。図１８は、本開示の第４実施の形態に係る半導体装置２００の要部を拡大した断面図である。拡大位置は、図１の符号Ａで示す破線で囲まれる箇所と同様である。以下では、第３実施の形態と同一部分には同一符号を付してその説明を省略し、異なる部分について述べる。
前述した図１２などに示す貼り合わせ基板２０１と、半導体装置２００との貼り合わせ面において、銅（Ｃｕ）電極２０３と貼り合わせ電極１との間で剥離が生じると、市場不良（導通不良）になり得る。このような市場不良を推定するには、例えば、図１に示す複数の貼り合わせ電極１の内、銅（Ｃｕ）電極２０３との剥離が生じ易い、貼り合わせ電極１に対応する貫通電極５の歪みを測定することが好ましい。
このような観点から、第４実施の形態に係る半導体装置２００の歪みセンサ３ｃは、銅（Ｃｕ）電極２０３との剥離が生じ易い、貼り合わせ電極１に対応する貫通電極５に隣接して配置される。
例えば、図１８に示すように、貫通電極５の垂直方向に延長した仮想領域Ｂに、貼り合わせ電極１の少なくとも一部が含まれる場合、この貼り合わせ電極１は、当該貫通電極５の熱膨張収縮によって、剥離が生じ易い箇所に配置された電極と考えられる。このように、複数の貼り合わせ電極１の中でも、特に剥離が生じ易い、貼り合わせ電極１に対応する貫通電極５の近くに、歪みセンサ３ｃを設けることによって、市場不良を容易に推定できる。
なお、貫通電極５の垂直方向に延長した仮想領域Ｂに、複数の貼り合わせ電極１のそれぞれの少なくとも一部が配置されている場合には、複数の貼り合わせ電極１に対応する貼り合わせ面で発生する剥離を推定できるため、市場不良をより一層容易に推定できる。
以上に説明したように、本開示の半導体装置２００は、第１端面と、前記第１端面とは反対側の第２端面とを有する第１基板と、前記第１端面に設けられる複数の第１電極と、前記第２端面に設けられ、前記第２端面張り合わされる第２基板の電極と電気的に接続される第２電極と、前記第１基板の内部に設けられ、前記第２電極と電気的に接続される内部配線と、前記第１基板の内部に設けられ、前記第１電極と前記内部配線とを電気的に接続する複数の第３電極と、前記第１基板の内部に設けられ、前記第１基板内に生じる歪みを測定する歪みセンサと、を備え、前記第３電極の線膨張係数は前記第１基板の線膨張係数よりも大きい。第１基板は、本実施の形態の多層内部配線層２，１０８、歪みセンサ形成層３，１０９及び基材４により構成され得る。第２基板は、本実施の形態の貼り合わせ基板２０１により構成され得る。第３電極は、本実施の形態の貫通電極５により構成され得る。
この構成により、加工中のデバイスに発生する歪み、加工後のデバイスに残る残留歪みを測定することができる。従って、出荷前検査における電気検査やＸ線検査では検出することが出来ない、後の工程で不良品になることが予測される製品の予備軍を、出荷前に検出できる。
また、さらなる高密度化や小型化が進む半導体装置２００においても、電気検査やＸ線検査では検出することが困難な、２次実装工程や市場で発生する後発不良を未然に検出できる。
本開示の半導体装置２００の製造方法は、基材１０１ａに絶縁層１０１ｂを形成する工程と、当該絶縁層１０１ｂ上に歪みセンサ１０２ｄを形成する工程と、前記歪みセンサ１０２ｄを覆うように絶縁層１０６を形成する工程と、当該絶縁層１０６に内部配線１０７ｂを形成する工程と、当該内部配線１０７ｂを覆うように多層内部配線層１０８を形成する工程と、前記基材１０１ａの当該多層内部配線層１０８側とは反対側に貫通孔１０８ａを形成する工程と、当該貫通孔１０８ａに、前記歪みセンサ１０２ｄと隣接するように貫通電極１０８ｂを形成する工程と、前記歪みセンサ１０２ｄで検出された電圧を外部機器に伝達する外部接続電極１１１を、当該貫通電極１０８ｂに接続する工程と、前記内部配線１０７ｂを覆うように貼り合わせ基板２０１を貼り合わせる工程と、を含む。
本開示の一実施例は、半導体装置及に好適である。
１ 貼り合わせ電極（第２電極）
２ 多層内部配線層（第１基板）
２ａ 絶縁層
２ｂ 内部配線
２ｃ マイクロビア
３ 歪みセンサ形成層（第１基板）
３ａ 半導体層
３ｂ 絶縁層
３ｃ センサ
３ｄ 絶縁膜
４ 基材（第１基板）
４ａ 主面
５ 貫通電極（第３電極）
５ａ，５ｂ，５ｃ，５ｄ 貫通電極
６ 再配線層
６ａ 絶縁層
６ｂ 再配線
７ 外部接続電極（第１電極）
８ 結晶方位
１０ 第１端面
１１ 第２端面
１０１ａ 基材
１０１ａ１ 主面
１０１ｂ 絶縁層（第１絶縁層）
１０２ａ 半導体基板
１０２ａ１ 主面
１０２ｂ 絶縁層
１０２ｃ 素子
１０２ｄ センサ
１０２ｅ 半導体層
１０３ａ トレンチ
１０３ｂ 絶縁膜
１０４ 絶縁膜
１０４ａ 主面
１０５ａ マイクロビアパターン
１０５ｂ マイクロビア
１０６ 絶縁層（第２絶縁層）
１０７ａ 内部配線パターン
１０７ｂ 内部配線
１０８ 多層内部配線層
１０８ａ 貫通孔
１０８ｂ 貫通電極
１０９ 歪みセンサ形成層
１１０ 再配線
１１１ 外部接続電極
１１２ 絶縁層
１３１ 再配線
２００ 半導体装置
２０１ 貼り合わせ基板（第２基板）
２０３ 電極
２０４ シリコン基板
２１０ 積層型半導体装置

Claims (15)

  1. 第１端面と前記第１端面とは反対側の第２端面とを有する第１基板と、
    前記第１端面に設けられる複数の第１電極と、
    前記第２端面に設けられ、前記第２端面に張り合わされる第２基板の電極と電気的に接続される第２電極と、
    前記第１基板の内部に設けられ、前記第２電極と電気的に接続される内部配線と、
    前記第１基板の内部に設けられ、前記第１電極と前記内部配線とを電気的に接続する複数の第３電極と、
    前記第１基板の内部に設けられ、前記第１基板内に生じる歪みを測定する歪みセンサと、
    を備え、
    前記第３電極の線膨張係数は前記第１基板の線膨張係数よりも大きく、
    前記歪みセンサは、前記第１基板と前記第２基板とが積層される積層方向と直交する方向に互いに離れて配列される複数の前記第３電極の間に設けられ、
    前記歪みセンサは、複数の前記第３電極の何れか一つに、隣接し、且つ、直接電気的に接続される半導体装置。
  2. 第１端面と前記第１端面とは反対側の第２端面とを有する第１基板と、
    前記第１端面に設けられる複数の第１電極と、
    前記第２端面に設けられ、前記第２端面に張り合わされる第２基板の電極と電気的に接続される第２電極と、
    前記第１基板の内部に設けられ、前記第２電極と電気的に接続される内部配線と、
    前記第１基板の内部に設けられ、前記第１電極と前記内部配線とを電気的に接続する複数の第３電極と、
    前記第１基板の内部に設けられ、前記第１基板内に生じる歪みを測定する歪みセンサと、
    を備え、
    前記第３電極の線膨張係数は前記第１基板の線膨張係数よりも大きく、
    前記歪みセンサは、前記第１基板と前記第２基板とが積層される積層方向と直交する方向に互いに離れて配列される複数の前記第３電極の間に設けられ、
    前記歪みセンサは、複数の前記第３電極の何れか一つに、隣接し、且つ、前記積層方向に配列される内部配線及びマイクロビアを介して電気的に接続される半導体装置。
  3. 前記第１基板と前記第２基板とが積層される積層方向において前記第２電極が前記第３電極と重なる場合、前記歪みセンサは、当該第３電極に隣接して設けられる請求項１または２に記載の半導体装置。
  4. 第１端面と前記第１端面とは反対側の第２端面とを有する第１基板と、
    前記第１端面に設けられる複数の第１電極と、
    前記第２端面に設けられ、前記第２端面に張り合わされる第２基板の電極と電気的に接続される第２電極と、
    前記第１基板の内部に設けられ、前記第２電極と電気的に接続される内部配線と、
    前記第１基板の内部に設けられ、前記第１電極と前記内部配線とを電気的に接続する複数の第３電極と、
    前記第１基板の内部に設けられ、前記第１基板内に生じる歪みを測定する歪みセンサと、
    を備え、
    前記第３電極の線膨張係数は前記第１基板の線膨張係数よりも大きく、
    前記第１基板と前記第２基板とが積層される積層方向において前記第２電極が前記第３電極と重なる場合、前記歪みセンサは、当該第３電極に隣接して設けられる半導体装置。
  5. 前記第３電極と前記積層方向において複数の前記第２電極が前記第３電極と重なる請求項３または４に記載の半導体装置。
  6. 前記歪みセンサを形成する半導体層は、単結晶シリコンにより形成される請求項１から５の何れか一項に記載の半導体装置。
  7. 前記歪みセンサは、ｎ型半導体により形成される請求項１から６の何れか一項に記載の半導体装置。
  8. 前記歪みセンサは、当該歪みセンサを形成する半導体層の結晶方位に沿って伸びる形状である請求項１から７の何れか一項に記載の半導体装置。
  9. 前記第１基板と前記第２基板とが積層される積層方向に平面視した前記歪みセンサの形状は、長方形である請求項８に記載の半導体装置。
  10. 長方形の前記歪みセンサは、当該歪みセンサの長手辺部が前記結晶方位に対して平行になるように配置される請求項９に記載の半導体装置。
  11. 前記歪みセンサが形成される半導体層には、前記歪みセンサ以外の回路が形成される請求項１から１０の何れか一項に記載の半導体装置。
  12. 前記第１基板は、前記第３電極が配置される孔と、当該孔の内周面に形成される絶縁膜とを有する請求項１から１１の何れか一項に記載の半導体装置。
  13. 前記第３電極は、前記第３電極が配置される孔の底部に形成される膜状の電極材料で形成されている請求項１から１２の何れか一項に記載の半導体装置。
  14. 複数の前記第３電極には、前記歪みセンサが接続される電極と、前記歪みセンサ以外の回路が接続される電極とが含まれる請求項１から１３の何れか一項に記載の半導体装置。
  15. 基材に第１絶縁層を形成する工程と、
    当該第１絶縁層上に歪みセンサを形成する工程と、
    前記歪みセンサを覆うように第２絶縁層を形成する工程と、
    当該第２絶縁層に内部配線を形成する工程と、
    当該内部配線を覆うように多層内部配線層を形成する工程と、
    前記基材の当該多層内部配線層側とは反対側に孔を形成する工程と、
    当該孔に、前記歪みセンサと隣接するように電極を形成する工程と、
    前記歪みセンサで検出された電圧を外部機器に伝達する外部接続電極を、当該電極に接続する工程と、
    前記内部配線を覆うように基板を貼り合わせる工程と、
    を含む半導体装置の製造方法。
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