TWI725318B - 晶片封裝交互作用(cpi)後段製程(beol)監測結構及方法 - Google Patents
晶片封裝交互作用(cpi)後段製程(beol)監測結構及方法 Download PDFInfo
- Publication number
- TWI725318B TWI725318B TW107122087A TW107122087A TWI725318B TW I725318 B TWI725318 B TW I725318B TW 107122087 A TW107122087 A TW 107122087A TW 107122087 A TW107122087 A TW 107122087A TW I725318 B TWI725318 B TW I725318B
- Authority
- TW
- Taiwan
- Prior art keywords
- wires
- beol
- cpi
- chain
- monitoring structure
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本發明之各種實施例包括積體電路(IC)的監測結構及其相關監測方法。在某些情況下,一監測結構包括:一組蛇形梳齒結構,其被配置為連接該IC的一後端製程(BEOL)部分,各該蛇形梳齒結構包括:一鏈互連的橫向延伸的導線,其貫穿該IC的一組金屬層;以及一組通孔,其連接貫穿該組金屬層的該鏈互連的橫向延伸的導線,其中,該組通孔包括於該鏈互連的橫向延伸的導線的各連續層之間貫穿的至少一通孔,其中,該鏈互連的橫向延伸的導線以及該組通孔被配置為檢測該IC中的一晶片封裝介面(CPI)故障。
Description
本文公開的主題關於積體電路裝置。更具體而言,本發明關於積體電路(IC)裝置中的監測結構。
低k電介質,特別是多孔低k材料,被引入一IC裝置的後段製程(back-end-of-line;BEOL)部分以降低k值(介電常數),從而最小化該電路互連中的時間延遲。亞32奈米技術要求在BEOL中銅互連的超低k多孔介質材料(例如k<2.5),以減少電阻電容器(resistance-capacitor;RC)延遲。然而,雖然該k值隨著孔隙率的增加而減少(如最小化RC延遲所需),這些材料的機械強度也降低,導致其容易受到結構性損傷(例如,開裂、分層)。由於不同材料的熱膨脹係數(coefficient of thermal expansion;CTE)的不匹配,封裝製程可導致在BEOL部分作用於在晶片上的大剪切力,特別是在晶片的拐角處。這些剪切力可能導致在BEOL部分的開裂。此外,封裝製程,如微凸塊 (micro-bump)、銅柱、以及矽通孔(TSV)可以在BEOL部分引入局部應力。此局部應力也會導致BEOL下方的弱低k材料的損傷。這些問題通常被描述為晶片封裝交互作用(CPI)。隨著晶片的薄化以及堆疊化以擴展三維(3D)技術,這些問題會變得更加尖銳。因此,在先進的技術中,額外的機械力會很快導致BEOL層的失效。
CPI的檢測以及測試,特別是在BEOL中可能是具有挑戰性的。特別地,晶片到晶片的變化以及設計到設計的變化,使得傳統測試方法在先進技術IC中持續識別CPI變得無效。
各種實施例包括用於積體電路(IC)的監測結構及相關的監測方法。在本發明的一第一方面,一監測結構包括:一組蛇形梳齒結構,其被配置為連接該IC的的一後段製程(BEOL)部分,各該蛇形梳齒結構包括:一鏈互連的橫向延伸的導線,其貫穿該IC中的一組金屬層;以及一組通孔,其連接貫穿該組金屬層的該鏈互連的橫向延伸的導線,其中,該組通孔包括於該鏈互連的橫向延伸的導線的各連續層之間貫穿的至少一通孔,其中,該鏈互連的橫向延伸的導線與該組通孔被配置為檢測該IC中的一晶片封裝介面(CPI)故障。
本發明的一第二方面包括一種測試積體電路(IC)的晶片封裝介面(CPI)故障的方法,該方法包括:在該IC的一後段製程(BEOL)部分耦接一監測結構至該 IC,該監測結構具有:一組蛇形梳齒結構,其被配置為連接該IC的BEOL部分,各該蛇形梳齒結構包括:一鏈互連的橫向延伸的導線,其貫穿該IC中的一組金屬層;以及一組通孔,其連接貫穿該組金屬層的該鏈互連的橫向延伸的導線,其中,該組通孔包括於該鏈互連的橫向延伸的導線的各連續層之間貫穿的至少一通孔;啟動通過該IC以及該監測結構的一測試電流;測量該監測結構的該測試電流,以及指示該CPI故障可能是響應於在該監測結構偏移該監測結構的一預期電流處測量的該電流。
本發明的一第三方面包括積體電路(IC)的監測結構,該監測結構具有:佈置在一網格中的多個蛇形梳齒結構,各該蛇形梳齒結構被配置為連接至該IC的一後段製程(BEOL)部分,其中,該網格被尺寸化以接觸該IC的該BEOL部分中的不同區域,各該蛇形梳齒結構包括:一鏈互連的橫向延伸的導線,其貫穿該IC中的一組金屬層;以及一組通孔,其連接貫穿該組金屬層的該鏈互連的橫向延伸的導線,其中,該組通孔包括於該鏈互連的橫向延伸的導線的各連續層之間貫穿的至少一通孔,其中,該組通孔包括位於該鏈互連的橫向延伸的導線的各該連續層之間的兩個通孔,其中,該互連的橫向延伸的導線貫穿該IC中的一整組金屬層,其中,該鏈互連的橫向延伸的導線與該組通孔被配置為檢測該IC中的一晶片封裝介面(CPI)故障。
10‧‧‧CPI風險圖
20‧‧‧積體電路(IC)裝置或IC
30‧‧‧晶粒
40‧‧‧封裝件
50‧‧‧內部區域
60‧‧‧外圍
70‧‧‧側部
80‧‧‧拐角
100‧‧‧監測結構
110‧‧‧BEOL部分或BEOL
120‧‧‧電路結構
130‧‧‧蛇形梳齒/通孔鏈結構
140‧‧‧導線或鏈
145‧‧‧通孔鏈或蛇形梳齒/通孔鏈結構
150,150A‧‧‧通孔
155‧‧‧介電層或介電質
160‧‧‧層或連續層
170‧‧‧導線
180‧‧‧相對端或交替端
200‧‧‧網格
300‧‧‧網格
310‧‧‧凸塊特徵
500‧‧‧通孔鏈
510‧‧‧通孔堆疊
600‧‧‧焊墊終端
610‧‧‧終端接觸件
M1至M10‧‧‧金屬層
本發明的這些及其他特徵將通過本發明的各個方面的詳細描述結合用於描述本發明的各實施例的附圖來更容易地理解,其中:第1圖為在平面圖中顯示一積體電路(IC)裝置的一CPI風險圖。
第2圖為根據本發明的實施例所示IC的一監測結構的一特寫橫斷面描繪示意圖。
第3圖示出了第2圖的監測結構的一部分的特寫橫截面描繪示意圖。
第4圖為根據本發明的實施例所示的一監測結構的一網格的橫截面示意圖。
第5圖為根據本發明的另一實施例所示的監測結構的一網格的橫截面示意圖。
第6圖為根據本發明的各種實施例所示的與重疊凸塊特徵交互作用的監測結構的一網格的一額外橫截面示意圖。
第7圖為根據本發明的各實施例所示的在一IC的一拐角區域的不同水平上與通鏈鏈接的一組監測結構的一平面示意圖。
第8圖為根據本發明的各實施例所示的一IC的一拐角區域的一平面示意圖,其中包括與用於CPI測試的焊墊終端耦合的多個散佈的監測結構。
應注意的是,本發明的附圖不一定是按照比例繪製的。該附圖旨在描述本發明的典型方面,因此不應 被視為限制本發明的範圍。在附圖中,相似的編號表示附圖之間的相似元件。
如上所述,本發明的主題關於積體電路(IC)。更具體而言,該主題關於積體電路(IC)裝置中的晶片封裝介面(CPI)監測結構。
在下面的描述中,標號構成附圖的一部分,其中,通過例舉的方式示出了具體的實施例。這些實施例通過足夠詳細的描述以使本領域的技術人員能夠實現本教導,且應該理解,可以利用其它的實施例,並可在不偏離本教導範圍的情況下進行改變。因此,下面的描述僅僅是說明性的。
如本文所述,“沉積”可以包括適用於沉積材料的任何現在已知或將來開發的技術,包括但不限於,例如:化學氣相沉積(CVD),低壓CVD(LPCVD),電漿增強CVD(PECVD),半大氣CVD(SACVD),以及高密度電漿CVD(HDPCVD),快速熱CVD(RTCVD),超高真空CVD(UHVCVD),有限反應處理CVD(LRPCVD),金屬有機CVD(MOCVD),濺射沉積,離子束沉積,電子束沉積,激光輔助沉積,熱氧化,熱氮化,旋塗法,物理氣相沉積(PVD),原子層沉積(ALD),化學氧化,分子束外延(MBE),分子層沉積,蒸發。
如本文所述,隨著IC技術的進步,測試IC裝置以確定在操作期間是否可能發生一個或多個特定模式 的故障變得越來越困難。本發明的各個方面包括用於確定封裝對一IC晶片(特別是CPI)的影響的監測(或測試)結構。該監測結構可以在該IC晶片的BEOL設計中予以製造,或可結合到該IC晶片的一個或多部分(例如在後段製程,或BEOL)。在監測結構被接合到該IC晶片的一部分的情況下,其可以被接合到一微電子機械系統(MEM)或一中介體(interposer),或者可以堆疊在三維(3D)電路封裝中。在任何情況下,該監測結構被測試以確定一CPI失敗的可能性。在各種實施例中,該測試在晶圓級執行,例如,作為一BEOL穩定壓痕(BEOL stability indentation;BABSI)測試。如本領域所熟知,一IC的BEOL部分或BEOL,是在第一金屬化之後形成的晶圓(例如,半導體晶圓)的部分,例如,當獨立裝置,例如電晶體、電容器、電阻器等,與晶圓上的佈線(或該第一金屬化層)互連時。
在特定情況下,該監測結構可以包括一蛇形梳齒以及被配置為測試一IC的CPI的通孔結構的互連鏈。該監測結構在BEOL與該IC連接以執行CPI測試。在某些情況下,監測結構可以與該IC封裝上的一凸塊、一底部填充材料連接和/或直接接合到該IC上的一氧化層。該監測結構接合至該IC,運行一CPI測試以確定當最終封裝被應用時,IC的一個或多個CPI標準是否失敗。
第1圖示出了一積體電路(IC)裝置20(在平面圖中)的一CPI風險圖10。如圖所示,IC裝置20可以包括傳統IC元件,如一晶粒30以及在一BEOL部分110 耦接晶粒30的一封裝件40。晶粒30被示為包括一內部區域50,圍繞內部區域50的外圍60,以及沿著外圍60的側部70。晶粒30位於封裝件40上(在BEOL部分110,本文將進一步描述)並沿著晶粒30的受阻表面耦接至封裝件40。晶粒30與封裝件40耦合於所示的幾個區域中(例如內部區域50、外圍60、側部70),以及晶粒30的相鄰側部70之間的拐角80。
晶粒30可包括與封裝件40耦接的多個傳統積體電路(IC)晶片(未予圖示)中的一個或多個。本文描述的這些傳統元件僅用於說明的目的,但應當理解的是,一晶粒內的任何傳統元件可以包括在晶粒30中,並且在此不予示出。在某些情況下,IC晶片可以包括記憶體(memory)裝置,邏輯裝置,電容器,或任何其他傳統IC晶片結構。IC晶片還可包括多個連接器(未予圖示)以提供IC晶片與其他裝置之間,和/或IC晶片之間的電性連接。在各種實施例中,連接器包括一組銅柱或一個或多個銅通孔。然而,應當理解的是,連接器可以包括任何其他已知的連接裝置。在某些情況下,一導熱材料(未單獨示出)設置在晶粒30與封裝件40之間。在某些情況下,此導熱材料可將晶粒20中的一個或多個晶片與封裝件40耦接,例如,作為一粘合劑,且可包括焊料或一導熱凝膠。在某些情況下,封裝件40還可包括一個或多個環氧樹脂、矽酮、聚氨酯、丙烯酸酯等,具有導熱填充料(例如:銀、金剛石、氮化鋁、氮化硼、氧化鋅等)。在另一實施例中,封裝件 40可以包括焊料、銦、熱潤滑脂和/或導熱焊墊,其可以與晶粒30上的IC晶片接觸。在各種實施例中,一介電層(未示出)位於晶粒30上的IC晶片以及封裝件40之間。在某些情況下,此介電層填充IC晶片與封裝件40之間、以及IC晶片之間的間隙。此介電層可以包括一無機鈍化材料,例如熱障氧化物(thermal barrier oxide;TBO)氧化矽或氮化矽和/或一有機材料,例如聚醯亞胺(polyimide;PI)、聚苯並惡唑(polybenzoxazole;PBO)、苯並環丁烯(benzocyclobutene;BCB)、酚醛樹脂、烯烴或傳統環氧模塑化合物。然而,在某些情況下,該介電層可以完全不含環氧樹脂。也可以使用一再分配層(redistribution layer;RDL)(未示出),包括多個扇出(fan-out)通孔,以連接晶粒30與封裝件40。RDL還可包括一絕緣體,例如一有機介電質或一感光材料。此外,一個或多個焊球或其他焊料接觸件(例如,柱)(未示出)可以與RDL耦接,以將晶粒30上的通孔與封裝件40連接。
封裝件40可以包括任何傳統封裝裝置,例如一載體,用於耦接晶粒30。在各種實施例中,IC裝置(或簡稱IC)20以特定方向示出(晶粒30覆蓋封裝件40),然而,應當理解,IC 20可以以任意方式定向,並且引用諸如上方、下方、上、下等術語,僅為了便於附圖的解釋,而非用於限制本發明。在各種實施例中,封裝件40由一金屬形成,例如銅或鋁。在某些情況下,封裝件40完全(或基本完全,允許名義上的雜質)由金屬形成,例如,銅(鍍 鎳銅)、或鋁。在其他實施例中,封裝件40完全(或基本完全,允許名義上的雜質)由CuW、SiC、CuSiC、AlSiC、AlN、金剛石、石墨、矽或複合材料中的一種或多種所形成。封裝件40也可包括用以與外部裝置耦合的其他接觸件,如本領域所已知的。
可以瞭解的是,本文描述的IC裝置20的各個方面僅作為IC裝置配置的示例,其可以受益于本發明的各個方面。也就是說,IC裝置20的特定特徵並非旨在根據本發明的各個方面限制監測裝置及方法。
CPI風險圖10突出顯示了IC裝置20的一些區域,其中CPI是關注的問題。例如,在拐角80處,封裝件40與晶粒30可能造成BEOL開裂,底部填充開裂,超低k(ultra-low-k;ULK)介電應變(導致失效)以及彎曲循環(引起疲勞失效)。在晶粒30的外圍60,CPI風險可以包括在ULK介電質中的應變和應變能量密度梯度,以及凸塊-晶粒連接的應變,BEOL的四乙基正矽烷(tetra-ethyl-ortho-silane;TEOS)層中的應變。在晶粒30的側部70,開裂風險可能是顯著的,特別是在溝槽/劃片邊緣。此外,腐蝕驅動分層和/或晶粒尺寸加載(導致開裂)可導致側部70/封裝件40介面中的其他CPI故障。此外,在晶粒30的內部區域50,由於一些無核封裝設計(例如,嵌入式跡線基板(embedded trace substrates)或ETS)引起的局部應變與一有核封裝相比,可以降低剛性。此CPI風險圖10僅是為了概述IC封裝中CPI相關的一些風險,且 僅僅是作為一說明性的例子。應當理解,IC封裝件的額外和/或其他風險/故障可以通過本文的各種實施例所公開的結構以及方法來克服。
第2圖為根據各種實施例所示的用於一IC(例如,IC裝置20)的一監測結構100的一特寫截面描述示意圖。如本文所述,監測結構100可以是佈置在一網格中的一組監測結構(例如,兩個或更多個),以監測一IC種的多個元件。監測結構100可以被配置為安裝至一IC的一部分中,例如晶粒30(第1圖)以測試IC的潛在CPI故障。也就是說,在各種實施例中,監測結構100可以IC的一BEOL部分110(第6圖)上或該IC的BEOL部分110的連接處的一個或多個電路結構120(第1圖)上與一IC 20的晶粒30部分耦合。第2圖顯示了與電路結構120結合的監測結構100的一部分。電路結構120通常被顯示為一區塊以說明電路結構120可以包括任何傳統的功能電路元件,例如一電晶體、電阻器、接觸件等。在其情況下,電路結構120可以包括MEMS機械元件,例如壓力傳感膜、懸臂、或加速度計、應變儀、陀螺儀中使用的元件。
在各種實施例中,監測結構100與IC 20(第1圖)的一BEOL部分110(第6圖)耦接,以測試IC潛在的CPI故障。在特定的實施例中,監測結構100包括被配置為連接(電性連接)BEOL部分110的一組蛇形梳齒/通孔鏈結構130(第6圖)。各蛇形梳齒/通孔鏈結構130可以包括橫向延伸的導線140的一互連鏈,其貫穿IC中的 一組金屬層(M1,M2,M3,C4,C5等),以及連接該鏈橫向延伸穿過該組金屬層(M1,M2,M3,C4,C5等)的一組通孔150,其中,該組通孔150包括貫穿橫向延伸的該鏈的導線140的各連續層160之間的至少一通孔150A。第3圖示出了通過第2圖的蛇形梳齒結構130的一橫截面示意圖,示出了用於連接金屬層(M1,M2,M3等)的互連的通孔150的鏈。如第3圖所示,該互連的通孔150的鏈。如第3圖所示,該通孔150的互連鏈可以包括位於各金屬層(例如M1,M2,M3)上的一導線140,一通孔150將各導線140連接到一不同的金屬層(例如M1,M2,M3)的一不同的導線140。在各種實施例中,一通孔鏈145包括一對通孔150以及三條線140,用作一CPI檢測裝置。也就是說,這些通孔鏈145包括用於檢測潛在的CPI故障的位於兩個不同的金屬層(M1,M2,M3等)中的獨立的組的線140,使得一通孔鏈145(例如位於M6和M7之間的通孔150)的一個開裂不會中斷在M7-M8或M5-M6之間貫穿的鏈145。此允許使用單獨的通孔鏈145精確識別故障的位置。
如本文所進一步描述的,包括一鏈橫向延伸的導線140以及該組通孔150的通孔鏈145被配置為檢測IC中的一CPI故障,例如,導線140與通孔150之間的介電層155中的開裂。在特定情況下,該橫向延伸的導線140的鏈包括形成(導線的)鏈140的連續層160的一組基本平行的線170,其中,位於該基本平行的線170之間的至少一通孔150A位於靠近相對於連續層160的一相鄰層160 之間的至少一通孔150A的橫向延伸的導線140的一相對端180。也就是說,在各種實施例中,鏈140包括位於相鄰(緊鄰)的平行線170之間的多組通孔150,其中,平行的線170位於從層160到緊鄰層160的線170的近端交替端180(第2圖)。此通孔150以及線170的圖案產生蛇形梳齒/通孔鏈結構130。
在某些情況下,如第2圖的示例性配置中所示,各組通孔150可以包括位於該鏈的導線140的各連續層160之間的兩個不同的通孔150A。在一些實施例中,使用多個通孔(例如,兩個不同的通孔150A)來降低各連接的電阻。相較于一單通孔150,此配置可以使串聯連接之間的電阻降低。在一些特定實施例中,該互連的橫向延伸的鏈的導線140貫穿該IC中的一整組金屬層(例如M1至G1)。在這種情況下,監測結構100可用於有效的測試該IC中各金屬層(例如M1到G1)的一潛在CPI故障,例如,介電層155中的一開裂或分層,如從監測結構100的測量電流偏離一預期電流讀數所證明的。如本文所述,第3圖示出了通孔鏈145如何能夠解決在特定層(例如M1,M2等)檢測故障而不中斷其他鏈145。
還應瞭解的是,監測結構100的手風琴式設計可以被設計成在拉緊或壓縮時彎曲。因此,當施加力到監測結構100時,監測結構100不太可能有助於介電層中的開裂和/或分層。在一些實施例中,可以修改蛇形梳齒/通孔鏈結構130的通孔150的對準,以便於集中特定敏感 度的負載,例如,當存在一較低家電常數水平的介電質時(例如,介電質155)。可以定制通孔配置來計算通過各種不同IC 20的介電常數,以避免潛在的CPI故障的不精準的讀數。
在各種實施例中,互連的橫向延伸的導線140被配置為接合至該IC的BEOL部分110(例如晶粒/封裝介面處(第1圖)),例如,通過傳統焊料連接。例如,在某些情況下,BEOL部分110包括該IC上的一連接凸塊、以及IC 20上的底部填充材料(未圖示)或IC 20上的一氧化層中的至少一個。在第2圖所示的監測結構100的示例性實施例中,電路結構120、導線140、以及通孔150,150A可以在一順序製程中同時形成,由此,各層160被形成以構建蛇形梳齒結構130的一堆疊。
在某些情況下,如第4圖的示意性橫截面圖所示,該組蛇形梳齒/通孔鏈結構130,145可以包括佈置在一網格200中的多個蛇形梳齒結構130以及通孔鏈145。網格200可以尺寸化以接觸IC的BEOL部分110中的不同區域以用於CPI測試,例如,IC的BEOL部分110中的不同電路結構120(第6圖)。在某些情況下,網格200可被設置在BEOL部分110的一特定區域中,例如拐角80或可能存在CPI故障的其他區域。在其他實施例中,網格200可以被尺寸化以與將近整個BEOL部分110耦接以提供一綜合CPI測試。根據各種實施例中,各蛇形梳齒/通孔鏈結構130,145被配置為在IC的一晶圓級測試期間檢測IC中 的一CPI故障,例如,一BEOL穩定壓痕(BABSI)測試。如本文所述,CPI故障可以響應於流過蛇形梳齒/通孔鏈結構130,145的一電流偏離一預期電流而被檢測到。
在第4圖所示的示例性網格200中,應理解的是,可以利用各種連接配置來測試IC的潛在CPI故障。例如,在某些情況下,多個監測結構100在交替偶數/奇數通孔鏈500中與不同的電路結構(如BEOL部分110)連接(第6圖)。在本實施例中,奇數通孔鏈145被顯示為耦接在網格200的左側,而偶數通孔鏈145被顯示為耦接在網格200的右側。
在第5圖所示的其他示例性配置中,示出了監測結構100的一網格300在BEOL 110的一單金屬層中。於該視圖中,監測結構100位於BEOL 110的覆蓋層的下方,其可以包括金屬互連層、凸塊焊墊層、最終鈍化層、底部凸塊焊墊與凸塊。在各種實施例中,如第6圖中的示意圖所示,凸塊特徵(例如,可控塌陷晶片連接(controlled collapse chip connections;C4),凸塊焊墊等)310以輪廓形式予以示出(演示實例位置),如分佈在一網格(例如網格200或網格300)上方的一陣列中。如本領域所熟知的,凸塊特徵310可以附接至一IC封裝件。根據各種實施例,其中,該封裝件與該晶片之間的CTE(熱膨脹係數)的失配被機械耦合至結構100。
第7圖示出了在一IC的一拐角區域(例如拐角80,第1圖)中鏈接一IC的不同層(僅顯示M1層)的 通孔鏈500的一組監測結構100的一示例性平面視圖。於此示例性配置中,通孔堆疊510基本被互連的蛇形梳齒結構130包圍以形成互聯的監測結構100。通孔區塊520散佈在蛇形梳齒結構130以及通孔堆疊510之間。通孔鏈145可以用該IC的各層一唯一的通孔組來形成,使得通孔鏈500中的任何故障識別包含一開裂或缺陷的BEOL 110中的通孔層。與一金屬層相比,一通孔垂直互連層具有實質上更大的介電質體積,從而允許開裂的一更大橫截面的移動。介電質的較大橫截面代表一更大的故障率,因為當負載從凸塊或封裝件(例如凸塊特徵310,第6圖)轉移到BEOL 110時,很少有平面內的金屬特徵來抑制介電質的變形,如在混凝土中的金屬一樣。監測結構110用於測量從封裝件或凸塊(例如,凸塊特徵310,第6圖)的應變載荷下通過一介電質的蛇形梳齒漏電。介電層中的一個開裂將比沒有開裂的介電層傳遞更多的電流。蛇形梳齒/通孔鏈監測結構110的另一個屬性是通過增加或減少金屬寬度以及線140和通孔150的間距來改變其所在區域的剛度。這允許修改在各金屬層上的介電層155(第2圖)的應變,以及檢測指示金屬密度以及CPI完整性的屬性。
第8圖顯示了一IC的一拐角區域(例如拐角80,第1圖)的一示例性平面圖,包括多個散佈的監測結構100,根據各種實施例,監測結構100耦接至用於CPI測試的焊墊終端600。如圖所示,蛇形梳齒和通孔鏈結構130,145可以在一給定區域(例如拐角80)中交織,以提 供與多個焊墊終端600的接觸,用於一給定區域內的一IC的所有層的CPI測試。通過在具有一唯一輸入以及輸出端子的位於各金屬層的各蛇形梳齒,手風琴以及通孔鏈使用數量最多的端子,以通過不同焊墊終端效率來實現所有層的測試。根據各種實施例,由X方向以及Y方向的手風琴通孔所提供的均勻的網格將一個區域分割為多個區域。各區域可以使用相同的金屬以及通孔佈局來建構,也可有所不同。可以改變各金屬層上的例如金屬密度的一參數,以使其在凸塊或封裝件(例如第5圖的凸塊特徵310或焊墊終端600)的負載下,具有不同的剛度和介電應變(例如,介電質155,第2圖)。由於網格的圖案(例如網格200或網格300),可以跟蹤每個變化的位置,並且在實驗方法的一設計中更容易地跟蹤相鄰區域的交互作用。鄰接監測結構100中的蛇形梳齒的通孔鏈可以通過控制每個垂直連接的鏈的長度和/或通孔150的數量(第2圖)而調諧到期望的測量靈敏度(例如,測試電流)。
返回第1圖及第2圖,並繼續參考第4圖至第8圖,根據各種實施例中,測試一IC的一CPI故障的一方法可以包括:
程序P1:在一後段製程(BEOL)部分110將監測結構100耦接到IC 20。在各種實施例中,安裝結構110可以通過將監測結構100接合(例如,電性接觸,焊接)到BEOL部分110,例如,電路結構120(第2圖),以耦接到IC 20。在某些情況下,BEOL部分110包括IC 20 上的一連接凸塊、IC 20上的一底部填充材料或IC 20上的一氧化層中的至少一個。
程序P2:啟動通過IC 20以及監測結構100的一測試電流。在不同實施例中,此程序可以包括使用一傳統電流源或IC測試裝置發送通過IC 20的一測試電流。在各種實施例中,可以使用一個或多個終端接觸件610(第8圖)來測試使用監測結構100的IC 20。第8圖為根據本發明的各種實施例示出了一示例性測試配置。該電流測試可以根據傳統電流測試方法予以執行,例如使用監測結構100的IC 20的一後段製程(BEOL)穩定壓痕(BABSI)測試。
程序P3:測量監測結構100的該測試電流。在各種實施例中,此程序可以包括使用一電流錶或其他電流測試裝置來檢測所產生的通過監測結構100的電流。於特定情況下,該流過蛇形梳齒/通孔鏈結構130,145的電流可以指示一潛在的CPI故障。
程序P4:在測量程序P3中的測試電流之後,此程序可以包括指示可能響應於在監測結構100偏離於監測結構100的一預期電流處所測量的電流CPI故障。也就是說,根據各種實施例中,存儲或以其他方式獲得一預期電流值,以與程序P3中所測得的電流進行比較。該預期電流值可以是一個可接受的電流值範圍,並且可以特定IC 20的類型和/或設計。該預期電流值可以只是基於IC 20設計的電流損失的一可接受量,且偏離於預期電流值的測量值 可以指示一潛在的CPI故障。在某些情況下,一傳統電路測試系統可用於比較測量結果並指示一潛在CPI故障。
根據各種實施例,監測結構100可用於檢測IC 20中的CPI故障。如本文所述,監測結構100的設計,包括具有橫向延伸的導線140以及對應組的通孔150的鏈的蛇形梳齒/通孔鏈結構130,145,可以幫助檢測IC 20中的CPI故障。根據各種實施例,監測結構100可以設置在感興趣的CPI交互作用的一IC 20中的任何位置。監測結構100的尺寸可以通過去除部分或選擇性的縮小導線140和/或通孔150的尺寸來改變。在任何這些情況下,監測結構100的均勻性(或金屬密度的非均勻性)被保持,並將結果與使用這種結構的測試進行比較。在CPI分析中,感興趣的值是故障位置的介電應變以及應變能量密度(例如,介電質155中,第2圖)。使用測量結構100可以在一實驗室環境中對此進行控制測量。在任何凸塊位置上的BABSI的使用(例如,凸塊特徵310,第6圖,或焊墊終端600)可以在故障中提供介電應變的一獨立測量(例如,在介電質155,第2圖),以及哪些層最容易發生故障。特別是,例如開裂的故障可以用檢測裝置100來檢測,例如由於IC晶片上的靜態負載引起的開裂,或導致介電質磨損的機械或熱CTE循環。
當一個元件或層被稱為“位於”另一元件或層上,“接合”、“連接”、或“耦接”另一元件或層,其可以是直接位於另一元件或層上,直接接合、直接連接、 或直接耦接到另一個元件或層,或者可能存在中間元件或層。相反的,當一個元件被稱為“直接位於”另一元件或層上,“直接接合”、“直接連接”或“直接耦接”到另一元件或層,可能不存在中介元件或層。用於描述元件之間的關係的其他語彙應該以類似的方式來解釋(例如,“之間”與“直接之間”,“相鄰”與“直接相鄰”等)。如本文所述,屬“和/或”包括一個或多個相關聯的列出項目中的任意一者以及所有組合。
為了便於描述,可以在本文使用空間相對術語,諸如“在...之下”、“在...之下”、“下”、“在...之上”、“上”等,以描述一個元件或特徵與另一個元件的關係,或特徵(如圖中所示)。空間相對術語旨在包括除了附圖中描繪的方位之外的裝置在使用或操作中的不同方位。例如,如果附圖中的裝置翻轉,則被描述為在其他元件或特徵“下方”或“下方”的元件將被定向為在其他元件或特徵“之上”。因此,示例性術語“在...下方”可以包含上方和下方兩種方向。裝置可以以其他方式定向(旋轉90度或在其他方向)並且相應地解釋在本文使用的空間相對描述符。
本文使用的術語僅用於描述特定實施例的目的,而不意圖限制示例實施例。如本文所使用的,除非上下文另外清楚地指出,否則單數形式“一”、“一個”和“該”旨在也包括複數形式。還應理解的是,當在本說明書中使用時,術語“包括”和/或“包含”指定所陳述的特 徵、整體、步驟、操作、元件和/或組件的存在,但不排除存在或添加一個或多個其他特徵、整體、步驟、操作、元件、部件和/或其組合。還應當理解,“前面”和“背面”這兩個術語不旨在限制,並在適當的情況下是可互換的。
該書面描述使用實例來公開本發明,包括最佳模式,並且使本領域技術人員能夠實踐本發明,包括製作和使用任何裝置或系統並執行任何合併的方法。本發明的可專利範圍由申請專利範圍所限定,並且可以包括本領域技術人員所發生的其他實施例。這樣的其他實施例是在申請專利範圍的範圍內,如果它們的結構元素與申請專利範圍的文字語言沒有區別,如果它們包括等價的結構元件,則它們之間的差別不大。
為了說明的目的,已經提出了本發明的各種實施例的描述,但不打算窮盡或局限於所公開的實施例。在不脫離所描述的實施例的範圍和精神的情況下,許多修改和變化對於本領域的普通技術人員來說是顯而易見的。本文使用的術語被選擇來最好地解釋實施例的原理、實際應用或技術改進,而不是市場上所發現的技術,或者使本領域的普通技術人員能夠理解本文所公開的實施例。
100‧‧‧監測結構
120‧‧‧電路結構
130‧‧‧蛇形梳齒/通孔鏈結構
140‧‧‧導線或鏈
150,150A‧‧‧通孔
155‧‧‧介電層或介電質
160‧‧‧層或連續層
170‧‧‧導線
180‧‧‧相對端或交替端
M1至M10‧‧‧金屬層
Claims (15)
- 一種用於具有一組金屬層的積體電路(IC)的監測結構,該監測結構包括:一組蛇形梳齒結構,被配置為在一後段製程(BEOL)連接該IC,其中,各該蛇形梳齒結構佈置在該IC中該組金屬層的一對應側,各該蛇形梳齒結構包括:一組導線對準且平行於該IC中的該組金屬層,各該導線對準於對應之該金屬層之一;以及一組通孔,其中,該組通孔中兩個不同的通孔之子集連接對準於該IC中兩個金屬層之兩個連續平行的導線,其中,該組通孔及該組導線形成一鏈互連的導線;其中,兩個連續導線之間之兩個不同的通孔之各子集位於靠近該鏈互連的導線之該兩個連續導線的一相同端處。
- 如申請專利範圍第1項所述的監測結構,其中,該組蛇形梳齒結構包括佈設於一網格中的多個蛇形梳齒結構,該網格被尺寸化以接觸用於CPI測試的該IC的該BEOL部分中的不同區域。
- 如申請專利範圍第1項所述的監測結構,其中,該鏈互連的導線貫穿該IC中的一整組金屬層。
- 如申請專利範圍第1項所述的監測結構,其中,該鏈互連的橫向延伸的導線被配置為接合該IC的該BEOL。
- 如申請專利範圍第4項所述的監測結構,其中,該BEOL 部分包括該IC上的一連接凸塊、該IC上的一底部填充材料或該IC上的一氧化層中的至少一個。
- 如申請專利範圍第1項所述的監測結構,其中,各該蛇形梳齒結構被配置為在該IC的一晶圓級測試期間檢測該IC中的該CPI故障。
- 如申請專利範圍第6項所述的監測結構,其中,該晶圓級測試包括一後段製程(BEOL)穩定壓痕(BABSI)測試,其中,該CPI故障是響應於流過偏離一預期電流的該組蛇形梳齒結構中至少一個的一電流而檢測到的。
- 一種測試具有一組金屬層的積體電路(IC)的晶片封裝介面(CPI)故障的方法,該方法包括:在一後段製程(BEOL)耦接一監測結構至該IC,該監測結構具有:一組蛇形梳齒結構,被配置為在一後段製程(BEOL)連接該IC,其中,各該蛇形梳齒結構佈置在該IC中該組金屬層的一對應側,各該蛇形梳齒結構包括:一組導線對準且平行於該IC中的該組金屬層,各該導線對準於對應之該金屬層之一;以及一組通孔,其中,該組通孔中兩個不同的通孔之子集連接對準於該IC中兩個金屬層之兩個連續平行的導線,其中,該組通孔及該組導線形成一鏈互連的導線;其中,兩個連續導線之間之兩個不同的通孔 之各子集位於靠近該鏈互連的導線之該兩個連續導線的一相同端處;啟動通過該IC以及該監測結構的一測試電流;測量該監測結構的該測試電流;以及指示該CPI故障可能是響應於在該監測結構偏移該監測結構的一預期電流處測量的該電流。
- 如申請專利範圍第8項所述的方法,其中,該鏈互連的導線與該組通孔被配置為幫助檢測該IC中的該晶片封裝介面(CPI)故障。
- 如申請專利範圍第8項所述的方法,其中,該組蛇形梳齒結構包括佈設於一網格中的多個蛇形梳齒結構,該網格被尺寸化以於該CPI測試期間接觸該IC的該BEOL部分中的不同區域。
- 如申請專利範圍第8項所述的方法,其中,該鏈互連的橫向延伸的導線在該CPI測試期間被接合到該IC的該BEOL。
- 如申請專利範圍第11項所述的方法,其中,該BEOL部分包括該IC上的一連接凸塊、該IC上的一底部填充材料或該IC上的一氧化層中的至少一者。
- 如申請專利範圍第8項所述的方法,其中,各該蛇形梳齒結構被配置為在該CPI測試期間檢測該IC中的該CPI故障。
- 如申請專利範圍第13項所述的方法,其中,該晶圓級測試包括一後段製程(BEOL)穩定壓痕(BABSI)測試, 其中,該CPI故障是響應於流過偏離一預期電流的該組蛇形梳齒結構中至少一個的一電流而檢測到的。
- 一種用於測試具有一組金屬層的積體電路(IC)的監測結構,該監測結構包括:多個蛇形梳齒結構,佈設於一網格中,各該蛇形梳齒結構被配置為在一後段製程(BEOL)連接該IC,其中,各該蛇形梳齒結構佈置在該IC中該組金屬層的一對應側,其中,該網格被尺寸化以接觸該IC的BEOL部分中的不同區域,各該蛇形梳齒結構包括:一組導線對準且平行於該IC中的該組金屬層,各該導線對準於對應之該金屬層之一;以及一組通孔,其中,該組通孔中兩個不同的通孔之子集連接對準於該IC中兩個金屬層之兩個連續平行的導線,其中,該組通孔及該組導線形成一鏈互連的導線,其中,該組通孔包括位於該鏈互連的橫向延伸的導線的各該連續層之間的兩個通孔,其中,該鏈互連的橫向延伸的導線貫穿該IC中的一整組金屬層,其中,兩個連續導線之間之兩個不同的通孔之各子集位於靠近該鏈互連的導線之該兩個連續導線的一相同端處。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/657,312 US10643912B2 (en) | 2017-07-24 | 2017-07-24 | Chip package interaction (CPI) back-end-of-line (BEOL) monitoring structure and method |
US15/657,312 | 2017-07-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201908749A TW201908749A (zh) | 2019-03-01 |
TWI725318B true TWI725318B (zh) | 2021-04-21 |
Family
ID=65023163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107122087A TWI725318B (zh) | 2017-07-24 | 2018-06-27 | 晶片封裝交互作用(cpi)後段製程(beol)監測結構及方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10643912B2 (zh) |
CN (1) | CN109300798B (zh) |
TW (1) | TWI725318B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781151B2 (en) * | 2002-11-27 | 2004-08-24 | Lsi Logic Corporation | Failure analysis vehicle |
TW200910524A (en) * | 2007-05-10 | 2009-03-01 | Ibm | Inhibiting damage from dicing and chip packaging interaction failures in back end of line structures |
US7749778B2 (en) * | 2007-01-03 | 2010-07-06 | International Business Machines Corporation | Addressable hierarchical metal wire test methodology |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6577149B2 (en) * | 2001-01-05 | 2003-06-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and device for addressable failure site test structure |
US7250311B2 (en) * | 2005-02-23 | 2007-07-31 | International Business Machines Corporation | Wirebond crack sensor for low-k die |
US8357932B2 (en) * | 2010-03-25 | 2013-01-22 | International Business Machines Corporation | Test pad structure for reuse of interconnect level masks |
CN103579192A (zh) * | 2012-07-26 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种新型的通孔链测试结构及其测试方法 |
US9059052B2 (en) * | 2013-05-16 | 2015-06-16 | International Business Machines Corporation | Alternating open-ended via chains for testing via formation and dielectric integrity |
US9404953B2 (en) * | 2013-10-31 | 2016-08-02 | International Business Machines Corporation | Structures and methods for monitoring dielectric reliability with through-silicon vias |
US9362162B2 (en) | 2014-08-14 | 2016-06-07 | Globalfoundries Inc. | Methods of fabricating BEOL interlayer structures |
EP3270411A1 (en) | 2015-07-08 | 2018-01-17 | IMEC vzw | Method for producing an integrated circuit device with enhanced mechanical properties |
US9435852B1 (en) * | 2015-09-23 | 2016-09-06 | GlobalFoundries, Inc. | Integrated circuit (IC) test structure with monitor chain and test wires |
-
2017
- 2017-07-24 US US15/657,312 patent/US10643912B2/en active Active
-
2018
- 2018-06-27 TW TW107122087A patent/TWI725318B/zh active
- 2018-07-24 CN CN201810819434.2A patent/CN109300798B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781151B2 (en) * | 2002-11-27 | 2004-08-24 | Lsi Logic Corporation | Failure analysis vehicle |
US7749778B2 (en) * | 2007-01-03 | 2010-07-06 | International Business Machines Corporation | Addressable hierarchical metal wire test methodology |
TW200910524A (en) * | 2007-05-10 | 2009-03-01 | Ibm | Inhibiting damage from dicing and chip packaging interaction failures in back end of line structures |
US7955955B2 (en) * | 2007-05-10 | 2011-06-07 | International Business Machines Corporation | Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures |
Also Published As
Publication number | Publication date |
---|---|
CN109300798A (zh) | 2019-02-01 |
US20190027413A1 (en) | 2019-01-24 |
US10643912B2 (en) | 2020-05-05 |
TW201908749A (zh) | 2019-03-01 |
CN109300798B (zh) | 2023-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9842785B2 (en) | Apparatus and method for verification of bonding alignment | |
JP6286372B2 (ja) | インターポーザ試験構造と方法 | |
US11226363B2 (en) | Reliability testing method and apparatus | |
US7598523B2 (en) | Test structures for stacking dies having through-silicon vias | |
US10068812B2 (en) | Method and structure for flip-chip package reliability monitoring using capacitive sensors groups | |
Taibi et al. | Full characterization of Cu/Cu direct bonding for 3D integration | |
US20080203388A1 (en) | Apparatus and method for detection of edge damages | |
Trigg et al. | Design and fabrication of a reliability test chip for 3D-TSV | |
US20230163102A1 (en) | Bonding structure and manufacturing method therefor | |
TW201135859A (en) | Assessing metal stack integrity in sophisticated semiconductor devices by mechanically stressing die contacts | |
TWI725318B (zh) | 晶片封裝交互作用(cpi)後段製程(beol)監測結構及方法 | |
US9087805B2 (en) | Semiconductor test and monitoring structure to detect boundaries of safe effective modulus | |
US20160118348A1 (en) | Strain detection structures for bonded wafers and chips | |
JP7462269B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US9601424B2 (en) | Interposer and methods of forming and testing an interposer | |
CN105470239B (zh) | 一种用于测试晶圆叠层结构的金属连接性的测试结构 | |
US11081469B2 (en) | Three-dimensional integrated circuit test and improved thermal dissipation | |
Miyairi et al. | Full integration and electrical characterization of 3D silicon interposer demonstrator incorporating high density TSVs and interconnects | |
US11804413B1 (en) | Product design for test to enable electrical non-destructive test for measuring multi-chip interconnect defects | |
TWI805229B (zh) | 晶圓結構及其製造方法 | |
TW201444007A (zh) | 半導體結構及其測試方法 | |
US20140332952A1 (en) | Semiconductor structure and method for testing the same | |
JP5967713B2 (ja) | 積層型lsiチップの絶縁膜の検査方法及び積層型lsiチップの製造方法 | |
US20230163065A1 (en) | Stack type semiconductor device and method of manufacturing the same | |
US20130334532A1 (en) | Stress gauge comprised of a piezoelectric material for use with integrated circuit products |