TW202209610A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

一種半導體裝置具備：第1基板，具有第1端面及與前述第1端面為相反側的第2端面；複數個第1電極，設置於前述第1端面；第2電極，設置於前述第2端面，並且與貼合於前述第2端面之第2基板的電極電性連接；內部配線，設置於前述第1基板之內部，並且與前述第2電極電性連接；複數個第3電極，設置於前述第1基板之內部，並且將前述第1電極與前述內部配線電性連接；及應變感測器，設置於前述第1基板之內部，並且測定在前述第1基板內產生的應變，且前述第3電極的線膨脹係數係比前述第1基板的線膨脹係數為大。

Description

半導體裝置及半導體裝置之製造方法
本揭示是有關於一種半導體裝置及半導體裝置之製造方法。
近年來，積層複數個基板並貼合之積層型影像感測器等半導體裝置正有效地被活用在達成高密度化、小型化或薄型化的方面。貫通電極作為積層複數個基板時的一種技術而有在受到矚目。專利文獻1所揭示的固體攝像裝置(半導體裝置)的積層基板具有在上下方向上貼合下側基板即邏輯基板與上側基板即畫素感測器基板的構造。下側基板具備：以矽(Si)所構成之矽基板即半導體基板、及形成於半導體基板之上側的多層配線層。藉由多層配線層來構成控制電路、邏輯電路等。在半導體基板之預定位置上形成複數個貫通孔，且在各個貫通孔中埋入連接導體，藉此形成貫通電極。在下側基板與上側基板各自的貼合面形成電極，並且這些電極彼此連接。貫通電極與這些電極電性連接。 先前技術文獻 專利文獻
專利文獻1：國際公開第2019/069669號公報
本揭示之一實施例的半導體裝置具備：第1基板，具有第1端面及與前述第1端面為相反側的第2端面；複數個第1電極，設置於前述第1端面；第2電極，設置於前述第2端面，並且與貼合於前述第2端面之第2基板的電極電性連接；內部配線，設置於前述第1基板之內部，並且與前述第2電極電性連接；複數個第3電極，設置於前述第1基板之內部，並且將前述第1電極與前述內部配線電性連接；及應變感測器，設置於前述第1基板之內部，並且測定在前述第1基板內產生的應變，且前述第3電極的線膨脹係數係比前述第1基板的線膨脹係數為大。
本揭示之一實施例的半導體裝置之製造方法包含以下工序：在基材形成第1絕緣層；在該第1絕緣層上形成應變感測器；形成第2絕緣層以覆蓋前述應變感測器；在該第2絕緣層形成內部配線；形成多層內部配線層以覆蓋該內部配線；在前述基材之與該多層內部配線層側為相反側上形成孔；在該孔形成電極以與前述應變感測器鄰接；將外部連接電極連接於該電極，前述外部連接電極是把前述應變感測器所檢測到的電壓傳輸至外部機器；及貼合基板以覆蓋前述內部配線。
用以實施發明之形態 然而，在這種積層基板中，半導體基板與設置於半導體基板之內部的貫通電極各自的線膨脹係數不同。因此，當上側基板對下側基板進行貼合時，於加熱(一般而言是350~500℃)後到冷卻至常溫的工序中，在半導體基板內會殘留應變。因此，在半導體基板與貼合面會產生壓縮、膨脹等的垂直應力。藉此，會有失去上側基板及下側基板的貼合面中的電性連接而產生導通不良的可能性。因此，在以往技術中，在抑制因為半導體基板與貫通電極之線膨脹係數差而引起的障礙產生方面仍有改善的餘地。
本揭示之非限定的實施例有助於提供一種抑制因為半導體基板與貫通電極之線膨脹係數差而引起的障礙產生之半導體裝置及製造方法。
本揭示之一實施例的半導體裝置具備：第1基板，具有第1端面及與前述第1端面為相反側的第2端面；複數個第1電極，設置於前述第1端面；第2電極，設置於前述第2端面，並且與貼合於前述第2端面之第2基板的電極電性連接；內部配線，設置於前述第1基板之內部，並且與前述第2電極電性連接；複數個第3電極，設置於前述第1基板之內部，並且將前述第1電極與前述內部配線電性連接；及應變感測器，設置於前述第1基板之內部，並且測定在前述第1基板內產生的應變，且前述第3電極的線膨脹係數係比前述第1基板的線膨脹係數為大。
本揭示之一實施例的半導體裝置之製造方法包含以下工序：在基材形成第1絕緣層；在該第1絕緣層上形成應變感測器；形成第2絕緣層以覆蓋前述應變感測器；在該第2絕緣層形成內部配線；形成多層內部配線層以覆蓋該內部配線；在前述基材之與該多層內部配線層側為相反側上形成孔；在該孔形成電極以與前述應變感測器鄰接；將外部連接電極連接於該電極，前述外部連接電極是把前述應變感測器所檢測到的電壓傳輸至外部機器；及貼合基板以覆蓋前述內部配線。
根據本揭示之一實施例，可以建構一種抑制因為半導體基板與貫通電極之線膨脹係數差而引起的障礙產生之半導體裝置及製造方法。
本揭示之一實施例中的進一步的優點及效果，從說明書及圖式中將可清楚地了解。雖然這種優點及/或效果是藉由一些實施形態以及說明書及圖式所記載之特徵來分別地提供，然而並不一定需要為了得到1個或其以上的相同特徵而全部都提供。
以下，一邊參照附加圖式，一邊針對本揭示之較佳的實施形態來詳細地說明。另外，在本說明書及圖式中，針對實質上具有相同功能的構成要素，是藉由附上相同的符號來省略重複說明。在以下之圖中各自所示的構成構件的形狀、厚度、長度等，在圖式之製作上，與實際的構成構件的形狀、厚度、長度等不同。此外，各構成構件的材質並不限定於本實施形態所記載的材質。又，在本揭示之實施形態中，也包含設置於半導體裝置的貫通電極、再配線、外部連接電極、貼合電極、微通孔、內部配線、絕緣層等的個數與實際的個數不同之情況。
在圖1以後，X軸方向、Y軸方向及Z軸方向分別表示平行於X軸的方向、平行於Y軸的方向及平行於Z軸的方向。X軸方向與Y軸方向彼此正交。X軸方向與Z軸方向彼此正交。Y軸方向與Z軸方向彼此正交。XY平面表示平行於X軸方向及Y軸方向的虛擬平面。XZ平面表示平行於X軸方向以及Z軸方向的虛擬平面。YZ平面表示平行於Y軸方向以及Z軸方向的虛擬平面。又，在X軸方向當中，以箭頭表示的方向設為正X軸方向，與該方向相反的方向設為負X軸方向。在Y軸方向當中，以箭頭表示的方向設為正Y軸方向，與該方向相反的方向設為負Y軸方向。在Z軸方向當中，以箭頭表示的方向設為正Z軸方向，與該方向相反的方向設為負Z軸方向。Z軸方向等於例如垂直方向、積層方向或上下方向，X軸方向及Y軸方向等於例如水平方向或左右方向。
[第1實施形態] ＜半導體裝置200的構成例＞ 一邊參照圖1及圖2，一邊針對本揭示之第1實施形態的半導體裝置200的構成例進行說明。圖1是本揭示之第1實施形態的半導體裝置200的整體剖面圖，圖2是將圖1所示之半導體裝置200的主要部位放大的剖面圖。另外，在圖2中，放大顯示圖1之以符號A表示的虛線所包圍之處。
半導體裝置200具備：複數個貼合電極1、多層內部配線層2、應變感測器形成層3、基材4、複數個貫通電極5、再配線層6及複數個外部連接電極7。
貼合電極1、多層內部配線層2、應變感測器形成層3、基材4、再配線層6及外部連接電極7是依此順序在負Z軸方向上積層。
複數個貼合電極1設置於多層內部配線層2之上側的面(正Z軸方向的面)。複數個貼合電極1是在X軸方向上彼此分開地排列。
多層內部配線層2具有在上下方向上積層有複數個絕緣層2a的構造。在多層內部配線層2形成內部配線2b及複數個微通孔2c，前述內部配線2b設置於鄰接的絕緣層2a之間，前述複數個微通孔2c將設置於鄰接的絕緣層2a之間的內部配線2b彼此連接。
絕緣層2a是使在上下方向上鄰接的內部配線2b彼此絕緣，且使內部配線2b與貼合電極1絕緣，此外更使微通孔2c周圍絕緣的絕緣構件。在複數個絕緣層2a當中，在設置於正Z軸方向之最外側的絕緣層2a上，形成有複數個貼合電極1。
在複數個微通孔2c當中，位於多層內部配線層2之最下側的微通孔2c有一部分設置於半導體層3a。該微通孔2c之下端與貫通電極5之上表面相接。
另外，該微通孔2c的形狀並不限定於圖示例。例如，該微通孔2c可以是其下端延伸成貫通應變感測器形成層3，並且連接於貫通電極5的形狀。
絕緣層2a是以例如氧化矽膜(SiO2 )、氮化矽膜(SiN)、氮氧化矽膜(SiON)等來形成。內部配線2b、微通孔2c及貼合電極1是使用例如銅(Cu)、鋁(Al)、鎢(W)、金(Au)等來形成。另外，貼合電極1、內部配線2b、微通孔2c及絕緣層2a各自可以用相同材料來形成，也可以根據複數個絕緣層2a之位置用不同材料來形成。
應變感測器形成層3具備：半導體層3a、2個絕緣層3b、應變感測器3c及絕緣膜3d。應變感測器形成層3是藉由這些構成要素整體形成應變感測器部的層。
半導體層3a是以鍺、單晶矽、多晶矽、非晶矽、碳化矽等來形成。
2個絕緣層3b彼此可以用相同材料來形成，也可以用不同材料來形成。在2個絕緣層3b當中，應變感測器3c之上側的絕緣層3b是使構成多層內部配線層2的絕緣層2a與應變感測器3c之間絕緣的絕緣構件。在2個絕緣層3b當中，應變感測器3c之下側的絕緣層是使後述的絕緣層101b與應變感測器3c之間絕緣的絕緣構件。另外，在半導體層3a中，不僅是應變感測器3c，亦可形成應變感測器3c以外的電路，例如電晶體。
應變感測器3c是藉由將硼、磷等雜質擴散至半導體層3a之被絕緣膜3d所隔離的一部分而形成。應變感測器3c是例如鄰接貫通電極5而設置。應變感測器3c之位置可以是與貫通電極5之上端面相向之位置，也可以是與貫通電極5之側面相向之位置。貫通電極5之上端面是貫通電極5之正Z軸方向的端面。貫通電極5之側面是貫通電極5之外周面當中，與XY平面正交的面。應變感測器3c及貫通電極5的詳細內容將於後敘述。
絕緣膜3d是使應變感測器3c與半導體層3a之間絕緣的絕緣構件。絕緣層3d是以例如氧化矽膜(SiO2 )、氮化矽膜(SiN)、氮氧化矽膜(SiON)等來形成。
基材4是與絕緣層3b之負Z軸方向的端面相向而設置。基材4是以例如矽(Si)、玻璃、聚醯亞胺薄膜、PET薄膜等來形成。在基材4之主面4a(基材4之正面)形成有應變感測器形成層3。
複數個貫通電極5是在上下方向上貫通複數個絕緣層3b與基材4，並且在X軸方向上彼此分開地排列。圖2之左側所示的貫通電極5之上端連接於應變感測器3c。圖2之右側所示的貫通電極5之上端連接於微通孔2c，且透過微通孔2c來與內部配線2b電性連接。
另外，貫通電極5亦可透過微通孔2c、內部配線2b等來與應變感測器3c電性連接。又，在圖2中，貫通電極5雖然是在上下方向上貫通複數個絕緣層3b與基材4，但貫通電極5亦可設置成例如貫通複數個絕緣層3b、基材4、半導體層3a及絕緣層2a。
貫通電極5具備：例如將金屬形成為筒狀的導電體、及形成於該導電體周圍的絕緣膜。絕緣膜具有防止基材4與半導體層3a之間產生的漏電的功能。另外，例如亦可藉由將樹脂等有機物埋入該導電體的一部分，或是在該導電體周圍設置空隙，來一邊保持絕緣一邊減低該導電體的使用量。藉此，該導電體的使用量減少，可以削減半導體裝置200的製造成本。
在貫通電極5連接再配線6b。再配線6b是形成於基材4之背面(基材4之與主面4a側為相反側的面)的導電性電極，並且與外部連接電極7連接。貫通電極5及再配線6b可以用例如銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鎢合金(TiW)、多晶矽等來形成。再配線6b是藉由絕緣層6a而被絕緣。
外部連接電極7是例如焊球、在表面形成有導電性被膜之樹脂球、藉由引線接合所形成之凸塊等。當外部連接電極7是焊球時，可以在外部連接電極7中使用Sn-Ag-Cu系、Sn-Ag-Bi系等各種組成的焊接材料。當外部連接電極7是藉由引線接合所形成之凸塊時，可以在外部連接電極7中使用金(Au)、銅(Cu)等。
另外，在貫通電極5及外部連接電極7中包含2個用途的電極。其中一者是透過微通孔2c來與貼合電極1電性連接的電極，另一者是與應變感測器3c電性連接的電極。前者是一般製品之動作用的電極，後者是應變感測器3c所進行之應變測定用的電極。像這樣，藉由使用用途不同的二種電極，可以使應變感測器3c從作為一般製品發揮功能的電路(製品電路)中獨立出來。
藉由像這樣使應變感測器3c的功能從製品電路的功能中獨立出來，可以防止應變感測器3c的測定對製品的特性造成影響。此外，可以防止該製品電路所產生的雜訊進入應變感測器3c的測定值。製品電路是搭載於例如汽車、家電、FA機器等的電路。
應變感測器3c是透過貫通電極5及再配線6b(根據情況，也包含內部配線2b及微通孔2c)來連接於外部連接電極7，並且進一步通過連接於外部連接電極7的配線來與未圖示之外部機器電性連接。
藉由這種連接，相較一般的配線方法，亦即將配線連接於基材4之主面4a的方法，可以縮短到外部機器的電氣配線長度。藉由像這樣縮短電氣配線長度，雜訊會變得難以與傳輸至配線路徑的應變感測器3c的測定值重疊，而提升應變測定的精度。
又，變得不需要在基材4之主面4a設置用於取得應變感測器3c的測定值的內部配線，此外，變得不需要用於設置與該內部配線連接之測定墊的多餘空間。因此，可做到半導體裝置200之小型化。
在此，在構成半導體裝置200的構件當中，貫通電極5之線膨脹係數比較高，並且佔比較大的體積。因此，就貫通電極5的熱膨脹收縮而言，在構成半導體裝置200的構件之中，貫通電極5的熱膨脹收縮變得最大。線膨脹係數是表示物體的長度、體積等因溫度上升而膨脹的比例。藉由以這種鄰接貫通電極5的方式設置應變感測器3c，可以精度良好地測定因熱的變化而產生於半導體裝置200內的應變，並且提升市場不良(在市場上發覺之不良)的推定精度。詳細內容將於後敘述。
＜應變感測器3c的構成＞ 應變感測器3c是藉由將硼、磷等雜質擴散至半導體層3a而形成之半導體測定計。應變感測器3c具有厚度非常薄的構造，例如應變感測器3c之垂直方向的尺寸(厚度)為10~500[nm]，且應變感測器3c之平面方向(水平方向)的尺寸為10~900[um]。垂直方向等於積層第1基板和第2基板之積層方向。第1基板可藉由本實施形態之多層內部配線層2、108、應變感測器形成層3、109及基材4來構成。第2基板可藉由本實施形態之貼合基板201來構成。
在對供給了固定電流的應變感測器3c施加外部應力，使得應變感測器3c產生應變後，應變感測器3c所檢測出的電壓值就會變化。利用此電壓值的變化量，即可依據電阻變化率及靈敏係數(gauge factor)來計算應變。亦即，在應變計算中，可利用在對測定計施加了機械性應變時其電阻會變化之壓阻效應。
參照圖3，針對具體之電流供給的方法、電位測定的方法進行說明。圖3是顯示應變感測器3c與4個貫通電極5a、5b、5c、5d與內部配線2b之配置例的示意圖。
4個貫通電極5a、5b、5c、5d是分別對應在圖1及圖2所示之複數個貫通電極5當中，配置成包圍應變感測器3c的4個貫通電極5。由於這些貫通電極5a、5b、5c、5d連接於外部連接電極7，因此可以在各工序中，讓從外部連接電極7之外部所供給的電流流動，並施加應變感測器3c所產生的電壓。
在應變感測器3c中，可以藉由例如4端子法來測定應變。4端子法是在例如A、B、C及D的4根電極當中，使固定電流在2根電極AD間流動，並測定剩餘的2根電極BC間產生的電壓之電位差，以求出電阻的方法。具體而言，是透過微通孔2c及內部配線2b間接地(視情況會不透過這些構件而直接)使電流從2個貫通電極5a、5d對應變感測器3c流動，並檢測出此時2個貫通電極5b、5c之間所產生的電位差，藉此來進行使用了應變感測器3c的應變測定。
另外，應變感測器3c的應變除了4端子法以外，也可以使用2端子法。2端子法是例如在應變感測器3c之兩端設置2個電極端子，且通過2個電極端子來測定流動於應變感測器3c的電流和當時產生的電位差的方法，相較於4端子法，具有裝置的製作簡便，並且可以容易地測定電位差之優點。
但是，相較於4端子法，已知2端子法容易受到連接於外部連接電極7的未圖示之配線(鋪設於半導體裝置200之外部的金屬纜線等)的配線電阻、接觸電阻等的影響。因此，應變測定值容易產生參差。藉由利用4端子法，可以在不受到該配線的配線電阻、接觸電阻等的影響下，精度良好地測定應變。因此，在應變感測器3c中宜使用4端子法。
另外，應變感測器3c並不限定於前述之半導體型(半導體測定計)，亦可為金屬型。金屬型的應變感測器3c一般而言是用Cu-Ni系合金、Ni-Cr系合金來形成，且為了提高感度，也可以用鉑金屬、鎳來形成。
但是，相較於金屬型的應變感測器3c之測定感度，半導體型的應變感測器3c之測定感度優異了數十倍，因此藉由採用半導體型的應變感測器3c，可以測定微細的應變。
又，半導體型的應變感測器3c可以根據擴散的雜質種類來分類成p型半導體(擴散硼等)、n型半導體(擴散磷等)等。p型半導體的應變感測器3c可以測定水平方向(X軸或Y軸方向)的應變。n型半導體的應變感測器3c可以測定垂直方向的應變。藉由使用n型半導體的應變感測器3c，可以測定因貫通電極5的熱膨脹收縮所造成之半導體裝置200內部的垂直方向的應變。
又，藉由在形成應變感測器3c的半導體層3a使用單晶矽來取代鍺、多晶矽、非晶矽、碳化矽等，可以更加提高應變的測定感度。又，藉此，可以抑制形成半導體層3a所需之材料成本的上升。
接著，參照圖4~圖6，說明應變感測器3c與貫通電極5之位置關係、應變感測器3c之水平方向的形狀、應變感測器3c與半導體層3a的晶體方位8之關係等。圖4~圖6是用於說明應變感測器3c與貫通電極5之位置關係的圖。
在垂直方向上以平面視角觀看應變感測器3c的形狀為例如長方形。在長方形的應變感測器3c中，是例如對應變感測器3c的2個短邊部進行電流的供給，並且測定該2個短邊部所產生的電壓之電位差。
例如圖4所示，長方形的應變感測器3c是以沿著形成應變感測器3c之半導體層3a的晶體方位8[010]延伸的方式形成於半導體層3a。亦即，應變感測器3c配置成應變感測器3c的長邊部對半導體層3a的晶體方位成為平行。
此外，應變感測器3c配置在4個貫通電極5當中，設置於靠近基材4之負Y軸方向的2個貫通電極5之間，並且配置在這2個貫通電極5當中，靠近負X軸方向的貫通電極5的附近。
藉由像這樣配置應變感測器3c，可以例如與晶體方位8平行地對n型半導體的應變感測器3c供給電流，並測定此時所檢測出的電位差，藉此來將水平方向之應變的影響極小化，而可以用更良好的感度來測定垂直方向的應變。
像這樣，藉由將應變感測器3c形成為長邊部對4個貫通電極5當中的1個貫通電極5相向，可以用更良好的感度來測定有產生因為貫通電極5的熱膨脹收縮而引起的應變之處的應變。
另外，當短邊部變長時，應變感測器3c對未產生應變之處(例如基材4當中，4個貫通電極5所包圍的區域之中心部)的接觸面積變寬廣。藉此，即便產生貫通電極5的膨脹與收縮，應變感測器3c的每單位面積的應變量也會相對變小，且電阻值的變化率也會變小，因此應變的測定感度降低。因此，在將應變感測器3c的形狀設定為長方形時，宜構成為極力使短邊部的長度變短。
另外，以平面視角觀看應變感測器3c的形狀並不限定於長方形，只要是可以適用前述之4端子法的形狀，亦即可以對應變感測器3c供給電流，並且可以測定應變感測器3c所產生的電壓之電位差的形狀，則亦可為長方形以外。長方形以外的形狀可以例示例如正方形、橢圓形、環狀(圓圈形狀)、環狀的一部分有欠缺的C字形狀等。但是，在半導體型的應變感測器3c中，藉由在與形成有應變感測器3c之半導體層的晶體方位8平行的方向上供給電流，可以獲得作為目標之應變特性。因此，在使用了例如上述之圓圈形狀、C字形狀等的半導體型的應變感測器3c時，無法在與該晶體方位8平行的方向上供給電流，而難以測定所期望的應變量。因此，半導體型的應變感測器3c的形狀宜設為長方形。
另外，應變感測器3c亦可配置成如圖5及圖6所示。圖5所示之應變感測器3c是以沿著晶體方位8[100]延伸的方式配置在半導體裝置200。圖6所示之應變感測器3c是以沿著晶體方位8[110]延伸的方式配置在半導體裝置200。
＜半導體裝置200之製造方法例＞ 接著，參照圖7~圖11，針對第1實施形態的半導體裝置200之製造方法進行說明。圖7~圖11是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。另外，在圖7~圖11中，放大顯示圖1之以符號A表示的虛線所包圍之處。
如圖7之從上起第1個圖所示，在基材101a之主面101a1形成絕緣層101b，此外，在半導體基板102a之主面102a1形成絕緣層102b。絕緣層101b及絕緣層102b可形成於基材101a及半導體基板102a兩者，亦可形成於其中任一者。在絕緣層101b及絕緣層102b之形成方法中，若為氧化矽膜(SiO2 )，則可以例示熱氧化、CVD(Chemical Vapor Deposition，化學氣相沉積)法、濺鍍法等。
如圖7之從上起第2個圖所示，在將貼合了基材101a與半導體基板102a的面以硫酸過氧化氫混合液等進行親水化處理後，將半導體基板102a的絕緣層102b貼合於基材101a的絕緣層101b。在貼合工法中，有進行熱處理的方法、表面活性化法等。在表面活性化法中，是在真空中藉由氬離子束來濺鍍貼合面以使其活性化，並且在真空中將半導體基板102a的絕緣層102b貼合於基材101a的絕緣層101b。
如圖7之從上起第3個圖所示，以CMP(chemical mechanical polishing，化學機械研磨)等的工法將半導體基板102a之背面(半導體基板102a之與絕緣層102b側為相反側的面)進行研磨及薄膜化，藉此來形成半導體層102e。
如圖7之從上起第4個圖所示，以抗蝕圖案作為遮罩，蝕刻半導體層102e來挖溝(淺的溝)103a，藉此在半導體層102e上，使成為應變感測器3c的元件102c獨立。之後，洗淨並去除抗蝕圖案。
如圖8之從上起第1個圖所示，使用CVD法等，在半導體層102e之背面(半導體層102e之與絕緣層102b側為相反側的面)將絕緣材埋入溝103a，形成絕緣層。
之後，藉由以CMP等將形成於半導體層102e之背面(半導體層102e之與絕緣層102b側為相反側的面)的該絕緣層去除，而在溝103a殘留絕緣材。藉由該絕緣材，形成已埋入溝103a的絕緣膜103b。藉由絕緣膜103b，元件102c成為從形成於元件102c之水平方向周圍的半導體層102e被絕緣的狀態。
如圖8之從上起第2個圖所示，以抗蝕圖案作為遮罩，將硼、磷等雜質擴散至元件102c，藉此來形成應變感測器102d。另外，亦可在形成應變感測器102d之半導體層102e形成作為製品發揮功能的電晶體(前述之製品電路)。電晶體是形成於半導體層102e之應變感測器以外的電路之一例。
藉由在半導體層102e形成該電晶體，可以在1個半導體層102e設置應變感測器102d及該電晶體，因此就不需要為了形成該電晶體而設置與半導體層102e不同的半導體層。因此，可以削減半導體層102e的數量，並且不需要追加的貼合工序，所以可以削減半導體裝置200的材料費及組裝工時。
如圖8之從上起第3個圖所示，使用CVD法等，在半導體層102e之背面(半導體層102e之與絕緣層102b側為相反側的面)形成絕緣膜104。藉此，完成應變感測器形成層109。
如圖8之從上起第4個圖所示，形成微通孔抗蝕圖案，並以微通孔抗蝕圖案作為遮罩來進行蝕刻處理，在絕緣膜104形成微通孔圖案105a。之後，洗淨並去除微通孔抗蝕圖案。
如圖9之從上起第1個圖所示，使用CVD法等，在絕緣膜104之主面104a(絕緣膜104之與半導體層102e側為相反側的面)填滿微通孔圖案105a，形成由微通孔的材料所構成之層。
之後，藉由使用CMP等將該層去除，而在微通孔圖案105a殘留微通孔的材料。藉由此材料，形成已埋入微通孔圖案105a的微通孔105b。
如圖9之從上起第2個圖所示，使用CVD法等，在絕緣膜104之主面104a形成絕緣層106。
如圖9之從上起第3個圖所示，形成未圖示之內部配線抗蝕圖案，並以該內部配線抗蝕圖案作為遮罩來進行蝕刻處理，在絕緣層106形成內部配線圖案107a。之後，利用洗淨來將該內部配線抗蝕圖案去除。
如圖9之從上起第4個圖所示，使用CVD法等，在絕緣層106之正面(絕緣層106之與絕緣膜104側為相反側的面)填滿內部配線圖案107a，形成由內部配線的材料所構成之層。
之後，藉由使用CMP等將該層去除，而在內部配線圖案107a殘留內部配線的材料。藉由此材料，形成已埋入內部配線圖案107a的內部配線107b。
之後，藉由重複圖8之從上起第4個圖所示之工序到圖9之從上起第4個圖所示之工序，如圖10之從上起第1個圖所示地在應變感測器形成層109之上側形成多層內部配線層108。在多層內部配線層108形成複數個內部配線107b。此工序(內部配線工序)的重複次數一般而言是10次左右，但因應於需要，也可以是1~20次中的任意次數。
如圖10之從上起第2個圖所示，使用重複由聚合物覆蓋側壁與非等向電漿蝕刻的波希法(Bosch process)等，在基材101a之預定位置上形成複數個貫通孔108a。貫通孔108a是形成為不僅貫通基材101a，還貫通以複數種異種材料所構成的絕緣層101b、絕緣層102b等層。之後，藉由洗淨來將使用於覆蓋側壁的聚合物去除。
另外，將貫通電極108b與內部配線107b電性連接時，貫通孔108a形成為更貫通半導體層102e、絕緣膜104及絕緣層106。
另外，在波希法中，是一邊將非等向電漿蝕刻所使用之氣體的種類改變成能夠將蝕刻之層的材料選擇性地蝕刻的氣體一邊進行，藉此可以在各個材料不同之複數個層上形成貫通孔108a。
如圖10之從上起第3個圖所示，使用CVD法等，在基材101a之背面(基材101a之與主面101a1為相反側的面101a2)將貫通電極的材料埋入貫通孔108a，形成貫通電極的材料之層。
之後，藉由以CMP等將形成於基材101a之背面的該層去除，而在貫通孔108a殘留貫通電極的材料。藉由此貫通電極的材料，形成已埋入貫通孔108a的貫通電極108b。
另外，亦可在形成貫通電極108b之前，使用CVD法等，在形成貫通孔108a的壁面(內周面)形成絕緣膜。藉此，可以防止從貫通電極108b對基材101a的漏電。
又，貫通電極108b不需要形成為將貫通孔108a全部填滿。例如，亦可在貫通孔108a之底部與該底部之周邊的側面以膜狀形成貫通電極材料，藉此來設置貫通電極108b。此時，亦可在貫穿孔108a之內部空間當中，在沒有設置貫通電極材料的部分埋入絕緣性的樹脂等。藉此，可以削減貫通電極108b的材料的使用量。
如圖11之從上起第1個圖所示，在貫通電極108b之背面(貫通電極108b之與半導體層102e側為相反側的面)形成再配線110。再配線110是將貫通電極108b及後述的外部連接電極111電性連接的導電性構件。再配線110是藉由電鍍工法、無電電鍍工法等所形成。
又，使形成外部連接電極111之預定位置開口，並在基材101a之與主面101a1側為相反側的面101a2形成絕緣層。絕緣層是藉由旋轉塗佈工法、狹縫塗佈工法等所形成。
如圖11之從上起第2個圖所示，在再配線110之正面當中未被絕緣層覆蓋的部分形成外部連接電極111。外部連接電極111的材料是焊球、導電性樹脂球、柱形凸塊等。
當使用焊球、導電性樹脂球時，外部連接電極111對再配線110的連接亦可為焊接與由導電性接著劑所進行之接著的任一種。又，亦可取代焊球、導電性樹脂球等，例如改使用網版印刷法將焊膏供給至再配線131上，並將此焊膏迴流，藉此來形成外部連接電極111。
當使用金(Au)、銅(Cu)等的柱形凸塊時，是使用金(Au)、銅(Cu)等的細金屬線(例如φ10~50[μm])、引線接合裝置等，來形成外部連接電極111。
＜應變感測器3c所進行之應變測定動作與作用＞ 接著，參照圖12及圖13，說明應變感測器3c所進行之應變測定動作。圖12及圖13是用於說明在本揭示之第1實施形態的半導體裝置200與貼合基板201的貼合面產生剝離的機制的圖。
如圖12之從上起第1個圖所示，準備與半導體裝置200相向且貼合於半導體裝置200之貼合基板201。貼合基板201具備：矽基板204、設置於矽基板204之半導體裝置200側的面的銅(Cu)電極203、設置於該面的氧化矽膜(SiO2 )202。
另外，貼合基板201的構成例只要是可以貼合半導體裝置200的基板即可，並不限定於圖示例。
在構成像這樣貼合之半導體裝置200與貼合基板201的複數個構件之中，尤其因熱膨脹收縮所造成之內部應變量較大的構件是厚度較大且線膨脹係數較大的貫通電極5。例如，多層內部配線層2及應變感測器形成層3各自的厚度為數[μm]以下，相對於此，基材4及貫通電極5各自的厚度為數十[μm]至數百[μm]，非常地大。
當藉由剛性高的矽來形成基材4時，矽的線膨脹係數為例如3.9×10-6 ，不易在基材4產生應變。相對於此，貫通電極5為金屬的導電體，且當該導電體為例如銅(Cu)時，銅(Cu)的線膨脹係數為14.3×10-6 ，容易在貫通電極5產生應變。
如圖12之從上起第2個圖所示，使貼合電極1與銅(Cu)電極203相向，並且使絕緣層2a與氧化矽膜(SiO2 )202相向，來使其等彼此接觸。此外，使貼合電極1與銅(Cu)電極203進行金屬接合，並且使絕緣層2a與氧化矽膜(SiO2 )202共價鍵結。
此時，為了使貼合電極1與銅(Cu)電極203進行金屬接合，必須施加荷重與高溫。所謂高溫是例如350~500℃之較高溫度。另外，未進行貼合面的活性化處理時，用於使其進行金屬接合的所需溫度是700~900℃。
像這樣，由於在金屬接合施加較高溫度，因此在半導體裝置200及貼合基板201之內部產生有因各構成構件各自的熱膨脹所造成之內部應變。具體而言，在內部應變較大的貫通電極5產生因加熱所造成之膨脹方向的內部應變L1a。在內部應變較小的基材4產生因加熱所造成之膨脹方向的內部應變L2a。又，在貼合基板201產生因加熱所造成之膨脹方向的內部應變L3a。
另外，銅(Cu)電極203與貼合電極1是在銅(Cu)電極203與貼合電極1之界面產生有內部應變的狀態下接合，因此進行金屬接合時並未產生應力。針對此應力的詳細內容將於後敘述。
又，藉由加熱所進行之貼合時間一般而言是15~60分鐘左右，在此貼合時間中，各構成構件皆已充分地熱膨脹。藉由貼合而形成積層型半導體裝置210。
在藉由荷重與加熱所進行之金屬接合結束後，將積層型半導體裝置210冷卻至成為常溫為止。此時，如圖13之從上起第1個圖所示，在積層型半導體裝置210之內部產生因冷卻所造成之熱收縮。具體而言，在貼合基板201產生因冷卻所造成之收縮方向的內部應變L3b。在基材4產生因冷卻所造成之收縮方向的內部應變L2b。由於基材4與貼合基板201各自的熱膨脹較小，因此內部應變L3b及內部應變L2b成為較小的值。
在貫通電極5產生因冷卻所造成之收縮方向的內部應變L1b。內部應變L1b相較於因加熱所造成之膨脹方向的內部應變L1a是成為較小的值。這是因為儘管貫通電極5的熱膨脹較大，仍會因為半導體裝置200與貼合基板201的貼合而導致對絕緣層2a之上下方向的位置被固定，使得位於絕緣層2a之下側的貫通電極5變得無法充分收縮所致。
像這樣，當貫通電極5無法充分收縮時，會因為殘留於貫通電極5之欲收縮的力而使得欲將半導體裝置200與貼合基板201的貼合面剝除之向下的應力F1b產生於半導體裝置200。
另一方面，在貼合基板201中，有剛性高的矽基板204的反作用力，而產生向上的應力F2b。
當欲將貼合面剝除之應力F1b及應力F2b的大小低於貼合面之金屬接合與共價鍵結之力時，在貼合工序內，不會產生貼合面的剝離，因此可取得半導體裝置200與貼合基板201之導通。因此，可通過檢查工序之電氣檢查而出貨到市場上。之後，經過顧客之二次安裝等工序而出貨到市場上。
在市場上，因為例如對具備積層型半導體裝置210之裝置的振動、具備積層型半導體裝置210之裝置的落下等，如圖13之從上起第2個圖所示，在積層型半導體裝置210產生機械性應力F3。此時，在積層型半導體裝置210的貼合面上，由於會在貼合工序內產生的應力F1b及應力F2b合成機械性應力F3，因此會產生在應力F1b及應力F2b合成了機械性應力F3的應力F1c及應力F2c。
當貼合工序內產生的應力F1b及應力F2b因貼合製程條件之參差、材料物性參差等而變得比設計時為大時，該應力F1c及應力F2c會高於金屬接合與共價鍵結之力。藉此，在貼合面產生剝離，導致喪失半導體裝置200與貼合基板201之導通而成為市場不良。
為了抑制這種市場不良的發生，可採取如以下的措施。該措施是例如在貼合工序內檢查產生於貼合面的應力F1b及應力F2b，檢查結果推定為會成為市場不良者視為工序內不良而不出貨，並在貼合製程內一邊監控一邊反饋至貼合製程條件等。藉由這種措施來將應力F1b及應力F2b減低至規格內這點，對於抑制市場不良的發生是有效的。
藉由上述之剝離產生的機制可得知，貫通電極5的內部應變對產生於貼合面的應力會有很大的影響。於是，藉由將應變感測器3c設置成與內部應變較大的貫通電極5鄰接，來作成為可以測定貫通電極5的內部應變。如此一來，可以得到應變感測器3c的測定值(貫通電極5的內部應變量)、及欲將貼合面剝除之應力(向下之應力F1b與向上之應力F2b)等資料。藉由從市場不良品得到這些資料，並事先在資料庫建立關聯，便可以實現內部應力的工序內檢查及監控。
另外，應變感測器3c是藉由將硼、磷等雜質擴散至半導體層3a而形成之半導體測定計。在對應變感測器3c供給固定電流時，由於施加外部應力使應變感測器3c本身產生應變，導致檢測出的電壓變化，因此可以依據電壓的變化量、電阻變化率及靈敏係數來計算應變。亦即，應變計算是利用了在對測定計施加了機械性應變時其電阻會變化之壓阻效應。
＜應變感測器3c所帶來的效果＞ 圖14是顯示本揭示之第1實施形態的半導體裝置200的檢查流程的圖。圖15是顯示本揭示之應變感測器3c的測定值(應變量)與市場不良(產生於貼合面的應力)之關聯例的圖。
如圖14所示，半導體裝置200的檢查工序中，在以往所實施之步驟S1的外觀檢查、步驟S2的X光檢查及步驟S3的電氣檢查中追加有步驟S4的應變檢查工序。
在應變檢查工序中，藉由利用外部機器來測定積層型半導體裝置210之內部產生的殘留應力，可以如圖15所示地檢測出可能產生後發性導通不良等的製品。
又，除了上述之市場上的機械性應力以外，因顧客之二次安裝工序中的熱應力或機械性應力合成而產生積層型半導體裝置210的貼合面剝離的情況下，藉由進行同樣的應變檢查工序，就可以事先檢測出後發性導通不良。
又，因貫通電極5的內部應變與發生在顧客工序及市場上的複數個應力(熱應力、機械性應力等)合成所造成之後發性不良模式可以例示如以下模式。例如，在多層內部配線層2中的絕緣層2a產生裂痕，導致內部配線2b與微通孔2c之間變得無法絕緣而漏電的導通不良、或是在內部配線2b及微通孔2c產生裂痕，導致失去電性連接的導通不良等。藉由對這些不良模式也進行同樣的應變檢查工序，就可以事先檢測出後發性導通不良。
[第2實施形態] 接著，參照圖16，說明本揭示之第2實施形態的半導體裝置200的構成例。圖16是將本揭示之第2實施形態的半導體裝置200的主要部位放大的剖面圖。放大位置與圖1之以符號A表示的虛線所包圍之處相同。以下，對與第1實施形態相同的部分是附加相同符號並省略其說明，而針對不同的部分進行敘述。
為了提升半導體裝置200的內部應變之測定精度，宜將應變感測器3c設置於應變較大的部分。第2實施形態的半導體裝置200是在應變較大的部分即貫通電極5之側面具備設置成鄰接的應變感測器3c。該應變感測器3c宜對貫通電極5直接電性連接。
藉由此構成，由於不解除絕緣膜3d便將應變感測器3c連接於貫通電極5，因此可以在不受貫通電極5以外的構成構件的應變影響下，直接測定貫通電極5的應變。其結果，可以更高精度地測定半導體裝置200內部的應變。
[第3實施形態] 接著，參照圖17，說明本揭示之第3實施形態的半導體裝置200的構成例。圖17是將本揭示之第3實施形態的半導體裝置200的主要部位放大的剖面圖。放大位置與圖1之以符號A表示的虛線所包圍之處相同。以下，對與第2實施形態相同的部分是附加相同符號並省略其說明，而針對不同的部分進行敘述。
在第3實施形態的半導體裝置200中，應變感測器3c是透過微通孔2c及內部配線2b來電性連接於貫通電極5。微通孔2c及內部配線2b是在垂直方向上排列，並且相互地連接。
用於將應變感測器3c對貫通電極5電性連接之該微通孔2c及內部配線2b設置於應變感測器3c之上側。又，該內部配線2b設置於貫通電極5之上側。藉由此構成，當在貫通電極5之垂直方向上產生因熱膨脹所造成之應變時，微通孔2c及內部配線2b會與貫通電極5一起在垂直方向上應變，並將此應變傳輸至應變感測器3c，因此可以藉由應變感測器3c測定貫通電極5的應變。
又，在第3實施形態的半導體裝置200中，由於應變感測器3c並未直接電性連接於貫通電極5，因此即使在產生了貫通電極5之垂直方向的因熱膨脹所造成之應變的情況下，應變感測器3c對內部配線2b的接觸面積也難以變化，並且內部配線2b對貫通電極5的接觸面積也難以變化。因此，即便在貫通電極5已在垂直方向上熱膨脹的情況下，在應變感測器3c與貫通電極5之間，彼此之接觸面積也不會變化，由於接觸面積不會變化，因此應變感測器3c與貫通電極5之間的接觸電阻也不會變化。藉此，可以防止因為接觸電阻之變化而引起的應變感測器3c的測定值的誤差增加。
又，應變感測器3c與貫通電極5亦可透過絕緣膜3d與半導體層3a的一部分來鄰接配置。但是，為了精度更良好地測定貫通電極5的應變，宜縮短應變感測器3c與貫通電極5之間的距離。因此，宜不包含半導體層3a的一部分，僅透過絕緣膜3d來將應變感測器3c配置成鄰接貫通電極5。
[第4實施形態] 接著，參照圖18，說明本揭示之第4實施形態的半導體裝置200的構成例。圖18是將本揭示之第4實施形態的半導體裝置200的主要部位放大的剖面圖。放大位置與圖1之以符號A表示的虛線所包圍之處相同。以下，對與第3實施形態相同的部分是附加相同符號並省略其說明，而針對不同的部分進行敘述。
在前述之圖12等所示之貼合基板201與半導體裝置200的貼合面中，一旦在銅(Cu)電極203與貼合電極1之間產生剝離，便可能成為市場不良(導通不良)。要推定這種市場不良，較理想的是例如測定與貼合電極1對應之貫通電極5的應變，前述貼合電極1是指圖1所示之複數個貼合電極1當中，容易和銅(Cu)電極203產生剝離的貼合電極1。
從這種觀點來看，第4實施形態的半導體裝置200的應變感測器3c是鄰接與容易和銅(Cu)電極203產生剝離的貼合電極1對應之貫通電極5而配置。
例如，如圖18所示，當在貫通電極5之垂直方向上延長的虛擬區域B中包含貼合電極1的至少一部分時，此貼合電極1可想成是配置在容易因該貫通電極5的熱膨脹收縮而產生剝離之處的電極。像這樣，藉由將應變感測器3c設置於與複數個貼合電極1當中尤其容易產生剝離的貼合電極1對應之貫通電極5的附近，便可以容易地推定市場不良。
另外，當在貫通電極5之垂直方向上延長的虛擬區域B中配置有複數個貼合電極1各自的至少一部分時，由於可以推定在與複數個貼合電極1對應之貼合面上產生的剝離，因此可以更容易地推定市場不良。
如以上所說明，本揭示之半導體裝置200具備：第1基板，具有第1端面及與前述第1端面為相反側的第2端面；複數個第1電極，設置於前述第1端面；第2電極，設置於前述第2端面，並且與貼合於前述第2端面之第2基板的電極電性連接；內部配線，設置於前述第1基板之內部，並且與前述第2電極電性連接；複數個第3電極，設置於前述第1基板之內部，並且將前述第1電極與前述內部配線電性連接；及應變感測器，設置於前述第1基板之內部，並且測定在前述第1基板內產生的應變，且前述第3電極的線膨脹係數係比前述第1基板的線膨脹係數為大。第1基板可藉由本實施形態之多層內部配線層2、108、應變感測器形成層3、109及基材4來構成。第2基板可藉由本實施形態之貼合基板201來構成。第3電極可藉由本實施形態之貫通電極5來構成。
藉由此構成，可以對產生於加工中之器件的應變、殘留於加工後之器件的殘留應變進行測定。因此，可以在出貨前，將出貨前檢查中的電氣檢查或X光檢查所檢測不到且預測會在後續工序中成為不良品之製品的高危險群檢測出來。
又，可以將即便在高密度化或小型化更加進展之半導體裝置200中也難以藉電氣檢查或X光檢查來檢測出且發生在二次安裝工序或市場上的後發不良提前檢測出來。
本揭示之半導體裝置200之製造方法包含以下工序：在基材101a形成絕緣層101b；在該絕緣層101b上形成應變感測器102d；形成絕緣層106以覆蓋前述應變感測器102d；在該絕緣層106形成內部配線107b；形成多層內部配線層108以覆蓋該內部配線107b；在前述基材101a之與該多層內部配線層108側為相反側上形成貫通孔108a；在該貫通孔108a形成貫通電極108b以與前述應變感測器102d鄰接；將外部連接電極111連接於該貫通電極108b，前述外部連接電極111是把前述應變感測器102d所檢測到的電壓傳輸至外部機器；及貼合貼合基板201以覆蓋前述內部配線107b。
產業上之可利用性 本揭示之一實施例適用於半導體裝置。
1:貼合電極 2:多層內部配線層 2a,3b,6a,101b,102b,106:絕緣層 2b,107b:內部配線 2c,105b:微通孔 3,109:應變感測器形成層 3a,102e:半導體層 3c,102d:感測器 3d,103b,104:絕緣膜 4,101a:基材 4a,101a1,102a1,104a:主面 5:貫通電極 5a,5b,5c,5d,108b:貫通電極 6:再配線層 6b,110,131:再配線 7,111:外部連接電極 8:晶體方位 10:第1端面 11:第2端面 101a2:面 102a:半導體基板 102c:元件 103a:溝 105a:微通孔圖案 107a:內部配線圖案 108:多層內部配線層 108a:貫通孔 200:半導體裝置 201:貼合基板 202:氧化矽膜 203:電極 204:矽基板 210:積層型半導體裝置 A:虛線 B:虛擬區域 L1a,L2a,L3a,L1b,L2b,L3b:內部應變 F1b,F1c,F2b,F2c:應力 F3:機械性應力 S1~S4:步驟 X,Y,Z:軸
圖1是本揭示之第1實施形態的半導體裝置200的整體剖面圖。 圖2是將圖1所示之半導體裝置200的主要部位放大的剖面圖。 圖3是顯示應變感測器3c與4個貫通電極5a、5b、5c、5d與內部配線2b之配置例的示意圖。 圖4是用於說明應變感測器3c與貫通電極5之位置關係的圖。 圖5是用於說明應變感測器3c與貫通電極5之位置關係的圖。 圖6是用於說明應變感測器3c與貫通電極5之位置關係的圖。 圖7是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。 圖8是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。 圖9是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。 圖10是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。 圖11是用於說明本揭示之第1實施形態的半導體裝置200之製造方法的圖。 圖12是用於說明在本揭示之第1實施形態的半導體裝置200與貼合基板201的貼合面產生剝離的機制的圖。 圖13是用於說明在本揭示之第1實施形態的半導體裝置200與貼合基板201的貼合面產生剝離的機制的圖。 圖14是顯示本揭示之第1實施形態的半導體裝置200的檢查流程的圖。 圖15是顯示本揭示之應變感測器3c的測定值(應變量)與市場不良(產生於貼合面的應力)之關聯例的圖。 圖16是將本揭示之第2實施形態的半導體裝置200的主要部位放大的剖面圖。 圖17是將本揭示之第3實施形態的半導體裝置200的主要部位放大的剖面圖。 圖18是將本揭示之第4實施形態的半導體裝置200的主要部位放大的剖面圖。
1:貼合電極
2:多層內部配線層
2a,3b,6a:絕緣層
2b:內部配線
2c:微通孔
3:應變感測器形成層
3a:半導體層
3c:感測器
3d:絕緣膜
4:基材
4a:主面
5:貫通電極
6:再配線層
6b:再配線
7:外部連接電極
10:第1端面
11:第2端面
200:半導體裝置
201:貼合基板
202:氧化矽膜
203:電極
204:矽基板
210:積層型半導體裝置
L1a,L2a,L3a:內部應變
X,Y,Z:軸

Claims (16)

  1. 一種半導體裝置，具備： 第1基板，具有第1端面及與前述第1端面為相反側的第2端面； 複數個第1電極，設置於前述第1端面； 第2電極，設置於前述第2端面，並且與貼合於前述第2端面之第2基板的電極電性連接； 內部配線，設置於前述第1基板之內部，並且與前述第2電極電性連接； 複數個第3電極，設置於前述第1基板之內部，並且將前述第1電極與前述內部配線電性連接；及 應變感測器，設置於前述第1基板之內部，並且測定在前述第1基板內產生的應變，且 前述第3電極的線膨脹係數係比前述第1基板的線膨脹係數為大。
  2. 如請求項1之半導體裝置，其中前述應變感測器設置於複數個前述第3電極之間，複數個前述第3電極是在與積層前述第1基板和前述第2基板之積層方向正交的方向上彼此分開地排列。
  3. 如請求項2之半導體裝置，其中前述應變感測器鄰接複數個前述第3電極的任一個，並且直接電性連接。
  4. 如請求項2之半導體裝置，其中前述應變感測器鄰接複數個前述第3電極的任一個，並且透過在前述積層方向上排列之內部配線及微通孔而電性連接。
  5. 如請求項1至4中任一項之半導體裝置，其中前述第2電極與前述第3電極在積層前述第1基板和前述第2基板之積層方向上重疊時，前述應變感測器鄰接該第3電極而設置。
  6. 如請求項5之半導體裝置，其中複數個前述第2電極與前述第3電極在前述積層方向上重疊。
  7. 如請求項1至6中任一項之半導體裝置，其中形成前述應變感測器之半導體層是藉由單晶矽所形成。
  8. 如請求項1至7中任一項之半導體裝置，其中前述應變感測器是藉由n型半導體所形成。
  9. 如請求項1至8中任一項之半導體裝置，其中前述應變感測器是沿著形成該應變感測器之半導體層的晶體方位而延伸的形狀。
  10. 如請求項9之半導體裝置，其中在積層前述第1基板和前述第2基板之積層方向上以平面視角觀看的前述應變感測器的形狀為長方形。
  11. 如請求項10之半導體裝置，其中長方形的前述應變感測器配置成該應變感測器的長邊部對前述晶體方位成為平行。
  12. 如請求項1至11中任一項之半導體裝置，其在形成前述應變感測器的半導體層上，形成前述應變感測器以外的電路。
  13. 如請求項1至12中任一項之半導體裝置，其中前述第1基板具有：配置前述第3電極的孔、及形成於該孔之內周面的絕緣膜。
  14. 如請求項1至13中任一項之半導體裝置，其中前述第3電極是以膜狀的電極材料所形成，前述膜狀的電極材料形成於配置前述第3電極的孔之底部。
  15. 如請求項1至14中任一項之半導體裝置，其在複數個前述第3電極包含：連接前述應變感測器的電極、及連接前述應變感測器以外的電路的電極。
  16. 一種半導體裝置之製造方法，包含以下工序： 在基材形成第1絕緣層； 在該第1絕緣層上形成應變感測器； 形成第2絕緣層以覆蓋前述應變感測器； 在該第2絕緣層形成內部配線； 形成多層內部配線層以覆蓋該內部配線； 在前述基材之與該多層內部配線層側為相反側上形成孔； 在該孔形成電極以與前述應變感測器鄰接； 將外部連接電極連接於該電極，前述外部連接電極是把前述應變感測器所檢測到的電壓傳輸至外部機器；及 貼合基板以覆蓋前述內部配線。
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