KR101224329B1 - 평가용 반도체칩, 평가 시스템 및 그의 리페어 방법 - Google Patents

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가토 마사코
야마구치 요시히데
니시키 마사시
마츠시마 나오키
이나다 데이이치
야마모토 레이
덴메이 히로유키
이케다 우쿄
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히다치 가세고교 가부시끼가이샤
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Abstract

본 발명은 반도체칩을 평가하는 기술을 제공한다.
본 발명에 따르면, 실리콘 기판의 한쪽면에 복수 영역을 포함하는 저항측온체로서의 금속 배선막 (101) 및 하나 또는 복수 영역을 포함하는 히터로서의 금속 배선막 (102) 중 적어도 어느 하나와, 금속 배선막 (101) 및 금속 배선막 (102)를 실장 기판과 접속하기 위한 전극 (103)이 적층된 반도체칩을 실장 기판에 실장하고, 금속 배선막 (101)을 전류계 및 전압계와, 금속 배선막 (102)를 전원과 전기적으로 접속함으로써, 반도체칩의 상기 각 영역에서의 측온, 가열 및 그의 온도 프로파일이 평가 가능한 평가 시스템을 제공한다.

Description

평가용 반도체칩, 평가 시스템 및 그의 리페어 방법 {SEMICONDUCTOR CHIP USED FOR EVALUATION, EVALUATION SYSTEM, AND REPAIRING METHOD THEREOF}
본 발명은 반도체 장치의 평가 기술에 따른 것이다.
대규모 집적 회로(LSI)나 메모리를 비롯한 반도체칩에서는, 신호 처리의 고속화나, 실장 밀도의 향상이 강하게 요구되고 있다. 이 때문에, 전계 효과 트랜지스터(FET)를 비롯한 반도체 소자의 미세화가 진행되어 왔다. 또한, 반도체칩의 실장 기판에 대해서도, 빌드업 방식 등으로 대표되는 배선의 고밀도화를 실현하는 기술이 개발되고 있다.
또한, 시스템화가 용이해짐에 따라, 반도체칩을 복수개 조합한 반도체 패키지의 개발이 활발해져, 얇게 연마한 반도체칩을 적층한 3차원 실장 기술이 주목받고 있다. 이러한 3차원 실장 구조에서는, 반도체칩과 기판 양쪽의 배선 밀도가 향상되고, 반도체칩과 기판을 전기적으로 접속하는 단자에 대해서도 미세화나 다핀화가 급격히 진행되고 있다.
상기한 바와 같은 고밀도의 반도체칩에서는, 그 실장에 이용되는 재료가 매우 많고, 또한 복잡한 공정을 거쳐 제조된다. 일반적으로, 반도체칩에서는 적층할 때에 가열을 반복하여야 하지만, 후속 공정에서는 앞선 공정에서의 처리 신뢰성을 손상시키지 않도록, 앞선 공정보다도 저온에서 처리를 행하는 이른바 온도 계층 공정이 채용된다. 따라서, 재료 개발이나 제조 공정의 확립에는, 각 공정에서의 온도 이력을 정확하게 파악하는 것이 불가결하다.
또한, 일반적으로 제조된 반도체의 실장 신뢰성의 평가는, JEITA 규격 EIAJ ED4701/100에 기재된 반도체 디바이스의 환경 및 내구성 시험에 따라 행해진다. 실장 신뢰성 평가는, 발열원인 반도체칩의 접속부, 즉 반도체 소자를 구성하는 텅스텐, 알루미늄, 구리 등의 미세 배선에 흐르는 전류에 의한 열저항 또는 FET 전극간(소스-드레인간) 전자의 이동에 의한 열저항에 의한 온도의 변화를 평가하는 것이다.
이러한 온도 이력의 측정에는, 종래부터 열전대를 온도 센서로서 반도체칩이나 반도체 패키지의 주변에 실장하는 방법이 채용되고 있다.
예를 들면, 비특허문헌 1에는, 고밀도 실장에서 과제가 되는 응력·발열 해석을 위한 평가용 소자에 의한 솔루션을 제안하고 있다.
히다치 평론 Vol.91, No.05, p.456
그러나, 열전대를 온도 센서로서 실장하는 방법에서는, 실제로 평가 대상(발열원)인 접속부에 열전대를 설치하는 것은 곤란하기 때문에, 접속부로부터 박리된 반도체칩이나 반도체 패키지의 이면, 또는 그 주위의 기판 상에 열전대를 설치하여 온도 측정을 행하고 있었다. 이것으로는, 발열원인 반도체칩의 정확한 온도를 파악하거나, 평가 시험시에 가열할 수 없다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 반도체칩을 평가하는 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명의 평가 시스템은, 예를 들면 특허 청구 범위에 기재된 구성을 채용한다.
본원은 상기 과제를 해결하는 수단을 복수개 포함하고 있지만, 그 일례를 들자면, 반도체칩을 평가하기 위한 평가 시스템으로서, 실리콘 기판의 한쪽면에 복수 영역을 포함하는 저항측온체로서의 제1 배선, 하나 또는 복수 영역을 포함하는 히터로서의 제2 배선 중 적어도 어느 하나와, 상기 제1 배선 및 제2 배선을 전기적으로 접속하기 위한 전극이 적층된 반도체칩과, 상기 반도체칩을 실장하는 실장 기판과, 상기 실리콘 기판의 다른쪽의 면측에 상기 실장 기판에 고정된 방열 재료를 구비하고, 상기 제1 배선은 전류계 및 전압계에 전기적으로 접속되고, 상기 제2 배선은 전원에 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명에 따르면, 반도체 장치를 평가하는 기술이 제공된다.
[도 1] 본 발명의 제1 실시 형태에 따른 반도체칩 (1)의 구조를 나타내는 단면도이다.
[도 2] 금속 배선막 (101)의 배선 패턴의 일례를 나타내는 상면도이다.
[도 3] 금속 배선막 (102)의 배선 패턴의 일례를 나타내는 상면도이다.
[도 4] 전극 (103)의 일례를 나타내는 상면도이다.
[도 5] 반도체칩 (1)의 제조 과정을 나타내는 전이도이다.
[도 6] 변형예 1에 따른 반도체칩 (2)의 단면도이다.
[도 7] 변형예 2에 따른 반도체칩 (3)의 단면도이다.
[도 8] 변형예 3에 따른 반도체칩 (4)의 단면도이다.
[도 9] 변형예 4에 따른 반도체칩 (5)의 단면도이다.
[도 10] 평가 시스템 (110)의 단면도이다.
[도 11] 리플로우로를 사용한 평가 시스템 (110)의 온도 프로파일 측정을 설명하기 위한 설명도이다.
[도 12] 리플로우로를 사용하지 않는 평가 시스템 (110)의 온도 프로파일 측정을 설명하기 위한 설명도이다.
[도 13] 3차원 적층 공정에서의 평가 시스템 (120)의 온도 프로파일 측정을 설명하기 위한 설명도이다.
[도 14] 평가 시스템 (140)의 개략도이다.
[도 15] 평가 시스템 (140)에 사용되는 부재를 설명하기 위한 설명도이다.
[도 16] 평가 시스템에 탑재된 반도체칩의 예를 도시하는 상면도이다.
[도 17] 평가 시스템 (140a)의 단면도이다.
[도 18] 평가 시스템 (140a)에 의한 방열 특성 평가의 결과를 나타내는 그래프이다.
[도 19] 평가 시스템 (140b)의 단면도이다.
[도 20] 평가 시스템 (140b)에 의한 방열 특성 평가의 결과를 나타내는 그래프이다.
[도 21] 평가 시스템 (140c)의 단면도이다.
[도 22] 평가 시스템 (140c)에 의한 방열 특성 평가의 결과를 나타내는 그래프이다.
[도 23] 평가 시스템 (140d)에 의한 방열 특성 평가의 결과를 나타내는 그래프이다.
[도 24] 본 발명의 제4 실시 형태에 따른 디바이스칩 (6)의 단면도이다.
[도 25] 기판 (611)에 실장한 디바이스칩 (6)의 리페어(repair)에 대해서 설명하기 위한 설명도이다.
[도 26] 디바이스칩 (6)을 내부에 설치한 충전지 (700)의 개략도이다.
이하, 본 발명의 제1 실시 형태에 대해서 도면을 참조하면서 설명한다. 또한, 모든 도면에서 동일한 구성 요소에는 동일한 부호를 부여하여 적절하게 설명을 생략한다.
<제1 실시 형태>
(반도체칩)
도 1은, 본 발명의 제1 실시 형태에 따른 반도체칩 (1)의 단면도이다.
반도체칩 (1)은, 실리콘 기판 (100)의 한쪽면에 측온저항체로서의 금속 배선막 (101), 절연층으로서의 폴리이미드막 (104a), 히터로서의 금속 배선막 (102), 절연층으로서의 폴리이미드막 (104b), 금속 배선막 (101) 및 금속 배선막 (102)를 실장 기판에 전기적으로 접속하기 위한 전극 (103), 보호층으로서의 폴리이미드막 (104c)가 순차 적층되어 이루어진다.
금속 배선막 (101)은, 측온저항체로서 이용 가능한 금속의 배선 패턴이 형성된 것이다. 도 2에 금속 배선막 (101)의 배선 패턴의 일례를 나타낸다. 도 2에 나타낸 바와 같이, 금속 배선막 (101)은 사각형에 사행하는 독립된 백금 배선이 3×3의 매트릭스상으로 분획된 영역에 각각 형성되어 있다. 분획하는 영역수는 몇 개일 수도 있고, 그의 배치 방법은 도 2에 나타낸 바와 같이 각 영역이 인접할 수도 있고 떨어져 있을 수도 있다. 여기서는, 각 백금 배선은 각각 배선의 양끝에 2개씩, 총 4개의 단자 (1011)을 가지고 있고, 단자 (1011)은 전극 (103)에 접속된다. 이와 같이, 각 배선의 전기 저항은 이른바 4 단자법에 의해 측정할 수 있다. 즉, 백금의 저항 온도계수(3.9×10-3/K)로부터 백금 배선의 각 영역에서의 온도를 측정하는 것이 가능하다. 상세에 대해서는 후술한다.
또한, 여기서는 각 영역에서 독립된 백금 배선을 설치한 구성으로 하고 있지만, 금속 배선막 (101)이 하나의 연속한 배선으로 이루어지는 구성으로 할 수도 있고, 연속한 배선을 도중에 분지시켜 단자를 설치할 수도 있다.
또한, 금속 배선막 (101)에 사용하는 금속 재료로는, 온도와 전기 저항의 선 형성이 우수하기 때문에 특히 백금을 이용하는 것이 바람직하지만, 이것으로 한정되지 않으며, 예를 들면 니켈, 구리 등을 이용할 수도 있다.
금속 배선막 (102)는, 히터로서 이용 가능한 금속의 배선 패턴이 형성된 것이다. 도 3에, 금속 배선막 (102)의 배선 패턴의 일례를 나타낸다. 도 3에 나타낸 바와 같이, 금속 배선막 (102)는 Ni 배선이 2×2의 매트릭스 상에 분획된 4개 영역에 사행하는 일련의 배선 패턴이다. Ni 배선은 양끝 및 도중에 3개의 단자 (1021)을 가지고 있고, 후술하는 전극 (103)에 각각 접속된다. 가열 영역은 분획하는 경우 그의 영역수는 몇 개일 수도 있고, 그의 배치 방법은 도 3에 나타낸 바와 같이 각 영역이 인접할 수도 있고 떨어져 있을 수도 있다. 이러한 구성에 의해, Ni 배선의 가열 영역을 선택하는 것이 가능하다.
또한, 여기서는 도중에 단자를 설치하는 구성으로 하고 있지만, 물론 양끝에만 단자를 설치할 수도 있고, 금속 배선막 (101)과 같이 분획한 각 영역에 독립된 배선을 각각에 설치할 수도 있다.
또한, 금속 배선막 (102)에 사용하는 금속 재료는 상기로 한정되지 않으며, 높은 전기 저항, 패터닝성, 고온 내구성을 가지는 금속, 예를 들면 니켈크롬계 합금, 니켈크롬알루미늄계 합금, 구리, 구리망간, 구리니켈, 철크롬계 합금, 텅스텐 등을 이용할 수도 있다.
도 4에 전극 (103)의 일례를 나타낸다. 전극 (103)은 금속 배선막 (101) 및 금속 배선막 (102)와 전기적으로 접속되는 외부 접속용 전극이다. 여기서는, 외부 접속용 전극 (1031)이 금속 배선막 (101)의 단자 (1011)과, 외부 접속용 전극 (1032)가 금속 배선막 (102)가 가지는 단자 (1021)과 접속된다.
전극 (103) 상에는, 폴리이미드막 (104c)가 보호층으로서 형성되어 있고, 폴리이미드막 (104c)에는 후술하는 기판 (111)이나 다른 반도체칩과 전극 (103)(금속 배선막 (101))을 접속하기 위한 개구 (21) 및 기판 (111)과 전극 (103)(금속 배선막 (102))을 접속하기 위한 개구 (22)가 설치되어 있다.
또한, 절연층으로서 금속 배선막 (101)과 금속 배선막 (102) 사이에 폴리이미드막 (104a)가, 금속 배선막 (102)와 전극 (103) 사이에 폴리이미드막 (104b)가 설치되어 있다. 폴리이미드막 (104a) 및 (104b)에는, 모두 금속 배선막 (101)과 전극 (103)을 접속하기 위한 개구 (11)이 형성되어 있고, 폴리이미드막 (104b)에는 추가로 금속 배선막 (102)와 전극 (103)을 접속하기 위한 개구 (12)가 형성되어 있다.
이러한 반도체칩 (1)을 실장 기판에 실장함으로써, 여러가지 온도 공정을 평가하는 것이 가능하다.
(반도체칩의 제조 방법)
이어서, 반도체칩 (1)의 제조 방법에 대해서, 도 5(a) 내지 도 5(d)를 이용하여 설명한다. 도 5(a) 내지 도 5(d)는, 본 발명의 제1 실시 형태에 따른 반도체칩 (1)의 제조 방법의 과정을 나타내는 전이도이다.
(a) 우선, 실리콘 기판 (100)의 한쪽면에 도시하지 않는 실리콘 산화막을 성장시킨다. 실리콘 산화막은 900 ℃ 정도의 스팀 분위기하에서 실리콘과 산소를 반응시키는 일반적인 방법으로 형성할 수 있다. 그리고, 실리콘 산화막 상에 백금 배선 패턴을 가지는 금속 배선막 (101)을 리프트 오프법에 의해 형성한다. 구체적으로는, 우선 실리콘 산화막 상에 패터닝된 레지스트를 형성하고, PtO막 (101a), Pt막 (101b), TiO막 (101c)를 순차 증착한다. 그리고, 레지스트를 제거하여 도 2에 나타내는 배선 패턴을 완성시킨다.
또한, PtO막 (101a)는 실리콘 산화막, TiO막 (101c)는 폴리이미드막 (104a)와의 밀착성을 향상시키기 위해서, 각각 Pt막 (101b)에 대하여 1/100 정도의 막압으로 설치하였다.
(b) 이어서, 절연층으로서 금속 배선막 (101)의 양끝을 덮고, 단자 (1011) 부분을 개구시킨 막 두께 약 5 ㎛의 폴리이미드막 (104a)를 형성한다. 그리고, 폴리이미드막 (104a) 상에 니켈 배선 패턴을 가지는 금속 배선막 (102)를 형성한다. 예를 들면, Cr막 및 Cu막의 적층막을 시드막으로 하고, 레지스트의 포토리소그래피 및 Ni 전기 도금을 병용하는 세미애디티브법을 이용함으로써, 도 3에 기재된 배선 패턴을 가지는 금속 배선막 (102)를 형성할 수 있다.
(c) 추가로, 금속 배선막 (102)의 양끝을 덮고, 단자 (1011) 및 단자 (1021) 부분을 개구시킨 폴리이미드막 (104b)를 형성하고, 폴리이미드막 (104b) 상에 세미애디티브법에 의해 도 4에 기재된 외부 접속용 전극 (103)을 형성한다.
(d) 그리고 마지막으로, 후술하는 실장 기판 등과 전극 (103)을 접속하기 위한 개구를 가지는 보호층으로서의 폴리이미드막 (104c)를 형성함으로써, 도 1에 기재된 반도체칩 (1)을 얻을 수 있다.
또한, 본 발명은 상기 제1 실시 형태에 따른 반도체칩으로 제한되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
예를 들면, 측온저항체 및 히터는 어떠한 위치 관계로 배치되어 있을 수도 있다.
또한, 측온저항체, 히터 및 전극은 실리콘 기판의 동일 면내(동일층)에 형성할 수도 있다.
또한, 배선의 온도와 전기 저항의 관계를 밝혀 둠으로써, 히터와 측온저항체를 하나의 배선으로 겸비할 수도 있다. 즉, 배선에 접속한 전원으로부터 전력을 공급함과 동시에 전기 저항을 측정하면, 별도의 배선을 설치하지 않고도 발열하는 배선 자신의 온도를 측정하는 것이 가능해진다. 이에 따라, 본 발명의 반도체칩의 구조를 대폭 간소화할 수 있다.
또한, 저항측온체로서의 금속 배선막 (101)만을 구비하고, 히터 기능을 갖지 않는 구성으로 할 수도 있다. 예를 들면, 외부로부터 열을 가하는 공정의 온도 프로파일을 행하는 경우에는, 반드시 히터가 필수인 것은 아니기 때문에, 보다 간소한 구성으로 할 수 있다. 물론, 히터로서의 금속 배선막 (102)만을 구비하고, 열전대 등에 의해 온도를 계측할 수도 있다.
이하에, 본 발명의 반도체칩의 변형예를 구체적으로 나타낸다.
(변형예 1)
도 6에, 본 발명의 변형예 1에 따른 반도체칩 (2)의 단면도를 나타낸다. 반도체칩 (2)는, 측온저항체로서의 금속 배선막 (201)과, 히터로서의 금속 배선막 (202)가 반도체칩 (1)의 측온저항체(금속 배선막 (101)) 및 히터(금속 배선막 (102))와 반대 위치에 배치되어 있다.
이러한 구성의 반도체칩 (2)에 따르면, 측온저항체로서의 금속 배선막 (201)의 측정 영역보다 전극 (103)이 외부 접속되는 개구 (21) 및 (22)의 근방이 되어 있다. 이 때문에, 보다 발열원에 가까운 위치(예를 들면, 언더필재)의 온도를 정확하게 측정하는 것이 가능하다.
(변형예 2)
도 7에, 본 발명의 변형예 2에 따른 반도체칩 (3)의 단면도를 나타낸다. 반도체칩 (3)은, 측온저항체로서의 금속 배선막 (301)과 히터로서의 금속 배선막 (302)가 동일 면내의 산화막 상에 형성되고, 금속 배선막 (301) 및 금속 배선막 (302)의 양끝을 덮도록, 금속 배선막 (301)과 전극 (103)을 접속하기 위한 개구 (31) 및 금속 배선막 (302)와 전극 (103)을 접속하기 위한 개구 (32)를 가지는 폴리이미드막 (304)가 설치되어 있다.
이러한 구성에 따르면, 절연층으로서의 2개의 폴리이미드막(폴리이미드막 (104a) 및 폴리이미드막 (104b))을 하나의 폴리이미드막 (304)로 실현할 수 있기 때문에, 반도체칩 (1)에 비하여 층수를 감소시켜, 보다 저비용이고 간편한 방법으로 반도체칩을 제조하는 것이 가능하다.
(변형예 3)
도 8에, 본 발명의 변형예 3에 따른 반도체칩 (4)의 단면도를 나타낸다. 반도체칩 (4)는, 측온저항체와 히터의 기능을 겸비한 금속 배선막 (402)만이 형성되고, 금속 배선막 (402)의 양끝을 덮도록, 금속 배선막 (402)와 전극 (103)을 접속하기 위한 개구 (41) 및 (42)를 가지는 폴리이미드막 (404)가 설치되어 있다. 또한, 금속 배선막 (402)에는, 예를 들면 도 2에 도시한 바와 같은 Ni 배선을 이용할 수 있다. 이러한 반도체칩 (4)를 후술하는 기판 (111)에 실장하고, 양끝의 단자에 전원과 전압계를 접속함으로써, Ni 배선에 흐르는 전류를 제어함과 동시에, 니켈의 저항 온도계수(6.3 K×10-3/K)로부터 Ni 배선의 각 영역에서의 온도를 측정하는 것이 가능하다. 물론, Ni 배선 대신에, 예를 들면 Cu 배선을 이용할 수도 있다. 그 경우에는, 구리의 저항 온도계수(4.3×10-3/K)를 이용할 수 있다.
이러한 구성의 반도체칩 (4)에 따르면, 반도체칩 (1)에 비하여 폴리이미드막 및 금속 배선막을 각각 1개씩 생략할 수 있기 때문에, 제조 공정의 간소화와 제조 비용의 대폭적인 감소가 가능하다.
(변형예 4)
도 9에, 본 발명의 변형예 4에 따른 반도체칩 (5)의 단면도를 나타낸다. 반도체칩 (5)는, 반도체칩 (1)을 복수개 적층한 3차원 적층칩이다. 또한, 반도체칩 (5)는, 예를 들면 반도체칩 (1)의 패드 영역에 관통 구멍 (501)을 형성하여 도통을 하고, 고온 프레스 가열 가압 장치 (901)에 의해서 압착함으로써 제조하는 것이 가능하다.
이러한 구성의 반도체칩 (5)에 따르면, 3차원 적층 구조의 반도체칩의 온도 공정을 평가하는 것이 가능하다.
<제2 실시 형태>
(평가 시스템)
이어서, 본 발명의 제2 실시 형태에 따른 평가 시스템 (110)에 대해서 설명한다. 도 10은, 반도체칩 (1)을 기판 (111)에 실장한 평가 시스템 (110)의 단면도이다.
평가 시스템 (110)은, 땜납볼 (114)에 의해서 인쇄 기판이나 세라믹 기판 등의 기판 (111)에 반도체칩 (1)을 실장한 것이다. 기판 (111)에는, 측온저항체인 금속 배선막 (101)에 접속되는 기판 배선 (113a)와, 히터인 금속 배선막 (102)에 접속되는 기판 배선 (113b)가 설치되어 있다. 또한, 배선군 (900)은, 기판 배선 (113a)를 통해 저항측온체인 금속 배선막 (101)과 도시하지 않는 전류계 및 전압계를 결선하고, 기판 배선 (113b)를 통해 히터인 금속 배선막 (102)와 도시하지 않는 외부 전원을 결선하고 있다. 이에 따라, 금속 배선막 (102)의 가열과, 금속 배선막 (101)의 각 영역에서의 전기 저항을 4 단자법에 의해 측정하는 것이 가능하다. 이 측정 결과와 백금의 저항 온도계수(3.9×10-3/K)로부터 백금 배선의 각 영역의 온도를 측정하는 것이 가능하다.
또한, 평가 시스템에 이용되는 반도체칩의 형상은 상기로 한정되지 않으며, 예를 들면 도 9에 도시한 바와 같은 반도체칩 (5)를 기판 (111)에 실장하고, 도 13에 도시한 바와 같은 평가 시스템 (120)을 형성할 수도 있다.
상기한 바와 같은 평가 시스템을 이용한 실장 공정의 평가에 대해서 이하에 설명한다.
(실장 공정의 평가 1)
도 11은, 리플로우로를 사용한 평가 시스템 (110)의 실장 공정의 온도 프로파일 측정을 설명하기 위한 설명도이다.
반도체칩의 실장은 리플로우로를 사용한 납땜 공정을 거쳐 행해지지만, 리플로우로 내의 설정 온도나 반도체칩 및 기판의 표면, 그리고 땜납볼에는 큰 온도차가 존재한다. 따라서, 도 11에 나타낸 바와 같이, 평가 시스템 (110)을 납땜 공정에 장착하면, 반도체칩 내부의 온도 변화를 평가할 수 있다.
구체적으로는, 반도체칩 (1)을 리플로우로 (902) 내의 이동 스테이지 (903)에 탑재하여 가열한다. 이에 따라, 금속 배선막 (101)의 각 영역의 전기 저항의 변화를 모니터함으로써, 땜납볼 (114)나 언더필재 (115) 근방의 온도 프로파일을 얻는 것이 가능하다.
(실장 공정의 평가 2)
도 12는, 리플로우로를 사용하지 않는 평가 시스템 (110)의 실장 공정의 온도 프로파일 측정을 설명하기 위한 설명도이다.
본 실시예에서는, 실시예 1에서 얻은 납땜 공정의 온도 프로파일에 따라서 금속 배선막 (102)에 공급되는 전력을 제어하여 히터의 온도를 경시 변화시키고, 리플로우로 내에서의 상태를 재현함으로써, 리플로우로를 사용하지 않고도 공정 중의 온도 프로파일을 얻는 것을 가능하게 한 것이다.
이와 같이 히터의 온도를 제어하는 것에 의해서도, 반도체칩 (1)과 언더필재 (115)의 열 경화를 재현하거나, 도중에 가열을 정지시켜 언더필재의 경화시 경시 변화를 관찰하는 것이 가능하다. 따라서, 각 재료의 개발에서도 유용한 데이터를 취득할 수 있다.
(실장 공정의 평가 3)
도 13은, 3차원 적층 공정에서의 평가 시스템 (120)의 온도 프로파일 측정을 설명하기 위한 설명도이다.
상기 변형예 4에서 설명한 바와 같이, 3차원 적층된 반도체칩 (5)는, 복수의 반도체칩 (1)을 적층하여 고온 프레스 가열 가압 장치 (901)에서 가압 및 가열함으로써 제조된다. 여기서, 반도체칩 (5)를 기판 (111)에 실장한 평가 시스템 (120)을 3차원 적층 공정에 장착함으로써, 상기 공정 중에서의 온도 프로파일을 측정할 수 있다.
또한, 배선군 (900)은 반도체칩 (5)를 형성하는 각 반도체칩 (1)의 각 금속 배선막 (101)을 각각 도시하지 않는 전류계 및 전압계와 결선하고 있기 때문에, 적층된 어느 반도체칩의 어느 영역에 어떠한 온도 변화가 보이는 것인지를 각각 관찰하는 것이 가능하다.
물론, 배선군 (900)에 각 반도체칩의 히터인 금속 배선막 (102)와 외부 전원을 결선시키고, 상기에서 얻은 3차원 적층 공정의 온도 프로파일에 따라서 히터의 온도를 변화시킴으로써, 고온 프레스 가열 가압 장치를 사용하지 않고 3차원 적층 공정을 재현하는 것도 가능하다.
<제3 실시 형태>
(평가 시스템)
이어서, 본원의 제3 실시 형태에 따른 평가 시스템에 의한 방열 특성의 평가에 대해서 설명한다. 본 실시 형태에 따른 평가 시스템은, 제2 실시 형태에 따른 평가 시스템을 보다 실제에 가까운 형식으로 탑재하고, 반도체칩 및 그 주변 재료의 열정보를 얻는 것을 가능하게 하는 것이다.
도 14는, 본 발명의 평가 시스템 (140)의 개략도이다.
구체적으로, 평가 시스템 (140)은 평가 시스템 (110)과 알루미늄재 등을 포함하는 방열판 (148)을 방열 시트 (145a), 히트 스프레더 (144), 방열 시트 (145b)를 순서대로 끼우고 수지 나사 (142)로 고정시킨 것이다. 히트 스프레더 (144)는, 밀봉재 (149)에 의해 기판 배선 (113)과 접속되어 있다. 또한, 히트 스프레더 (144)에는, 반도체칩 (1)의 하측에 위치하는 부분에 열전대 (146)이 설치되어 있다. 또한, 기판 (111)의 배선은 커넥터 (142)를 통해 하네스 (143)으로서 외부에 인출되어 있다.
이러한 평가 시스템 (140)에 따르면, 반도체칩 (1)이 구비하는 저항측온체의 온도 변화와 열전대 (146)의 온도 변화를 얻음으로써, 보다 실장시에 가까운 방열 특성을 평가하는 것이 가능하다. 또한, 양자의 온도차를 산출함으로써, 방열 시트 (145a)의 방열 특성(전기 저항)을 알 수도 있기 때문에, 방열 시트 등의 방열 재료의 개발시에도 유용한 데이터를 취득할 수 있다.
또한, 이러한 평가 시스템 (140)은, 예를 들면 도 15에 도시한 바와 같은 부재에 의해서 구성할 수 있다.
또한, 평가 시스템에 탑재된 반도체칩에는, 예를 들면 다음과 같은 것이 이용된다.
도 16은, 2종의 반도체칩 (1a) 및 (1b)에 형성되어 있는 측온저항체로서의 금속 배선막과, 히터로서의 금속 배선막과, 전극의 조합을 나타내는 상면도이다.
반도체칩 (1a)는 외형 크기가 8 mm×8 mm이고, 3×3의 매트릭스상으로 분획된 영역이 인접하여 배치되어 있는 금속 배선막 (101a)와, 2×2의 매트릭스상으로 분획된 영역이 인접하여 배치되어 있는 금속 배선막 (102a)와, 외형 크기의 면적 전면을 덮는 전극 (103a)가 적층된 것이다.
반도체칩 (1b)는 외형 크기가 9 mm×13 mm이고, 3×3의 매트릭스상으로 분획된 영역이 떨어져 배치되어 있는 금속 배선막 (101b)와, 2×2의 매트릭스상으로 분획된 영역이 인접하여 배치되어 있는 금속 배선막 (102b)와, 외형 크기의 면적 전면을 덮는 전극 (103b)가 적층된 것이다. 또한, 금속 배선막 (101b) 영역의 면적은 금속 배선막 (102b)와 동일한 면적이다.
이하, 본 발명의 제3 실시 형태에 따른 평가 시스템에 의한 방열 특성 평가의 실시예를 나타내어, 본 발명을 보다 구체적으로 설명한다. 다만, 본 발명이 이들 실시예에 의해 한정되는 것은 아니다.
(실시예 1) 온도 측정 평가
도 17에, 본 발명의 실시예 1에 따른 평가 시스템 (140a)의 단면도를 나타낸다. 평가 시스템 (140a)는, 평가 시스템 (140)과 비교하여 방열 시트 (145a), (145b) 및 열전대 (146)을 설치하지 않은 구성이라는 점이 다르다. 또한, 각 부재에는 도 15에 기재된 것을 사용하고, 평가 시스템 (110)에 탑재되어 있는 반도체칩에는 상술한 반도체칩 (1b)를 이용하였다.
본 실시예에서는, 반도체칩 (1b)에 전력을 인가하여 금속 배선막 (102b)를 가열함과 동시에, 금속 배선막 (101b)와 별도 준비한 방사 온도계(테스토 제조 testo830T3)에 의해서 반도체칩 (1b)의 온도를 측정함으로써, 평가 시스템 (140a)의 측온 능력을 평가하였다. 도 18에 그 결과를 나타내었다.
도 18은, 반도체칩 (1b)에의 인가 전력에 대한, 금속 배선막 (101b)에 의한 온도 측정값(□)과, 방사 온도계를 이용하여 측정한 온도 측정값(○)을 나타내는 그래프이다. 또한, 금속 배선막 (101b)에 의한 온도 측정값(□)은 측정 영역 1(도 16 참조)의 온도이다. 또한, 방사 온도계에 의한 온도 측정값(○)은, 반도체칩 (1b)의 측정 영역 1(도 16 참조)의 온도를 측정한 값이다.
도 18로부터 알 수 있는 바와 같이, 금속 배선막 (101b)에 의한 온도 측정값(□)과 방사 온도계를 이용하여 측정한 온도 측정값(○) 사이에는 거의 차는 보이지 않아, 양자는 매우 일치하였다. 이 결과로부터, 본 발명의 평가 시스템에 따르면, 금속 배선막 (102b)의 발열에 의한 온도의 변화를, 열전대를 이용하지 않고 금속 배선막 (101b)에 의해서 정확하게 측정하는 것이 가능하다는 것을 알 수 있었다.
(실시예 2) 영역별 온도 측정 평가
도 19에, 본 발명의 실시예 2에 따른 평가 시스템 (140b)의 단면도를 나타낸다. 평가 시스템 (140b)는, 평가 시스템 (140a)와 비교하여 히트 스프레더 (144)를 이용하지 않는다는 점에서 상이한 구조이다. 또한, 각 부재에는 도 15에 기재된 것을 사용하고, 평가 시스템 (110)에 탑재되어 있는 반도체칩에는 상술한 반도체칩 (1b)를 이용하였다.
본 실시예에서는, 반도체칩 (1b)에 전력을 인가하여 금속 배선막 (102b)를 가열함과 동시에, 금속 배선막 (101b)에 의한 백금 배선층의 전체 측정 영역 1 내지 9(도 16 참조)의 온도를 측정하였다. 도 20에 그 결과를 나타내었다.
도 20은, 반도체칩 (1b)에의 인가 전력이 1.3 W(◇), 5.5 W(□), 13.0 W(△), 20.0 W(○)일 때의 각 측정 영역 1 내지 9에서의 온도 측정값을 나타내는 그래프이다.
도 20으로부터 알 수 있는 바와 같이, 반도체칩 (1b)에의 인가 전력이 상승함에 따라, 각 측정 영역에서의 온도도 상승하였다. 또한, 측정 영역별로 보면, 반도체칩 중앙의 측정 영역 5의 온도가 전체적으로 가장 높고, 반대로 반도체칩단의 측정 영역 1, 3, 7, 9의 온도는 비교적 억제되어 있었다. 또한, 이 경향은 인가 전력이 커짐에 따라 현저해진다. 이들은, 반도체칩 중앙은 열이 집중되기 쉽고, 단측은 열이 흩어지기 쉽다는 것을 나타내고 있다. 이 결과로부터, 본 발명은 금속 배선막 (102b)의 발열에 의한 온도의 변화를 금속 배선막 (101b)의 각 영역마다 정확하게 측정하는 것이 가능하다는 것을 알 수 있었다.
이와 같이 본 발명의 평가 시스템에 따르면, 실제 패키지의 발열 구조를 재현할 수 있을 뿐 아니라, 그 발열 거동(방열 특성)의 정확한 온도 프로파일을 각 영역마다 얻을 수 있다.
(실시예 3) 방열 시트의 유무에 의한 온도 측정 평가
도 21에, 본 발명의 실시예 3에 따른 평가 시스템 (140c)의 단면도를 나타낸다. 평가 시스템 (140c)는, 평가 시스템 (140a)와는 히트 스프레더 (144)를 사용하지 않는다는 점에서 다르다. 또한, 히트 스프레더 (144) 대신에, 방열 재료로서 방열 시트 (145)를 사용하는 경우에 대해서도 측온을 행하였다. 또한, 각 부재에는 도 15에 기재된 것을 사용하고, 평가 시스템 (110)에 탑재되어 있는 반도체칩에는 상술한 반도체칩 (1a)를 이용하였다.
본 실시예에서는, 평가 시스템 (140c)에 방열 시트 (145)를 사용한 경우와 사용하지 않은 경우로, 금속 배선막 (101a)에 의한 백금 배선층의 전체 측정 영역 1 내지 9(도 16 참조)의 온도를 측정하였다. 또한, 반도체칩 (1a)에의 인가 전력은 일정하게 하였다.
도 22는, 반도체칩 (1a)에의 인가 전력이 15 W일 때, 방열 시트 (145)를 사용한 경우 각 측정 영역 1 내지 9에서의 온도 측정 결과(□)와, 방열 시트 (145)를 사용하지 않은 경우 각 측정 영역 1 내지 9에서의 온도 측정 결과(○)를 나타내는 그래프이다.
도 22로부터도 알 수 있는 바와 같이, 방열 시트를 반도체칩과 방열판 사이에 설치한 온도 측정 결과(□)는, 방열 재료를 이용하지 않는 온도 측정 결과(○)와 비교하여, 전체 영역에 걸쳐 낮다는 것을 알 수 있었다. 이는 고열전도성의 방열 재료를 이용함으로써, 반도체칩에서 발생한 열이 방열판에 효율적으로 전도된 것을 나타내고 있다. 또한, 방열 시트에 의해 각 측정 영역 사이의 온도 분포가 감소되어 있는 것도 알 수 있었다. 이는 반도체칩 (1a)와 방열판의 밀착성이 향상됨으로써 접촉 저항이 감소되고, 반도체칩 (1a)에서 발생한 열이 면내에 효율적으로 분산되어 전도된 것을 나타내고 있다.
이와 같이, 본 발명의 평가 시스템에 따르면, 방열 재료 등의 부재마다 방열 특성이나 그 효과를 평가할 수 있다.
(실시예 4) 온도 사이클 시험에 의한 온도 측정 평가
본 실시예에서는, 평가 시스템 (140d)를 이하에 기재한 바와 같은 온도 사이클 시험의 전후에, 일정한 인가 전력하에 전체 측정 영역 1 내지 9(도 16 참조)의 온도를 측정함으로써 행하였다. 또한, 평가 시스템 (140d)는 단순히 평가 시스템 (140c)의 반도체칩 (1a) 대신에 반도체칩 (1b)를 이용한 것이기 때문에, 도면은 생략한다.
온도 사이클 시험은 -40 ℃에서 15 분간 유지한 후, 1 분에 +125 ℃까지 테스트 영역 내의 온도를 상승시켜 동일한 온도를 15 분간 유지한 후, 다시 1 분에 -40 ℃까지 하강시켜 동일 온도를 15 분간 유지하는 사이클을 180회 반복함으로써 행하였다. 또한, 온도 사이클 시험 장치에는 ETAC 제조의 NT1530W를 이용하였다.
도 23은, 반도체칩 (1b)에의 인가 전압이 20 W일 때, 각 측정 영역 1 내지 9에서의 온도 사이클 시험 전의 온도 측정 결과(○)와, 온도 사이클 시험 후의 온도 측정 결과(□)를 나타내는 그래프이다.
도 23에 나타낸 바와 같이, 측정 영역 2 내지 5에서는 온도 사이클 시험 전과 시험 후에, 그 온도 측정 결과에는 거의 차가 보이지 않았다. 한편, 측정 영역 1 및 6 내지 9에서는, 온도 사이클 시험 후가 온도 사이클 시험 전보다도 고온으로 되어 있는 것을 확인할 수 있었다. 이는, 온도 사이클 시험의 부하에 의해 기판이나 반도체칩에 휘어짐이 발생하거나, 방열 시트와의 밀착성이 저하되기도 함으로써, 측정 영역 1 및 6 내지 9에서의 열전도 효율이 저하된 것이 원인이라고 생각된다.
이와 같이, 본 발명의 평가 시스템에 따르면, 온도 사이클 시험과 같은 신뢰성 시험시에서의, 패키지에 실장한 방열 재료의 방열 거동을 가시화함과 동시에, 실제 사용 환경하에서의 방열 재료의 방열 특성을 평가할 수 있다.
이상, 본 발명의 반도체칩과 그의 평가 시스템에 대해서 설명하였다.
본 발명에 따르면, 히터가 반도체칩의 발열원인 반도체 소자를 모방하고 있기 때문에, 저항측온체는 발열원으로부터 수 ㎛ 내지 수십 ㎛의 위치에서의 온도를 측정할 수 있다. 또한, 발열원인 반도체칩과 기판의 접합부의 온도 프로파일을 정확하게 측정함으로써, 접합 공정의 최적화를 도모할 수 있을 뿐 아니라, 접합 부재의 개발에도 매우 중요한 데이터를 얻을 수 있다.
또한, 예를 들면 고온 고습 시험 등에서는, 시험조 내에서 고온에 노출됨으로써 구성 부재의 내구성을 평가하는 것이기 때문에 실제로 내부로부터 발열하는 반도체칩의 실장시 상황을 재현하는 것은 곤란하지만, 본 발명에 따르면, 히터로 반도체칩을 직접 가열하는 것이 가능하기 때문에, 종래의 시험조 내를 가열하는 방법에 비하여 정확한 온도 프로파일이 가능하다.
또한, 열용량이 압도적으로 작아져 단시간에 반도체칩의 온도를 제어할 수 있기 때문에, 특히 온도 사이클 시험에서 가열, 냉각에 요하는 시간을 대폭 단축하는 것이 가능하다. 예를 들면, 가열과 냉각에 각각 30 분 걸린다면, 1000 사이클에 도달하기까지는 42 일이 필요해진다. 그러나, 본 발명에 따르면, 가열, 냉각이 각각 5 분 정도로 가능해지기 때문에, 개발 시간이 대폭 단축됨과 동시에, 필요로 하는 에너지도 억제할 수 있다.
또한, 리플로우로나 고압 프레스 가열 가압 장치 등의 대규모 시설을 실제로 사용하지 않고, 히터에 의해서 동일한 열이력을 재현할 수 있다.
<제4 실시 형태>
(디바이스칩)
도 24는, 본 발명의 제4 실시 형태에 따른 디바이스칩 (6)의 단면도이다.
디바이스칩 (6)은, 반도체 소자 (600) 및 그의 접속을 위한 개구 (60)을 가지고 있다는 점에서 반도체칩 (1)과는 다르다.
구체적으로, 디바이스칩 (6)은 실리콘 기판 (100)의 한쪽면에 설치된 반도체 소자 (600), 상기 반도체 소자 (600)과는 접촉하지 않도록 설치된 측온저항체로서의 금속 배선막 (101), 절연층으로서의 폴리이미드막 (604a), 히터로서의 금속 배선막 (102), 절연층으로서의 폴리이미드막 (604b), 반도체 소자 (600) 및 금속 배선막 (101) 및 금속 배선막 (102)와 전기적으로 접속되는 전극 (103), 보호층으로서의 폴리이미드막 (604c)가 순차 적층되어 이루어진다. 또한, 기판과의 접속에는 Au 범프 (614)가 이용된다. 또한, 여기서는 반도체 소자 (600)과 금속 배선막 (101)은 전기적으로 접속되어 있지 않은 구성으로 하고 있지만, 금속 배선막 (101) 및 금속 배선막 (102) 중 어느 하나와 반도체 소자 (600)이 접속되어 있을 수도 있다.
또한, 디바이스칩 (6)은 상기 구성에 한정되지 않으며, 상술한 변형예 2 내지 4와 동일한 변형이 가능하다.
또한, 디바이스칩 (6)을 기판에 실장하여 평가 시스템을 제조하면, 상기와 동일하게 다양한 온도 프로파일을 얻는 것도 가능하다.
(디바이스칩의 리페어 방법)
복수의 디바이스칩을 고밀도로 실장할 때, 어떤 특정한 디바이스칩에 접속 불량이 발생하는 경우가 있다. 이 때, 특정한 디바이스칩만을 리페어할 수 있으면, 제품의 수율을 향상시키는 것이 가능하다.
리페어 장치에는, 핫에어나 레이저 등을 이용한 것이 존재하지만, 핫에어에서는 그 지향성에 한계가 있고, 주변 칩도 동시에 가열되기 때문에, 특정한 반도체칩만을 리페어하기에는 부적합하다. 또한, 레이저로는 다수의 범프를 균일하게 가열하는 것이 어려우며, 광원과 칩 사이에 차폐물이 있는 경우에는 리페어가 매우 곤란해진다.
본 발명의 제4 실시 형태에 따른 디바이스칩 (6)에서는, 특정한 반도체칩을 제거하여 리페어하는 것을 가능하게 한다.
도 25는, 기판 (611)에 실장한 디바이스칩 (6)의 리페어에 대해서 설명하기 위한 설명도이다.
본 발명의 디바이스칩 (6)은 고착 재료, 즉 Au 범프 (614) 및 비도전성 필름 (615)에 의해서 기판 (611)에 고착되어 실장되어 있다. 또한, 전극 (103)은 기판 (611)의 기판 배선과 전기적으로 접속되고, 각 배선은 배선군 (601)로서 합하여 인출되어 있다. 배선군 (601)에 의해, 저항측온체인 금속 배선막 (101)은 도시하지 않는 전류계 및 전압계와 결선되고, 히터인 금속 배선막 (102)는 도시하지 않은 외부 전원과 결선되어 있다.
이러한 디바이스칩 (6)의 리페어는, 저항측온체로 온도를 모니터하면서 히터를 비도전성 필름의 유리 전이점을 초과하는 온도까지 가열하고, 디바이스칩 (6)만을 기판 (611)로부터 제거함으로써 실행할 수 있다. 그 후, 디바이스칩 (6)을 리페어하여 다시 기판 (611)에 실장하면, 다른 디바이스칩의 접속 신뢰성을 저하시키지 않고, 특정한 디바이스칩만을 선택적으로 리페어 가능하기 때문에 수율을 향상시킬 수 있다.
또한, 디바이스칩 (6)이 Au 범프 (614) 대신에 땜납볼에 의해서 기판에 실장되어 있는 경우에는, 땜납볼의 융점까지 가열함으로써 마찬가지의 효과를 얻을 수 있다.
<제5 실시 형태>
(충전지)
도 26은, 본 발명의 제5 실시 형태에 따른 디바이스칩 (6)을 내부에 설치한 충전지 (700)의 개략도이다.
충전지 (700)은 전극 (701), 케이스인 패키지 (702), 금속판 (703), 금속판 (703)에 첩부한 디바이스칩 (6), 디바이스칩 (6)의 히터 배선과 충전지 (700)을 접속하는 배선 (705)로 이루어진다. 또한, 디바이스칩 (6)의 저항측온체인 금속 배선막 (101)은, 도시하지 않는 전류계 및 전압계와 접속되어 있는 것으로 한다.
이러한 구성의 충전지 (700)에서, 디바이스칩 (6)은 저항측온체에 의해서 충전지 (700)의 환경 온도를 모니터한다. 그리고, 만약 환경 온도가 소정의 값보다도 저하되면, 충전지의 셀 전압이 저하되는 것을 피하기 위해, 충전지를 외부 전원으로 하여 디바이스칩 (6)의 히터에 전력이 공급된다. 이에 따라, 환경 온도의 저하에 의한 셀 전압의 저하를 억제하는 것이 가능하다.
또한, 상기한 실시 형태는 본 발명의 요지를 예시하는 것을 의도하며, 본 발명을 한정하는 것은 아니다. 대부분의 대체물, 수정, 변형예는 당업자에게 명백하다.
1 내지 5: 반도체칩
6: 디바이스칩
100: 실리콘 기판
101, 102, 201, 202, 301, 302, 402: 금속 배선막
1011, 1021: 단자
101a: PtO막
101b: Pt막
101c: TiO막
103, 701: 전극
1031, 1032: 외부 접속용 전극
104a 내지 104c, 304, 404, 604a 내지 604c: 폴리이미드막
11, 12, 21, 22: 개구
111, 611: 기판
113a, 113b: 배선 기판
114: 땜납볼
115: 언더필재
110, 120, 130, 140, 140a 내지 d: 평가 시스템
142: 커넥터
143: 하네스
144: 히트 스프레더
145, 145a, 145b: 방열 시트
146: 열전대
148: 방열판
149: 밀봉재
501: 관통 구멍
600: 반도체 소자
601, 900: 배선군
614: Au 범프
615: 비도전성 필름
700: 충전지
702: 패키지
703: 금속판
705: 배선
901: 고온 프레스 가열 가압 장치
902: 리플로우로
903: 이동 스테이지

Claims (20)

  1. 반도체칩을 평가하기 위한 평가 시스템이며,
    반도체 기판의 한쪽면에 복수 영역을 포함하는 저항측온체로서의 제1 배선, 하나 또는 복수 영역을 포함하는 히터로서의 제2 배선 중 적어도 어느 하나와, 상기 제1 배선 및 제2 배선을 전기적으로 접속하기 위한 전극을 가지는 반도체칩과,
    상기 반도체칩을 실장하는 실장 기판과,
    상기 반도체 기판의 다른쪽의 면측에 상기 실장 기판에 고정된 방열 재료를 구비하고,
    상기 제1 배선은 전류계 및 전압계에 전기적으로 접속되어 영역마다 측온 가능하고,
    상기 제2 배선은 전원에 전기적으로 접속되어 영역마다 가열 가능한 것
    을 특징으로 하는 평가 시스템.
  2. 제1항에 있어서, 상기 제1 배선과, 상기 제2 배선이 상기 반도체 기판 상의 동일 면내에 형성되어 있는 것을 특징으로 하는 평가 시스템.
  3. 제1항에 있어서, 상기 제1 배선과 상기 제2 배선은 절연층을 끼워 적층하고 있는 것을 특징으로 하는 평가 시스템.
  4. 제1항에 있어서, 상기 제1 배선이 백금 배선인 것을 특징으로 하는 평가 시스템.
  5. 제1항에 있어서, 상기 제2 배선이 니켈 배선인 것을 특징으로 하는 평가 시스템.
  6. 제1항에 있어서, 상기 제2 배선을 추가로 전류계 및 전압계에 전기적으로 접속함으로써, 히터 겸 저항측온체로서 기능시키는 것을 특징으로 하는 평가 시스템.
  7. 제1항에 있어서, 상기 방열 재료의 온도를 측정하기 위한 온도 측정 수단을 추가로 구비하는 것을 특징으로 하는 평가 시스템.
  8. 제1항에 있어서, 상기 방열 재료는 상기 실장 기판에 고정되어 있는 것을 특징으로 하는 평가 시스템.
  9. 반도체 기판을 구비하고,
    상기 반도체 기판의 면 상에
    절연층과,
    복수 영역을 포함하는 저항측온체로서의 복수의 제1 배선과,
    하나 또는 복수 영역을 포함하는 히터로서의 하나 또는 복수의 제2 배선과,
    상기 제1 배선에 전기적으로 접속된 제1 전극과,
    제2 배선에 전기적으로 접속된 제2 전극
    을 구비한 평가용 반도체칩.
  10. 제9항에 있어서, 상기 제1 배선과 상기 제2 배선은 상기 절연층을 끼워 적층하고 있는 것을 특징으로 하는 평가용 반도체칩.
  11. 제10항에 있어서, 상기 제1 배선은 상기 제2 배선보다도 상기 반도체 기판측에 설치되어 있는 것을 특징으로 하는 평가용 반도체칩.
  12. 제10항에 있어서, 상기 제2 배선은 상기 제1 배선보다도 상기 반도체 기판측에 설치되어 있는 것을 특징으로 하는 평가용 반도체칩.
  13. 제10항에 있어서, 상기 제1 배선의 영역의 수는 상기 제2 배선의 영역의 수보다도 많은 것을 특징으로 하는 평가용 반도체칩.
  14. 제10항에 있어서, 하나당 상기 제2 배선을 설치한 영역은 하나당 상기 제1 배선을 설치한 영역보다도 넓은 것을 특징으로 하는 평가용 반도체칩.
  15. 제9항에 있어서, 상기 제1 배선과 상기 제2 배선은 동일 면내에 배치되어 있는 것을 특징으로 하는 평가용 반도체칩.
  16. 제9항에 있어서, 상기 제1 배선이 백금 배선인 것을 특징으로 하는 평가용 반도체칩.
  17. 제9항에 있어서, 상기 제2 배선이 니켈 배선인 것을 특징으로 하는 평가용 반도체칩.
  18. 제9항에 있어서, 상기 제1 배선은 영역마다 쌍을 이룬 상기 제1 전극을 가지고,
    상기 제2 배선은 영역마다 쌍을 이룬 상기 제2 전극을 가지고 있는 것을 특징으로 하는 평가용 반도체칩.
  19. 제18항에 있어서, 하나의 상기 제1 배선의 영역에 대하여 4개의 상기 제1 전극을 가지는 것을 특징으로 하는 평가용 반도체칩.
  20. 제1항 내지 제8항 중 어느 한 항에 기재된 평가 시스템을 리페어(repair)하는 리페어 방법이며,
    상기 제1 또는 제2 배선을 가열하여 상기 실장 기판에의 고착 재료를 용융시키는 단계와,
    상기 실장 기판으로부터 디바이스칩을 제거하는 단계와,
    제거한 상기 디바이스칩을 리페어하는 단계와,
    상기 디바이스칩을 실장 기판에 다시 실장하는 단계를 실행하는 것을 특징으로 하는 평가 시스템의 리페어 방법.
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KR20150106218A (ko) * 2014-03-11 2015-09-21 삼성전자주식회사 반도체 패키지 및 이를 포함하는 데이터 저장 장치
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