JP2004047622A - 電極間を電気的に接続する方法 - Google Patents
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Abstract
【課題】本発明は、低応力かつ低温で良好な電気的接続を行うための条件を明確にした電極間の接続方法を提供することを目的とする。
【解決手段】本発明は、所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法を提供する。本方法は、銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップより成る方法である。
【選択図】 図３
【解決手段】本発明は、所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法を提供する。本方法は、銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップより成る方法である。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、電子素子の表面実装を行う技術分野に関し、特に、半導体チップや回路基板における電気的接続を行う方法に関する。
【０００２】
【従来の技術】
この種の技術分野では、例えば電子素子を回路基板上に高密度に実装する観点から、しばしばベア・チップ実装が行われている。これは、電子素子を形成する半導体チップ（ベア・チップ）を回路基板に直接実装するものである。ベア・チップに突起状電極（バンプ）を形成し、これを用いて回路基板に直接実装するフリップ・チップ接続は、実装面積を小さくすることおよび配線長を短くすること等の観点から、好ましい実装技術である。
【０００３】
フリップ・チップ接続では、半導体チップと回路基板との接続は、はんだ又は圧着を利用して行われる。はんだを利用すると、はんだを溶融させて接続を行うので、電極に大きな負荷（応力）をかけずに接続できるという利点がある。また、圧着の手法を利用すると、電極どうしを加圧して接続させるので、常温で行うことができるという利点に加えて、接続行程数が少なくてすむという利点もある。
【０００４】
ところで、近年、半導体装置の電子装置の多層化、高集積化、高性能化が進み、これに伴い使用される絶縁材料や基板材料に高度な特性が要求されるようになってきている。特に、半導体素子の高速化に伴い、回路形成に使用する各種材料は信号伝播遅延を防ぐ目的で、誘電率を小さくすることが求められている。即ち、電気信号の伝播遅延時間Ｔｄ（ｎｓ／ｍ）は、Ｔｄ＝３．３３√（εｅｆｆ）（εｅｆｆ：実効誘電率）の関係があり、誘電率が小さいほど伝播遅延時間が短く、つまり伝播速度が速くなり、高速演算が可能になることがわかる。
【０００５】
ところが材料特性の改良において、低誘電率化を進める場合、他の特性に悪影響が生じ得る。一般に熱膨張率は大きく、耐熱性は低く、機械的強度は低くなる傾向にあり、これらは必ずしも同時に起こるわけではなく程度も様々であるが、新規材料開発の妨げとなっている。
【０００６】
このため、電気的接続を行う接合部の耐熱性や、機械的強度に関し、必ずしも充分な値が得られないという問題が生じ得る。例えば、耐熱性に配慮すると、高温処理を要するはんだ接続は困難になることが懸念される。機械的強度に配慮すると、圧着を行うことが困難になることが懸念される。接続する電極には多少の高さばらつきがあるところ、そのようなばらつきを圧着により吸収して良好な接続を得るには、強い圧力（応力）を電極間に加える必要があるからである。
【０００７】
特開平８−８２９９は、電子部品のバンプあるいはバンプが接合される配線パターンの少なくとも何れかにインジウムが被覆されている電子回路装置を開示しており、軟質な導電性材料であるインジウムが、バンプの高さに応じて変形するようにしている。しかしながら、この文献は、そのような電子回路装置をどのようにして実現するかを明確に開示していない。
【０００８】
【発明が解決しようとする課題】
本願課題は、低応力かつ低温で良好な電気的接続を行うための条件を明確にした電極間の接続方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明による解決手段によれば、
所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法が提供される。
【００１０】
【作用】
請求項１又は２記載の発明によれば、所定の条件を充足するよう形成されたインジウムより成る導電膜を使用して圧着するので、低応力かつ低温で電極間を接続することが可能になる。
【００１１】
更に、請求項３記載の発明によれば、銅より成るめっき用のシード層をエッチングで除去する場合に、電極を不必要にエッチングしてしまうことを抑制することができる。
【００１２】
更に、請求項４記載の発明によれば、短時間で硬化させることができるので、高いスループットを提供することが可能になる。
【００１３】
更に、請求項５記載の発明によれば、高温の処理を行うことなしに、電極間の接続を行うことが可能になる。
【００１４】
【発明の実施の形態】
図１ないし図３は、本願実施例による接続構造を形成するための各工程（その１ないし３）を示す。図１および図２は、半導体チップの導電性バンプを形成するための各工程を示す。図３は、半導体チップの導電性バンプと回路基板の電極とを接続するための各工程を示す。
【００１５】
まず、例えば６インチのシリコン・ウエハより成る基板１０２を用意し、この基板１０２上の電極を形成する箇所の各々に、例えば７５×７５μｍの所定の形状のアルミニウム膜１０４を形成する（図１（Ａ））。
【００１６】
次に、基板１０２およびアルミニウム膜１０４上の全面に、スパッタリング法により、チタニウムおよび銅より成るシード層１０６を形成する（図１（Ｂ））。シード層１０６は、例えば数千オングストロームのような薄い厚さに形成される。このシード層は、以後に行うめっき処理用の電極として機能するものである。より具体的にはシード層１０６は、基板１０２上に形成されるチタニウム膜と、チタニウム膜上に形成される銅の膜より成る（両者を区別して図示せず）。チタニウム膜を形成するのは、例えば銅の膜に対する密着性を向上させるためである。
【００１７】
次に、シード層１０６上をフォトレジスト１０８（ドライフィルム）で被覆する（図１（Ｃ））。そして、アルミニウム膜の電極部分に開口が設けられるように、フォトレジスト１０８にパターンが転写され、これを現像して不要なフォトレジストを除去することにより、開口１０９を形成する（図１（Ｄ））。開口１０９の底部にはシード層１０６が露出している。
【００１８】
次に、開口１０９内に露出したシード層１０６をアノード電極とする電解めっきを行うことによって、開口１０９内に銅の膜１１０を形成する（図２（Ａ））。この銅の膜１１０は、電極を形成する銅バンプとなるものである。
【００１９】
更に、銅の膜１１０上にインジウム膜１１２を形成する（図２（Ｂ））。このインジウム膜は、電極を形成するインジウム・バンプとなるものである。後述するように、このインジウム膜１１２は、銅の膜厚の１／２以上に形成される。また、後述するように、インジウム膜１１２の膜厚は、隣り合う電極１０４の間の距離（ピッチ間隔）の１／２より小さく形成される。本実施例では、例えば、銅の膜１１０は２０ミクロンの厚さに形成され、ピッチ間隔は１４０μｍに形成される。
【００２０】
次に、フォトレジスト１０８を剥離液を利用したウェット・エッチングにより除去する（図２（Ｃ））。ウェット・エッチングにより露出したシード層１０６を除去するために、インジウム・バンプ１１２をマスクとして、エッチングを行う。これにより、所望の電極構造（バンプ）が完成する（図２（Ｄ））。
【００２１】
ところで、銅およびチタニウムより成るシード層１０６を除去するためのエッチングを行うことによって、銅の膜１１０も浸食されてしまうことが理論上考えられる。しかしながら、上述したように、除去されるシード層１０６は数千オングストローム程度の薄さであり、十ミクロン程度の銅の膜１１０に比べて極めて薄いので、そのような浸食の影響は非常に小さく、通常は無視し得る。ただし、そのような浸食の影響を考慮しなければならないような製品用途では、浸食を回避するために、銅の膜１１０の代わりにニッケルより成る膜を利用することが好ましい。
【００２２】
このような電極（バンプ）１１３の形成されたシリコン・ウエハは、ダイシング行程により、例えば５．０×５．０ｍｍのような所定の大きさの個別の半導体チップに分離される。
【００２３】
図３は、個々の半導体チップのバンプ１１３と、例えばポリ塩化ビニル（ＰＶＣ）より成る回路基板１１４上に形成された銅より成る電極１１６とを接続する行程を示す。簡単のため、アルミニウム膜１０４およびシード層１０６を明確に区別して図示していない。半導体チップと回路基板の接合では、まず、半導体チップと回路基板をチップ・ボンダーを用いて位置合わせを行い、バンプ１１３と電極１１６を対向させる（図３（Ａ））。
【００２４】
次に、半導体チップおよび回路基板を、所定の荷重および時間により圧着する（図３（Ｂ））。例えば、荷重８０ＭＰａで２０秒間圧力を加えことによって、インジウム膜１１２が変形するようにする。この圧着の工程は、加熱することなしに、常温で行われる点に留意を要する。インジウム膜１１２は、銅や金等の電極材料よりも塑性変形しやすいので、比較的弱い力で加圧したとしても、バンプ１１３の高さのばらつきを吸収することが可能である。
【００２５】
そして、接続された電極の周囲（半導体チップと回路基板の間）に、光硬化性の樹脂１１８を導入し、例えば波長が３６５ｎｍの紫外線を照射することにより、樹脂を硬化させる。これにより、半導体チップと回路基板が固定され、所望の接続構造が得られる（図３（Ｃ））。
【００２６】
この接続構造に対して、半導体チップと回路基板が接続時にデイジー・チェイン・パターン（ｄａｉｓｙ ｃｈａｉｎ ｐａｔｔｅｒｎ）を形成し、４端子法で接続抵抗を測定した。その結果の抵抗値は２ｍΩ以下となり、良好な接続が行われていることが示された。更に、−４０度で２０分間および＋８５度で２０分間の温度サイクルを１００サイクル行うことによって、疲労試験を行ったが抵抗値に変化は見られなかった。従って、長期間の使用に耐え得る良好な接続構造が形成されている。この疲労試験は、材料の線膨張係数の相違に起因した応力歪を生じさせ、例えば５年間の使用に相当するストレスを試験対象に与えることによって、疲労特性を検査するものである。
【００２７】
ところで、インジウム膜１１２の厚さが薄すぎると、バンプ１１３の高さのばらつきを吸収することが困難になり得る。また、インジウムは酸化されやすく、酸化されたインジウムは、酸化されていないインジウムのような柔軟性を失ってしまう。したがって、インジウム膜１１２が薄すぎると、酸化に起因して、インジウムの柔軟な性質を利用することが困難になることが懸念される。一方、インジウム膜１１２の膜厚が大きすぎる場合は、圧着する際に、例えば僅かに傾いて「片当たり」のような現象が生じた際に、インジウム膜１１２が不必要に大きく変形して隣接するバンプと接触すること（ショート）が懸念される。また、インジウムは比較的高価な材料なので、低下価格化の観点からは、インジウムは少ない方が好ましい。このような観点から、適切なインジウム膜の厚さを検討した。
【００２８】
インジウム・バンプの高さ（インジウム１１２の膜厚）と銅バンプの高さ（銅１１０の膜厚）との関係を見るために、電極の形状を２０×２０μｍ、電極間のピッチを４０μｍ、銅バンプの膜厚を１０μｍとし、インジウム・バンプの高さを、
平均３μｍ（最低２．５μｍ〜最高３．３μｍ）、
平均５μｍ（最低４．２μｍ〜最高５．５μｍ）、
平均１０μｍ（最低８．８μｍ〜最高１１．５μｍ）、
平均１５μｍ（最低１４．０μｍ〜最高１６．５μｍ）
として、５つのサンプルを作成し、各々の接続構造の抵抗値を測定した。測定手法は上記と同様である。
【００２９】
図４は、このようにして行った試験結果を示す。インジウム・バンプが３μｍの場合に、５つのサンプルのうち１つが導通不良を示したが、他の場合は何れも２ｍΩ以下の良好な抵抗値を示した（５つのサンプルの総てが導通不良を示さなかった。）。この試験結果から、インジウム・バンプは、銅バンプの高さの１／２以上にすべきことがわかる。
【００３０】
次に、インジウム膜厚とピッチ間隔との関係を見るために、電極の形状を２０×２０μｍ、銅バンプの膜厚を１０μｍ、インジウム・バンプの膜厚を１５μｍとし、ピッチ間隔を、３０μｍ（１０μｍ）、３５μｍ（１５μｍ）、４０μｍ（２０μｍ）として、５つのサンプルを作成し、各々の接続構造の抵抗値を測定した。測定手法は上記と同様である。なお、ピッチ間隔とは、隣り合う電極の中心間距離であり、括弧内の数値は、隣り合う電極の間に形成される隙間の最短距離である。
【００３１】
図５は、このようにして行った試験結果を示す。ピッチ間隔が３０μｍの場合に、５つのサンプルのうち２つが導通不良を示したが、他の場合は何れも２ｍΩ以下の良好な抵抗値を示した。この試験結果から、インジウム・バンプは、ピッチ間隔の１／２より小さくすべきことがわかる。ピッチ間隔が３０μｍのときに導通不良を引き起こしたサンプルについて、Ｘ線透過観察を行ったところ、塑性変形したインジウムの一部が、隣接するバンプに接触（ショート）していることが確認された。
【００３２】
上記の実施例では、半導体チップの電極１０４の材料は、アルミニウムであったが、これを銅に変更して、接続抵抗を測定したところ、２ｍΩ以下の良好な抵抗値が得られ、上記の加速疲労試験を１００サイクル行っても抵抗値に変化はなかった。また、光硬化性の樹脂１１８（図３（Ｃ））の代わりに、熱硬化性の樹脂を使用した場合も、２ｍΩ以下の良好な抵抗値が得られ、上記の加速疲労試験を１００サイクル行っても抵抗値に変化はなかった。
【００３３】
インジウム１１２直下の銅バンプ１１０を、金より成るバンプに変更した構造を形成し、抵抗値を測定したところ、光硬化性の樹脂を使用した場合は、加速疲労試験を行った後も良好な抵抗値を示した。しかし、熱硬化性の樹脂を使用した場合は、５サンプルの内１つが導通不良となり、加速疲労試験を行うと５サンプルの内３つに導通不良が確認された。これは、インジウム・バンプと金バンプの間の固相拡散を通じて、インジウムと金の金属化合物が形成されることに起因する。この金属化合物は、堅くもろい性質を有し、インジウムの柔軟な性質を抑制してしまうためである。このように、インジウム・バンプの直下に金バンプを利用することは、信頼性等の観点から好ましいものではない。
【００３４】
本願実施例では、半導体チップの電極上にインジウム膜を形成し、回路基板の電極に接続したが、回路基板の電極上にインジウム膜を形成することも可能である。両電極の接続時に、インジウム膜が電極の高さばらつきを吸収することができればよいからである。更に、半導体チップと回路基板の接続だけでなく、半導体チップに半導体チップを接続するような用途（チップ・オン・チップ）に応用することも可能である。チップ・オン・チップのような３次元実装では、強い圧力で圧着することは好ましくないので、本発明を利用することが有利である。
【００３５】
本実施例では、インジウムおよび銅のバンプの形成は、ウエハ・レベルで一括して行っているので、チップ単価の低下、高スループット、量産性等の観点から有利である。また、銅めっきは、インジウムめっきのような他のめっきに比べて、めっき厚を正確に制御することが可能である。従って、ウエハ上のチップ位置の相違に起因するバンプ高さの相違（チップ毎の高さばらつき）を小さくするには、銅の厚さを大きくする一方、インジウムの厚さを少なくすることが好ましい。
【００３６】
本実施例によれば、低応力かつ低温で良好な電気的接続を行うための条件を明確にした接続方法が提供されるので、低コストおよび高スループットで接続構造を形成することが可能である。従って本発明は、例えばＩＣカードやＲＦＩＤのような大量生産を要する技術分野に有利である。
【００３７】
以下、本発明により教示される手段を列挙する。
【００３８】
（付記１） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００３９】
（付記２） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記銅より成る導電膜の膜厚の１／２以上であるように形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００４０】
（付記３） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく、かつ前記銅より成る導電膜の膜厚の１／２以上であるように形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００４１】
（付記４） 付記１ないし３の何れか１項に記載の方法において、前記銅より成る導電膜の代わりに、ニッケルより成る導電膜が使用されることを特徴とする方法。
【００４２】
（付記５） 請求項１ないし３の何れか１項に記載の方法において、前記樹脂が、熱硬化性の樹脂であることを特徴とする方法。
【００４３】
（付記６） 請求項１ないし３の何れか１項に記載の方法において、前記樹脂が、光硬化性の樹脂であることを特徴とする方法。
【００４４】
【発明の効果】
以上のように本発明によれば、低応力かつ低温で良好な電気的接続を行うことが可能になる。
【００４５】
【図面の簡単な説明】
【図１】図１は、本願実施例による接続構造を形成する行程を示す図（その１）である。
【図２】図２は、本願実施例による接続構造を形成する行程を示す図（その２）である。
【図３】図３は、本願実施例による接続構造を形成する行程を示す図（その３）である。
【図４】図４は、インジウム膜厚を変化させた場合の試験結果を示す図表である。
【図５】図５は、ピッチ間隔を変化させた場合の試験結果を示す図表である。
【符号の説明】
１０２ 基板
１０４ 電極
１０６ シード層
１０８ フォトレジスト
１０９ 開口
１１０ 銅バンプ
１１２ インジウム・バンプ
１１３ バンプ電極
１１４ 回路基板
１１６ 電極
１１８ 硬化性樹脂
【発明の属する技術分野】
本発明は、電子素子の表面実装を行う技術分野に関し、特に、半導体チップや回路基板における電気的接続を行う方法に関する。
【０００２】
【従来の技術】
この種の技術分野では、例えば電子素子を回路基板上に高密度に実装する観点から、しばしばベア・チップ実装が行われている。これは、電子素子を形成する半導体チップ（ベア・チップ）を回路基板に直接実装するものである。ベア・チップに突起状電極（バンプ）を形成し、これを用いて回路基板に直接実装するフリップ・チップ接続は、実装面積を小さくすることおよび配線長を短くすること等の観点から、好ましい実装技術である。
【０００３】
フリップ・チップ接続では、半導体チップと回路基板との接続は、はんだ又は圧着を利用して行われる。はんだを利用すると、はんだを溶融させて接続を行うので、電極に大きな負荷（応力）をかけずに接続できるという利点がある。また、圧着の手法を利用すると、電極どうしを加圧して接続させるので、常温で行うことができるという利点に加えて、接続行程数が少なくてすむという利点もある。
【０００４】
ところで、近年、半導体装置の電子装置の多層化、高集積化、高性能化が進み、これに伴い使用される絶縁材料や基板材料に高度な特性が要求されるようになってきている。特に、半導体素子の高速化に伴い、回路形成に使用する各種材料は信号伝播遅延を防ぐ目的で、誘電率を小さくすることが求められている。即ち、電気信号の伝播遅延時間Ｔｄ（ｎｓ／ｍ）は、Ｔｄ＝３．３３√（εｅｆｆ）（εｅｆｆ：実効誘電率）の関係があり、誘電率が小さいほど伝播遅延時間が短く、つまり伝播速度が速くなり、高速演算が可能になることがわかる。
【０００５】
ところが材料特性の改良において、低誘電率化を進める場合、他の特性に悪影響が生じ得る。一般に熱膨張率は大きく、耐熱性は低く、機械的強度は低くなる傾向にあり、これらは必ずしも同時に起こるわけではなく程度も様々であるが、新規材料開発の妨げとなっている。
【０００６】
このため、電気的接続を行う接合部の耐熱性や、機械的強度に関し、必ずしも充分な値が得られないという問題が生じ得る。例えば、耐熱性に配慮すると、高温処理を要するはんだ接続は困難になることが懸念される。機械的強度に配慮すると、圧着を行うことが困難になることが懸念される。接続する電極には多少の高さばらつきがあるところ、そのようなばらつきを圧着により吸収して良好な接続を得るには、強い圧力（応力）を電極間に加える必要があるからである。
【０００７】
特開平８−８２９９は、電子部品のバンプあるいはバンプが接合される配線パターンの少なくとも何れかにインジウムが被覆されている電子回路装置を開示しており、軟質な導電性材料であるインジウムが、バンプの高さに応じて変形するようにしている。しかしながら、この文献は、そのような電子回路装置をどのようにして実現するかを明確に開示していない。
【０００８】
【発明が解決しようとする課題】
本願課題は、低応力かつ低温で良好な電気的接続を行うための条件を明確にした電極間の接続方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明による解決手段によれば、
所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法が提供される。
【００１０】
【作用】
請求項１又は２記載の発明によれば、所定の条件を充足するよう形成されたインジウムより成る導電膜を使用して圧着するので、低応力かつ低温で電極間を接続することが可能になる。
【００１１】
更に、請求項３記載の発明によれば、銅より成るめっき用のシード層をエッチングで除去する場合に、電極を不必要にエッチングしてしまうことを抑制することができる。
【００１２】
更に、請求項４記載の発明によれば、短時間で硬化させることができるので、高いスループットを提供することが可能になる。
【００１３】
更に、請求項５記載の発明によれば、高温の処理を行うことなしに、電極間の接続を行うことが可能になる。
【００１４】
【発明の実施の形態】
図１ないし図３は、本願実施例による接続構造を形成するための各工程（その１ないし３）を示す。図１および図２は、半導体チップの導電性バンプを形成するための各工程を示す。図３は、半導体チップの導電性バンプと回路基板の電極とを接続するための各工程を示す。
【００１５】
まず、例えば６インチのシリコン・ウエハより成る基板１０２を用意し、この基板１０２上の電極を形成する箇所の各々に、例えば７５×７５μｍの所定の形状のアルミニウム膜１０４を形成する（図１（Ａ））。
【００１６】
次に、基板１０２およびアルミニウム膜１０４上の全面に、スパッタリング法により、チタニウムおよび銅より成るシード層１０６を形成する（図１（Ｂ））。シード層１０６は、例えば数千オングストロームのような薄い厚さに形成される。このシード層は、以後に行うめっき処理用の電極として機能するものである。より具体的にはシード層１０６は、基板１０２上に形成されるチタニウム膜と、チタニウム膜上に形成される銅の膜より成る（両者を区別して図示せず）。チタニウム膜を形成するのは、例えば銅の膜に対する密着性を向上させるためである。
【００１７】
次に、シード層１０６上をフォトレジスト１０８（ドライフィルム）で被覆する（図１（Ｃ））。そして、アルミニウム膜の電極部分に開口が設けられるように、フォトレジスト１０８にパターンが転写され、これを現像して不要なフォトレジストを除去することにより、開口１０９を形成する（図１（Ｄ））。開口１０９の底部にはシード層１０６が露出している。
【００１８】
次に、開口１０９内に露出したシード層１０６をアノード電極とする電解めっきを行うことによって、開口１０９内に銅の膜１１０を形成する（図２（Ａ））。この銅の膜１１０は、電極を形成する銅バンプとなるものである。
【００１９】
更に、銅の膜１１０上にインジウム膜１１２を形成する（図２（Ｂ））。このインジウム膜は、電極を形成するインジウム・バンプとなるものである。後述するように、このインジウム膜１１２は、銅の膜厚の１／２以上に形成される。また、後述するように、インジウム膜１１２の膜厚は、隣り合う電極１０４の間の距離（ピッチ間隔）の１／２より小さく形成される。本実施例では、例えば、銅の膜１１０は２０ミクロンの厚さに形成され、ピッチ間隔は１４０μｍに形成される。
【００２０】
次に、フォトレジスト１０８を剥離液を利用したウェット・エッチングにより除去する（図２（Ｃ））。ウェット・エッチングにより露出したシード層１０６を除去するために、インジウム・バンプ１１２をマスクとして、エッチングを行う。これにより、所望の電極構造（バンプ）が完成する（図２（Ｄ））。
【００２１】
ところで、銅およびチタニウムより成るシード層１０６を除去するためのエッチングを行うことによって、銅の膜１１０も浸食されてしまうことが理論上考えられる。しかしながら、上述したように、除去されるシード層１０６は数千オングストローム程度の薄さであり、十ミクロン程度の銅の膜１１０に比べて極めて薄いので、そのような浸食の影響は非常に小さく、通常は無視し得る。ただし、そのような浸食の影響を考慮しなければならないような製品用途では、浸食を回避するために、銅の膜１１０の代わりにニッケルより成る膜を利用することが好ましい。
【００２２】
このような電極（バンプ）１１３の形成されたシリコン・ウエハは、ダイシング行程により、例えば５．０×５．０ｍｍのような所定の大きさの個別の半導体チップに分離される。
【００２３】
図３は、個々の半導体チップのバンプ１１３と、例えばポリ塩化ビニル（ＰＶＣ）より成る回路基板１１４上に形成された銅より成る電極１１６とを接続する行程を示す。簡単のため、アルミニウム膜１０４およびシード層１０６を明確に区別して図示していない。半導体チップと回路基板の接合では、まず、半導体チップと回路基板をチップ・ボンダーを用いて位置合わせを行い、バンプ１１３と電極１１６を対向させる（図３（Ａ））。
【００２４】
次に、半導体チップおよび回路基板を、所定の荷重および時間により圧着する（図３（Ｂ））。例えば、荷重８０ＭＰａで２０秒間圧力を加えことによって、インジウム膜１１２が変形するようにする。この圧着の工程は、加熱することなしに、常温で行われる点に留意を要する。インジウム膜１１２は、銅や金等の電極材料よりも塑性変形しやすいので、比較的弱い力で加圧したとしても、バンプ１１３の高さのばらつきを吸収することが可能である。
【００２５】
そして、接続された電極の周囲（半導体チップと回路基板の間）に、光硬化性の樹脂１１８を導入し、例えば波長が３６５ｎｍの紫外線を照射することにより、樹脂を硬化させる。これにより、半導体チップと回路基板が固定され、所望の接続構造が得られる（図３（Ｃ））。
【００２６】
この接続構造に対して、半導体チップと回路基板が接続時にデイジー・チェイン・パターン（ｄａｉｓｙ ｃｈａｉｎ ｐａｔｔｅｒｎ）を形成し、４端子法で接続抵抗を測定した。その結果の抵抗値は２ｍΩ以下となり、良好な接続が行われていることが示された。更に、−４０度で２０分間および＋８５度で２０分間の温度サイクルを１００サイクル行うことによって、疲労試験を行ったが抵抗値に変化は見られなかった。従って、長期間の使用に耐え得る良好な接続構造が形成されている。この疲労試験は、材料の線膨張係数の相違に起因した応力歪を生じさせ、例えば５年間の使用に相当するストレスを試験対象に与えることによって、疲労特性を検査するものである。
【００２７】
ところで、インジウム膜１１２の厚さが薄すぎると、バンプ１１３の高さのばらつきを吸収することが困難になり得る。また、インジウムは酸化されやすく、酸化されたインジウムは、酸化されていないインジウムのような柔軟性を失ってしまう。したがって、インジウム膜１１２が薄すぎると、酸化に起因して、インジウムの柔軟な性質を利用することが困難になることが懸念される。一方、インジウム膜１１２の膜厚が大きすぎる場合は、圧着する際に、例えば僅かに傾いて「片当たり」のような現象が生じた際に、インジウム膜１１２が不必要に大きく変形して隣接するバンプと接触すること（ショート）が懸念される。また、インジウムは比較的高価な材料なので、低下価格化の観点からは、インジウムは少ない方が好ましい。このような観点から、適切なインジウム膜の厚さを検討した。
【００２８】
インジウム・バンプの高さ（インジウム１１２の膜厚）と銅バンプの高さ（銅１１０の膜厚）との関係を見るために、電極の形状を２０×２０μｍ、電極間のピッチを４０μｍ、銅バンプの膜厚を１０μｍとし、インジウム・バンプの高さを、
平均３μｍ（最低２．５μｍ〜最高３．３μｍ）、
平均５μｍ（最低４．２μｍ〜最高５．５μｍ）、
平均１０μｍ（最低８．８μｍ〜最高１１．５μｍ）、
平均１５μｍ（最低１４．０μｍ〜最高１６．５μｍ）
として、５つのサンプルを作成し、各々の接続構造の抵抗値を測定した。測定手法は上記と同様である。
【００２９】
図４は、このようにして行った試験結果を示す。インジウム・バンプが３μｍの場合に、５つのサンプルのうち１つが導通不良を示したが、他の場合は何れも２ｍΩ以下の良好な抵抗値を示した（５つのサンプルの総てが導通不良を示さなかった。）。この試験結果から、インジウム・バンプは、銅バンプの高さの１／２以上にすべきことがわかる。
【００３０】
次に、インジウム膜厚とピッチ間隔との関係を見るために、電極の形状を２０×２０μｍ、銅バンプの膜厚を１０μｍ、インジウム・バンプの膜厚を１５μｍとし、ピッチ間隔を、３０μｍ（１０μｍ）、３５μｍ（１５μｍ）、４０μｍ（２０μｍ）として、５つのサンプルを作成し、各々の接続構造の抵抗値を測定した。測定手法は上記と同様である。なお、ピッチ間隔とは、隣り合う電極の中心間距離であり、括弧内の数値は、隣り合う電極の間に形成される隙間の最短距離である。
【００３１】
図５は、このようにして行った試験結果を示す。ピッチ間隔が３０μｍの場合に、５つのサンプルのうち２つが導通不良を示したが、他の場合は何れも２ｍΩ以下の良好な抵抗値を示した。この試験結果から、インジウム・バンプは、ピッチ間隔の１／２より小さくすべきことがわかる。ピッチ間隔が３０μｍのときに導通不良を引き起こしたサンプルについて、Ｘ線透過観察を行ったところ、塑性変形したインジウムの一部が、隣接するバンプに接触（ショート）していることが確認された。
【００３２】
上記の実施例では、半導体チップの電極１０４の材料は、アルミニウムであったが、これを銅に変更して、接続抵抗を測定したところ、２ｍΩ以下の良好な抵抗値が得られ、上記の加速疲労試験を１００サイクル行っても抵抗値に変化はなかった。また、光硬化性の樹脂１１８（図３（Ｃ））の代わりに、熱硬化性の樹脂を使用した場合も、２ｍΩ以下の良好な抵抗値が得られ、上記の加速疲労試験を１００サイクル行っても抵抗値に変化はなかった。
【００３３】
インジウム１１２直下の銅バンプ１１０を、金より成るバンプに変更した構造を形成し、抵抗値を測定したところ、光硬化性の樹脂を使用した場合は、加速疲労試験を行った後も良好な抵抗値を示した。しかし、熱硬化性の樹脂を使用した場合は、５サンプルの内１つが導通不良となり、加速疲労試験を行うと５サンプルの内３つに導通不良が確認された。これは、インジウム・バンプと金バンプの間の固相拡散を通じて、インジウムと金の金属化合物が形成されることに起因する。この金属化合物は、堅くもろい性質を有し、インジウムの柔軟な性質を抑制してしまうためである。このように、インジウム・バンプの直下に金バンプを利用することは、信頼性等の観点から好ましいものではない。
【００３４】
本願実施例では、半導体チップの電極上にインジウム膜を形成し、回路基板の電極に接続したが、回路基板の電極上にインジウム膜を形成することも可能である。両電極の接続時に、インジウム膜が電極の高さばらつきを吸収することができればよいからである。更に、半導体チップと回路基板の接続だけでなく、半導体チップに半導体チップを接続するような用途（チップ・オン・チップ）に応用することも可能である。チップ・オン・チップのような３次元実装では、強い圧力で圧着することは好ましくないので、本発明を利用することが有利である。
【００３５】
本実施例では、インジウムおよび銅のバンプの形成は、ウエハ・レベルで一括して行っているので、チップ単価の低下、高スループット、量産性等の観点から有利である。また、銅めっきは、インジウムめっきのような他のめっきに比べて、めっき厚を正確に制御することが可能である。従って、ウエハ上のチップ位置の相違に起因するバンプ高さの相違（チップ毎の高さばらつき）を小さくするには、銅の厚さを大きくする一方、インジウムの厚さを少なくすることが好ましい。
【００３６】
本実施例によれば、低応力かつ低温で良好な電気的接続を行うための条件を明確にした接続方法が提供されるので、低コストおよび高スループットで接続構造を形成することが可能である。従って本発明は、例えばＩＣカードやＲＦＩＤのような大量生産を要する技術分野に有利である。
【００３７】
以下、本発明により教示される手段を列挙する。
【００３８】
（付記１） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００３９】
（付記２） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記銅より成る導電膜の膜厚の１／２以上であるように形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００４０】
（付記３） 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく、かつ前記銅より成る導電膜の膜厚の１／２以上であるように形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。
【００４１】
（付記４） 付記１ないし３の何れか１項に記載の方法において、前記銅より成る導電膜の代わりに、ニッケルより成る導電膜が使用されることを特徴とする方法。
【００４２】
（付記５） 請求項１ないし３の何れか１項に記載の方法において、前記樹脂が、熱硬化性の樹脂であることを特徴とする方法。
【００４３】
（付記６） 請求項１ないし３の何れか１項に記載の方法において、前記樹脂が、光硬化性の樹脂であることを特徴とする方法。
【００４４】
【発明の効果】
以上のように本発明によれば、低応力かつ低温で良好な電気的接続を行うことが可能になる。
【００４５】
【図面の簡単な説明】
【図１】図１は、本願実施例による接続構造を形成する行程を示す図（その１）である。
【図２】図２は、本願実施例による接続構造を形成する行程を示す図（その２）である。
【図３】図３は、本願実施例による接続構造を形成する行程を示す図（その３）である。
【図４】図４は、インジウム膜厚を変化させた場合の試験結果を示す図表である。
【図５】図５は、ピッチ間隔を変化させた場合の試験結果を示す図表である。
【符号の説明】
１０２ 基板
１０４ 電極
１０６ シード層
１０８ フォトレジスト
１０９ 開口
１１０ 銅バンプ
１１２ インジウム・バンプ
１１３ バンプ電極
１１４ 回路基板
１１６ 電極
１１８ 硬化性樹脂
Claims (5)
- 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記所定のピッチ間隔の１／２より小さく形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。 - 所定のピッチ間隔で一方の側に並べられた複数の電極と、他方の側に並べられた複数の電極とを電気的に接続する方法であって、
銅より成る導電膜上にインジウムより成る導電膜を形成することによって、前記一方の側または他方の側における複数の電極を形成するステップであって、前記インジウムより成る導電膜の膜厚が、前記銅より成る導電膜の膜厚の１／２以上であるように形成されるところのステップと、
接続する電極の間に、前記インジウムより成る導電膜が変形するような圧力を加えるステップと、
接続された電極の周囲に硬化性の樹脂を導入し、前記樹脂を硬化させるステップ
より成ることを特徴とする方法。 - 請求項１又は２の何れか１項に記載の方法において、前記銅より成る導電膜の代わりに、ニッケルより成る導電膜が使用されることを特徴とする方法。
- 請求項１又は２の何れか１項に記載の方法において、前記樹脂が、熱硬化性の樹脂であることを特徴とする方法。
- 請求項１又は２の何れか１項に記載の方法において、前記樹脂が、光硬化性の樹脂であることを特徴とする方法。
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|---|---|---|---|---|
| US8080884B2 (en) | 2008-06-27 | 2011-12-20 | Panasonic Corporation | Mounting structure and mounting method |
| US8836145B2 (en) | 2004-06-03 | 2014-09-16 | International Rectifier Corporation | Power semiconductor device with reduced contact resistance |
-
2002
- 2002-07-10 JP JP2002201382A patent/JP2004047622A/ja not_active Withdrawn
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