KR102553565B1 - 촬상 장치, 및 전자 기기 - Google Patents

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다쿠로 오마루
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공한다.
화소 회로가 갖는 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 촬상 장치이고, 증폭 트랜지스터는 채널 형성 영역을 개재하여 대향하는 두 개의 게이트를 갖고, 한쪽 게이트에 문턱 전압을 보정하는 전위를 유지하고, 다른 쪽 게이트에 촬상 데이터에 대응하는 전위를 공급하여 동작시킨다.

Description

촬상 장치, 및 전자 기기{IMAGING DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 촬상 장치 및 그 동작 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 기재된 발명의 일 형태가 속하는 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 기재되는 본 발명의 일 형태가 속하는 기술 분야로서는, 더 구체적으로 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 갖는 경우가 있다.
포토 센서를 갖는 화소가 매트릭스 형태로 배치된 반도체 장치로서, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 알려져 있다. CMOS 이미지 센서는 촬상 소자로서 디지털 카메라나 휴대 전화 등의 휴대 기기에 많이 탑재되어 있다.
또한, 반도체 장치 등을 구성하는 트랜지스터에 적용 가능한 반도체 재료로서는 실리콘이 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목 받고 있다.
예를 들어, 특허문헌 1에서는 산화물 반도체를 갖고, 또한 오프 전류가 매우 낮은 트랜지스터를 화소 회로의 일부에 사용하고, CMOS 회로를 제작 가능한 실리콘 반도체를 갖는 트랜지스터를 주변 회로에 사용함으로써 고속 또한 저소비 전력의 촬상 장치가 제작될 수 있다는 것이 기재되었다.
일본국 특개 제2011-119711호 공보
CMOS 이미지 센서는 화소마다 데이터를 출력하기 위한 증폭 트랜지스터가 제공되어 있다. 고품질의 촬상 데이터를 얻기 위해서는 모든 화소에서의 상기 증폭 트랜지스터의 전기 특성이 균일한 것이 바람직하다. 그러나, 설계 룰의 미세화가 진행될수록 트랜지스터의 제작 공정의 난이도가 높아지고, 전기 특성의 편차를 억제하는 것이 어려워진다.
따라서, 본 발명의 일 형태에서는 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 화소 회로가 갖는 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 노이즈가 적은 화상을 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저소비 전력의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고속 동작에 적합한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고감도의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 해상도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 비용이 저렴한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는, 상기 촬상 장치의 동작 방법을 제공하는 것을 목적 중 하나로 한다. 또는, 상기 반도체 장치의 동작 방법을 제공하는 것을 목적 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 화소 회로가 갖는 증폭 트랜지스터의 문턱 전압의 편차를 보정할 수 있는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 광전 변환 소자와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 7 트랜지스터와, 제 1 용량 소자와, 제 2 용량 소자를 갖고, 제 4 트랜지스터는 제 1 게이트 및 제 2 게이트를 갖고, 제 2 게이트는 채널 형성 영역을 개재(介在)하여 제 1 게이트에 대향하여 제공되고, 광전 변환 소자의 한쪽 단자는 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 용량 소자의 한쪽 단자와 전기적으로 접속되고, 제 1 용량 소자의 다른 쪽 단자는 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 용량 소자의 다른 쪽 단자는 제 4 트랜지스터의 제 1 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 용량 소자의 한쪽 단자와 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 4 트랜지스터의 제 2 게이트와 전기적으로 접속되고, 제 2 용량 소자의 다른 쪽 단자는 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되어 있는 것을 특징으로 하는, 촬상 장치이다.
상기 구성에서, 제 3 용량 소자를 갖고, 상기 제 3 용량 소자의 한쪽 단자는 제 1 용량 소자의 다른 쪽 단자와 전기적으로 접속되어 있어도 좋다.
또한, 제 4 용량 소자를 갖고, 상기 제 4 용량 소자의 한쪽 단자는 제 2 용량 소자의 한쪽 단자와 전기적으로 접속되어 있어도 좋다.
제 1~제 7 트랜지스터는 활성층에 산화물 반도체를 갖고, 이 산화물 반도체는 In과, Zn과, M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 갖는 것이 바람직하다.
광전 변환 소자는 광전 변환층에 셀레늄 또는 셀레늄을 포함하는 화합물을 사용할 수 있다. 예를 들어, 셀레늄으로서는 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다.
본 발명의 일 형태를 사용함으로써, 고품질의 촬상 데이터를 얻을 수 있는 촬상 장치를 제공할 수 있다. 또는, 화소 회로가 갖는 증폭 트랜지스터의 전기 특성의 편차를 보정할 수 있는 촬상 장치를 제공할 수 있다. 또는, 노이즈가 적은 화상을 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 저소비 전력의 촬상 장치를 제공할 수 있다. 또는, 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 또는, 고감도의 촬상 장치를 제공할 수 있다. 또는, 다이내믹 레인지가 넓은 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는 비용이 저렴한 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치 등을 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다. 또는, 상기 촬상 장치의 동작 방법을 제공할 수 있다. 또는, 상기 반도체 장치의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것이 아니다. 예를 들어, 본 발명의 일 형태는 경우 또는 상황에 따라, 이들 효과 외의 효과를 갖는 경우도 있다. 또는, 예를 들어, 본 발명의 일 형태는 경우 또는 상황에 따라, 이들 효과를 갖지 않는 경우도 있다.
도 1은 촬상 장치를 설명하기 위한 회로도.
도 2는 촬상 장치를 설명하기 위한 회로도.
도 3은 촬상 장치를 설명하기 위한 블록도.
도 4는 문턱 전압의 보정 동작을 설명하기 위한 타이밍 차트.
도 5는 문턱 전압의 보정 동작을 설명하기 위한 도면.
도 6은 문턱 전압의 보정 동작을 설명하기 위한 도면.
도 7은 문턱 전압의 보정 동작을 설명하기 위한 도면.
도 8은 화소를 설명하기 위한 회로도.
도 9는 화소를 설명하기 위한 회로도.
도 10은 화소를 설명하기 위한 회로도.
도 11은 화소를 설명하기 위한 회로도.
도 12는 촬상 장치의 구성을 설명하기 위한 도면.
도 13은 트랜지스터를 설명하기 위한 단면도.
도 14는 촬상 장치의 구성을 설명하기 위한 단면도.
도 15는 촬상 장치의 동작을 설명하기 위한 도면.
도 16은 광전 변환 소자의 구성을 설명하기 위한 단면도.
도 17은 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 18은 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 19는 촬상 장치를 설명하기 위한 단면도.
도 20은 광전 변환 소자의 접속 형태를 설명하기 위한 단면도.
도 21은 촬상 장치를 설명하기 위한 단면도.
도 22는 촬상 장치를 설명하기 위한 단면도.
도 23은 촬상 장치를 설명하기 위한 단면도 및 회로도.
도 24는 촬상 장치를 설명하기 위한 단면도.
도 25는 촬상 장치를 설명하기 위한 단면도.
도 26은 촬상 장치를 설명하기 위한 단면도.
도 27은 촬상 장치의 구성을 설명하기 위한 단면도.
도 28은 촬상 장치의 구성을 설명하기 위한 단면도.
도 29는 촬상 장치의 구성을 설명하기 위한 단면도.
도 30은 만곡된 촬상 장치를 설명하기 위한 도면.
도 31은 촬상 장치의 동작을 설명하기 위한 타이밍 차트.
도 32는 촬상 장치의 동작을 설명하기 위한 타이밍 차트.
도 33은 촬상 장치의 동작을 설명하기 위한 타이밍 차트.
도 34는 촬상 장치의 동작을 설명하기 위한 타이밍 차트.
도 35는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 36은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 37은 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 38은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 39는 반도체층을 설명하기 위한 상면도 및 단면도.
도 40은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 41은 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 42는 트랜지스터의 채널 폭 방향의 단면을 설명하기 위한 도면.
도 43은 트랜지스터의 채널 길이 방향의 단면을 설명하기 위한 도면.
도 44는 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 45는 트랜지스터를 설명하기 위한 상면도.
도 46은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 47은 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석상.
도 48은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 49는 a-like OS의 단면 TEM 이미지.
도 50은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 51은 인버터 회로를 설명하기 위한 회로도 및 타이밍 차트.
도 52는 문턱 전압의 제어를 설명하기 위한 그래프 및 회로도.
도 53은 인버터 회로를 설명하기 위한 회로도 및 타이밍 차트.
도 54는 인버터 회로를 설명하기 위한 회로도 및 타이밍 차트.
도 55는 반도체 장치를 설명하기 위한 블록도, 회로도, 및 파형도.
도 56은 반도체 장치를 설명하기 위한 회로도 및 타이밍 차트.
도 57은 전압 생성 회로를 설명하기 위한 회로도.
도 58은 전압 생성 회로를 설명하기 위한 회로도.
도 59는 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 60은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 61은 전자 기기를 설명하기 위한 도면.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 쉽게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 설명되는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명되는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통적으로 이용하여, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 다른 도면 사이에서 적절히 생략 또는 변경하는 경우도 있다.
또한, '제 1', '제 2'라고 부여된 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되는 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어, 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재하지 않고, X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되어 있는 경우를 들 수 있다. 또한, 스위치는 온 상태 또는 오프 상태가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 전환하는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오피 앰프, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로를 개재하여도 X로부터 출력된 신호가 Y에 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우가 그 범주에 포함되는 것으로 한다.
또한, X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 사이에 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y가 다른 회로를 사이에 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 사이에 개재하지 않고 접속되어 있는 경우)가 본 명세서 등에 기재되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, 단순히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 마찬가지의 내용이, 본 명세서 등에 기재되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도로 보면 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있도록 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에서의 "전기적으로 접속"이란, 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함한다.
또한, '막'이라는 말과 '층'이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 일반적으로, 전위(전압)는 상대적인 것이며, 기준의 전위에서의 상대적인 크기에 따라 크기가 결정된다. 따라서, '접지', 'GND', '그라운드' 등이라고 기재된 경우에도 전위가 반드시 0볼트에 한정되는 것은 아니다. 예를 들어, 회로에서 가장 낮은 전위를 기준으로 하여 '접지'나 'GND'를 정의하는 경우도 있다. 또는, 회로에서 중간쯤의 전위를 기준으로 하여 '접지'나 'GND'를 정의하는 경우도 있다. 그 경우에는 그 전위를 기준으로 하여 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 트랜지스터의 문턱 전압을 보정하는 회로를 포함하는 화소 회로이다. 상기 트랜지스터는 채널 형성 영역을 개재하여 대향하는 2개의 게이트를 갖고, 한쪽 게이트에 문턱 전압을 보정하는 전위를 유지하고 다른 쪽 게이트에 촬상 데이터에 대응하는 전위를 공급하여 동작시킨다. 따라서, 노이즈가 적고 고품질의 촬상 데이터를 얻을 수 있다.
도 1은 본 발명의 일 형태에 따른 촬상 장치가 갖는, 화소로서 기능시킬 수 있는 회로(20), 및 전류원 회로로서 기능시킬 수 있는 회로(22)의 회로도의 일례이다. 또한, 도 1 등에서는 트랜지스터가 n-ch형인 경우의 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 일부의 트랜지스터를 p-ch형 트랜지스터로 치환하여도 좋다.
회로(20)는, 광전 변환 소자(PD)와, 트랜지스터(41)와, 트랜지스터(42)와, 트랜지스터(43)와, 트랜지스터(44)와, 트랜지스터(45)와, 트랜지스터(46)와, 트랜지스터(47)와, 용량 소자(C1)와, 용량 소자(C2)와, 용량 소자(C3)와, 용량 소자(C4)를 갖는 구성으로 할 수 있다. 또한, 도 2에 나타낸 바와 같이, 용량 소자(C3) 및 용량 소자(C4)를 제공하지 않는 구성으로 하여도 좋다. 또는, 용량 소자(C3) 및 용량 소자(C4) 중 어느 하나가 도 2에 부가된 구성으로 하여도 좋다.
트랜지스터(44)는 채널 형성 영역을 개재하여 대향하는 제 1 게이트 및 제 2 게이트를 갖는 구성으로 한다. 제 1 게이트는 프런트 게이트, 제 2 게이트는 백 게이트 또는 보텀 게이트라고 부를 수도 있다.
광전 변환 소자(PD)의 한쪽 단자는 트랜지스터(41)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(42)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 용량 소자(C1)의 한쪽 단자와 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 단자는 트랜지스터(43)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 용량 소자(C1)의 다른 쪽 단자는 트랜지스터(44)의 제 1 게이트와 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 단자는 용량 소자(C3)의 한쪽 단자와 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 한쪽은 트랜지스터(45)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 한쪽은 트랜지스터(46)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(44)의 소스 및 드레인 중 다른 쪽은 트랜지스터(47)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(46)의 소스 및 드레인 중 다른 쪽은 용량 소자(C2)의 한쪽 단자와 전기적으로 접속된다. 트랜지스터(46)의 소스 및 드레인 중 다른 쪽은 트랜지스터(44)의 제 2 게이트와 전기적으로 접속된다. 용량 소자(C2)의 한쪽 단자는 용량 소자(C4)의 한쪽 단자와 전기적으로 접속된다. 용량 소자(C2)의 다른 쪽 단자는 트랜지스터(44)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다.
여기서, 트랜지스터(41)의 소스 및 드레인 중 다른 쪽, 트랜지스터(42)의 소스 및 드레인 중 한쪽, 및 용량 소자(C1)의 한쪽 단자가 접속되는 노드를 FD1로 한다. 또한, 용량 소자(C1)의 다른 쪽 단자, 트랜지스터(43)의 소스 및 드레인 중 한쪽, 트랜지스터(44)의 제 1 게이트, 및 용량 소자(C3)의 한쪽 단자가 접속되는 노드를 FD2로 한다. 또한, 트랜지스터(44)의 제 2 게이트, 트랜지스터(46)의 소스 및 드레인 중 다른 쪽, 용량 소자(C2)의 한쪽 단자, 및 용량 소자(C4)의 한쪽 단자가 접속되는 노드를 AG로 한다. 또한, 트랜지스터(44)의 소스 및 드레인 중 다른 쪽, 트랜지스터(47)의 소스 및 드레인 중 한쪽, 및 용량 소자(C2)의 다른 쪽 단자가 접속되는 노드를 AS로 한다.
광전 변환 소자(PD)의 다른 쪽 단자는 배선(71)(VPD)에 전기적으로 접속된다. 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은 배선(72)(VPR)에 전기적으로 접속된다. 트랜지스터(43)의 소스 및 드레인 중 다른 쪽은 배선(73)(VCS)에 전기적으로 접속된다. 트랜지스터(45)의 소스 및 드레인 중 다른 쪽, 용량 소자(C3)의 다른 쪽 단자, 및 용량 소자(C4)의 다른 쪽 단자는 배선(74)(VPI)에 전기적으로 접속된다. 트랜지스터(47)의 소스 및 드레인 중 다른 쪽은 회로(22), 배선(75)(VPO), 및 배선(90)(OUT)과 전기적으로 접속된다.
회로(22)에서, 트랜지스터(48)의 소스 및 드레인 중 한쪽은 트랜지스터(47)의 소스 및 드레인 중 다른 쪽 및 배선(90)(OUT)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 배선(75)(VPO)과 전기적으로 접속된다.
배선(71)(VPD), 배선(72)(VPR), 배선(73)(VCS), 배선(74)(VPI), 및 배선(75)(VPO)은, 전원선으로서 기능시킬 수 있다. 예를 들어, 배선(71)(VPD), 배선(73)(VCS), 및 배선(75)(VPO)은 저전위 전원선으로서 기능시킬 수 있다. 배선(72)(VPR) 및 배선(74)(VPI)은 고전위 전원선으로서 기능시킬 수 있다.
트랜지스터(41)의 게이트는 배선(61)(TX)과 전기적으로 접속된다. 트랜지스터(42)의 게이트는 배선(62)(PR)과 전기적으로 접속된다. 트랜지스터(43)의 게이트는 배선(63)(W)과 전기적으로 접속된다. 트랜지스터(45)의 게이트는 배선(64)(PSW)과 전기적으로 접속된다. 트랜지스터(46)의 게이트는 배선(65)(AZ)과 전기적으로 접속된다. 트랜지스터(47)의 게이트는 배선(66)(SE)과 전기적으로 접속된다.
회로(22)에서, 트랜지스터(48)의 게이트는 배선(67)(BR)과 전기적으로 접속된다.
배선(61)(TX), 배선(62)(PR), 배선(63)(W), 배선(64)(PSW), 및 배선(67)(BR)은 트랜지스터의 도통을 제어하는 신호선으로서 기능시킬 수 있다.
상기 구성에 있어서, 용량 소자(C3)의 다른 쪽 단자 및 용량 소자(C4)의 다른 쪽 단자는 배선(74)(VPI)이 아니라, 고정 전위를 공급할 수 있는 다른 배선 등에 접속되어 있어도 좋다.
광전 변환 소자(PD)에는 실리콘 기판에서 pn형이나 pin형의 접합이 형성된 다이오드 소자를 사용할 수 있다. 또는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다. 또한, 회로(20)가 포토다이오드를 갖는 구성을 예시하였지만 다른 광전 변환 소자라도 좋다. 예를 들어, 다이오드 접속의 트랜지스터를 사용하여도 좋다. 또한, 광전 효과를 이용한 가변 저항 등을 실리콘, 저마늄, 셀레늄 등을 사용하여 형성하여도 좋다.
또한, 애벌란시 증배를 이용한 셀레늄을 사용한 포토다이오드를 사용하여도 좋다. 상기 포토다이오드는 입사되는 광량에 대한 전자의 증폭이 큰 고감도의 센서로 할 수 있다.
회로(20)에서 광전 변환 소자(PD)는 수광 소자이고, 회로(20)에 입사된 광에 따른 전류를 생성하는 기능을 가질 수 있다. 트랜지스터(41)는 광전 변환 소자(PD)에 의한 노드(FD1)로의 전하 축적을 제어하는 기능을 가질 수 있다. 트랜지스터(42)는 노드(FD1)의 전위를 리셋하는 동작을 행하는 기능을 가질 수 있다. 트랜지스터(43)는 노드(FD2)의 전위를 리셋하는 동작을 행하는 기능을 가질 수 있다. 트랜지스터(44)는 노드(FD2)의 전위에 따른 신호를 출력하는 동작을 행하는 기능을 가질 수 있다. 트랜지스터(45) 및 트랜지스터(46)는 트랜지스터(44)가 흘리는 전류를 제어하는 기능을 가질 수 있다. 트랜지스터(47)는 판독 시에 회로(20)의 선택을 제어하는 동작을 행하는 기능을 가질 수 있다.
회로(22)에서, 트랜지스터(48)는 전류원 트랜지스터로서의 기능을 가질 수 있다. 또한, 트랜지스터(48)에 흐르는 전류에 따른 전압 신호를 배선(90)(OUT)에 출력하는 기능을 가질 수 있다.
또한, 상술한 회로(20) 및 회로(22)의 구성은 일례이고, 일부의 트랜지스터, 일부의 용량 소자, 또는 일부의 배선 등이 포함되지 않는 경우도 있다. 또는, 상술한 구성에 포함되지 않는 트랜지스터, 용량 소자, 배선 등이 포함되는 경우도 있다. 또한, 일부의 배선의 접속 형태가 상술한 구성과 다른 경우도 있다.
도 3의 (A)는 본 발명의 일 형태에 따른 촬상 장치를 설명하기 위한 도면이다. 상기 촬상 장치는 매트릭스 형태로 배열된 회로(20)를 갖는 화소 어레이(21)와, 전류원 회로로서 기능하고, 회로(20)로 취득한 신호를 적절한 아날로그 신호로서 출력하는 회로(22)와, 회로(20)를 구동하는 기능을 갖는 회로(23)(row driver)와, 회로(22)에서 출력된 아날로그 신호를 디지털 변환시키는 기능을 갖는 회로(24)(A/D 변환 회로)와, 회로(24)로 변환된 데이터를 선택하여 판독하는 기능을 갖는 회로(25)(column driver)를 갖는다.
회로(23) 및 회로(25)는 시프트 레지스터 회로, 부정 논리적 회로, 버퍼 회로 등을 갖는 구성으로 할 수 있다. 또한, 회로(24)는 콤퍼레이터 회로 및 카운터 회로 등을 갖는 구성으로 할 수 있다.
회로(20), 회로(22), 회로(23), 회로(24), 및 회로(25) 등에서는, 복수의 전원 전압을 필요로 하는 경우가 있다. 예를 들어, 회로(20)에서는, 배선(72)(VPR) 및 배선(74)(VPI)에는 둘 다 고전원 전압이 공급되지만, 회로(20)가 적절하게 동작하도록 각각에 다른 전원 전압을 공급하여도 좋다. 또한, 회로(22)~회로(25)에서도 각각 회로가 적절하게 동작하도록 각각의 회로에 대하여 다른 전원 전압을 공급하여도 좋다.
이러한 경우, 외부로부터 복수의 전원 전압을 입력하기 위한 단자나 배선이 증가되어 회로 면적이 증대하는 경우도 있다. 따라서, 회로(20)~회로(25)의 주변에 입력 전압을 승압 또는 강압하는 기능을 갖는 회로(이하, 전압 생성 회로)를 제공하고, 상기 회로에 입력하는 전원 전압을 단일로 하여도 좋다.
전압 생성 회로로서의 기능을 갖는 회로(26a)~회로(26f)와, 회로(20) 및 회로(22)~회로(25)의 접속예를 도 3의 (B)에 나타내었다. 이와 같이, 회로(26a)~회로(26f)를 제공함으로써 외부로부터 전원 전압을 입력하기 위한 단자를 입력 단자(30) 하나로 합칠 수 있어 배선을 삭감할 수 있다. 또한, 복수의 회로에서 동일한 전원 전압을 사용할 수 있는 경우는 도 3의 (C)에 나타낸 바와 같이, 하나의 전압 생성 회로로부터 복수의 회로에 전원 전압을 공급하여도 좋다. 또한, 입력 단자(30)에 공급하는 전압은 도 3의 (A)에 나타내지 않은 회로(27)의 전원 전압이라도 좋다.
입력 단자(30)에는 예를 들어 1V~2V, 바람직하게는 1.2V~1.5V 정도의 전압을 공급하여 회로(20), 회로(22), 회로(23), 회로(24), 및 회로(25) 등이 필요로 하는 전원 전압으로 변환하면 좋다. 또한, 도 3의 (B) 및 (C)에 나타낸 구성은 일례이고, 회로(22)~회로(25) 및 회로(27)의 각각이 복수의 전원 전압을 필요로 하는 경우도 있다. 그 경우는 복수의 전압 생성 회로로부터 다른 전원 전압이 공급되는 구성으로 하면 좋다.
회로(20) 및 회로(22)를 사용한 트랜지스터(44)의 문턱 전압의 보정 동작을 도 4의 타이밍 차트 및 도 5~도 7을 참조하여 설명한다. 도 4에 나타낸 타이밍 차트에서는 배선(61)(TX), 배선(62)(PR), 배선(63)(W), 배선(64)(PSW), 배선(65)(AZ), 배선(66)(SE), 배선(67)(BR), 노드(FD1), 노드(FD2), 노드(AG), 및 배선(90)의 전위를 나타낸다. 또한, 각 트랜지스터는 게이트에 접속되는 상기 배선에 공급되는 전위에 따라 온 또는 오프의 동작이 행해지는 것으로 한다.
또한, 도 5~도 7에서는 도통의 상태를 명료화하기 위하여 트랜지스터(44) 이외의 트랜지스터를 스위치 기호로서 나타내었다. 또한, 일부의 부호는 생략하였다. 또한, 배선(71)(VPD), 배선(73)(VCS), 및 배선(75)(VPO)에는 저전원 전압이 공급되고, 배선(72)(VPR) 및 배선(74)(VPI)에는 고전원 전압이 공급되는 것으로 한다.
시각(T1)에서, 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 트랜지스터(45), 트랜지스터(46), 트랜지스터(47), 트랜지스터(48)를 온, 트랜지스터(41)를 오프로 한다. 이때, 노드(FD1)는 배선(72)(VPR)의 전위 "VPR"가 된다. 또한, 노드(FD2)는 배선(73)(VCS)의 전위 "VCS"가 된다. 또한, 노드(AG)는 배선(74)(VPI)의 전위 "VPI"가 된다. 따라서, 트랜지스터(44)의 제 2 게이트의 전위는 "VPI"가 되고, 트랜지스터(44)는 도통하여 바이어스 전류가 흐른다(전류 경로를 파선으로 표시). 또한, "VCS"는 대표적으로 GND 전위 또는 0V로 하면 되지만, "VCS"를 트랜지스터(44)의 문턱 전압보다 큰 전위로 하여 보정을 행하여도 좋다.
시각(T2)에서, 트랜지스터(45)를 오프로 하여, 바이어스 전류의 경로를 절단하고, 노드(AG)의 전위를 방전시킨다(도 6 참조). 이때, 노드(AG)의 전위는 "VPI"로부터 배선(75)(VPO)의 전위 "VPO"에 트랜지스터(44)의 문턱 전압 "Vth"가 더해진 전위인 "VPO+Vth"로 변화되고 방전이 끝난다.
시각(T3)에서, 트랜지스터(46)를 오프로 하고 노드(AG)에 트랜지스터(44)의 문턱 전압 "Vth"를 유지시킨다(도 7 참조). 또한, 용량 소자(C2)는 "Vth"의 유지 용량으로서 작용하지만, 노드(AS)의 전위 변동에 따른 노드(AG)의 변동을 억제하기 위하여 용량 소자(C4)를 제공하는 것이 바람직하다. 또한, 용량 소자(C4)의 용량값은 용량 소자(C2)의 용량값보다 큰 것이 바람직하다.
시각(T4)에서, 트랜지스터(45)를 온으로 하고, 트랜지스터(42), 트랜지스터(43), 트랜지스터(47), 트랜지스터(48)를 오프로 하여 촬상 동작에 대비한다.
상기 동작에 의하여 트랜지스터(44)의 제 2 게이트에는 트랜지스터(44)의 제 1 게이트 측의 문턱 전압을 보정하는 전압이 유지되기 때문에 촬상 동작에 있어서 트랜지스터(44)의 출력 편차를 저감할 수 있다.
회로(20)는 도 1에 나타낸 구성에 한정되지 않고, 도 8의 (A)에 나타낸 구성이라도 좋다. 도 8의 (A)는 광전 변환 소자(PD)의 접속의 방향이 도 1과 반대가 되는 구성이다. 이 경우, 배선(72)(VPR) 및 배선(75)(VPO)에는 저전원 전위를 공급하고 배선(71)(VPD), 배선(73)(VCS), 및 배선(74)(VPI)에는 고전원 전위를 공급함으로써 동작시킬 수 있다.
또한, 회로(20)는 도 8의 (B)에 나타낸 바와 같이 광전 변환 소자(PD)의 한쪽 단자에 용량 소자(C5)의 한쪽 단자가 접속된 구성이라도 좋다. 또한, 도 8의 (B)에서는 용량 소자(C5)의 다른 쪽 단자가 저전원 전위를 공급하는 배선(76)(VSS)과 전기적으로 접속되는 예를 나타내었지만 정전위를 공급하는 다른 배선에 접속되어도 좋다.
또한, 회로(20)는 도 9의 (A)에 나타낸 바와 같이 트랜지스터(42)를 제공하지 않는 구성이라도 좋다. 상기 구성에서는 배선(71)(VPD)의 전위를 변화시킬 수 있는 구성으로 하여 배선(71)(VPD)을 저전위로 함으로써 노드(FD1)의 전위를 리셋할 수 있다.
또한, 회로(20)는 도 9의 (B)에 나타낸 바와 같이 트랜지스터(47)를 트랜지스터(44)와 트랜지스터(45) 사이에 제공하는 구성이라도 좋다.
또한, 회로(20) 및 회로(22)에 사용되는 트랜지스터(41)~트랜지스터(48)(트랜지스터(44)를 제외함)는 도 10의 (A)에 나타낸 일례와 같이 백 게이트를 제공한 구성이라도 좋다. 백 게이트에 정전위가 인가되는 구성에서는 문턱 전압을 제어할 수 있다. 또한, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성에서는 온 전류를 증가시키고, 오프 전류를 감소시킬 수 있다. 백 게이트는 각 트랜지스터가 원하는 전기 특성을 갖도록 형태를 선택하여 제공하면 된다. 즉, 도 10의 (A)의 예에 한정되지 않고, 백 게이트에 정전위가 인가되는 구성, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성, 백 게이트를 제공하지 않는 구성을 적절히 트랜지스터에 적용할 수 있다. 또한, 도 10의 (A)에서는 백 게이트가 저전위를 공급하는 배선(71)(VPD), 배선(73)(VCS), 또는 배선(76)(VSS)과 접속되는 트랜지스터의 예를 나타내었지만, 어느 하나의 배선에 접속되는 구성이라도 좋다. 또한, 도 10의 (A)와, 도 8의 (A) 및 (B), 도 9의 (A) 및 (B)의 구성은 필요에 따라 조합할 수 있다.
또한, 본 발명의 일 형태인 트랜지스터(44)의 문턱 전압을 보정하는 구성은 도 10의 (B)에 나타낸 트랜지스터(43) 및 용량 소자(C1)를 갖지 않는 구성에 적용할 수도 있다. 도 1 등에 나타낸 회로(20)는 후술하는 차분 검출 기능을 갖는 구성이고, 그 동작 방법 때문에 CDS(Correlated Double Sampling) 회로 등을 제공하여 화상 신호의 노이즈 등을 제거하는 것이 어렵다. 따라서, 본 발명의 일 형태에 따른 문턱 전압을 보정하는 구성을 사용하는 것이 바람직하다. 한편, 도 10의 (B)에 나타낸 구성은 차분 검출 기능을 갖지 않는 구성이고, CDS 회로 등으로 화상 신호의 노이즈를 제거하여도 좋다. 또한, 도 10의 (B)의 구성에 트랜지스터(43)를 부가하여도 좋다. 또는, 도 10의 (B)와, 도 8의 (A) 및 (B), 도 9의 (A) 및 (B)의 구성은 필요에 따라 조합할 수 있다.
또한, 도 11에 나타낸 바와 같이 트랜지스터(42)~트랜지스터(47)를 복수의 화소(회로(20))로 공용하는 형태로 하여도 좋다. 도 11은 수직 방향의 복수의 화소로 트랜지스터(42)~트랜지스터(47)를 공용하는 구성을 예시하였지만, 수평 방향 또는 수평 수직 방향의 복수의 화소로 공용하여도 좋다. 이와 같은 구성으로 함으로써, 화소 하나당 갖는 트랜지스터 수를 삭감할 수 있다.
또한, 도 11에서는, 트랜지스터(42)~트랜지스터(47)가 4화소로 공용되는 형태를 나타내었지만, 2화소, 3화소, 또는 5화소 이상으로 공용되는 형태라도 좋다. 또한, 상기 구성과 도 8의 (A) 및 (B), 도 9의 (A) 및 (B), 도 10의 (A) 및 (B)에 나타낸 구성은 임의로 조합할 수 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 화소 어레이(21)와, 회로(22)~회로(25)를 갖는 기판(35)의 적층 구조로 할 수 있다. 예를 들어, 도 12의 (A)를 화소 어레이(21)의 상면도, 도 12의 (B)를 기판(35)의 상면도로 하였을 때, 도 12의 (C)의 정면도에 나타낸 바와 같은 화소 어레이(21)와 기판(35)의 적층 구성으로 할 수 있다. 상기 구성으로 함으로써, 각각 요소에 적합한 트랜지스터를 사용할 수 있고, 촬상 장치의 면적을 작게 할 수 있다. 또한, 도 12의 (B)에서의 회로의 레이아웃은 일례이고, 다른 레이아웃이라도 좋다.
회로(23)~회로(25)는 고속 동작과 CMOS 회로의 구성을 양립시키기 위하여 실리콘을 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하여 제작하는 것이 바람직하다. 예를 들어, 기판(35)을 실리콘 기판으로 하고, 상기 실리콘 기판에 상기 회로를 형성할 수 있다. 또한, 화소 어레이는 산화물 반도체를 사용한 트랜지스터(이하, OS 트랜지스터)를 사용하여 제작하는 것이 바람직하다. 또한, 회로(23)~회로(25)를 구성하는 일부의 트랜지스터를 화소 어레이(21)와 같은 면 위에 제공하여도 좋다. 또한, 도 12의 (B)에서는 회로(22)를 기판(35)에 제공한 예를 나타내었지만, 회로(22)는 OS 트랜지스터를 사용하여 형성하여도 좋다. 또한, 도면에 나타내지 않았지만, 도 3의 (B) 및 (C)에 나타낸 회로(26a)~회로(26f) 등이 기판(35)에 제공되어도 좋다.
다음에, 본 발명의 일 형태에 따른 촬상 장치의 구체적인 구성예에 대하여, 도면을 참조하여 설명한다. 도 13은 트랜지스터(44)의 단면도이다. 도전층(170)은 프런트 게이트에 상당하고 도전층(173)은 백 게이트에 상당한다. 트랜지스터의 구성의 상세한 사항에 대해서는 후술하지만, 도전층(170)과 도전층(173) 사이에는 프런트 게이트 측의 게이트 절연막으로서의 기능을 갖는 절연층, 산화물 반도체층, 및 백 게이트 측의 게이트 절연막으로서의 기능을 갖는 절연층이 제공된다. 또한, 도 13에 도시된 구조의 트랜지스터는 일례이고, 후술하는 다른 구조의 트랜지스터를 사용할 수도 있다.
도 14의 (A)는 도 1에 나타낸 회로(20)에서의 광전 변환 소자(PD), 트랜지스터(41), 트랜지스터(42), 및 용량 소자(C1)의 구체적인 접속 형태의 일례를 도시한 것이다. 또한, 도 14의 (A)에는 트랜지스터(43)~트랜지스터(47)는 나타내지 않았다. 회로(20)는 트랜지스터(41)~트랜지스터(47) 및 용량 소자(C1)~용량 소자(C4)가 제공된 층(1100), 및 광전 변환 소자(PD)가 제공된 층(1200)을 갖는다.
또한, 본 실시형태에서 설명하는 단면도에서, 배선, 전극, 및 콘택트 플러그(도전체(81))를 개별의 요소로서 도시하였지만, 이들이 전기적으로 접속되는 경우에 있어서는 동일한 요소로서 제공되는 경우도 있다. 또한, 배선과 전극이 도전체(81)를 통하여 접속되는 형태는 일례이고, 전극이 배선과 직접 접속되는 경우도 있다.
또한, 각 요소 위에는 보호막, 층간 절연막 또는 평탄화막으로서의 기능을 갖는 절연층(82) 및 절연층(83) 등이 제공된다. 예를 들어, 절연층(82) 및 절연층(83) 등은 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(82) 및 절연층(83) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않는 배선 등이나 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않는 층이 상기 적층 구조에 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않는 경우도 있다.
회로(20)의 구성 요소인 트랜지스터(41)~트랜지스터(47)에는 오프 전류가 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 매우 낮은 오프 전류 특성을 갖기 때문에, 촬상의 다이내믹 레인지를 확대할 수 있다. 도 1에 나타낸 회로(20)의 회로 구성에서는 광전 변환 소자(PD)에 입사되는 광의 강도가 클 때, 노드(FD1) 및 노드(FD2)의 전위가 작게 된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 낮기 때문에 게이트 전위가 매우 작은 경우에 있어서도 상기 게이트 전위에 따른 전류를 정확히 출력할 수 있다. 따라서, 검출할 수 있는 조도의 레인지, 즉, 다이내믹 레인지를 넓힐 수 있다.
또한, 트랜지스터(41), 트랜지스터(42), 및 트랜지스터(43)의 낮은 오프 전류 특성에 의하여 노드(FD1) 또는 노드(FD2)로 전하를 유지할 수 있는 기간을 매우 길게 할 수 있다. 그러므로, 회로 구성이나 동작 방법을 복잡하게 하지 않고 모든 화소에서 동시에 전하의 축적 동작을 행하는 글로벌 셔터 방식을 적용할 수 있다. 또한, 본 발명의 일 형태에 따른 촬상 장치는 롤링 셔터 방식으로 동작시킬 수도 있다.
도 15의 (A) 및 (B)를 사용하여 촬상 장치의 동작 방식의 설명을 행한다. 또한, 도 15의 (A) 및 (B)에서 "E"는 노광 기간, "R"은 판독 기간을 뜻한다. 또한, n은 임의의 n번째(n은 2 이상의 자연수) 프레임인 제 n 프레임을 뜻한다. n-1은 제 n 프레임의 하나 앞의 프레임, n+1은 제 n 프레임의 하나 뒤의 프레임을 뜻한다. Line[1]은 화소 어레이(21)의 1번째 행, Line[M]은 화소 어레이(21)의 M번째 행(도 15에서 M은 4 이상의 자연수)을 뜻한다.
도 15의 (A)는 롤링 셔터 방식의 동작 방법을 모식화한 도면이다. 롤링 셔터 방식은 행마다 노광과 데이터의 판독을 순차적으로 행하는 동작 방법이다. 모든 화소에서 촬상의 동시성이 없기 때문에 동체의 촬상에 있어서는 화상에 왜곡이 생긴다.
도 15의 (B)는 글로벌 셔터 방식의 동작 방법을 모식화한 도면이다. 글로벌 셔터 방식은 모든 화소에서 동시에 노광을 행하고, 그 후, 행마다 데이터를 판독하는 동작 방법이다. 따라서, 동체의 촬상이라도 왜곡이 없는 화상을 얻을 수 있다.
OS 트랜지스터는 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터보다 전기 특성 변동의 온도 의존도가 작기 때문에 매우 넓은 온도 범위에서 사용할 수 있다. 따라서, OS 트랜지스터를 갖는 촬상 장치 및 반도체 장치는 자동차, 항공기, 우주선 등의 탑재에도 적합하다.
또한, 도 14의 (A)에서 각 트랜지스터는 백 게이트를 갖는 형태를 예시하였지만, 도 14의 (B)에 도시된 바와 같이, 백 게이트를 갖지 않는 형태라도 좋다. 또한, 도 14의 (C)에 도시된 바와 같이 일부 트랜지스터, 예를 들어 트랜지스터(41)에만 상기 백 게이트를 갖는 형태라도 좋다. 상기 백 게이트는 대향하여 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되는 경우가 있다. 또는 상기 백 게이트에 프런트 게이트와는 다른 고정 전위가 공급되는 경우가 있다. 또한, 상기 백 게이트의 유무에 관한 형태는, 본 실시형태에서 설명하는 다른 화소의 구성에도 적용할 수 있다.
층(1200)에 제공되는 광전 변환 소자(PD)는, 다양한 형태의 소자를 사용할 수 있다. 도 14의 (A)에는 셀레늄계 재료를 광전 변환층(561)에 사용한 형태가 도시되었다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 가시광에 대한 외부 양자 효율이 높은 특성을 갖는다. 또한, 셀레늄계 재료는 광 흡수 계수가 높기 때문에 광전 변환층(561)을 얇게 하기 쉽다는 이점을 갖는다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는 애벌란시 증배에 의하여 입사되는 광량에 대한 전자의 증폭이 큰 고감도의 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써 화소 면적이 축소하여도 충분한 광 전류를 얻을 수 있다. 따라서, 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 저조도 환경에서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은 일례로서 비정질 셀레늄을 성막한 후, 열 처리함으로써 얻을 수 있다. 또한, 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써 화소들의 특성 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 갖는다.
도 14의 (A)에서는, 광전 변환층(561)은 단층으로서 도시하였지만, 도 16의 (A)에 도시된 바와 같이 수광면 측에 정공 주입 저지층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 제공하여도 좋다. 또한, 도 16의 (B)에 도시된 바와 같이, 전극(566) 측에 전자 주입 저지층(569)으로서 산화 니켈 또는 황화 안티모니 등을 제공하여도 좋다. 또한, 도 16의 (C)에 도시된 바와 같이 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 제공하는 구성으로 하여도 좋다. 또한, 도 1 및 도 8의 (A)에 도시된 바와 같이 회로 내에서 광전 변환 소자(PD)의 접속의 방향이 다른 구성으로 할 수 있다. 따라서, 도 16의 (A)~(C)에 도시된 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 서로 바꾸는 구성이라도 좋다.
광전 변환층(561)은 구리, 인듐, 셀레늄의 화합물(CIS)을 포함하는 층이라도 좋다. 또는 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS)을 포함하는 층이라도 좋다. CIS 및 CIGS에서는 셀레늄의 단층과 마찬가지로 애벌란시 증배를 이용하는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)는 예를 들어 금속 재료 등으로 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 갖는 구성으로 할 수 있다. 또한, CIS 및 CIGS는 p형 반도체이고, 접합을 형성하기 위하여 n형 반도체의 황화 카드뮴이나 황화 아연 등을 접촉하여 제공하여도 좋다.
애벌란시 증배를 이용하기 위해서는, 광전 변환 소자에 비교적 높은 전압(예를 들어 10V 이상)을 인가하는 것이 바람직하다. OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높은 특성을 갖기 때문에 광전 변환 소자에 비교적 높은 전압을 인가하는 것이 용이하다. 따라서, 드레인 내압이 높은 OS 트랜지스터와 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자를 조합함으로써 고감도이며 신뢰성이 높은 촬상 장치로 할 수 있다.
도 14의 (A)에서는 투광성 도전층(562)과 배선(71)은 직접 접촉하는 구성으로 하였지만, 도 17의 (A)에 도시된 바와 같이 배선(88)을 개재하여 양쪽 모두가 전기적으로 접속하는 구성으로 하여도 좋다. 또한, 도 14의 (A)에서는 광전 변환층(561) 및 투광성 도전층(562)을 화소 회로 사이에서 분리하지 않는 구성으로 하였지만, 도 17의 (B)에 도시된 바와 같이 회로간에서 분리하는 구성으로 하여도 좋다. 또한, 화소 사이에서 전극(566)을 갖지 않는 영역에는 절연체로 격벽(567)을 제공하여 광전 변환층(561) 및 투광성 도전층(562)에 균열이 생기지 않도록 하는 것이 바람직하지만, 도 17의 (C) 및 (D)에 도시된 바와 같이 격벽(567)을 제공하지 않는 구성으로 하여도 좋다.
또한, 전극(566) 및 배선(71) 등은 다층으로 하여도 좋다. 예를 들어, 도 18의 (A)에 도시된 바와 같이, 전극(566)을 도전층(566a) 및 도전층(566b)의 2층으로 하고, 배선(71)을 도전층(71a) 및 도전층(71b)의 2층으로 할 수 있다. 도 18의 (A)에 도시된 구성에서는 예를 들어, 도전층(566a) 및 도전층(71a)을 저저항의 금속 등을 선택하여 형성하고, 도전층(566b) 및 도전층(71b)을 광전 변환층(561)과 콘택트 특성이 좋은 금속 등을 선택하여 형성하면 좋다. 이와 같은 구성으로 함으로써, 광전 변환 소자(PD)의 전기 특성을 향상시킬 수 있다. 또한, 일부 금속은 투광성 도전층(562)과 접촉함으로써 전식(電蝕)을 일으킬 수 있다. 이와 같은 금속을 도전층(71a)에 사용한 경우에도 도전층(71b)을 개재함으로써 전식을 방지할 수 있다.
도전층(566b) 및 도전층(71b)에는 예를 들어, 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 도전층(566a) 및 도전층(71a)에는 예를 들어 알루미늄, 타이타늄, 또는 타이타늄에 알루미늄을 끼우는 적층을 사용할 수 있다.
또한, 도 18의 (B)에 도시된 바와 같이 투광성 도전층(562)과 배선(71)은 도전체(81) 및 배선(88)을 통하여 접속되어도 좋다. 또한, 절연층(82) 등이 다층인 구성이라도 좋다. 예를 들어, 도 18의 (B)에 도시된 바와 같이, 절연층(82)이 절연층(82a) 및 절연층(82b)을 갖고, 또한 절연층(82a)과 절연층(82b)의 에칭 레이트 등이 다른 경우에는, 도전체(81)는 단차를 갖게 된다. 층간 절연막이나 평탄화막에 사용되는 기타 절연층이 다층인 경우도 마찬가지로 도전체(81)는 단차를 갖게 된다. 또한, 여기에서는 절연층(82)이 2층인 예를 설명하였지만, 절연층(82) 및 기타 절연층은 3층 이상의 구성이라도 좋다.
또한, 격벽(567)은 무기 절연체나 절연 유기 수지 등을 사용하여 형성할 수 있다. 또한, 격벽(567)은 트랜지스터 등에 대한 차광 및/또는 화소 하나당의 수광부의 면적을 확정하기 위하여 흑색 등으로 착색되어도 좋다.
또한, 광전 변환 소자(PD)에는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 다이오드 소자 등을 사용하여도 좋다.
예를 들어, 도 19는 광전 변환 소자(PD)에 pin형 박막 포토다이오드를 사용한 예이다. 상기 포토다이오드는 n형 반도체층(565), i형 반도체층(564), 및 p형 반도체층(563)이 순차적으로 적층된 구성을 갖는다. i형 반도체층(564)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형 반도체층(563) 및 n형 반도체층(565)에는 각각 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토다이오드는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
도 19에 도시된 광전 변환 소자(PD)에서는 음극으로서 작용하는 n형 반도체층(565)이 트랜지스터(41)와 전기적인 접속을 갖는 전극(566)과 접촉하는 구성이 되어 있다. 또한, 양극으로서 작용하는 p형의 반도체층(563)이 배선(88)을 통하여 배선(71)과 전기적인 접속을 갖는다.
또한, 회로 구성에 따라, 광전 변환 소자(PD)의 양극 및 음극과, 전극층 및 배선의 접속 형태를 반대로 하여도 좋다.
어떤 경우에도 p형 반도체층(563)이 수광면이 되도록 광전 변환 소자(PD)를 형성하는 것이 바람직하다. p형 반도체층(563)을 수광면으로 함으로써 광전 변환 소자(PD)의 출력 전류를 높일 수 있다.
또한, pin형 박막 포토다이오드의 형태를 갖는 광전 변환 소자(PD)의 구성, 그리고 광전 변환 소자(PD) 및 배선의 접속 형태는, 도 20의 (A)~(C)에 도시된 예라도 좋다. 또한, 광전 변환 소자(PD)의 구성, 광전 변환 소자(PD)와 배선의 접속 형태는 이에 한정되지 않고, 다른 형태라도 좋다.
도 20의 (A)는 광전 변환 소자(PD)의 p형 반도체층(563)과 접촉하는 투광성 도전층(562)을 제공한 구성이다. 투광성 도전층(562)은 전극으로서 작용하고, 광전 변환 소자(PD)의 출력 전류를 높일 수 있다.
투광성 도전층(562)에는, 예를 들어, 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 불소를 포함하는 산화 주석, 안티모니를 포함하는 산화 주석, 그래핀 또는 산화 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이라도 좋다.
도 20의 (B)는 투광성 도전층(562)과 배선(71)이 도전체(81) 및 배선(88)을 통하여 접속된 구성이다. 또한, 광전 변환 소자(PD)의 p형의 반도체층(563)과 배선(71)이 도전체(81) 및 배선(88)을 통하여 접속된 구성으로 할 수도 있다. 또한, 도 20의 (B)에 있어서는 투광성 도전층(562)을 제공하지 않는 구성으로 할 수도 있다.
도 20의 (C)는 광전 변환 소자(PD)를 덮는 절연층에 p형 반도체층(563)이 노출되는 개구부가 형성되고, 상기 개구부를 덮는 투광성 도전층(562)과 배선(88)이 전기적인 접속을 갖는 구성이다.
또한, 광전 변환 소자(PD)에는 도 21에 도시된 바와 같이, 실리콘 기판(600)을 광전 변환층에 사용한 포토다이오드를 사용할 수도 있다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 에칭 공정 등 일반적인 반도체 제작 공정을 사용하여 제작할 수 있다. 또한, 셀레늄계 재료는 고저항이고, 도 14의 (A)에 도시된 바와 같이 광전 변환층(561)을 회로간에서 분리하지 않는 구성으로 할 수도 있다. 따라서, 본 발명의 일 형태에 따른 촬상 장치는, 수율이 높고, 저렴하게 제작할 수 있다. 한편, 실리콘 기판(600)을 광전 변환층에 사용한 포토다이오드를 형성하는 경우는, 연마 공정이나 접합 공정 등 어려운 공정이 필요하다.
또한, 본 발명의 일 형태에 따른 촬상 장치는, 회로가 형성된 실리콘 기판(600)이 적층된 구성으로 하여도 좋다. 예를 들어, 도 22의 (A)에 도시된 바와 같이 실리콘 기판(600)에 활성 영역을 갖는 트랜지스터(610) 및 트랜지스터(620)를 갖는 층(1400)이 화소 회로와 중첩되는 구성으로 할 수 있다. 도 22의 (B)는 트랜지스터의 채널 폭 방향의 단면도에 상당한다.
여기서, 도 22의 (A) 및 (B)에서, Si 트랜지스터는 핀형의 구성을 예시하였지만, 도 23의 (A)에 도시된 바와 같이 플레이너형이라도 좋다. 또는, 도 23의 (B)에 도시된 바와 같이 실리콘 박막의 활성층(650)을 갖는 트랜지스터라도 좋다. 또한, 활성층(650)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다.
실리콘 기판(600)에 형성된 회로는, 화소 회로가 출력하는 신호를 판독하는 기능이나 상기 신호를 변환하는 처리 등을 행하는 기능을 가질 수 있고, 예를 들어 도 23의 (C)에 나타낸 회로도와 같은 CMOS 인버터를 포함하는 구성으로 할 수 있다. 트랜지스터(610)(n-ch형) 및 트랜지스터(620)(p-ch형)의 게이트는 전기적으로 접속된다. 또한, 한쪽 트랜지스터의 소스 및 드레인 중 한쪽은 다른 쪽의 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 양쪽 트랜지스터의 소스 및 드레인 중 다른 쪽은 각각 다른 배선에 전기적으로 접속된다.
실리콘 기판(600)에 형성된 회로는 예를 들어 도 3 및 도 12에 나타낸 회로(22), 회로(23), 회로(24), 및 회로(25) 등에 상당한다.
또한, 실리콘 기판(600)은 벌크 실리콘 기판에 한정되지 않고, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 유기 반도체를 재료로 하는 기판을 사용할 수도 있다.
여기서, 도 21 및 도 22의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체를 갖는 트랜지스터가 형성되는 영역과, Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드)가 형성되는 영역 사이에는 절연층(80)이 제공된다.
트랜지스터(610) 및 트랜지스터(620)의 활성 영역 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드(dangling bond)를 종단한다. 따라서 상기 수소는 트랜지스터(610) 및 트랜지스터(620)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(41) 등의 활성층인 산화물 반도체층 근방에 제공되는 절연층 내의 수소는, 산화물 반도체층 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로 상기 수소는 트랜지스터(41) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서 실리콘계 반도체 재료를 사용한 트랜지스터를 갖는 한쪽 층과, 산화물 반도체를 사용한 트랜지스터를 갖는 다른 쪽 층을 적층시키는 경우, 이들 사이에, 수소가 확산되는 것을 방지하는 기능을 갖는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여 한쪽 층에 수소를 가둠으로써 트랜지스터(610) 및 트랜지스터(620)의 신뢰성을 향상시킬 수 있다. 또한, 한쪽 층으로부터 다른 쪽 층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(41) 등의 신뢰성도 향상시킬 수 있다.
절연층(80)으로서는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
도 22의 (A) 및 (B)에 도시된 구성에서는 실리콘 기판(600)에 형성되는 회로(예를 들어, 구동 회로)와, 트랜지스터(41) 등과, 광전 변환 소자(PD)가 중첩되도록 형성할 수 있기 때문에, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다. 예를 들어, 화소 수가 4K2K, 8K4K, 또는 16K8K 등의 촬상 장치에 사용하기 적합하다. 또한, 회로(20)가 갖는 일부의 트랜지스터를 실리콘 기판(600)에 형성하고, OS 트랜지스터 및 광전 변환 소자(PD) 등과 중첩되는 영역을 갖는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치는, 도 24에 도시된 구성으로 할 수 있다. 도 24에 도시된 촬상 장치는 도 22의 (A)에 도시된 촬상 장치의 변형예이고, OS 트랜지스터 및 Si 트랜지스터로 CMOS 인버터를 구성하는 예를 도시하였다.
여기서, 층(1400)에 제공되는 Si 트랜지스터인 트랜지스터(620)는 p-ch형으로 하고, 층(1100)에 제공되는 OS 트랜지스터인 트랜지스터(610)는 n-ch형으로 한다. p-ch형 트랜지스터만을 실리콘 기판(600)에 제공함으로써, 웰 형상이나 n형 불순물층 형성 등의 공정을 생략할 수 있다.
또한, 도 24에 도시된 촬상 장치는, 광전 변환 소자(PD)에 셀레늄 등을 사용한 예를 도시하였지만, 도 19와 마찬가지로 pin형 박막 포토다이오드를 사용한 구성으로 하여도 좋다.
도 24에 도시된 촬상 장치에서 트랜지스터(610)는 층(1100)에 형성되는 트랜지스터(41) 및 트랜지스터(42)와 동일 공정으로 제작할 수 있다. 따라서, 촬상 장치의 제작 공정을 간략화할 수 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 도 25에 도시된 바와 같이 실리콘 기판(660)에 형성된 광전 변환 소자(PD) 및 그 위에 형성된 OS 트랜지스터로 구성된 화소를 갖는 구성과, 회로가 형성된 실리콘 기판(600)을 접합시킨 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 실리콘 기판(660)에 형성하는 광전 변환 소자(PD)의 실효적인 면적을 크게 하는 것이 쉬워진다. 또한, 실리콘 기판(600)에 형성하는 회로를 미세화한 Si 트랜지스터로 고집적화함으로써 고성능의 반도체 장치를 제공할 수 있다.
또한, 도 25의 변형예로서, 도 26에 도시된 바와 같이 OS 트랜지스터 및 Si 트랜지스터로 회로를 구성하는 형태라도 좋다. 이와 같은 구성으로 함으로써, 실리콘 기판(660)에 형성하는 광전 변환 소자(PD)의 실효적인 면적을 향상시키는 것이 쉬워진다. 또한, 실리콘 기판(600)에 형성하는 회로를 미세화한 Si 트랜지스터로 고집적화함으로써 고성능의 반도체 장치를 제공할 수 있다.
도 26의 구성의 경우, 실리콘 기판(600)에 형성된 Si 트랜지스터 및 그 위에 형성된 OS 트랜지스터로 CMOS 회로를 구성할 수 있다. OS 트랜지스터는 오프 전류가 매우 낮기 때문에 정적인 누설 전류가 매우 적은 CMOS 회로를 구성할 수 있다.
또한, 본 실시형태에 따른 촬상 장치가 갖는 트랜지스터 및 광전 변환 소자의 구성은 일례이다. 따라서, 예를 들어 트랜지스터(41)~트랜지스터(45) 중 어느 하나, 또는 하나 이상을 활성 영역 또는 활성층에 실리콘 등을 갖는 트랜지스터로 구성할 수도 있다. 또한, 트랜지스터(610) 및 트랜지스터(620) 양쪽 또는 한쪽을 활성층에 산화물 반도체층을 갖는 트랜지스터로 구성할 수도 있다.
도 27의 (A)는 촬상 장치에 컬러 필터 등을 부가한 형태의 일례를 도시한 단면도이다. 상기 단면도는, 3화소분의 화소 회로를 갖는 영역의 일부를 도시한 것이다. 광전 변환 소자(PD)가 형성되는 층(1200) 위에는 절연층(2500)이 형성된다. 절연층(2500)은 가시광에 대하여 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(2500) 위에는 차광층(2510)이 형성되어도 좋다. 차광층(2510)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 기능을 갖는다. 차광층(2510)에는 알루미늄, 텅스텐 등의 금속층을 사용하거나, 상기 금속층과 반사 방지막으로서의 기능을 갖는 유전체막의 적층을 사용할 수 있다.
절연층(2500) 및 차광층(2510) 위에는 평탄화막으로서 유기 수지층(2520)을 제공하는 구성으로 할 수 있다. 또한, 화소별로 컬러 필터(2530)(컬러 필터(2530a), 컬러 필터(2530b), 컬러 필터(2530c))가 형성된다. 예를 들어, 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c)에는 각각 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색을 할당함으로써 컬러 화상을 얻을 수 있다.
컬러 필터(2530) 위에는 투광성을 갖는 절연층(2560) 등을 제공할 수 있다.
또한, 도 27의 (B)에 도시된 바와 같이, 컬러 필터(2530) 대신에 광학 변환층(2550)을 사용하여도 좋다. 이와 같은 구성으로 함으로써 다양한 파장 영역에서의 화상이 얻어지는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(2550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(2550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층(2550)에 신틸레이터를 사용하면 X선 촬상 장치 등에 사용하는, 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스라는 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 광전 변환 소자(PD)에 의하여 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 상기 구성을 갖는 촬상 장치를 사용하여도 좋다.
신틸레이터는, X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO를 수지나 세라믹으로 분산시킨 것을 사용할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는, X선 등의 방사선을 전하로 직접 변환할 수 있어 신틸레이터를 필요로 하지 않는 구성으로 할 수도 있다.
또한, 도 27의 (C)에 도시된 바와 같이 컬러 필터(2530a), 컬러 필터(2530b), 및 컬러 필터(2530c) 위에는 마이크로 렌즈 어레이(2540)를 제공하여도 좋다. 마이크로 렌즈 어레이(2540)가 갖는 각 렌즈를 통한 광이 바로 아래에 있는 컬러 필터를 통하여 광전 변환 소자(PD)에 조사된다. 또한, 도 27의 (A)~(C)에 도시된 층(1200) 이외의 영역을 층(1600)으로 한다.
도 28은 본 발명의 일 형태에 따른 회로(20) 및 도 27의 (C)에 도시된 마이크로 렌즈 어레이(2540) 등의 구체적인 적층 구성을 예시하는 도면이다. 도 28은 도 22의 (A)에 도시된 화소의 구성을 사용한 예이다. 도 26에 도시된 화소를 사용하는 경우는 도 29에 도시된 바와 같은 구성이 된다.
이와 같이, 광전 변환 소자(PD), 회로(20)가 갖는 회로, 및 구동 회로의 각각이 서로 중첩되는 영역을 갖도록 구성할 수 있기 때문에 촬상 장치를 소형화할 수 있다.
또한, 도 28 및 도 29에 도시된 바와 같이 마이크로 렌즈 어레이(2540)의 위쪽에 회절 격자(1500)를 제공한 구성으로 하여도 좋다. 회절 격자(1500)를 통한 피사체의 상(회절 화상)을 화소에 넣고, 화소에서의 촬상 화상으로부터 연산 처리에 의하여 입력 화상(피사체의 상)을 구성할 수 있다. 또한, 렌즈 대신에 회절 격자(1500)를 사용함으로써 촬상 장치의 비용을 줄일 수 있다.
회절 격자(1500)는, 투광성을 갖는 재료로 형성할 수 있다. 예를 들어, 산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 또는, 상기 무기 절연막과 유기 절연막의 적층이라도 좋다.
또한, 회절 격자(1500)는 감광성 수지 등을 사용한 리소그래피 공정으로 형성할 수 있다. 또한, 리소그래피 공정과 에칭 공정을 사용하여 형성할 수도 있다. 또한, 나노 임프린트 리소그래피나 레이저 스크라이빙 등을 사용하여 형성할 수도 있다.
또한, 회절 격자(1500)와 마이크로렌즈 어레이(2540) 사이에 간격 X를 제공하여도 좋다. 간격 X는 1mm 이하, 바람직하게는 100μm 이하로 할 수 있다. 또한, 이 간격은 공간이라도 좋고, 투광성을 갖는 재료를 밀봉층 또는 접착층으로서 제공하여도 좋다. 예를 들어, 질소나 희가스 등의 불활성 가스를 상기 간격에 가둘 수 있다. 또는 아크릴 수지, 에폭시 수지, 또는 폴리이미드 수지 등을 상기 간격에 제공하여도 좋다. 또는 실리콘(silicone) 오일 등의 액체를 제공하여도 좋다. 또한, 마이크로렌즈 어레이(2540)를 제공하지 않는 경우에도 컬러 필터(2530)와 회절 격자(1500) 사이에 간격 X를 제공하여도 좋다.
또한, 촬상 장치는 도 30의 (A1) 및 도 30의 (B1)에 도시된 바와 같이, 만곡시켜도 좋다. 도 30의 (A1)은 촬상 장치를 같은 도면에 도시된 이점쇄선 X1-X2의 방향으로 만곡시킨 상태를 도시한 것이다. 도 30의 (A2)는 도 30의 (A1)에 도시된 이점쇄선 X1-X2를 따라 자른 부위의 단면도이다. 도 30의 (A3)은 도 30의 (A1)에 도시된 이점쇄선 Y1-Y2를 따라 자른 부위의 단면도이다.
도 30의 (B1)은 촬상 장치를 같은 도면에 도시된 이점쇄선 X3-X4의 방향으로 만곡시키고, 같은 도면에 도시된 이점쇄선 Y3-Y4의 방향으로 만곡시킨 상태를 도시한 것이다. 도 30의 (B2)는 도 30의 (B1)에 도시된 이점쇄선 X3-X4를 따라 자른 부위의 단면도이다. 도 30의 (B3)은 도 30의 (B1)에 도시된 이점쇄선 Y3-Y4를 따라 자른 부위의 단면도이다.
촬상 장치를 만곡시킴으로써, 상면(像面) 만곡이나 비점 수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈의 수를 줄일 수 있어, 촬상 장치를 사용한 반도체 장치 등의 소형화나 경량화를 용이게 할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
또한, 본 실시형태에서, 본 발명의 일 형태에 대하여 설명하였다. 또는 다른 실시형태에서, 본 발명의 일 형태에 대하여 설명한다. 단, 본 발명의 일 형태는 이에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있어, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 촬상 장치에 적용한 경우의 예를 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태는 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 갖는 반도체 장치에 적용하여도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 갖는 경우의 예를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은, 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는, 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 화소 회로의 구동 방법의 일례에 대하여 설명한다. 실시형태 1에서 설명한 화소 회로는 통상 촬상을 행하는 제 1 동작과, 초기 프레임의 촬상 데이터와 현 프레임의 촬상 데이터의 차분 데이터를 유지하고, 상기 차분 데이터에 따른 신호를 출력할 수 있는 제 2 동작을 행할 수 있다. 제 2 동작에서는 외부 회로에서의 비교 처리 등을 행하지 않고, 차분 데이터를 출력할 수 있기 때문에 방범 카메라 등을 저소비 전력화할 수 있다.
도 1에 도시된 회로의 제 1 동작에 대하여, 도 31에 도시된 타이밍 차트를 참조하여 설명한다. 또한, 실시형태 1에서 설명한 동작 방법에 의하여 트랜지스터(44)의 문턱 전압을 보정하는 전위가 트랜지스터(44)의 백 게이트 측에 유지되어 있는 것으로 한다.
시각(T1)~시각(T2)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(63)(W)의 전위를 "H"로 한다. 이때, 노드(FD1)의 전위는 배선(72)(VPR)의 전위, 노드(FD2)의 전위는 배선(73)(VCS)의 전위로 설정된다(리셋 동작).
시각(T2)~시각(T3)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 한다. 여기서, 광전 변환 소자(PD)에 조사되는 광에 따라 노드(FD1)의 전위가 저하되면 용량 결합에 의하여 노드(FD2)의 전위도 저하된다. 시각(T3)에서의 노드(FD1)의 저하 전위량을 VA로 하면, 노드(FD1)의 전위는 VPR-VA가 된다. 또한, 노드(FD2)의 전위는 VB만큼 감소되고, VCS-VB가 된다(축적 동작). 또한, 도 1에 도시된 회로 구성에서는 광전 변환 소자(PD)에 조사되는 광이 강할수록 노드(FD1) 및 노드(FD2)의 전위는 저하된다.
시각(T3)~시각(T4)에서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
시각(T4)~시각(T5)에서, 배선(66)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라 배선(90)(OUT)에 촬상 데이터에 대응하는 신호가 출력된다(선택 동작). 이상으로, 제 1 동작을 행할 수 있다.
다음에, 도 1에 도시된 회로의 제 2 동작에 대하여 설명한다. 제 2 동작에서는 제 1 프레임(참조 프레임)과, 제 2 프레임(차분 대상 프레임)의 데이터의 차분을 출력한다. 우선, 도 32에 나타낸 타이밍 차트를 참조하여 제 1 프레임에서의 데이터 취득 동작을 설명한다.
시각(T1)~시각(T2)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(63)(W)의 전위를 "H"로 한다. 이때, 노드(FD1)의 전위는 배선(72)(VPR)의 전위, 노드(FD2)의 전위는 배선(73)(VCS)의 전위로 설정된다.
시각(T2)~시각(T3)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "H"로 한다. 여기서, 광전 변환 소자(PD)에 조사되는 광에 따라 노드(FD1)의 전위는 저하된다. 시각(T3)에서의 노드(FD1)의 저하 전위량을 VA로 하면, 노드(FD1)의 전위는 VPR-VA가 된다. 또한, 도 1의 회로 구성에서는 광전 변환 소자(PD)에 조사되는 광이 강할수록 노드(FD1)의 전위는 저하된다.
시각(T3)~시각(T4)에서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "H"로 하면 노드(FD1)의 전위는 유지된다.
시각(T4)~시각(T5)에서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
다음에, 도 33에 나타낸 타이밍 차트를 참조하여 제 2 프레임에서의 데이터 취득 동작을 설명한다. 또한, 도 33에서는 제 1 프레임과 제 2 프레임의 데이터의 차분이 없는 경우, 즉, 제 1 프레임 및 제 2 프레임으로 촬상되는 화상이 같은 경우를 생각한다.
시각(T1)~시각(T2)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1)의 전위는 VA만큼 상승되고, 노드(FD2)의 전위는 용량 결합에 의하여 VB만큼 상승된다. 여기서 VA 및 VB는 제 1 프레임의 조도를 반영하는 전위이다.
시각(T2)~시각(T3)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 광전 변환 소자(PD)에 조사되는 광에 따라 노드(FD1) 및 노드(FD2)의 전위는 저하된다. 시각(T3)에서의 노드(FD1)의 저하 전위량을 VA'로 하면, 노드(FD1)의 전위는 VPR-VA'가 되지만, VA'=VA이기 때문에 VPR-VA가 된다. 또한, 노드(FD2)의 전위는 용량 결합에 의하여 VB'만큼 감소하여 VCS+VB-VB'가 되지만, VB'=VB이기 때문에 VCS가 된다.
시각(T3)~시각(T4)에서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
시각(T4)~시각(T5)에서, 배선(66)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라 배선(90)(OUT)에 촬상 데이터에 대응하는 신호가 출력된다. 이때, 노드(FD2)의 전위는 리셋 전위인 "VCS"이고, 출력된 신호로부터 제 1 프레임과 제 2 프레임의 데이터의 비교에서 유의(有意)한 차이는 없다고 판단된다.
다음에, 제 1 프레임과 제 2 프레임의 데이터의 차분이 있는 경우, 즉, 제 1 프레임 및 제 2 프레임에서 촬상되는 화상이 상이한 화상인 경우를 생각한 동작을 도 34에 도시된 타이밍 차트를 참조하여 설명한다. 또한, 대상이 되는 화소에 입사되는 광의 조도는 제 1 프레임<제 2 프레임의 관계인 것으로 한다.
시각(T1)~시각(T2)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1)의 전위는 VA만큼 상승되고, 노드(FD2)의 전위는 용량 결합에 의하여 VB만큼 상승된다. 여기서 VA 및 VB는 제 1 프레임의 조도를 반영하는 전위이다.
시각(T2)~시각(T3)에서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 광전 변환 소자(PD)에 조사되는 광에 따라 노드(FD1) 및 노드(FD2)의 전위는 저하된다. 시각(T3)에서의 노드(FD1)의 저하 전위량을 VA'로 하면, 노드(FD1)의 전위는 VPR-VA'가 된다. 또한, 노드(FD2)의 전위는 용량 결합에 의하여 VB'만큼 감소하여 VCS+VB-VB'가 된다.
시각(T3)~시각(T4)에서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(63)(W)의 전위를 "L"로 하면 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
시각(T4)~시각(T5)에서, 배선(66)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라 배선(90)(OUT)에 촬상 데이터에 대응하는 신호가 출력된다. 이때, 노드(FD2)의 전위는 VCS+VB-VB'이다. VB는 제 1 프레임의 조도를 반영하는 전위이고, VB'는 제 2 프레임에서의 조도를 반영하는 전위이다. 즉, 제 1 프레임과 제 2 프레임의 데이터의 차분을 출력하는 제 2 동작을 행할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 갖는 트랜지스터에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 제시되는 도면에서는 명료화를 위하여 요소의 일부를 확대, 축소하거나 또는 생략하여 도시하였다.
도 35의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(101)를 도시한 상면도 및 단면도이다. 도 35의 (A)는 상면도이고, 도 35의 (A)에 도시된 일점쇄선 B1-B2를 따라 자른 단면이 도 35의 (B)에 상당한다. 또한, 도 35의 (A)에 도시된 일점쇄선 B3-B4를 따라 자른 단면도가 도 37의 (A)에 상당한다. 또한, 일점쇄선 B1-B2 방향을 채널 길이 방향, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는, 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150); 산화물 반도체층(130), 도전층(140), 및 도전층(150)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180)을 포함한다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 35의 (B)에 도시된 바와 같이 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 도전층(140) 및 도전층(150)과 각각 접촉되고, 도전층(140) 및 도전층(150)에 산소와 결합되기 쉬운 도전 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는 산화물 반도체층(130)과, 도전층(140) 및 도전층(150)이 접촉됨으로써 산화물 반도체층(130) 내에 산소 결손이 생겨, 상기 산소 결손과, 산화물 반도체층(130) 내에 잔류 또는 외부로부터 확산되는 수소가 상호적으로 작용함으로써 영역(231) 및 영역(232)은 저저항의 n형이 된다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은 상이한 극성을 갖는 트랜지스터가 적용되는 경우나, 또는 회로 동작에서 전류 방향이 변화되는 경우 등에, 서로 바뀔 수 있다. 따라서, 본 명세서에서, 상기 "소스" 및 "드레인"이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, "전극층"은 "배선"으로 바꿔 말할 수도 있다.
또한, 도전층(170)은 도전층(171) 및 도전층(172)의 2층으로 형성되는 예를 도시하였지만 1층 또는 3층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
또한, 도전층(140) 및 도전층(150)은 단층으로 형성되는 예를 도시하였지만 2층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 35의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 35의 (C)는 트랜지스터(102)의 상면도이고, 도 35의 (C)에 도시된 일점쇄선 C1-C2를 따라 자른 단면이 도 35의 (D)에 상당한다. 또한, 도 35의 (C)에 도시된 일점쇄선 C3-C4를 따라 자른 단면도가 도 37의 (B)에 상당한다. 또한, 일점쇄선 C1-C2 방향을 채널 길이 방향, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(102)는, 게이트 절연막으로서 작용하는 절연층(160)의 단부와 게이트 전극층으로서 작용하는 도전층(170)의 단부를 일치시키지 않는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 트랜지스터(102)의 구조는 도전층(140) 및 도전층(150)이 절연층(160)으로 넓게 덮이기 때문에 도전층(140) 및 도전층(150)과, 도전층(170) 사이의 저항이 높고 게이트 누설 전류가 적다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖는 톱 게이트 구조다. 상기 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성에서는 산화물 반도체층(130)에 오프 셋 영역이 형성되지 않기 때문에 온 전류가 높은 트랜지스터를 형성하기 쉽다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 35의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 35의 (E)는 트랜지스터(103)의 상면도이고, 도 35의 (E)에 도시된 일점쇄선 D1-D2를 따라 자른 단면이 도 35의 (F)에 상당한다. 또한, 도 35의 (E)에 도시된 일점쇄선 D3-D4를 따라 자른 단면이 도 37의 (A)에 상당한다. 또한, 일점쇄선 D1-D2 방향을 채널 길이 방향, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(103)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉되는 절연층(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(140)은 소스 전극층, 도전층(150)은 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도 35의 (F)에 도시된 영역(231)은 소스 영역, 영역(232)은 드레인 영역, 영역(233)은 채널 형성 영역으로서 각각 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 각각 접촉되고, 예를 들어 절연층(175)으로서 수소가 포함되는 절연 재료를 사용하면 영역(231) 및 영역(232)을 저저항화할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 공정에 의하여 영역(231) 및 영역(232)에 생기는 산소 결손과, 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소의 상호 작용에 의하여, 영역(231) 및 영역(232)은 저저항의 n형이 된다. 또한, 수소가 포함되는 절연 재료로서는, 예를 들어 질화 실리콘이나 질화 알루미늄 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 36의 (A)는 트랜지스터(104)의 상면도이고, 도 36의 (A)에 도시된 일점쇄선 E1-E2를 따라 자른 단면이 도 36의 (B)에 상당한다. 또한, 도 36의 (A)에 도시된 일점쇄선 E3-E4를 따라 자른 단면이 도 37의 (A)에 상당한다. 또한, 일점쇄선 E1-E2 방향을 채널 길이 방향, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(104)는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮도록 접촉되는 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 도 36의 (B)에 도시된 영역(331) 및 영역(334)은 소스 영역, 영역(332) 및 영역(335)은 드레인 영역, 영역(333)은 채널 형성 영역으로서 각각 기능할 수 있다.
영역(331) 및 영역(332)은 트랜지스터(101)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다.
또한, 영역(334) 및 영역(335)은 트랜지스터(103)에서의 영역(231) 및 영역(232)과 마찬가지로 저저항화할 수 있다. 또한, 채널 길이 방향에서의 영역(334) 및 영역(335)의 길이가 100nm 이하, 바람직하게는 50nm 이하인 경우에는 게이트 전계의 기여에 의하여 온 전류가 크게 저하되지 않는다. 따라서, 영역(334) 및 영역(335)의 저저항화를 행하지 않는 경우도 있다.
트랜지스터(103) 및 트랜지스터(104)는 도전층(170)과, 도전층(140) 및 도전층(150)이 중첩되는 영역을 갖지 않는 자기 정렬 구조를 갖는다. 자기 정렬 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 사이의 기생 용량이 매우 작기 때문에, 고속 동작 용도에 적합하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 36의 (C)는 트랜지스터(105)의 상면도이고, 도 36의 (C)에 도시된 일점쇄선 F1-F2를 따라 자른 단면이 도 36의 (D)에 상당한다. 또한, 도 36의 (C)에 도시된 일점쇄선 F3-F4를 따라 자른 단면이 도 37의 (A)에 상당한다. 또한, 일점쇄선 F1-F2 방향을 채널 길이 방향, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(105)는 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층 등을 포함하여도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이다.
트랜지스터(105)는 도전층(141) 및 도전층(151)을 포함하는 점, 절연층(175) 및 절연층(180)에 제공된 개구부를 포함하는 점, 그리고 상기 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함하는 점 외는 트랜지스터(101)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 36의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 36의 (E)는 트랜지스터(106)의 상면도이고, 도 36의 (E)에 도시된 일점쇄선 G1-G2를 따라 자른 단면이 도 36의 (F)에 상당한다. 또한, 도 36의 (E)에 도시된 일점쇄선 G3-G4를 따라 자른 단면이 도 37의 (A)에 상당한다. 또한, 일점쇄선 G1-G2 방향을 채널 길이 방향, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(106)는, 기판(115)과 접촉되는 절연층(120)과, 절연층(120)과 접촉되는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151)과, 산화물 반도체층(130)과 접촉되는 절연층(160)과, 절연층(160)과 접촉되는 도전층(170)과, 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 도전층(170)과 접촉되는 절연층(175)과, 절연층(175)과 접촉되는 절연층(180)과, 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속된 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉되는 절연층(평탄화막) 등을 포함하여도 좋다.
여기서 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 측면에는 접촉되지 않는 구성이다.
트랜지스터(106)는 도전층(141) 및 도전층(151)을 갖는 점 외는 트랜지스터(103)와 같은 구성을 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 작용시킬 수 있고 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 작용시킬 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구성에서는 도전층(140) 및 도전층(150)이 절연층(120)과 접촉되지 않는 구성이기 때문에 절연층(120) 내의 산소가 도전층(140) 및 도전층(150)에 의하여 추출되기 어렵게 되어 절연층(120)으로부터 산화물 반도체층(130)으로 산소를 쉽게 공급할 수 있다.
트랜지스터(103)에서의 영역(231) 및 영역(232), 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에는 산소 결손을 형성하고 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중에서 선택되는 어느 하나 이상을 사용할 수 있다. 이 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서, 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 중의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과, 산화물 반도체층 중에 잔존 또는 나중에 첨가되는 수소의 상호 작용에 의하여 산화물 반도체층의 도전율을 높게 할 수 있다.
불순물 원소를 첨가함으로써 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손이 형성된 곳에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 도전체를 형성할 수 있다. 또한, 여기에서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 갖는다.
산화물 도전체는 축퇴 반도체이고, 전도대단과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 그러므로 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층과의 접촉은 오믹 접촉이 되어 산화물 도전체층과, 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 38의 (A)~(F)에 도시된 채널 길이 방향의 단면도, 및 도 37의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 38의 (A)~(F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(170)과 도전층(173)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압을 제어하기 위해서는 도전층(170)과는 다른 정전위를 도전층(173)에 공급하면 좋다. 도전층(170)과 도전층(173)을 같은 전위로 하기 위해서는 예를 들어 도 37의 (D)에 도시된 바와 같이, 도전층(170)과 도전층(173)을 콘택트 홀을 통하여 전기적으로 접속시키면 된다.
또한, 도 35 및 도 36에는 트랜지스터(101)~트랜지스터(106)의 산화물 반도체층(130)이 단층인 예를 도시하였지만 산화물 반도체층(130)은 적층이라도 좋다. 트랜지스터(101)~트랜지스터(106)에서의 산화물 반도체층(130)은 도 39의 (B) 및 (C) 또는 도 39의 (D) 및 (E)에 도시된 산화물 반도체층(130)과 서로 바꿀 수 있다.
도 39의 (A)는 산화물 반도체층(130)의 상면도이고, 도 39의 (B) 및 (C)는 2층 구조의 산화물 반도체층(130)의 단면도이다. 또한, 도 39의 (D) 및 (E)는 3층 구조의 산화물 반도체층(130)의 단면도이다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 각각 조성이 상이한 산화물 반도체층 등을 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 40의 (A)는 트랜지스터(107)의 상면도이고, 도 40의 (A)에 도시된 일점쇄선 H1-H2 방향을 따라 자른 단면이 도 40의 (B)에 상당한다. 또한, 도 40의 (A)에 도시된 일점쇄선 H3-H4 방향을 따라 자른 단면이 도 42의 (A)에 상당한다. 또한, 일점쇄선 H1-H2 방향을 채널 길이 방향, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(107)는, 기판(115)과 접촉하는 절연층(120); 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150); 상기 적층, 도전층(140), 및 도전층(150)과 접촉하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉하는 절연층(160); 절연층(160)과 접촉하는 도전층(170); 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175); 절연층(175)과 접촉하는 절연층(180)을 포함한다. 또한, 필요에 따라 절연층(180)에 평탄화막으로서의 기능을 부가하여도 좋다.
트랜지스터(107)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 그리고 도전층(140) 및 도전층(150)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(101)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 40의 (C)는 트랜지스터(108)의 상면도이고, 도 40의 (C)에 도시된 일점쇄선 I1-I2 방향을 따라 자른 단면이 도 40의 (D)에 상당한다. 또한, 도 40의 (C)에 도시된 일점쇄선 I3-I4 방향을 따라 자른 단면이 도 42의 (B)에 상당한다. 또한, 일점쇄선 I1-I2 방향을 채널 길이 방향, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(108)는, 절연층(160) 및 산화물 반도체층(130c)의 단부가 도전층(170)의 단부와 일치하지 않는 점이 트랜지스터(107)와 상이하다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 40의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 40의 (E)는 트랜지스터(109)의 상면도이고, 도 40의 (E)에 도시된 일점쇄선 J1-J2 방향의 단면이 도 40의 (F)에 상당한다. 또한, 도 40의 (E)에 도시된 일점쇄선 J3-J4 방향의 단면이 도 42의 (A)에 상당한다. 또한, 일점쇄선 J1-J2 방향을 채널 길이 방향, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(109)는, 기판(115)과 접촉하는 절연층(120); 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 상기 적층과 접촉하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉하는 절연층(160); 절연층(160)과 접촉하는 도전층(170); 상기 적층, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 상기 적층과 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)에 접촉하는 절연층(평탄화막) 등을 포함하여도 좋다.
트랜지스터(109)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(103)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (A) 및 (B)에 도시된 구성을 가져도 좋다. 도 41의 (A)는 트랜지스터(110)의 상면도이고, 도 41의 (A)에 도시된 일점쇄선 K1-K2 방향을 따라 자른 단면이 도 41의 (B)에 상당한다. 또한, 도 41의 (A)에 도시된 일점쇄선 K3-K4 방향을 따라 자른 단면이 도 42의 (A)에 상당한다. 또한, 일점쇄선 K1-K2 방향을 채널 길이 방향, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(110)는, 영역(331) 및 영역(332)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(104)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (C) 및 (D)에 도시된 구성을 가져도 좋다. 도 41의 (C)는 트랜지스터(111)의 상면도이고, 도 41의 (C)에 도시된 일점쇄선 L1-L2 방향을 따라 자른 단면이 도 41의 (D)에 상당한다. 또한, 도 41의 (C)에 도시된 일점쇄선 L3-L4 방향을 따라 자른 단면이 도 42의 (A)에 상당한다. 또한, 일점쇄선 L1-L2 방향을 채널 길이 방향, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(111)는, 기판(115)과 접촉하는 절연층(120); 절연층(120)과 접촉하는 산화물 반도체층(130a) 및 산화물 반도체층(130b)으로 이루어진 적층; 상기 적층과 전기적으로 접속되는 도전층(141) 및 도전층(151); 상기 적층, 도전층(141), 및 도전층(151)과 접촉하는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉하는 절연층(160); 절연층(160)과 접촉하는 도전층(170); 상기 적층, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉하는 절연층(175); 절연층(175)과 접촉하는 절연층(180); 절연층(175) 및 절연층(180)에 제공된 개구부를 통하여 도전층(141) 및 도전층(151)과 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 또한, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)에 접촉하는 절연층(평탄화막) 등을 포함하여도 좋다.
트랜지스터(111)는, 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점, 그리고 도전층(141) 및 도전층(151)과, 절연층(160) 사이에 산화물 반도체층의 일부(산화물 반도체층(130c))가 개재되는 점 외는 트랜지스터(105)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 41의 (E) 및 (F)에 도시된 구성을 가져도 좋다. 도 41의 (E)는 트랜지스터(112)의 상면도이고, 도 41의 (E)에 도시된 일점쇄선 M1-M2 방향을 따라 자른 단면이 도 41의 (F)에 상당한다. 또한, 도 41의 (E)에 도시된 일점쇄선 M3-M4 방향을 따라 자른 단면이 도 42의 (A)에 상당한다. 또한, 일점쇄선 M1-M2 방향을 채널 길이 방향, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 부른다.
트랜지스터(112)는, 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))인 점, 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))인 점 외는 트랜지스터(106)와 같은 구성을 갖는다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 43의 (A)~(F)에 도시된 채널 길이 방향의 단면도, 및 도 42의 (C) 및 (D)에 도시된 채널 폭 방향의 단면도와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 구비하여도 좋다. 이 도전층을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써 온 전류를 증가시키거나 문턱 전압을 제어할 수 있다. 또한, 도 43의 (A)~(F)에 도시된 단면도에서 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)의 폭보다 짧게 하여도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 44의 (A) 및 (B)에 도시된 구성으로 할 수도 있다. 도 44의 (A)는 상면도이고, 도 44의 (B)는 도 44의 (A)에 도시된 일점쇄선 N1-N2, 및 일점쇄선 N3-N4에 대응하는 단면도이다. 또한 도 44의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 44의 (A) 및 (B)에 도시된 트랜지스터(113)는 기판(115); 기판(115) 위의 절연층(120); 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c)); 산화물 반도체층(130)에 접촉하고 간격을 두고 배치된 도전층(140) 및 도전층(150); 산화물 반도체층(130c)과 접촉하는 절연층(160); 절연층(160)과 접촉하는 도전층(170)을 갖는다. 또한, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)은 트랜지스터(113) 위의 절연층(190)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 도달하는 개구부에 제공되어 있다.
트랜지스터(113)의 구성은 상술한 기타의 트랜지스터의 구성에 비하여 소스 전극 또는 드레인 전극이 되는 도전체와 게이트 전극이 되는 도전체가 중첩되는 영역이 적기 때문에 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(113)는 고속 동작을 필요로 하는 회로의 요소로서 적합하다. 트랜지스터(113)의 상면은 도 44의 (B)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만 평탄화하지 않는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)은 도 45의 (A) 및 (B)에 도시된 상면도(산화물 반도체층(130), 도전층(140) 및 도전층(150)만이 도시됨)와 같이, 산화물 반도체층의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 길게 형성되어도 좋고, 짧게 형성되어도 좋다. WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체층(130) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 도 45의 (C)에 도시된 바와 같이, 도전층(140) 및 도전층(150)이 산화물 반도체층(130)과 중첩되는 영역에만 형성되어도 좋다.
본 발명의 일 형태에 따른 트랜지스터(트랜지스터(101)~트랜지스터(113))의 어느 구성에서도, 게이트 전극층인 도전층(170)은 게이트 절연막인 절연층(160)을 개재하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸 온 전류를 높일 수 있다. 이와 같은 트랜지스터의 구조를 Surrounded Channel(S-Channel) 구조라고 부른다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 갖는 트랜지스터, 그리고 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 갖는 트랜지스터에서는 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체층(130b)을 두껍게 함으로써 온 전류가 향상될 수 있다.
여기까지의 구성으로 함으로써 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태에서 설명한 구성은, 다른 실시형태에서 설명하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에서 설명한 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는, 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터 및 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서 기능하는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 실리콘 기판에 p-ch형 트랜지스터를 형성하는 경우, n-형 도전형을 갖는 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형의 실리콘층을 갖는 SOI 기판이라도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p-ch형인 경우는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높게 할 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능도 가질 수 있다. 따라서, 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 절연층(120)은 TDS법으로 측정한 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 것이 바람직하다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위로 한다. 또한, 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 표면이 평탄화되도록 CMP법 등으로 평탄화 처리를 행하는 것이 바람직하다.
예를 들어, 절연층(120)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상기 재료의 적층이라도 좋다.
본 실시형태에서는 트랜지스터에 포함되는 산화물 반도체층(130)이, 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c)의 순서로 적층된 3층 구조를 갖는 경우를 주로 자세히 설명한다.
또한, 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에서 설명하는 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체층(130)이 2층인 경우에는, 본 실시형태에서 설명하는 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층을 절연층(120) 측으로부터 순차적으로 적층한 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 서로 바꿀 수도 있다.
또한, 산화물 반도체층(130)이 4층 이상인 경우에는 예를 들어 본 실시형태에서 설명하는 3층 구조의 산화물 반도체층(130)에 대하여 다른 산화물 반도체층을 부가하는 구성으로 할 수 있다.
일례로서는, 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다. 전자 친화력은 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭)를 뺌으로써 산출할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하고, 예를 들어 전도대 하단의 에너지가 산화물 반도체층(130b)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이와 같은 구조에서, 도전층(170)에 전계가 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서, 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 갖는다고 할 수 있지만, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 갖는다고도 할 수 있다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 절연층(120)이 접촉하는 경우의 계면에 비하여, 산화물 반도체층(130b)과 산화물 반도체층(130a)사이의 계면에는 계면 준위가 형성되기 어렵게 된다. 상기 계면 준위는 채널을 형성할 수 있기 때문에 트랜지스터의 문턱 전압이 변동될 수 있다. 따라서, 산화물 반도체층(130a)을 제공함으로써 트랜지스터의 전기 특성(문턱 전압 등)의 편차를 저감할 수 있다. 또한, 이 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)은 산화물 반도체층(130b)을 구성하는 금속 원소를 1종 이상 포함하여 구성되기 때문에, 산화물 반도체층(130b)과 게이트 절연막(절연층(160))이 접촉하는 경우의 계면에 비하여 산화물 반도체층(130b)과 산화물 반도체층(130c) 사이의 계면에는 캐리어가 산란되기 어렵게 된다. 따라서, 산화물 반도체층(130c)을 제공함으로써 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 산화물 반도체층(130b)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 이 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합되기 때문에 산화물 반도체층에 산소 결손이 생기는 것을 억제하는 기능을 갖는다. 즉, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 산화물 반도체층(130b)보다 산소 결손이 생기기 어렵다고 할 수 있다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는 Ga, Sn, Hf, Al, 또는 Zr 등을 들 수 있다. 또한, 다른 스태빌라이저로서는, 란타노이드인, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 등을 들 수 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
여기서, 예를 들어 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다. 또한, 본 명세서에서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 또는 Nd 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 가리킨다. 또한, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물인 경우, 산화물 반도체층(130a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(130b)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(130c)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이때, 산화물 반도체층(130b)에서 y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상인 경우, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
산화물 반도체층(130a) 및 산화물 반도체층(130c) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수비는 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상으로 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다. 또한, 산화물 반도체층(130b) 중 Zn 및 O를 제외한 경우에는, In 및 M의 원자수비는 바람직하게는 In을 25atomic% 이상, M을 75atomic% 미만으로 하고, 더 바람직하게는 In을 34atomic% 이상, M을 66atomic% 미만으로 한다.
또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써, 더 많은 s 궤도가 중첩되기 때문에, In이 M보다 많은 조성이 되는 산화물은 In이 M과 동등 또는 적은 조성이 되는 산화물에 비하여 이동도가 높게 된다. 그러므로, 산화물 반도체층(130b)에 인듐의 함유량이 많은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 구현할 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하로 한다. 또한, 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 5nm 이상 150nm 이하, 더 바람직하게는 10nm 이상 100nm 이하로 한다. 또한, 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하로 한다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체층을 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체층 내의 불순물 농도를 저감하여, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1019cm-3 미만, 1×1015cm-3 미만, 1×1013cm-3 미만, 또는 1×108cm-3 미만이고 1×10-9cm-3 이상인 것을 가리킨다.
또한, 산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 중에서 불순물 준위의 형성에 기여한다. 이 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 층 내나 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(Secondary Ion Mass Spectrometry) 분석으로 추측되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이고, 1×1017atoms/cm3 이상이 되는 영역을 갖도록 제어한다. 또한, 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하이고, 5×1016atoms/cm3 이상이 되는 영역을 갖도록 제어한다.
또한, 실리콘이나 탄소가 고농도로 함유되면, 산화물 반도체층의 결정성을 저하시키는 경우가 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만이고, 1×1018atoms/cm3 이상이 되는 영역을 갖도록 제어한다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이고, 6×1017atoms/cm3 이상이 되는 영역을 갖도록 제어한다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm∼수zA/μm까지 저감할 수 있게 된다.
트랜지스터의 게이트 절연막으로서는 실리콘을 포함하는 절연막이 사용되는 경우가 많아, 이 이유로부터 본 발명의 일 형태에 따른 트랜지스터와 같이, 산화물 반도체층의 채널이 되는 영역이 게이트 절연막과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어가 산란되고 트랜지스터의 전계 효과 이동도가 낮게 될 수 있다. 이와 같은 관점에서 봐도, 산화물 반도체층의 채널이 되는 영역은 게이트 절연막으로부터 떨어지게 하는 것이 바람직하다고 할 수 있다.
따라서, 산화물 반도체층(130)을 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 적층 구조로 함으로써, 산화물 반도체층(130b)에 채널을 형성할 수 있어, 높은 전계 효과 이동도 및 안정적인 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 밴드 구조에서는 전도대 하단의 에너지가 연속적으로 변화된다. 이는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 조성이 근사함으로써 산소가 상호적으로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 조성이 다른 층으로 이루어지는 적층체이지만, 물성적으로 연속이라고 할 수도 있고, 이 적층체 각각의 계면은 도면에서 점선으로 도시되었다.
공통된 주성분을 포함하고 적층된 산화물 반도체층(130)은 각 층을 단순히 적층하지 않고, 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 우물 구조(U Shape Well))이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 바와 같은 불순물이 존재하지 않도록 적층 구조를 형성한다. 가령 적층된 산화물 반도체층과 산화물층 사이에 불순물들이 혼합되면, 에너지 밴드 연속성은 상실되고, 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
예를 들어, 산화물 반도체층(130a) 및 산화물 반도체층(130c)에는, In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6[원자수비] 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 산화물 반도체층(130b)에는 In:Ga:Zn=1:1:1, 2:1:3, 5:5:6, 3:1:2, 4:2:3 또는 4:2:4.1[원자수비] 등의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 이 산화물을 스퍼터링 타깃으로 하여 성막한 경우, 성막된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 원자수비는 반드시 동일한 것은 아니며 ±40% 정도의 차를 포함한다.
산화물 반도체층(130)에서의 산화물 반도체층(130b)은 웰(우물)이 되어, 채널은 산화물 반도체층(130b)에 형성된다. 산화물 반도체층(130)은 전도대 하단의 에너지가 연속적으로 변화되고 있기 때문에, U자형 우물이라고도 부를 수 있다. 또한, 이와 같은 구성으로 형성된 채널을 매몰 채널이라고 할 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)이 있음으로써, 산화물 반도체층(130b)과 이 트랩 준위를 멀리할 수 있다.
단, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 전도대 하단의 에너지와, 산화물 반도체층(130b)의 전도대 하단의 에너지의 차가 작은 경우, 산화물 반도체층(130b)의 전자가 상기 에너지의 차를 넘어 트랩 준위에 도달하는 경우가 있다. 전자가 트랩 준위에 포획됨으로써, 절연층 계면에 마이너스의 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되는 것이 바람직하다. 특히, c축 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한, c축 배향된 결정은 변형에 강하며, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140), 및 드레인 전극층으로서 작용하는 도전층(150)에는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 이 금속 재료의 합금 중에서 선택된 재료의 단층 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합되기 쉬운 Ti이나, 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는 예를 들어 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는다. 그러므로, 상기 재료와 접촉하는 산화물 반도체막의 일부의 영역에서는 산화물 반도체층 내의 산소가 이탈되어 산소 결손이 형성된다. 막 내에 약간 포함되는 수소와 이 산소 결손이 결합됨으로써, 그 영역이 현저하게 n형화된다. 따라서, n형화된 이 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
또한, 도전층(140) 및 도전층(150)에 W을 사용하는 경우에는, 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 적절히 약하게 할 수 있고, n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전층(140) 및 도전층(150)을 n형 반도체층과 적층하고, n형 반도체층과 산화물 반도체층을 접촉시킴으로써 n형화된 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형 반도체층으로서는, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(160)은 상술한 재료를 사용한 적층이라도 좋다. 또한, 절연층(160)에 La, N, Zr 등을 불순물로서 포함하여도 좋다.
또한, 절연층(160)의 적층 구조의 일례에 대하여 설명한다. 절연층(160)은 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 포함한다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(160)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는 이에 한정되지 않는다.
또한, 산화물 반도체층(130)과 접촉하는 절연층(120) 및 절연층(160)은 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접촉할 때, 질소 산화물에 기인하는 준위 밀도가 높게 되는 경우가 있다. 절연층(120) 및 절연층(160)에는 예를 들어, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 산화질화 알루미늄막 등의 산화물 절연층을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화질화 실리콘막은 TDS법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는, 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연층(120) 및 절연층(160)으로서 상기 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는, 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이라도 좋다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전층(171)에 질화 탄탈럼, 도전층(172)에 텅스텐을 사용하여 도전층(170)을 형성한다.
절연층(175)에는, 수소가 포함되는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 3에서 기재한 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소가 포함되는 절연막을 사용함으로써 산화물 반도체층의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 차단막으로서의 기능도 가져, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 3에서 기재한 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소의 양쪽 모두의 막 투과를 차단하는 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에, 수소나 수분 등의 불순물이 산화물 반도체층(130)으로 혼입되거나, 산소가 산화물 반도체층으로부터 방출되거나, 절연층(120)으로부터 산소가 필요 이상으로 방출되는 것을 방지하는 효과를 갖는 보호막으로서 사용하기 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체층 내에 확산시킬 수도 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 이 절연층에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 이 절연층은 상기 재료의 적층이라도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소는 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전(補塡)할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치의 고집적화를 위해서는 트랜지스터를 미세화할 필요가 있다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 특히 채널 폭이 축소되면 온 전류의 저하가 일어난다.
본 발명의 일 형태에 따른 트랜지스터(107)~트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되고, 채널 형성층과 게이트 절연막이 접촉하지 않는 구성이 된다. 그러므로, 채널 형성층과 게이트 절연막 사이의 계면에서 발생되는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 상술한 바와 같이, 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 대해서는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되게 되어 실효 채널 폭이 확대되기 때문에, 온 전류를 더 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 2층 또는 3층 구조인 트랜지스터를 사용하는 경우에는, 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130a) 위에 형성함으로써 계면 준위를 형성하기 어렵게 하는 효과를 갖는다. 또한, 본 발명의 일 형태에 따른 산화물 반도체층(130)이 3층 구조인 트랜지스터를 사용하는 경우에는, 산화물 반도체층(130b)을 3층 구조의 중간에 위치하는 층으로 함으로써 위 및 아래로부터 불순물이 혼입되는 것으로 인한 영향을 배제할 수 있는 효과 등도 겸하여 갖는다. 그러므로, 상술한 트랜지스터의 온 전류 향상에 더하여, 문턱 전압의 안정화나 S값(서브스레시홀드 값)의 저감을 도모할 수 있다. 따라서, 게이트 전압(VG)이 0V일 때의 전류를 줄일 수 있어 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터는, 미세화에 따른 전기 특성의 열화를 억제할 수 있기 때문에, 집적도가 높은 반도체 장치의 형성에 적합하다고 할 수 있다.
또한, 본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 각종 막은 대표적으로는 스퍼터링법이나 플라스마 CVD법으로 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은, 플라스마를 사용하지 않는 성막 방법이므로, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법에서는 원료 가스와 산화제를 동시에 체임버 내에 보내고 체임버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 막을 형성하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하여 반응시켜, 이를 반복함으로써 성막한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고 나서 제 2 원료 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 반응하여 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스가 흡착되어 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 상술한 실시형태에서 기재한 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸 갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸 아연 대신에 다이에틸 아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종의 가스를 사용한다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체가 포함되는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종의 가스를 사용한다. 다른 재료로서는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 된다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 성막할 때의 플라스마 손상을 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서의 성막이 가능하기 때문에 성막된 산화물 반도체층 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다.
본 실시형태에서 기재한 구성은, 다른 실시형태에서 기재하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
이하에서 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 할 수 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고는 할 수 없다. 한편, a-like OS는 등방적이지 않지만, 공극(void라고도 함)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 1종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의하여 구조 해석을 수행하면, 도 46의 (A)에 도시된 바와 같이, 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래하는 것이기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크가 나타나지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래한다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 도 46의 (B)와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 46의 (C)와 같이 (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 46의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 같은 시료에 대하여, 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 46의 (E)에 나타내었다. 도 46의 (E)를 보면, 고리 모양의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 46의 (E)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 46의 (E)에서 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 한편, 고분해능 TEM 이미지에서도 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)가 명확하게 확인되지 않는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도가 저하되기 어렵다고 할 수 있다.
도 47의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(일본 전자 주식회사 제조) 등을 이용하여 관찰할 수 있다.
도 47의 (A)로부터, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 하나의 펠릿의 크기는 1nm 이상인 것이나 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
또한, 도 47의 (B) 및 (C)에, 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 47의 (D) 및 (E)는 각각 도 47의 (B) 및 (C)를 화상 처리한 것이다. 아래에서는 화상 처리 방법에 대하여 설명한다. 우선, 도 47의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 2.8nm-1~5.0nm-1의 범위를 남기는 마스크 처리를 수행한다. 다음에, 마스크 처리를 수행한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써, 화상 처리한 이미지를 취득한다. 이와 같이 하여 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지로부터 주기 성분을 추출한 이미지이며, 격자 배열을 나타낸다.
도 47의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 도시하였다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 도시된 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형이기 때문에, 펠릿이 육각형인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형에 한정되지 않으며, 정육각형이 아닌 경우가 많다.
도 47의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화된 부분을 점선으로 도시하고, 격자 배열의 방향의 변화를 파선으로 도시하였다. 점선 근방에서도 명확한 결정립계가 확인되지 않는다. 점선 근방의 격자점을 중심으로 주위의 격자점을 이으면, 일그러진 육각형이나 오각형, 또는/및 칠각형 등을 형성할 수 있다. 즉, 격자 배열을 일그러지게 함으로써, 결정립계의 형성을 억제하는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향으로 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
이와 같이, CAAC-OS는 c축 배향성을 갖고, a-b면 방향으로 복수의 펠릿(나노 결정)이 연결되고 일그러짐을 갖는 결정 구조가 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 추출함으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 포함하는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩이 되거나 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이며, 1×10-9cm-3 이상인 산화물 반도체로 할 수 있다. 이러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
이어서, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어 InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm인 영역에 대하여 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 48의 (A)와 같은 고리 모양의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 48의 (B)에 나타내었다. 도 48의 (B)로부터, 고리 모양의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께 10nm 미만의 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 48의 (C)와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 48의 (D)에 피형성면과 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 도시된 부분 등과 같이, 결정부가 확인되는 영역과, 결정부가 명확하게 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계가 명확하게 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이 nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 단, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 49에 a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 49의 (A)는 전자 조사를 시작할 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 49의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 49의 (A) 및 (B)로부터, a-like OS는 전자 조사 시작부터 세로 방향으로 연장되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공극이거나 저밀도 영역인 것으로 추측된다.
a-like OS는 공극을 갖기 때문에 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조인 것을 설명하기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층, Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 50은 각 시료의 결정부(22군데~30군데)의 평균 크기를 조사한 예를 나타낸 것이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 50으로부터, a-like OS는 TEM 이미지의 취득 등에 의한 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 50으로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 되면, 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 50으로부터, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 이용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이 a-like OS는 전자 조사에 의하여 결정부의 성장이 확인되는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 확인되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조인 것을 알 수 있다.
또한, a-like OS는 공극을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 된다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이와 같이, 산화물 반도체는 여러 가지 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이라도 좋다.
본 실시형태에서 설명한 구성은, 다른 실시형태에서 설명하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터를 적용 가능한 회로 구성의 일례에 대하여 도 51~도 54를 참조하여 설명한다.
도 51의 (A)는 회로(23)~회로(25) 등에 적용할 수 있는 인버터의 회로도를 나타낸 것이다. 인버터(700)는 입력 단자(IN)에 공급되는 신호의 논리를 반전한 신호를 출력 단자(OUT)에 출력한다. 인버터(700)는 복수의 OS 트랜지스터를 갖는다. 신호(SBG)는 OS 트랜지스터의 전기 특성을 전환할 수 있는 신호이다.
도 51의 (B)는 인버터(700)의 일례가 되는 회로도이다. 인버터(700)는 OS 트랜지스터(710), 및 OS 트랜지스터(720)를 갖는다. 인버터(700)는 n채널형으로 제작할 수 있으며, 소위 단극성의 회로 구성으로 할 수 있다. 단극성의 회로 구성으로 인버터를 제작할 수 있기 때문에 CMOS 인버터를 제작하는 경우에 비하여 저렴한 비용으로 제작할 수 있다.
OS 트랜지스터를 갖는 인버터(700)는 Si 트랜지스터로 구성되는 CMOS 위에 배치할 수도 있다. 인버터(700)는 CMOS의 회로 구성에 중첩하여 배치할 수 있기 때문에 인버터(700) 추가에 의한 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(710), OS 트랜지스터(720)는 프런트 게이트로서 기능하는 제 1 게이트와, 백 게이트로서 기능하는 제 2 게이트와, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자, 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 갖는다.
OS 트랜지스터(710)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(710)의 제 2 게이트는 신호(SBG)를 전하는 배선에 접속된다. OS 트랜지스터(710)의 제 1 단자는 전압(VDD)을 공급하는 배선으로 접속된다. OS 트랜지스터(710)의 제 2 단자는 출력 단자(OUT)에 접속된다.
OS 트랜지스터(720)의 제 1 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(720)의 제 2 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(720)의 제 1 단자는 출력 단자(OUT)에 접속된다. OS 트랜지스터(720)의 제 2 단자는 전압(VSS)을 공급하는 배선에 접속된다.
도 51의 (C)는 인버터(700)의 동작을 설명하기 위한 타이밍 차트이다. 도 51의 (C)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, 신호(SBG)의 신호 파형, 및 OS 트랜지스터(710)(FET(710))의 문턱 전압의 변화에 대하여 나타내고 있다.
신호(SBG)는 OS 트랜지스터(710)의 제 2 게이트에 공급됨으로써 OS 트랜지스터(710)의 문턱 전압을 제어할 수 있다.
신호(SBG)는 문턱 전압을 마이너스로 시프트시키기 위한 전압(VBG _A), 문턱 전압을 플러스로 시프트시키기 위한 전압(VBG _B)을 갖는다. 제 2 게이트에 전압(VBG _A)을 공급함으로써 OS 트랜지스터(710)의 문턱 전압을 문턱 전압(VTH _A)으로 마이너스 시프트시킬 수 있다. 또한, 제 2 게이트에 전압(VBG _B)을 공급함으로써 OS 트랜지스터(710)의 문턱 전압을 문턱 전압(VTH _B)으로 플러스 시프트시킬 수 있다.
상술한 설명을 가시화하기 위하여 도 52의 (A)에는 트랜지스터의 전기 특성의 하나인 Vg-Id 커브의 그래프를 나타내었다.
상술한 OS 트랜지스터(710)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _A)과 같이 크게 함으로써 도 52의 (A) 중의 파선(740)으로 나타내어진 곡선으로 시프트시킬 수 있다. 또한, 상술한 OS 트랜지스터(710)의 전기 특성은 제 2 게이트의 전압을 전압(VBG _B)과 같이 작게 함으로써 도 52의 (A) 중의 실선(741)으로 나타내어진 곡선으로 시프트시킬 수 있다. 도 52의 (A)에 나타낸 바와 같이 OS 트랜지스터(710)는 신호(SBG)를 전압(VBG _A) 또는 전압(VBG _B)으로 전환함으로써 문턱 전압을 플러스로 시프트 또는 마이너스로 시프트시킬 수 있다.
문턱 전압을 문턱 전압(VTH _B)으로 플러스로 시프트시킴으로써 OS 트랜지스터(710)를 전류가 흐르기 어려운 상태로 할 수 있다. 도 52의 (B)에는 이 상태를 가시화하여 나타내었다. 도 52의 (B)에 나타낸 바와 같이 OS 트랜지스터(710)에 흐르는 전류(IB)를 매우 작게 할 수 있다. 그러므로, 입력 단자(IN)에 공급되는 신호가 고레벨이고 OS 트랜지스터(720)가 온 상태(ON)일 때, 출력 단자(OUT)의 전압 하강을 가파르게 할 수 있다.
도 52의 (B)에 나타낸 바와 같이, OS 트랜지스터(710)에 전류가 흐르기 어려운 상태로 할 수 있기 때문에 도 51의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(731)을 가파른 변화로 할 수 있다. 전압(VDD)을 공급하는 배선과 전압(VSS)을 공급하는 배선 사이에 흐르는 관통 전류를 적게 할 수 있기 때문에 저소비 전력으로 동작을 행할 수 있다.
또한, 문턱 전압을 문턱 전압(VTH _A)으로 마이너스 시프트시킴으로써 OS 트랜지스터(710)를 전류가 흐르기 쉬운 상태로 할 수 있다. 도 52의 (C)에는 이 상태를 가시화하여 나타내었다. 도 52의 (C)에 나타낸 바와 같이 이때 흐르는 전류(IA)를 적어도 전류(IB)보다도 크게 할 수 있다. 그러므로, 입력 단자(IN)에 공급되는 신호가 저레벨이고 OS 트랜지스터(720)가 오프 상태(OFF)일 때, 출력 단자(OUT)의 전압의 상승을 가파르게 할 수 있다.
도 52의 (C)에 나타낸 바와 같이, OS 트랜지스터(710)에 전류가 흐르기 쉬운 상태로 할 수 있기 때문에 도 51의 (C)에 나타낸 타이밍 차트에서의 출력 단자의 신호 파형(732)을 가파른 변화로 할 수 있다.
또한, 신호(SBG)에 의한 OS 트랜지스터(710)의 문턱 전압의 제어는 OS 트랜지스터(720)의 상태가 전환되기 전, 즉, 시각(T1)이나 시각(T2)보다 전에 행하는 것이 바람직하다. 예를 들어, 도 51의 (C)에 도시된 바와 같이 입력 단자(IN)에 공급하는 신호가 고레벨로 전환되는 시각(T1)보다 전에, 문턱 전압(VTH _A)에서 문턱 전압(VTH_B)으로 OS 트랜지스터(710)의 문턱 전압을 전환하는 것이 바람직하다. 또한, 도 51의 (C)에 도시된 바와 같이 입력 단자(IN)에 공급하는 신호가 저레벨로 전환되는 시각(T2)보다 전에, 문턱 전압(VTH _B)에서 문턱 전압(VTH _A)으로 OS 트랜지스터(710)의 문턱 전압을 전환하는 것이 바람직하다.
또한, 도 51의 (C)의 타이밍 차트에서는 입력 단자(IN)에 공급하는 신호에 따라 신호(SBG)를 전환하는 구성을 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압은 플로팅 상태로 한 OS 트랜지스터(710)의 제 2 게이트에 유지시키는 구성으로 하여도 좋다. 상기 구성을 구현할 수 있는 회로 구성의 일례에 대하여 도 53의 (A)에 나타내었다.
도 53의 (A)에서는 도 51의 (B)에 나타낸 회로 구성에 더하여 OS 트랜지스터(750)를 갖는다. OS 트랜지스터(750)의 제 1 단자는 OS 트랜지스터(710)의 제 2 게이트에 접속된다. 또한, OS 트랜지스터(750)의 제 2 단자는 전압(VBG _B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다. OS 트랜지스터(750)의 제 1 게이트는 신호(SF)를 공급하는 배선에 접속된다. OS 트랜지스터(750)의 제 2 게이트는 전압(VBG_B)(또는 전압(VBG _A))을 공급하는 배선에 접속된다.
도 53의 (A)의 동작에 대하여 도 53의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(710)의 문턱 전압을 제어하기 위한 전압은 입력 단자(IN)에 공급하는 신호가 고레벨로 전환되는 시각(T3)보다 전에, OS 트랜지스터(710)의 제 2 게이트에 공급하는 구성으로 한다. 신호(SF)를 고레벨로 하여 OS 트랜지스터(750)를 온 상태로 하고, 노드(NBG)에 문턱 전압을 제어하기 위한 전압(VBG _B)을 공급한다.
노드(NBG)의 전압이 전압(VBG _B)이 된 후는 OS 트랜지스터(750)를 오프 상태로 한다. OS 트랜지스터(750)는 오프 전류가 매우 작기 때문에 계속 오프 상태로 함으로써 일단 노드(NBG)에 유지시킨 전압(VBG _B)을 유지할 수 있다. 그러므로, OS 트랜지스터(750)의 제 2 게이트에 전압(VBG _B)을 공급하는 동작의 횟수가 감소되기 때문에 전압(VBG _B)의 재기록에 필요한 만큼의 소비 전력을 작게 할 수 있다.
또한, 도 51의 (B) 및 도 53의 (A)의 회로 구성에서는 OS 트랜지스터(710)의 제 2 게이트에 공급하는 전압을 외부로부터의 제어에 의하여 공급하는 구성에 대하여 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압을 입력 단자(IN)에 공급하는 신호에 의거하여 생성하고, OS 트랜지스터(710)의 제 2 게이트에 공급하는 구성으로 하여도 좋다. 상기 구성을 구현할 수 있는 회로 구성의 일례에 대하여 도 54의 (A)에 나타내었다.
도 54의 (A)에서는 도 51의 (B)에 나타낸 회로 구성에서, 입력 단자(IN)와 OS 트랜지스터(710)의 제 2 게이트 사이에 CMOS 인버터(760)를 갖는다. CMOS 인버터(760)의 입력 단자는 입력 단자(IN)에 접속된다. CMOS 인버터(760)의 출력 단자는 OS 트랜지스터(710)의 제 2 게이트에 접속된다.
도 54의 (A)의 동작에 대하여 도 54의 (B)의 타이밍 차트를 참조하여 설명한다. 도 54의 (B)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, CMOS 인버터(760)의 출력 파형(IN_B), 및 OS 트랜지스터(710)(FET(710))의 문턱 전압의 변화에 대하여 나타내고 있다.
입력 단자(IN)에 공급하는 신호의 논리를 반전한 신호인 출력 파형(IN_B)은 OS 트랜지스터(710)의 문턱 전압을 제어하는 신호로 할 수 있다. 따라서, 도 52의 (A)~(C)에서 설명한 바와 같이 OS 트랜지스터(710)의 문턱 전압을 제어할 수 있다. 예를 들어, 도 54의 (B)에서의 시각(T4)이 될 때, 입력 단자(IN)에 공급하는 신호가 고레벨이고 OS 트랜지스터(720)는 온 상태가 된다. 이때, 출력 파형(IN_B)은 저레벨이 된다. 그러므로, OS 트랜지스터(710)를 전류가 흐르기 어려운 상태로 할 수 있어 출력 단자(OUT)의 전압 하강을 가파르게 할 수 있다.
또한, 도 54의 (B)에서의 시각(T5)이 될 때, 입력 단자(IN)에 공급하는 신호가 저레벨이고 OS 트랜지스터(720)는 오프 상태가 된다. 이때, 출력 파형(IN_B)은 고레벨이 된다. 그러므로, OS 트랜지스터(710)를 전류가 흐르기 쉬운 상태로 할 수 있어 출력 단자(OUT)의 전압 상승을 가파르게 할 수 있다.
상술한 바와 같이, 본 실시형태의 구성에서는 OS 트랜지스터를 갖는 인버터의 백 게이트의 전압을 입력 단자(IN)의 신호의 논리에 따라 전환한다. 상기 구성으로 함으로써 OS 트랜지스터의 문턱 전압을 제어할 수 있다. OS 트랜지스터의 문턱 전압의 제어를 입력 단자(IN)에 공급하는 신호에 의하여 제어함으로써 출력 단자(OUT)의 전압의 변화를 가파르게 할 수 있다. 또한, 전원 전압을 공급하는 배선 사이의 관통 전류를 작게 할 수 있다. 그러므로, 저소비 전력화를 도모할 수 있다.
본 실시형태에서 설명한 구성은, 다른 실시형태에서 설명하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터를 갖는 회로를 복수로 갖는 반도체 장치의 일례에 대하여 도 55~도 58을 참조하여 설명한다.
도 55의 (A)는 반도체 장치(1900)의 블록도이다. 반도체 장치(1900)는 전원 회로(1901), 회로(1902), 전압 생성 회로(1903), 회로(1904), 전압 생성 회로(1905), 및 회로(1906)를 갖는다.
전원 회로(1901)는 기준이 되는 전압(VORG)을 생성하는 회로이다. 전압(VORG)은 단일의 전압이 아니라 복수의 전압이라도 좋다. 전압(VORG)은 반도체 장치(1900)의 외부로부터 공급되는 전압(V0)을 바탕으로 생성할 수 있다. 반도체 장치(1900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압(VORG)을 생성할 수 있다. 그러므로, 반도체 장치(1900)는 외부로부터 전원 전압을 복수로 공급하지 않고 동작할 수 있다.
회로(1902), 회로(1904), 및 회로(1906)는 상이한 전원 전압으로 동작하는 회로이다. 예를 들어 회로(1902)의 전원 전압은 전압(VORG)과 전압(VSS)(VORG>VSS)을 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(1904)의 전원 전압은 전압(VPOG)과 전압(VSS)(VPOG>VORG)을 바탕으로 인가되는 전압이다. 또한, 예를 들어, 회로(1906)의 전원 전압은 전압(VORG)과 전압(VSS)과 전압(VNEG)(VORG>VSS>VNEG)을 바탕으로 인가되는 전압이다. 또한, 전압(VSS)을 그라운드 전위(GND)와 등전위로 하면, 전원 회로(1901)로 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(1903)는 전압(VPOG)을 생성하는 회로이다. 전압 생성 회로(1903)는 전원 회로(1901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VPOG)을 생성할 수 있다. 그러므로, 회로(1904)를 갖는 반도체 장치(1900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(1905)는 전압(VNEG)을 생성하는 회로이다. 전압 생성 회로(1905)는 전원 회로(1901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VNEG)을 생성할 수 있다. 그러므로, 회로(1906)를 갖는 반도체 장치(1900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 55의 (B)는 전압(VPOG)으로 동작하는 회로(1904)의 일례, 도 55의 (C)는 회로(1904)를 동작시키기 위한 신호의 파형의 일례이다.
도 55의 (B)는 트랜지스터(1911)를 나타낸 것이다. 트랜지스터(1911)의 게이트에 공급되는 신호는 예를 들어 전압(VPOG) 또는 전압(VSS)으로 한다. 상기 신호는 트랜지스터(1911)를 도통 상태로 하는 동작 시에 전압(VPOG), 비도통 상태로 하는 동작 시에 전압(VSS)을 바탕으로 생성된다. 전압(VPOG)은 도 55의 (C)에 나타낸 바와 같이 전압(VORG)보다 크다. 그러므로, 트랜지스터(1911)는 소스(S)와 드레인(D) 사이를 더 확실하게 도통 상태로 할 수 있다. 결과적으로, 회로(1904)를 오동작이 저감된 회로로 할 수 있다.
도 55의 (D)는 전압(VNEG)으로 동작하는 회로(1906)의 일례, 도 55의 (E)는 회로(1906)를 동작시키기 위한 신호의 파형의 일례이다.
도 55의 (D)는 백 게이트를 갖는 트랜지스터(1912)를 나타낸 것이다. 트랜지스터(1912)의 게이트에 공급하는 신호는 예를 들어 전압(VORG)과 전압(VSS)을 바탕으로 생성된다. 상기 신호는 트랜지스터(1912)를 도통 상태로 하는 동작 시에 전압(VORG), 비도통 상태로 하는 동작 시에 전압(VSS)을 바탕으로 생성된다. 또한, 트랜지스터(1912)의 백 게이트에 공급되는 신호는 전압(VNEG)을 바탕으로 생성된다. 전압(VNEG)은 도 55의 (E)에 나타낸 바와 같이 전압(VSS)(GND)보다 작다. 그러므로, 트랜지스터(1912)의 문턱 전압은 플러스로 시프트하도록 제어할 수 있다. 따라서, 트랜지스터(1912)를 더 확실하게 비도통 상태로 할 수 있으며, 소스(S)와 드레인(D) 사이에 흐르는 전류를 작게 할 수 있다. 결과적으로, 회로(1906)를 오동작이 저감되고, 또한 저소비 전력화가 도모된 회로로 할 수 있다.
또한, 전압(VNEG)은 트랜지스터(1912)의 백 게이트에 직접 공급하는 구성으로 하여도 좋다. 또는, 전압(VORG)과 전압(VNEG)을 바탕으로 트랜지스터(1912)의 게이트에 공급하는 신호를 생성하고 상기 신호를 트랜지스터(1912)의 백 게이트에 공급하는 구성으로 하여도 좋다.
또한, 도 56의 (A) 및 (B)에는 도 55의 (D) 및 (E)의 변형예를 나타내었다.
도 56의 (A)에 나타낸 회로도에는 전압 생성 회로(1905)와 회로(1906) 사이에 제어 회로(1921)에 의하여 도통 상태를 제어할 수 있는 트랜지스터(1922)를 나타내었다. 트랜지스터(1922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(1921)가 출력하는 제어 신호(SBG)는 트랜지스터(1922)의 도통 상태를 제어하는 신호이다. 또한, 회로(1906)가 갖는 트랜지스터(1912A) 및 트랜지스터(1912B)는 트랜지스터(1922)와 같은 OS 트랜지스터이다.
도 56의 (B)의 타이밍 차트에는 제어 신호(SBG)의 전위의 변화를 나타내고, 트랜지스터(1912A) 및 트랜지스터(1912B)의 백 게이트의 전위의 상태를 노드(NBG)의 전위의 변화로 나타내었다. 제어 신호(SBG)가 고레벨일 때 트랜지스터(1922)가 도통 상태가 되고, 노드(NBG)의 전압이 전압(VNEG)이 된다. 그 후, 제어 신호(SBG)가 저레벨일 때 노드(NBG)가 전기적으로 플로팅이 된다. 트랜지스터(1922)는 OS 트랜지스터이기 때문에 오프 전류가 작다. 그러므로, 노드(NBG)가 전기적으로 플로팅이라도 일단 공급한 전압(VNEG)을 유지할 수 있다.
또한, 도 57의 (A)에는 상술한 전압 생성 회로(1903)에 적용 가능한 회로 구성의 일례를 나타내었다. 도 57의 (A)에 나타낸 전압 생성 회로(1903)는 다이오드(D1)~다이오드(D5), 용량 소자(C1)~용량 소자(C5), 및 인버터(INV)를 갖는 5단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1)~용량 소자(C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 전압으로 하면 클록 신호(CLK)를 공급함으로써 전압(VORG)과 전압(VSS)의 전위 차이의 5배로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 다이오드(D1)~다이오드(D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다.
또한, 도 57의 (B)에는 상술한 전압 생성 회로(1905)에 적용 가능한 회로 구성의 일례를 나타내었다. 도 57의 (B)에 나타낸 전압 생성 회로(1905)는 다이오드(D1)~다이오드(D5), 용량 소자(C1)~용량 소자(C5), 및 인버터(INV)를 갖는 4단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1)~용량 소자(C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 전압으로 하면 클록 신호(CLK)를 공급함으로써 그라운드, 즉, 전압(VSS)에서 전압(VORG)과 전압(VSS)의 차이의 4배로 강압된 전압(VNEG)을 얻을 수 있다. 또한, 다이오드(D1)~다이오드(D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VNEG)을 얻을 수 있다.
또한, 상술한 전압 생성 회로(1903)의 회로 구성은 도 57의 (A)에 나타낸 회로도의 구성에 한정되지 않는다. 예를 들어, 전압 생성 회로(1903)의 변형예를 도 58의 (A)~(C)에 나타내었다. 또한, 도 58의 (A)~(C)에 나타낸 전압 생성 회로(1903A)~전압 생성 회로(1903C)에서는, 각 배선에 공급하는 전압을 변경하거나, 소자의 배치를 변경함으로써 더 변형할 수 있다.
도 58의 (A)에 나타낸 전압 생성 회로(1903A)는 트랜지스터(M1)~트랜지스터(M10), 용량 소자(C11)~용량 소자(C14), 및 인버터(INV1)를 갖는다. 클록 신호(CLK)는 트랜지스터(M1)~트랜지스터(M10)의 게이트에 직접, 또는 인버터(INV1)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써 전압(VORG)과 전압(VSS)의 차이의 4배로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다. 도 58의 (A)에 나타낸 전압 생성 회로(1903A)는 트랜지스터(M1)~트랜지스터(M10)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C11)~용량 소자(C14)에 유지된 전하의 누출을 억제할 수 있다. 그러므로, 효율적으로 전압(VORG)에서 전압(VPOG)으로의 승압을 도모할 수 있다.
도 58의 (B)에 나타낸 전압 생성 회로(1903B)는 트랜지스터(M11)~트랜지스터(M14), 용량 소자(C15) 및 용량 소자(C16), 및 인버터(INV2)를 갖는다. 클록 신호(CLK)는 트랜지스터(M11)~트랜지스터(M14)의 게이트에 직접, 또는 인버터(INV2)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써 전압(VORG)과 전압(VSS)의 차이의 2배로 승압된 전압(VPOG)을 얻을 수 있다. 도 58의 (B)에 나타낸 전압 생성 회로(1903B)는 트랜지스터(M11)~트랜지스터(M14)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C15) 및 용량 소자(C16)에 유지된 전하의 누출을 억제할 수 있다. 그러므로, 효율적으로 전압(VORG)에서 전압(VPOG)으로의 승압을 도모할 수 있다.
또한, 도 58의 (C)에 나타낸 전압 생성 회로(1903C)는 인덕터(I1), 트랜지스터(M15), 다이오드(D6), 및 용량 소자(C17)를 갖는다. 트랜지스터(M15)는 제어 신호(EN)에 의하여 도통 상태가 제어된다. 제어 신호(EN)에 의하여 전압(VORG)이 승압된 전압(VPOG)을 얻을 수 있다. 도 58의 (C)에 나타낸 전압 생성 회로(1903C)는 인덕터(I1)를 사용하여 전압의 승압을 행하기 때문에 변환 효율이 높은 전압의 승압을 행할 수 있다.
상술한 바와 같이 본 실시형태에 따른 구성에서는 반도체 장치가 갖는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치는 외부로부터 공급하는 전원 전압의 수를 삭감할 수 있다.
본 실시형태에서 설명한 구성은, 다른 실시형태에서 설명하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 이미지 센서 칩을 수납한 패키지 및 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는 본 발명의 일 형태에 따른 촬상 장치의 구성을 사용할 수 있다.
도 59의 (A)는 이미지 센서 칩을 수납한 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 패키지 기판(810)과 커버 유리(820)를 접착하는 접착제(830) 등을 갖는다.
도 59의 (B)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(840)로 한 BGA(Ball Grid Array)의 구성을 갖는다. 또한, BGA에 한정되지 않고 LGA(Land Grid Array)나 PGA(Pin Grid Array) 등이라도 좋다.
도 59의 (C)는 커버 유리(820) 및 접착제(830)의 일부를 생략하여 도시한 패키지의 사시도이고, 도 59의 (D)는 상기 패키지의 단면도이다. 패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860) 및 범프(840)는 스루 홀(through hole)(880) 및 랜드(885)를 통하여 전기적으로 접속되어 있다. 전극 패드(860)는 이미지 센서 칩(850)이 갖는 전극과 와이어(870)에 의하여 전기적으로 접속되어 있다.
또한, 도 60의 (A)는 이미지 센서 칩을 렌즈 일체형의 패키지에 수납한 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 갖는다. 또한, 패키지 기판(811) 및 이미지 센서 칩(851) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 갖는 IC칩(890)도 제공되어 있고, SiP(System in package)로서의 구성을 갖는다.
도 60의 (B)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(811)의 하면 및 4측면에는 실장용 랜드(841)가 제공된 QFN(Quad flat no-lead package)의 구성을 갖는다. 또한, 상기 구성은 일례이고, QFP(Quad flat package)나 상술한 BGA 등이라도 좋다.
도 60의 (C)는 렌즈 커버(821) 및 렌즈(835)의 일부를 생략하여 도시한 모듈의 사시도이고 도 60의 (D)는 상기 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 이용되고, 전극 패드(861)는 이미지 센서 칩(851) 및 IC칩(890)이 갖는 전극과 와이어(871)에 의하여 전기적으로 접속되어 있다.
이미지 센서 칩을 상술한 바와 같은 형태의 패키지에 수납함으로써 실장이 용이하게 되고 다양한 반도체 장치, 전자 기기에 제공할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 발명의 일 형태에 따른 촬상 장치, 및 상기 촬상 장치를 포함하는 반도체 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 61에 도시하였다.
도 61의 (A)는 감시 카메라이며, 하우징(951), 렌즈(952), 지지부(953) 등을 갖는다. 상기 감시 카메라에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다. 또한, 감시 카메라란 관용적인 명칭이며 용도를 한정하는 것은 아니다. 예를 들어 감시 카메라로서의 기능을 갖는 기기는 카메라, 또는 비디오 카메라라고도 불린다.
도 61의 (B)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976) 등을 갖는다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 상기 비디오 카메라에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 61의 (C)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 갖는다. 상기 디지털 카메라에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 61의 (D)는 손목시계형 정보 단말이며, 하우징(931), 표시부(932), 리스트 밴드(933), 조작 버튼(935), 용두(936), 및 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널로 되어 있어도 좋다. 상기 정보 단말에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 61의 (E)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 61의 (E)에 도시된 휴대형 게임기는 2개의 표시부(표시부(903) 및 표시부(904))를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다. 상기 휴대형 게임기에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 61의 (F)는 휴대 정보 단말이며, 제 1 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 행할 수 있다. 상기 휴대 정보 단말에서의 화상을 취득하기 위한 부품 중 하나로서 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
20: 회로
21: 화소 어레이
22: 회로
23: 회로
24: 회로
25: 회로
26a: 회로
26b: 회로
26c: 회로
26d: 회로
26e: 회로
26f: 회로
27: 회로
30: 입력 단자
35: 기판
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
48: 트랜지스터
51: 도전층
52: 도전층
61: 배선
62: 배선
63: 배선
64: 배선
65: 배선
66: 배선
67: 배선
71: 배선
71a: 도전층
71b: 도전층
72: 배선
73: 배선
74: 배선
75: 배선
76: 배선
80: 절연층
81: 도전체
82: 절연층
82a: 절연층
82b: 절연층
83: 절연층
88: 배선
90: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
140: 도전층
141: 도전층
142: 도전층
150: 도전층
151: 도전층
152: 도전층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
175: 절연층
180: 절연층
190: 절연층
231: 영역
232: 영역
233: 영역
330: 산화물 반도체층
330a: 산화물 반도체층
330b: 산화물 반도체층
330c: 산화물 반도체층
331: 영역
332: 영역
333: 영역
334: 영역
335: 영역
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
568: 정공 주입 저지층
569: 전자 주입 저지층
600: 실리콘 기판
610: 트랜지스터
620: 트랜지스터
650: 활성층
660: 실리콘 기판
700: 인버터
710: OS 트랜지스터
720: OS 트랜지스터
731: 신호 파형
732: 신호 파형
740: 파선
741: 실선
750: OS 트랜지스터
760: CMOS 인버터
800: 인버터
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 스루 홀
885: 랜드
890: IC 칩
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작 키
975: 렌즈
976: 접속부
1100: 층
1200: 층
1400: 층
1500: 회절 격자
1600: 층
1900: 반도체 장치
1901: 전원 회로
1902: 회로
1903: 전압 생성 회로
1903A: 전압 생성 회로
1903B: 전압 생성 회로
1903C: 전압 회로
1904: 회로
1905: 전압 생성 회로
1906: 회로
1911: 트랜지스터
1912: 트랜지스터
1912A: 트랜지스터
1912B: 트랜지스터
1921: 제어 회로
1922: 트랜지스터
2500: 절연층
2510: 차광층
2520: 유기 수지층
2530: 컬러 필터
2530a: 컬러 필터
2530b: 컬러 필터
2530c: 컬러 필터
2540: 마이크로 렌즈 어레이
2550: 광학 변환층
2560: 절연층

Claims (14)

  1. 촬상 장치에 있어서,
    광전 변환 소자;
    제 1~제 7 트랜지스터; 및
    제 1 용량 소자 및 제 2 용량 소자를 포함하고,
    상기 제 4 트랜지스터는 제 1 게이트 및 제 2 게이트를 포함하고,
    상기 제 2 게이트는 채널 형성 영역을 개재하여 상기 제 1 게이트와 대향하고,
    상기 광전 변환 소자의 한쪽 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 단자는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 4 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 용량 소자의 다른 쪽 단자와 상기 제 4 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되는, 촬상 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1~제 7 트랜지스터 각각은 활성층에 산화물 반도체를 포함하고,
    상기 산화물 반도체는 In, Zn, 및 M을 포함하고,
    M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf인, 촬상 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 촬상 장치에 있어서,
    광전 변환 소자;
    제 1~제 8 트랜지스터; 및
    제 1 용량 소자 및 제 2 용량 소자를 포함하고,
    상기 제 4 트랜지스터는 제 1 게이트 및 제 2 게이트를 포함하고,
    상기 제 2 게이트는 채널 형성 영역을 개재하여 상기 제 1 게이트와 대향하고,
    상기 광전 변환 소자의 한쪽 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 용량 소자의 다른 쪽 단자는 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 4 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 2 용량 소자의 다른 쪽 단자와 상기 제 4 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는, 촬상 장치.
  9. 제 1 항 또는 제 8 항에 있어서,
    제 3 용량 소자를 더 포함하고,
    상기 제 3 용량 소자의 한쪽 단자가 상기 제 1 용량 소자의 상기 다른 쪽 단자에 전기적으로 접속되는, 촬상 장치.
  10. 제 9 항에 있어서,
    제 4 용량 소자를 더 포함하고,
    상기 제 4 용량 소자의 한쪽 단자가 상기 제 2 용량 소자의 상기 다른 쪽 단자에 전기적으로 접속되는, 촬상 장치.
  11. 제 8 항에 있어서,
    상기 제 1~제 8 트랜지스터 각각은 활성층에 산화물 반도체를 포함하고,
    상기 산화물 반도체는 In, Zn, 및 M을 포함하고,
    M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf인, 촬상 장치.
  12. 제 1 항 또는 제 8 항에 있어서,
    상기 광전 변환 소자는 광전 변환층에 셀레늄 또는 셀레늄을 포함하는 화합물을 포함하는, 촬상 장치.
  13. 모듈에 있어서,
    제 1 항 또는 제 8 항에 따른 촬상 장치; 및
    렌즈를 포함하는, 모듈.
  14. 전자 기기에 있어서,
    제 1 항 또는 제 8 항에 따른 촬상 장치; 및
    표시 장치를 포함하는, 전자 기기.
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