CN101036232A - 具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法 - Google Patents

具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法 Download PDF

Info

Publication number
CN101036232A
CN101036232A CNA2005800341683A CN200580034168A CN101036232A CN 101036232 A CN101036232 A CN 101036232A CN A2005800341683 A CNA2005800341683 A CN A2005800341683A CN 200580034168 A CN200580034168 A CN 200580034168A CN 101036232 A CN101036232 A CN 101036232A
Authority
CN
China
Prior art keywords
thin
film transistor
oxide
deposition
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800341683A
Other languages
English (en)
Other versions
CN100550427C (zh
Inventor
R·霍夫曼
P·马迪洛维奇
H·姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Oregon
Hewlett Packard Development Co LP
Original Assignee
Hewlett Packard Development Co LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Development Co LP filed Critical Hewlett Packard Development Co LP
Publication of CN101036232A publication Critical patent/CN101036232A/zh
Application granted granted Critical
Publication of CN100550427C publication Critical patent/CN100550427C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

通过如下步骤制造薄膜晶体管(TFT)(10)：提供衬底(20)，沉积并图案化金属栅极(30)，将图案化的金属栅极阳极化以在金属栅极上形成栅极绝缘层(40)，在至少部分栅极绝缘层上沉积并图案化包括多阳离子氧化物的通道层(70)，以及沉积并图案化相互分离且均与通道层接触的导电源极(50)和导电漏极(60)。

Description

具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法
技术领域
本发明一般地涉及薄膜晶体管及其制造方法。
背景技术
与使用昂贵衬底(例如：硅、电子级玻璃)的工艺相比，在低成本衬底材料(例如：塑料)上形成电路将会大幅度降低成本。为了取得这样的低成本优势，需要用适于低成本衬底材料的工艺制造出高性能电子装置(例如：晶体管)。一个获益于此高性能装置的应用的典型实施方案是显示器底板。
通常，备选的廉价衬底材料(例如：有机物和廉价玻璃)对温度也特别敏感。因此，高性能电子装置制造工艺中，一定不能使衬底材料受到高温。通常，理想的是处理温度不能超过大约100℃～大约300℃范围。廉价衬底材料通常可以在较低温度下使用。例如，可以在很低的温度下用各种有机半导体和绝缘体构造晶体管，在此温度下适宜使用低温廉价衬底材料。而且，有机半导体通常表现出很好的机械柔性，这在其与柔性衬底材料结合时很重要。然而，由于材料固有的局限性，有机半导体的迁移率通常很低(例如：大约1cm2/V·S，或者甚至更低)，这就降低了其用于像显示器这样高性能、大面积装置的适用性。同样，低迁移率也限制了非晶硅的适用性。尽管有机薄膜晶体管(TFT’s)，在有些情况下，适合像素转换元件(如：双稳态显示技术)，但通常它们不适合玻璃基(on-glass)驱动器或其它处理电路，玻璃基驱动器可以被整合以进一步从整体上降低显示器成本。除了比其它材料成本低之外，塑料衬底还具有弹性，抗震，质轻的优点。
另外一种方法涉及使用更常规的无机半导体(例如：硅)，其要求较高的处理温度。先高温处理半导体，再进行转换步骤，在此转换步骤中将处理过的半导体纳米线、纳米带或其它类似结构转化成低成本衬底材料。例如，论文《使用半导体纳米线和纳米带的高性能薄膜晶体管(High-performance thin-film transistors using semiconductornanowires and nanoribbons)》，Nature，v.425，(2003年9月18日)274-278页，X.Duan等人报导了用此方法制造的在塑料上的硅纳米线薄膜晶体管的迁移率高于100cm2/V·S。尽管该方法实现了高迁移率和优异的性能，但基于转化过程的特性，工艺复杂性增加了，因此在一定程度上，所降低的衬底相关成本被工艺复杂性增加而带来的成本所抵消。
也可以在低温衬底材料上直接沉积并处理某些无机半导体。可以在适合塑料衬底材料的温度下直接加工非晶硅薄膜晶体管。例如，曾报导，最高处理温度大约180℃时，迁移率约为0.4cm2/V·S(S.H.Won等人，IEEE Electron Device Letters，v.25，n.3，(2004年3月)，第132-134页)。然而，非晶硅有类似于上述有机薄膜晶体管的迁移率局限及与之相关的适用性上的局限。利用激光结晶法，也可以在“塑料”上直接处理多晶硅薄膜晶体管；例如，曾报导，最高处理温度320℃时，迁移率大约为65cm2/V·S(F.Lemmi等人，IEEE Electron Device Letters，v.25，n.7，(2004年7月)，第486-488页)。
以前报道过，也是利用激光结晶法，最高处理温度150℃下，多晶硅薄膜晶体管的迁移率为60cm2/V·S，S.D.Theiss等人，“100℃下在柔性塑料衬底上制造多晶硅薄膜晶体管(Polysilicon Thin FilmTransistors Fabricated at 100℃on a Flexible Plastic Substrate)”IEDM Technical Digest(1998)第257-260页。增加成本及激光结晶法的复杂性是此方法潜在的缺点。
尽管这些现有方法都可以得到有用的装置，但是还需要较少受到低性能、工艺复杂性和/或处理温度限制的薄膜装置及其制造方法。
附图说明
通过结合附图阅读如下详细说明，本领域技术人员很容易理解本发明的特征及优点。其中：
图1为一薄膜晶体管制造方法实施方案的流程图。
图2为一薄膜晶体管具体实施方案的俯视图。
图3为一薄膜晶体管实施方案的横截面正视图。
图4为一薄膜晶体管实施方案的漏电流和栅电流随漏电压变化曲线图。
图5为一薄膜晶体管实施方案的以对数坐标表示的漏电流和栅电流随栅电压变化曲线图。
图6为一薄膜晶体管实施方案的迁移率随栅电压变化曲线图。
图7为用各种通道组合物制作的各晶体管实施方案的迁移率随退火温度变化曲线图。
具体实施方式的详细描述
为了清楚地描述，附图没有按统一比例绘制。特别地，同一附图的垂直与水平比例可能不同，而且不同附图的比例也可能不同。出于此考虑，采用了方位术语(例如：“顶部”，“底部”，“前”，“后”，“前部”，“尾部”等)来标明所述附图的方位。由于本发明的组件可以定位在各个不同的方向上，所使用的方位术语是用于说明而非限定的目的。
所涉及的元素周期表是基于由国际纯粹与应用化学联合会(IUPAC)推荐的周期表。该周期表的最新版本可以从互联网上获取，网址是： http://www.iupac.org/reports/periodic_table/。
本发明一方面提供了一个薄膜晶体管(TFT)10的实施方案，其制造方法如下：提供衬底，在衬底上沉积并图案化金属栅极，将图案化的金属栅极阳极化以在其上形成栅极绝缘层，沉积并图案化包含多阳离子氧化物的通道层，沉积并图案化导电源极和导电漏极。
本发明的另一方面包括薄膜晶体管(TFT)的制造方法。图1是一个制造薄膜晶体管方法实施方案的流程图。该方法实施方案的步骤用附图标记S10，S20，......S80表示。这些附图标记并不表明这些步骤应按照特定的顺序(如：数字顺序)执行。然而，可以按照所述顺序来执行这些步骤。任选的路径也用图1流程图中的箭头来指示。
一个用于制造薄膜晶体管(TFT)的方法的实施方案包括如下步骤：提供衬底，沉积并图案化可被阳极化的金属栅极，将图案化的金属栅极阳极化以在其上形成栅极绝缘层，沉积并图案化包含多阳离子氧化物的通道层，沉积并图案化导电源极及导电漏极。此方法也可包括在金属栅极上形成栅极绝缘体之后、沉积作为通道层的多阳离子氧化物之后、或者图案化通道层之后进行任选的退火步骤。此方法的各种实施方案的细节将在下面作详细描述。
在这些方法实施方案中，如果所用特定的衬底材料所需的属性在等于或低于大约400℃温度下不会发生显著变化，则通常这些步骤可以在此温度下进行。在此实施方案中使用的所有材料至少能短时间置于400℃下进行处理。然而，通常并不需要400℃这么高的温度。在下文描述的例子中将会看到，进行这些步骤的合适的温度范围包括等于或低于大约125℃的温度。
步骤S10中，提供了一种衬底。该衬底可以是柔性衬底和/或基本透明的衬底。在很多应用中，聚酰亚胺(polyimide)膜都是合适的衬底。这种膜的一个例子是KaptonHN，可从DuPont High PerformanceFilms of Circleville，Ohio(E.I.du Pont de Nemours and Company ofWilmington，Delaware的一个分公司)获得。并且，在至少一个实施方案中，衬底基材由一种或多种金属组成，可以用绝缘层(例如：聚酰亚胺)作为金属基底的顶涂层。因此，在有些应用中，衬底可以是复合材料(例如：不锈钢基底上涂覆的聚酰亚胺层)。其它合适的衬底材料包括例如：刚性衬底，例如硅，二氧化硅(石英)，氧化铝(例如：蓝宝石)，或者一种或几种玻璃；以及柔性衬底，包括不锈钢和/或金属箔，以及一种或多种有机衬底材料，例如：丙烯酸酯，聚对苯二甲酸乙二酯(PET)，聚醚砜(PES)，聚碳酸酯(PC)，聚萘二甲酸乙二酯(PEN)，或聚(甲基丙烯酸甲酯)(PMMA)。另一个合适的复合衬底的例子具有丙烯酸脂基底上的聚酰亚胺涂层。
步骤S20中，沉积可阳极化的金属层。例如，可阳极化金属层可以包括铝，钽，钛，钨，或这些金属的合金，或其它任何可阳极化的金属，条件是阳极化所述金属所得氧化膜表现出适于作为薄膜晶体管栅极绝缘层的属性。通常，如果该层的电阻系数足够低，金属是连续的膜，并覆盖住衬底的所有表面缺陷，同时在阳极化过程中有足够过量的金属用以部分消耗(氧化)，则其厚度并不重要。例如，足够光滑并且无缺陷的衬底上，铝的合适厚度为200～500纳米。
步骤S30中，将可阳极化的金属层图案化以形成金属栅极。例如，可以用任何常规的光刻法来图案化金属栅极。
步骤S40中，将金属栅极阳极化，在其表面形成栅极绝缘层。阳极化是在金属上形成氧化层的公知的方法，它是在电解池中，以金属为阳极，并使电解池通电。以铝为例，阳极化过程中，通常应将电流密度保持在约0.5毫安/cm2以下。对于阳极化而言电解池可以含酸(例如：柠檬酸，硼酸，酒石酸，硫酸，铬酸，或草酸)的水溶液。铝和钽是通常用这种阳极化法阳极化的金属。钨和钛或其它金属也可以电镀。任选地，可以在阳极化步骤S40之后进行退火步骤S45。退火步骤S45可以由下面步骤构成：即干燥包括阳极化的栅极在内的已经部分完成的结构。
步骤S50中，沉积多阳离子氧化物层。人们认为多阳离子氧化物提供了这样的通道材料，该通道材料在处理和应用的温度范围内保持无定形态。然而，不能认为本发明受任何特定操作理论的局限。
可以使用多种多阳离子氧化物，例如：元素周期表11，12，13，14和15族(IUPAC)中的两种或多种阳离子的混合氧化物。利用下文及图4-7实施例中所描述的方法，根据应用要求的特定属性，本领域技术人员能从中选出特定的多阳离子氧化物。例如，由此选出的多阳离子氧化物可能是包括选自铜，银，铅，锗，锑，镓，镉，锌，铟和锡中的两种或多种阳离子的混合氧化物。特别地，可以选择选自镓，镉，锌，铟和锡中的两种或多种阳离子的混合氧化物作为多阳离子氧化物。为了用实施方案的具体实施例来阐释本发明，下文的实施例中描述了以锌-铟氧化物作为多阳离子氧化物的方法及结构。在这些不同实施方案中，可以由用来生成的锌-铟氧化物(例如：ZnxIn2yOx+3y)的含锌，铟，氧的三元材料来形成通道。在各种实施方案中，根据组成，处理条件及其它因素的不同，这些材料可以包含各种形态。同样地，在下面的示例性实施方案中，可以用上面所列的其它多阳离子氧化物来替代锌-铟氧化物。
例如，用锌-铟氧化物作为多阳离子氧化物的实施方案中，锌和铟的原子比为约1∶1至约1∶8之间。在其它特定实施方案中，锌和铟的原子比可以为约1∶2至约1∶6。一种可供选择的合适实施方案中，锌和铟原子比大约为1∶4(对应地，ZnO和In2O3摩尔比大约为1∶2)。以摩尔比的方式表示组成并不表明ZnO和In2O3以独立的相存在于多阳离子氧化物层中。
步骤S50中，可以在至少部分栅极绝缘层上溅射多阳离子氧化物以沉积形成多阳离子氧化物层。例如，可以通过从包含多阳离子氧化物的单靶(例如：包含锌-铟氧化物的靶)溅射来进行溅射；或者，通过从包含所需金属的合金的单个金属靶进行反应溅射(即在含氧环境中溅射)。例如，备选地，还可以通过两个或多个包含不同阳离子氧化物的靶联合溅射(例如：含氧化锌的靶和含氧化铟的靶)；或者，通过两个或多个金属靶进行反应溅射。为了与上面所讨论的温度范围一致，溅射可以在等于或低于大约400℃温度下进行；有些情况下，可在等于或低于大约125℃温度下进行。任选地，在沉积步骤S50之后，可以进行退火步骤S55，这是出于与其它步骤温度保持一致的考虑。
步骤S60中，图案化多阳离子氧化物通道层。仍可以通过常规的光刻法，或者其它技术(例如：离子铣，激光烧蚀)进行图案化。任选地，在图案化步骤S60之后可以进行退火步骤S70，这是出于与其它步骤温度保持一致的考虑。
步骤S80中，沉积和图案化导电源极和导电漏极。例如，此步骤可通过沉积并图案化铟-锡氧化物(ITO)来完成。例如，ITO可以沉积达到大约50-300纳米厚度并用常规的光刻法图案化。其它合适的源极和漏极材料包括掺杂氧化物半导体，例如n型掺杂氧化锌，氧化铟，和/或氧化锡，和/或金属，如Al，Ag，In，Sn，Zn，Ti，Mo，Au，Pd，Pt，Cu，Ni和W。
本发明的另一方面是在薄膜晶体管中用多阳离子氧化物作为通道材料的方法：提供衬底，沉积并图案化金属栅极，在金属栅极上形成栅极绝缘层，将多阳离子氧化物沉积并图案化以形成薄膜晶体管的通道层。沉积并图案化薄膜晶体管的导电源极和导电漏极，藉此制成使用多阳离子氧化物的薄膜晶体管。
根据具体实施例，本领域技术人员能更清楚地理解本发明的方法。一个示例性的在柔性衬底上用锌-铟氧化物作为多阳离子氧化物通道材料制造薄膜晶体管(TFT)的方法包括如下步骤：提供柔性衬底，在柔性衬底上沉积适合被阳极化的金属膜，将金属膜图案化而形成金属栅极，将经图案化的金属栅极阳极化以在其上形成栅极绝缘层，任选地进行退火，沉积包括锌-铟氧化物的通道层，任选地退火，将该通道层图案化，任选地退火，沉积并图案化包含铟-锡氧化物(ITO)形成导电源极和导电漏极，沉积并图案化分别与金属栅极、导电源极和导电漏极电连接的导电接触垫。
通常，在此示例方法中，不必每次都在指出任选的退火步骤时进行退火。例如，可以仅在沉积并图案化锌-铟氧化物通道层后退火一次就足够了。正如上面提到的，将图案化的金属栅极阳极化之后的退火步骤可以包括将包括已经进行阳极化的栅极在内的部分完成的结构进行干燥。此退火步骤可以进一步包括从栅极绝缘膜上除去阳极化过程中没有结合的、残留的有机物。
因此，本发明的另一方面提供了用上述方法在衬底上形成薄膜晶体管(TFT)10的实施方案。图2是一个用这些方法制造的薄膜晶体管实施方案的顶部俯视图，图3为其横截面正视图。如图2和图3所示，薄膜晶体管包括设置在衬底20上的金属栅极30，将金属栅极30阳极化形成将其至少部分覆盖的栅极绝缘层40。如图2和图3所示，薄膜晶体管还包括将多阳离子氧化物材料设置在至少部分栅极绝缘层40上形成的通道层70，相互分开且都与通道70邻接的导电源极50和导电漏极60。通常源极50和漏极60之间的间隙100限定了通道的宽度。导电接触垫80和90分别电耦合于源极50和漏极60。可将第三个导电接触垫(未示出)电耦合于金属栅极30(在图3截面图之外)。例如，本领域技术人员知道这些接触垫仅仅为了方便测试，而通常并不是集成电路的每个薄膜晶体管装置都需要。
在上述方法描述中，显然，衬底20可以是柔性膜(例如：聚酰亚胺膜)和/或可以为基本透明的。通道70的多阳离子氧化物包含元素周期表中11，12，13，14和15族中的两种或多种阳离子的混合氧化物，例如，混合氧化物包括选自铜，银，铅，锗，锑，镓，镉，锌，铟和锡中的两种或多种阳离子。多阳离子氧化物可以是无定形态。特别地，多阳离子氧化物可以是选自镓，镉，锌，铟，和锡的阳离子的混合氧化物，例如锌-铟氧化物。这种锌-铟氧化物通道材料中锌和铟的原子比可以为大约1∶1至大约1∶8，或者更窄地限定在大约1∶2至大约1∶6。合适的原子比约为1∶4。此原子组成没有考虑氧以及及其它任选元素的存在。其仅代表锌和铟的相对比例。
金属栅极包含可阳极化的金属(例如：铝，钽，钛，钨)或这些金属的合金。栅极绝缘层包含可阳极化的金属的氧化物(例如：氧化铝，氧化钽，氧化钛，氧化钨)或者这些氧化物的组合。如上所述，导电源极或导电漏极或两者都可包含基本透明的铟-锡氧化物(ITO)。
图4，5和6显示了由铝栅极，阳极化形成的氧化铝栅极绝缘层和锌-铟氧化物通道组成的薄膜晶体管的测试结果。图4，5和6所阐释的实施方案中，锌-铟氧化物的化学计量比为1∶4的Zn∶In(原子比)。这些薄膜晶体管中的每个都包括：设置在衬底上的金属铝栅极，将金属铝栅极阳极化形成的、覆盖在金属铝栅极上的氧化铝栅极绝缘层，包括锌-铟氧化物的通道(设置在至少部分氧化铝栅极绝缘层上)，相互分开且均与通道邻接设置的铟-锡氧化物(ITO)导电源极与导电漏极。导电金属栅极起着调节通道内传导电子浓度的作用。将栅极阳极化所形成的绝缘层覆盖着栅极并使栅极绝缘。多阳离子氧化物通道起着可控传导载流子的作用。源极和漏极相互分开，其作用是注入并聚集与它们相邻接的通道中的载流子。
已经根据本发明所述方法，在最高处理温度为125℃的情况下，在柔性“塑料”(KaptonHN)衬底上制造薄膜晶体管，收到极好的效果。在这些薄膜晶体管测试得出极好的性能参数：例如，迁移率大约为25cm2/V·S和更高；漏极电流断续(on-to-off)比高于107；栅极泄漏电流低于10nA/cm2；栅极介质绝缘层击穿场强高于3兆伏/cm。下面对使用锌-铟氧化物通道层的薄膜晶体管的其它示例性的电特性进行了详细的说明，其中锌-铟氧化物通道层使用不同的化学计量比(ZnO∶In2O3摩尔比)和不同的退火温度，结果表明特别是ZnO∶In2O3的化学计量比为1∶2(摩尔比)时，在很低的退火温度下就可以获得高迁移率。后者的锌、铟化学计量比为1∶4(原子比)。
为了能通过将铝阳极化制造出足够高质量的氧化铝栅极绝缘层，从而发挥薄膜晶体管的上述性能，各种参数的变化如下：铝层厚度(大约200～500纳米)，电流密度(0.4～5mA/cm2)，阶跃电压升高(在1V～10V间阶跃)，最终阳极化电压(35V～100V)，恒电位态间隔，和处理后退火/干燥(从室温～125℃)。
图4，图5和图6显示了对用以下材料在柔性Kapton衬底上制造的薄膜晶体管的测试结果：铝栅极，阳极化形成的氧化铝栅极绝缘层，和锌-铟氧化物通道。
图4是薄膜晶体管实施方案的漏电流ID(左边纵坐标，单位：微安)和栅泄漏电流IG(右边纵坐标，单位：皮安)随漏-源(drain-to-source)电压VGS(横坐标，单位：伏特)的变化图。曲线110，120，130，140和150分别表示栅-源(gate-to-source)电压(VGS)为2V，4V，6V，8V和10V时漏电流ID随漏-源电压VDS的变化。曲线ID-VDS出现饱和，且VDS＝0V时发生通道全闭。点160表示栅泄漏电流IG值，说明栅泄漏电流通常低于7纳安/cm2。如此优良的功能可以成为薄膜晶体管功能的理想特性。
图5是薄膜晶体管实施方案的漏电流ID(左边对数纵坐标，单位：安培)和栅电流IG(右边对数纵坐标，单位：安培)随栅-源电压VGS(横坐标，单位：伏特)的变化图。曲线170和180表示VDS保持0.1伏情况下，反向扫描和正向扫描VGS的结果，箭头标明了数据变化方向。有很明显的滞后现象。装置的开启电压Von(漏电流ID开始随栅电压VGS升高而升高时的栅电压)从正向扫描到反向扫描在正方向上变化将近1V。点190表示在右边对数纵坐标上栅电流IG的绝对值，单位为安培。
图6为薄膜晶体管实施方案的迁移率增量μinc和平均迁移率μavg(两者都由图5中的数据计算所得，单位为：cm2/Volt·sec)随栅-源电压VGS(单位：伏特)的变化图。图5中的滞后现象在图6中也很明显，图6中的箭头也标明了数据变化方向。曲线200和210表示的第一迁移率μinc表征随着由于栅电压VGS微量升高，而逐步加入净通道电荷的微量电荷的迁移率。曲线220和230表示的第二迁移率μavg表征累积引入通道电荷的平均迁移率。图6说明这些薄膜晶体管获得了极好的迁移率值。
图7是各种通道组成不同的薄膜晶体管实施方案的迁移率增量μinc(单位：cm2/V·S)随退火温度(单位：℃)变化的曲线图。曲线240表示化学计量上ZnO∶In2O3摩尔比表征为1∶2(Zn∶In原子比＝1∶4)的通道的迁移率增加。曲线250表示化学计量上ZnO∶In2O3摩尔比表征为1∶1(Zn∶In原子比＝1∶2)的通道的迁移率增加。曲线260表示化学计量上ZnO∶In2O3摩尔比表征为2∶1(Zn∶In原子比＝1∶1)的通道的迁移率增加。在合适的退火温度下，这些组成都可以得到很高的迁移率。低要求的退火温度对这些薄膜晶体管装置是有利的。
工业实用性
用任何本文描述的方法实施方案制造的薄膜晶体管，可用于强调低成本和/或使用柔性衬底的用途(例如：便携和/或一次性电子设备)，以及衬底可以很有利地适应周围环境的形状的用途。例如，可以将根据本发明制造的薄膜晶体管用于集成电路。用透明衬底材料制造的薄膜晶体管特别适用于显示器。
尽管前面对本发明的具体实施方案进行了说明和阐述，但在不背离本发明权利要求的范围和精神的情况下，本领域技术人员可以对其进行各种修饰和变化。例如，可以改变各步骤的顺序，可用同等功能的材料替代这里所描述的具体实施方案中所用的材料。可以将柔性衬底弯曲或变形(例如形成薄膜晶体管之后)使其符合所述用途。也可以通过引入氧空穴和/或用异价元素(例如：Sn、Al、Ge和Ga)替代来实现一个或多个层(例如：图2和3中所示的通道层70)的掺杂。

Claims (20)

1、一种制造薄膜晶体管(TFT)的方法，包括以下步骤：
a)提供衬底，
b)沉积并图案化适于阳极化的金属栅极，
c)将图案化的金属栅极阳极化，从而在金属栅极上形成栅极绝缘层，
d)在至少部分栅极绝缘层上沉积并图案化包括多阳离子氧化物的通道层，以及
e)沉积并图案化导电源极和导电漏极，二者相互分离且设置成均与通道层接触。
2、一种薄膜晶体管，用权利要求1中的方法制造。
3、权利要求1所述的方法，其中所提供的衬底含有聚酰亚胺。
4、权利要求1所述的方法，其中多阳离子氧化物包括元素周期表中第11，12，13，14和15族中的两种或多种阳离子的混合氧化物。
5、权利要求1所述的方法，其中多阳离子氧化物包括锌-铟氧化物。
6、权利要求1所述的方法，其中，沉积并图案化适于阳极化的金属栅极的步骤b)包括沉积选自铝，钽，钛，钨及其合金的金属。
7、权利要求1所述的方法，其中，沉积并图案化适于阳极化的金属栅极的步骤b)包括沉积铝。
8、权利要求1所述的方法，其中，沉积并图案化导电源极和导电漏极的步骤e)包括沉积并图案化铟-锡氧化物(ITO)。
9、一种制造薄膜晶体管(TFT)的方法，包括以下步骤：
a)提供柔性衬底，
b)在柔性衬底上沉积适于阳极化的金属膜，并图案化金属栅极，
c)将经图案化的金属栅极阳极化，从而在其上形成栅极绝缘层，
d)任选的退火，
e)沉积并图案化包括锌-铟氧化物的通道层，
f)任选的退火，
g)沉积并图案化包括铟-锡氧化物(ITO)的导电源极和导电漏极，和
h)沉积并图案化分别与金属栅极、导电源极和导电漏极电耦合的导电接触垫。
10、在衬底上形成的薄膜晶体管，该薄膜晶体管包括：
a)设置在衬底上的金属栅极，
b)通过将金属栅极阳极化形成的、覆盖金属栅极的栅极绝缘层，
c)设置在至少部分栅极绝缘层上的包括多阳离子氧化物材料的通道，以及
d)导电源极和导电漏极，两者相互分离且都与通道邻接设置。
11、权利要求10的薄膜晶体管，其中多阳离子氧化物包括元素周期表中11、12、13、14和15族中两种或多种阳离子的混合氧化物。
12、权利要求10的薄膜晶体管，其中多阳离子氧化物包括锌-铟氧化物。
13、权利要求10的薄膜晶体管，其中金属栅极包含选自铝，钽，钛，钨以及其合金的金属。
14、权利要求10的薄膜晶体管，其中金属栅极包括铝。
15、权利要求10的薄膜晶体管，其中导电源极和导电漏极包括基本透明的铟-锡氧化物(ITO)。
16、一种集成电路，包括权利要求10中的薄膜晶体管。
17、一种显示器，包括权利要求10中的薄膜晶体管。
18、一种在衬底上形成的薄膜晶体管，该薄膜晶体管包括：
a)设置在衬底上的金属铝栅极，
b)通过将金属铝栅极阳极化形成的、覆盖金属铝栅极的氧化铝栅极绝缘层，
c)设置在至少部分氧化铝栅极绝缘层上的包括锌-铟氧化物材料的通道，以及
d)铟-锡氧化物(ITO)导电源极和导电漏极，它们相互分离且设置成都与通道邻接。
19、一种在衬底上形成的薄膜晶体管，该薄膜晶体管包括：
a)设置在衬底上的用于选通的导电装置，
b)覆盖并绝缘用于选通的导电装置的绝缘装置，该绝缘装置是将导电装置阳极化形成的，
c)用来可控传导载流子的通道装置，该通道装置包括设置在至少部分绝缘装置上的多阳离子氧化物材料，以及
d)用于注入并收集载流子的导电源极和漏极装置，源极装置与漏极装置相互分离且都与通道装置邻接设置。
20、一种使用多阳离子氧化物的方法，包括以下步骤：
a)提供衬底，
b)沉积并图案化金属栅极，
c)通过将金属栅极阳极化在其上形成栅极绝缘层，和
d)在至少部分栅极绝缘层上沉积并图案化多阳离子氧化物，从而形成用于薄膜晶体管的通道层，
e)沉积并图案化导电源极和导电漏极，二者相互分离且都与通道层邻接设置，藉此制得薄膜晶体管。
CNB2005800341683A 2004-10-07 2005-08-30 具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法 Active CN100550427C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/961,507 US7427776B2 (en) 2004-10-07 2004-10-07 Thin-film transistor and methods
US10/961,507 2004-10-07

Publications (2)

Publication Number Publication Date
CN101036232A true CN101036232A (zh) 2007-09-12
CN100550427C CN100550427C (zh) 2009-10-14

Family

ID=35515668

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800341683A Active CN100550427C (zh) 2004-10-07 2005-08-30 具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法

Country Status (5)

Country Link
US (1) US7427776B2 (zh)
EP (1) EP1836730A1 (zh)
CN (1) CN100550427C (zh)
TW (1) TWI393259B (zh)
WO (1) WO2006041578A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976650A (zh) * 2010-10-09 2011-02-16 友达光电股份有限公司 薄膜晶体管及其制造方法
CN102214680A (zh) * 2008-12-26 2011-10-12 株式会社半导体能源研究所 半导体器件及其制造方法
CN102509736A (zh) * 2008-10-24 2012-06-20 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
CN102598269A (zh) * 2009-11-06 2012-07-18 株式会社半导体能源研究所 半导体器件
CN104051543A (zh) * 2014-07-03 2014-09-17 江苏大学 一种具有电致变色特性的双层栅介质薄膜晶体管
US20160226471A1 (en) * 2009-11-20 2016-08-04 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
US9589988B2 (en) 2008-10-03 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US12009434B2 (en) 2008-10-24 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistors and method for manufacturing the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906004B2 (en) * 2004-10-12 2011-03-15 Mitsubishi Chemical Corporation Method of forming oxide film by anodically oxidizing in an electrolyte solution
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7309895B2 (en) * 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
US20080093744A1 (en) * 2006-10-23 2008-04-24 Wang Lorraine C Anodization
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
US8058096B2 (en) * 2007-07-31 2011-11-15 Hewlett Packard Development Company, L.P. Microelectronic device
JP5546460B2 (ja) * 2007-12-20 2014-07-09 インフィコン ゲゼルシャフト ミット ベシュレンクテル ハフツング 隔膜圧力測定セルの構造
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI469354B (zh) 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010056541A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101952065B1 (ko) * 2009-11-06 2019-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
KR101088367B1 (ko) 2009-11-23 2011-12-01 한국과학기술연구원 은이 도핑된 산화아연 박막 트랜지스터 및 그 제조 방법
SG10201500220TA (en) * 2010-01-15 2015-03-30 Semiconductor Energy Lab Semiconductor device and method for driving the same
US9366791B2 (en) * 2011-02-21 2016-06-14 Canon Kabushiki Kaisha Diffractive optical element and manufacturing method for the same
CN102214586B (zh) * 2011-06-13 2013-05-22 西安交通大学 一种硅纳米线场效应晶体管制备方法
CN102315129B (zh) * 2011-07-08 2013-01-16 北京大学 一种垂直硅纳米线场效应晶体管的制备方法
TWI450397B (zh) * 2011-09-23 2014-08-21 Hon Hai Prec Ind Co Ltd 薄膜電晶體
TW201322341A (zh) * 2011-11-21 2013-06-01 Ind Tech Res Inst 半導體元件以及其製造方法
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
CN103236403B (zh) * 2013-04-28 2015-11-11 京东方科技集团股份有限公司 防扩散层及制备方法、薄膜晶体管、阵列基板、显示装置
KR102528615B1 (ko) 2014-03-13 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
KR102380829B1 (ko) 2014-04-23 2022-03-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
TWI519668B (zh) * 2014-07-17 2016-02-01 國立清華大學 具有結晶矽薄膜之基板及其製備方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL294370A (zh) 1963-06-20
JPS56122130A (en) 1980-02-28 1981-09-25 Sharp Corp Method for forming pattern of thin film transistor
JPS56161676A (en) 1980-05-16 1981-12-12 Japan Electronic Ind Dev Assoc<Jeida> Electrode structure for thin film transistor
US5407602A (en) 1993-10-27 1995-04-18 At&T Corp. Transparent conductors comprising gallium-indium-oxide
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JPH09191111A (ja) 1995-11-07 1997-07-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5817550A (en) 1996-03-05 1998-10-06 Regents Of The University Of California Method for formation of thin film transistors on plastic substrates
JP3405657B2 (ja) * 1996-11-29 2003-05-12 シャープ株式会社 テープキャリアパッケージ及びそれを使った表示装置
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6225149B1 (en) 1999-05-03 2001-05-01 Feng Yuan Gan Methods to fabricate thin film transistors and circuits
US6407786B1 (en) 1999-06-09 2002-06-18 Sharp Kabushiki Kaisha Liquid crystal display device and method for fabricating the same
JP2001051293A (ja) 1999-07-29 2001-02-23 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、液晶表示パネル、薄膜トランジスタの製造方法
GB9927287D0 (en) 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
TW447138B (en) 2000-04-28 2001-07-21 Unipac Optoelectronics Corp Manufacturing method of thin-film transistor
US6329226B1 (en) 2000-06-01 2001-12-11 Agere Systems Guardian Corp. Method for fabricating a thin-film transistor
JP3516441B2 (ja) 2000-07-10 2004-04-05 インターナショナル・ビジネス・マシーンズ・コーポレーション アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法
US6642085B1 (en) 2000-11-03 2003-11-04 The Regents Of The University Of California Thin film transistors on plastic substrates with reflective coatings for radiation protection
JP4087125B2 (ja) 2001-03-07 2008-05-21 シャープ株式会社 凹凸パターン検出素子
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
US7847284B2 (en) * 2002-03-26 2010-12-07 Dai Nippon Printing Co., Ltd. Organic semiconductor material, organic semiconductor structure, and organic semiconductor device
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
AU2003236143A1 (en) 2002-05-22 2003-12-02 Masashi Kawasaki Semiconductor device and display comprising same
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7250930B2 (en) 2003-02-07 2007-07-31 Hewlett-Packard Development Company, L.P. Transparent active-matrix display
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589988B2 (en) 2008-10-03 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
CN102509736B (zh) * 2008-10-24 2015-08-19 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US9601603B2 (en) 2008-10-24 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102509736A (zh) * 2008-10-24 2012-06-20 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US12009434B2 (en) 2008-10-24 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistors and method for manufacturing the same
US11563124B2 (en) 2008-10-24 2023-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including flip-flop circuit which includes transistors
US9318512B2 (en) 2008-10-24 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10763372B2 (en) 2008-10-24 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with dual and single gate structure transistors
US10170632B2 (en) 2008-10-24 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
US10153380B2 (en) 2008-10-24 2018-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029851B2 (en) 2008-10-24 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US11817506B2 (en) 2008-12-26 2023-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9136390B2 (en) 2008-12-26 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102214680B (zh) * 2008-12-26 2014-12-10 株式会社半导体能源研究所 半导体器件及其制造方法
US9711651B2 (en) 2008-12-26 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102214680A (zh) * 2008-12-26 2011-10-12 株式会社半导体能源研究所 半导体器件及其制造方法
US8916869B2 (en) 2009-11-06 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor layer
US9331112B2 (en) 2009-11-06 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor layer
US9773814B2 (en) 2009-11-06 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104485341A (zh) * 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体装置
CN102598269B (zh) * 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体器件
CN102598269A (zh) * 2009-11-06 2012-07-18 株式会社半导体能源研究所 半导体器件
US20160226471A1 (en) * 2009-11-20 2016-08-04 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
US10505520B2 (en) * 2009-11-20 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN101976650A (zh) * 2010-10-09 2011-02-16 友达光电股份有限公司 薄膜晶体管及其制造方法
CN101976650B (zh) * 2010-10-09 2012-06-27 友达光电股份有限公司 薄膜晶体管及其制造方法
CN104051543B (zh) * 2014-07-03 2017-06-27 江苏大学 一种具有电致变色特性的双层栅介质薄膜晶体管
CN104051543A (zh) * 2014-07-03 2014-09-17 江苏大学 一种具有电致变色特性的双层栅介质薄膜晶体管

Also Published As

Publication number Publication date
TWI393259B (zh) 2013-04-11
WO2006041578A1 (en) 2006-04-20
CN100550427C (zh) 2009-10-14
TW200625649A (en) 2006-07-16
US7427776B2 (en) 2008-09-23
US20060079037A1 (en) 2006-04-13
EP1836730A1 (en) 2007-09-26

Similar Documents

Publication Publication Date Title
CN100550427C (zh) 具有半导体特性多阳离子氧化物通道的薄膜晶体管及制造方法
CN102097487B (zh) 氧化物半导体薄膜晶体管及其制造方法
KR101497878B1 (ko) 박막 전계 효과 트랜지스터 및 디스플레이
JP5137146B2 (ja) 半導体素子及びその製造方法
Wang et al. High-performance transparent inorganic–organic hybrid thin-film n-type transistors
US8431927B2 (en) Thin film transistor, method of manufacturing the same, and organic electroluminescent device including thin film transistor
JP5467728B2 (ja) 薄膜電界効果型トランジスタおよびその製造方法
JP5322530B2 (ja) 薄膜電界効果型トランジスタの製造方法及び該製造方法によって製造された薄膜電界効果型トランジスタ
JP2010093070A (ja) 電界効果型トランジスタ及びその製造方法
CN103688364A (zh) 场效晶体管的制造方法及场效晶体管、显示装置、图像传感器及x射线传感器
JP2010530634A (ja) 酸化物半導体及びそれを含む薄膜トランジスタ
CN1656618A (zh) 晶体管结构和制造该晶体管结构的方法
KR20110005223A (ko) 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법
KR20060080446A (ko) 수직형 유기 박막 트랜지스터 및 유기 발광 트랜지스터
JP2010016126A (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
KR101694270B1 (ko) 고속전자센서용 기판 및 그 제조방법
JP5274165B2 (ja) 薄膜電界効果型トランジスタ及びその製造方法
US20220140114A1 (en) Method for manufacturing oxide semiconductor thin film transistor
CN106356306A (zh) 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管
CN113809182B (zh) 金属氧化物薄膜晶体管及其制备方法、阵列基板
Hsu et al. High Mobility Field-Effect Thin Film Transistor Using Room-Temperature High-$\kappa $ Gate Dielectrics
KR20120084940A (ko) 박막 트랜지스터 및 그 제조 방법
JP5844030B2 (ja) 電界効果型トランジスタの製造方法、表示装置の製造方法、ｘ線撮像装置の製造方法及び光センサの製造方法
CN118039702A (zh) 一种顶栅肖特基氧化物薄膜晶体管及制备方法
Acharya et al. Electronic materials for solution-processed TFTs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20180409

Address after: American Texas

Co-patentee after: University of Oregon

Patentee after: Hewlett-Packard Development Corp.

Address before: American Texas

Patentee before: Hewlett-Packard Development Corp.