WO2015189732A1 - 撮像装置 - Google Patents

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WO2015189732A1
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transistor
type semiconductor
semiconductor
wiring
electrode
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岡本佑樹
黒川義元
井上広樹
王丸拓郎
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株式会社半導体エネルギー研究所
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • One embodiment of the present invention relates to an imaging device. Specifically, the present invention relates to an imaging device provided with a plurality of pixels each including a photosensor. Furthermore, the present invention relates to an electronic apparatus having the imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • one embodiment of the present invention relates to an object, a method, or a manufacturing method.
  • the present invention relates to a process, machine, manufacture or composition (composition of matter).
  • One embodiment of the present invention relates to a memory device, a processor, a driving method thereof, or a manufacturing method thereof.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • semiconductor elements such as transistors and diodes and semiconductor circuits are semiconductor devices.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, an imaging device, an electronic device, or the like includes a semiconductor element or a semiconductor circuit.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, an imaging device, an electronic device, and the like may include a semiconductor device.
  • An imaging device is incorporated in a mobile phone as a standard, and is widely used (for example, Patent Document 1).
  • the CMOS image sensor has features such as low price, high resolution, and low power consumption compared with the CCD image sensor, and most of the imaging device is composed of the CMOS image sensor.
  • An imaging apparatus using a CMOS image sensor is required to improve the dynamic range in order to enable imaging under various environments.
  • low power consumption is one of important performances that are required.
  • a portable electronic device such as a mobile phone
  • the continuous use time is shortened.
  • An object of one embodiment of the present invention is to provide an imaging device or the like with an improved dynamic range. Another object of one embodiment of the present invention is to provide an imaging device or the like with high quality of a captured image. Another object of one embodiment of the present invention is to provide an imaging device or the like with low power consumption. Another object of one embodiment of the present invention is to provide an imaging device or the like with high productivity. Another object of one embodiment of the present invention is to provide a novel imaging device, a novel semiconductor device, or the like.
  • One embodiment of the present invention includes a photoelectric conversion element, first to fourth transistors, a capacitor, and first to seventh wirings.
  • the photoelectric conversion element includes an n-type semiconductor, a p-type semiconductor, and the like.
  • the first wiring is electrically connected to one of the n-type semiconductor and the p-type semiconductor, and the other of the n-type semiconductor and the p-type semiconductor is one of the source and the drain of the first transistor.
  • the gate of the first transistor is electrically connected to the second wiring, the other of the source and the drain of the first transistor is electrically connected to the first node, and the second One of the source and the drain of the transistor is electrically connected to the third wiring, the other of the source and the drain of the second transistor is electrically connected to the first node, and the gate of the second transistor is the fourth Wiring and electricity
  • One electrode of the capacitor is electrically connected to the first node, the other electrode of the capacitor is electrically connected to the first wiring, and the gate of the third transistor is connected to the first node
  • the third transistor is electrically connected to the fifth wiring.
  • One of the source and the drain of the third transistor is electrically connected to the fifth wiring.
  • the other of the source and the drain of the third transistor is the source or the drain of the fourth transistor.
  • the other of the source and the drain of the fourth transistor is electrically connected to the sixth wiring, and the gate of the fourth transistor is electrically connected to the seventh wiring.
  • the photoelectric conversion element includes an i-type semiconductor.
  • each of the first to fourth transistors and the i-type semiconductor overlap with each other, the capacitive element and the i-type semiconductor overlap with each other, and the first to seventh
  • the total area of the areas where each of the wirings and the i-type semiconductor overlap each other is preferably 35% or less of the area of the i-type semiconductor.
  • an oxide semiconductor is preferably used as a semiconductor in which a channel is formed.
  • a semiconductor used for the first to fourth transistors may have a forbidden bandwidth different from that of the i-type semiconductor included in the photoelectric conversion element.
  • one embodiment of the present invention is an imaging device including at least first and second photoelectric conversion elements, where the first and second photoelectric conversion elements include an i-type semiconductor, and the first photoelectric conversion element
  • the i-type semiconductor included in the first photoelectric conversion element and the i-type semiconductor included in the second photoelectric conversion element are adjacent to each other via an n-type semiconductor or a p-type semiconductor.
  • an imaging device or the like with an improved dynamic range can be provided.
  • an imaging device or the like in which the quality of the captured image is improved can be provided.
  • an imaging device or the like with a short imaging interval can be provided.
  • an imaging device or the like with low power consumption can be provided.
  • Another object is to provide an imaging device or the like with high productivity.
  • a novel imaging device, a novel semiconductor device, or the like can be provided.
  • FIG. 6A and 6B illustrate a structure example of an imaging device of one embodiment of the present invention.
  • FIG. 6 illustrates a configuration example of a peripheral circuit.
  • FIG. 6 illustrates a configuration example of a pixel.
  • FIG. 10 is a perspective view illustrating a structure example of a pixel. The figure which shows the example which has arrange
  • FIG. 6 illustrates a circuit configuration example of pixels arranged in a matrix. The figure which shows the example which has arrange
  • FIG. 6 illustrates a configuration example of a pixel.
  • FIG. 6 illustrates a configuration example of a pixel.
  • FIG. 2A and 2B illustrate a configuration example of an imaging device.
  • 6A and 6B illustrate an example of a transistor.
  • 6A and 6B illustrate an example of a transistor.
  • FIG. 6 illustrates an example of a circuit configuration.
  • FIG. 6 illustrates an example of a circuit configuration.
  • FIG. 6 illustrates an example of a circuit configuration.
  • 10A and 10B illustrate one embodiment of a transistor.
  • 10A and 10B illustrate one embodiment of a transistor.
  • 10A and 10B illustrate one embodiment of a transistor.
  • 10A and 10B illustrate one embodiment of a transistor.
  • 10A and 10B illustrate one embodiment of a transistor.
  • FIG. 6 illustrates one embodiment of a capacitor.
  • 6A and 6B illustrate an electronic device according to one embodiment of the present invention.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • Element, light emitting element, load, etc. are not connected between X and Y
  • elements for example, switches, transistors, capacitive elements, inductors
  • resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conductive state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which a current flows.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
  • X and Y are functionally connected.
  • the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
  • the source (or the first terminal) of the transistor is electrically connected to X through (or not through) Z1, and the drain (or the second terminal or the like) of the transistor is connected to Z2.
  • Y is electrically connected, or the source (or the first terminal, etc.) of the transistor is directly connected to a part of Z1, and another part of Z1 Is directly connected to X, and the drain (or second terminal, etc.) of the transistor is directly connected to a part of Z2, and another part of Z2 is directly connected to Y.
  • X and Y, and the source (or the first terminal or the like) and the drain (or the second terminal or the like) of the transistor are electrically connected to each other.
  • the drain of the transistor (or the second terminal, etc.) and the Y are electrically connected in this order.
  • the source (or the first terminal or the like) of the transistor is electrically connected to X
  • the drain (or the second terminal or the like) of the transistor is electrically connected to Y
  • X or the source ( Or the first terminal or the like, the drain of the transistor (or the second terminal, or the like) and Y are electrically connected in this order.
  • X is electrically connected to Y through the source (or the first terminal) and the drain (or the second terminal) of the transistor, and X is the source of the transistor (or the first terminal). Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • a source (or a first terminal or the like) of a transistor is electrically connected to X through at least a first connection path, and the first connection path is The second connection path is between the source (or the first terminal) of the transistor and the drain (or the second terminal) of the transistor through the transistor.
  • the first connection path is a path through Z1
  • the drain (or the second terminal, etc.) of the transistor is electrically connected to Y through at least the third connection path
  • the third connection path does not have the second connection path
  • the third connection path is a path through Z2.
  • the source of the transistor (or the first terminal or the like) is electrically connected to X through Z1 by at least the first connection path, and the first connection path is connected to the second connection path.
  • the second connection path has a connection path through the transistor, and the drain (or the second terminal or the like) of the transistor is connected to Y through Z2 by at least the third connection path. And the third connection path does not have the second connection path.
  • the source of the transistor (or the first terminal or the like) is electrically connected to X through Z1 by at least a first electrical path, and the first electrical path is connected to the second electrical path.
  • the second electrical path is an electrical path from the source of the transistor (or the first terminal or the like) to the drain (or the second terminal or the like) of the transistor
  • the drain (or the second terminal or the like) is electrically connected to Y through Z2 through at least a third electrical path, and the third connection path has a fourth connection path.
  • the fourth electrical path is an electrical path from the drain (or the second terminal, etc.) of the transistor to the source (or the first terminal, etc.) of the transistor.
  • X, Y, Z1, and Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, and the like).
  • the term “electrically connected” in this specification includes in its category such a case where one conductive film has functions of a plurality of components.
  • a transistor can be formed using a variety of substrates.
  • substrate is not limited to a specific thing.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, and a tungsten substrate.
  • the glass substrate include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • the flexible substrate there are a plastic typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), or a synthetic resin having flexibility such as acrylic.
  • the laminated film include vinyl such as polyvinyl fluoride or vinyl chloride, polypropylene, and polyester.
  • the base film include polyester, polyamide, polyimide, an inorganic vapor deposition film, and papers.
  • a transistor may be formed using a certain substrate, and then the transistor may be transferred to another substrate, and the transistor may be disposed on another substrate.
  • the substrate on which the transistor is transferred in addition to the substrate on which the transistor can be formed, a paper substrate, a cellophane substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber (silk, cotton, hemp), There are synthetic fibers (nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, and the like. By using these substrates, it is possible to form a transistor with good characteristics, a transistor with low power consumption, manufacture a device that is not easily broken, impart heat resistance, reduce weight, or reduce thickness.
  • a top view also referred to as a “plan view”
  • some components may not be described for easy understanding of the drawing.
  • description of some hidden lines may be omitted.
  • the terms “upper” and “lower” do not limit that the positional relationship between the components is directly above or directly below and is in direct contact.
  • the expression “electrode B on the insulating layer A” does not require the electrode B to be formed in direct contact with the insulating layer A, and another configuration between the insulating layer A and the electrode B. Do not exclude things that contain elements.
  • source and drain can be used interchangeably.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical and “orthogonal” mean a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • the voltage indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND potential) or a source potential).
  • a reference potential for example, a ground potential (GND potential) or a source potential.
  • a voltage can be rephrased as a potential.
  • the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • impurities for example, DOS (Density of State) of the semiconductor may increase, carrier mobility may decrease, and crystallinity may decrease.
  • examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and components other than main components Examples include transition metals, and in particular, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, and the like.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities such as hydrogen, for example.
  • examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • ordinal numbers such as “first” and “second” in this specification etc. are used to avoid confusion between components, and do not indicate any order or order such as process order or stacking order. .
  • an ordinal number may be added in the claims to avoid confusion between the constituent elements.
  • terms having an ordinal number in this specification and the like may have different ordinal numbers in the claims. Even in the present specification and the like, terms with ordinal numbers are sometimes omitted in the claims.
  • the “channel length” means, for example, a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap or a channel is formed in the top view of the transistor.
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the “channel width” means, for example, a source and a drain in a region where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate electrode overlap, or a region where a channel is formed The length of the part facing each other. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, apparent channel width). May be different).
  • the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible.
  • the ratio of the channel region formed on the side surface of the semiconductor may be larger than the ratio of the channel region formed on the upper surface of the semiconductor. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
  • an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other is referred to as an “enclosed channel width (SCW : Surrounded Channel Width) ”.
  • SCW Surrounded Channel Width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • the high power supply potential VDD (hereinafter, also simply referred to as “VDD” or “H potential”) indicates a power supply potential higher than the low power supply potential VSS.
  • the low power supply potential VSS (hereinafter also simply referred to as “VSS” or “L potential”) indicates a power supply potential lower than the high power supply potential VDD.
  • the ground potential can be used as VDD or VSS. For example, when VDD is a ground potential, VSS is a potential lower than the ground potential, and when VSS is a ground potential, VDD is a potential higher than the ground potential.
  • FIG. 1A is a plan view illustrating a structural example of an imaging device 100 of one embodiment of the present invention.
  • the imaging device 100 includes a pixel portion 110, a first circuit 260, a second circuit 270, a third circuit 280, and a fourth circuit 290.
  • the pixel unit 110 includes a plurality of pixels 111 (imaging elements) arranged in a matrix of p rows and q columns (p and q are natural numbers of 2 or more).
  • the first circuit 260 to the fourth circuit 290 are connected to the plurality of pixels 111 and have a function of supplying signals for driving the plurality of pixels 111.
  • the first circuit 260 to the fourth circuit 290 and the like may be referred to as “peripheral circuits” or “drive circuits”.
  • the first circuit 260 can be said to be part of the peripheral circuit.
  • the first circuit 260 or the fourth circuit 290 has a function of processing an analog signal output from the pixel 111.
  • a signal processing circuit 261, a column driving circuit 262, an output circuit 263, and the like may be provided in the first circuit 260.
  • the signal processing circuit 261 illustrated in FIG. 2 includes a circuit 264 provided for each column.
  • the circuit 264 can have a function of performing signal processing such as noise removal and analog-digital conversion.
  • a circuit 264 illustrated in FIG. 2 has an analog-digital conversion function.
  • the signal processing circuit 261 can function as a column parallel type (column type) analog-digital conversion device.
  • the circuit 264 includes a comparator 264a and a counter circuit 264b.
  • the comparator 264a has a function of comparing the potential of an analog signal input from the wiring 123 provided for each column with a reference potential signal (for example, a ramp signal) input from the wiring 267.
  • the counter circuit 264 b receives a clock signal from the wiring 268.
  • the counter circuit 264b has a function of measuring a period during which the first value is output by the comparison operation in the comparator 264a and holding the measurement result as an N-bit digital value.
  • the column drive circuit 262 is also called a column selection circuit, a horizontal drive circuit, or the like.
  • the column driving circuit 262 generates a selection signal for selecting a column from which a signal is read.
  • the column driver circuit 262 can be formed using a shift register or the like. Columns are sequentially selected by the column driver circuit 262, and a signal output from the circuit 264 in the selected column is input to the output circuit 263 through the wiring 269.
  • the wiring 269 can function as a horizontal transfer line.
  • a signal input to the output circuit 263 is processed by the output circuit 263 and output to the outside of the imaging apparatus 100.
  • the output circuit 263 can be configured by a buffer circuit, for example. Further, the output circuit 263 may have a function of controlling the timing of outputting a signal to the outside of the imaging device 100.
  • the second circuit 270 or the third circuit 280 has a function of generating and outputting a selection signal for selecting the pixel 111 from which a signal is read.
  • the second circuit 270 or the third circuit 280 may be referred to as a row selection circuit or a vertical drive circuit.
  • the peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, and a conversion circuit.
  • a transistor or the like used for the peripheral circuit may be formed using another part of a semiconductor that forms a photoelectric conversion element 136 described later.
  • a transistor or the like used for the peripheral circuit may be formed using another part of the semiconductor that forms the pixel driver circuit 112 described later.
  • transistors used in the peripheral circuit may be used in combination with these transistors.
  • part or all of the peripheral circuit may be mounted by a semiconductor device such as an IC.
  • the function of one of the first circuit 260 or the fourth circuit 290 is added to the other of the first circuit 260 or the fourth circuit 290, and one of the first circuit 260 or the fourth circuit 290 is added. May be omitted.
  • the function of one of the second circuit 270 or the third circuit 280 is added to the other of the second circuit 270 or the third circuit 280 so that the second circuit 270 or the third circuit 280 is added.
  • the function of another circuit is added to any one of the first circuit 260 to the fourth circuit 290, and other than any one of the first circuit 260 to the fourth circuit 290. It may be omitted.
  • the pixel 111 may be inclined and arranged obliquely in the pixel portion 110 included in the imaging device 100.
  • the pixel interval (pitch) in the row direction and the column direction can be shortened. Thereby, the quality of the image imaged with the imaging device 100 can be improved more.
  • the pixel 111 includes functional elements such as a transistor 131, a transistor 132, a transistor 133, a transistor 134, a capacitor 135, and a photoelectric conversion element 136.
  • a circuit composed of functional elements other than the photoelectric conversion element 136 is referred to as a pixel driving circuit 112.
  • the pixel driver circuit 112 is electrically connected to the photoelectric conversion element 136.
  • the pixel drive circuit 112 has a function of generating an analog signal corresponding to the amount of light received by the photoelectric conversion element 136.
  • FIG. 3A is a plan view of the pixel 111.
  • FIG. 3B is a plan view of the photoelectric conversion element 136.
  • FIG. 4A is a plan view of the pixel driver circuit 112.
  • FIG. 4B is a circuit diagram of the pixel 111.
  • FIG. 5 is a perspective view illustrating the configuration of the pixel 111.
  • the pixel 111 includes a pixel driving circuit 112 on the photoelectric conversion element 136.
  • the photoelectric conversion element 136 includes a p-type semiconductor 221, an i-type semiconductor 222, and an n-type semiconductor 223.
  • the photoelectric conversion element 136 is formed by sandwiching the i-type semiconductor 222 between the p-type semiconductor 221 and the n-type semiconductor 223 in plan view. Note that although the photoelectric conversion element 136 can be formed of the p-type semiconductor 221 and the n-type semiconductor 223 without providing the i-type semiconductor 222, the light-receiving sensitivity is improved by providing the photoelectric conversion element 136 with the i-type semiconductor 222. Can do.
  • an intrinsic semiconductor is ideally a semiconductor that does not contain impurities and has a Fermi level located in the middle of the forbidden band.
  • an impurity or acceptor serving as a donor Intrinsic semiconductors also include semiconductors in which the Fermi level is located approximately in the center of the forbidden band by adding impurities. Further, even if a semiconductor includes an impurity that serves as a donor or an impurity that serves as an acceptor, the semiconductor is included in the intrinsic semiconductor as long as the semiconductor can function as an intrinsic semiconductor.
  • the p-type semiconductor 221 and the n-type semiconductor 223 are preferably formed in a comb shape in plan view so as to mesh with each other via the i-type semiconductor 222.
  • the distance D between the p-type semiconductor 221 and the n-type semiconductor 223 can be increased.
  • the distance D can also be said to be the length of a line passing through the center of the i-type semiconductor 222 sandwiched between the p-type semiconductor 221 and the n-type semiconductor 223 in plan view.
  • the detection sensitivity of the photoelectric conversion element 136 can be increased. Therefore, the imaging device 100 with high detection sensitivity can be provided.
  • the position of the distance D is indicated by a broken line.
  • the distance E width of the i-type semiconductor 222 from the p-type semiconductor 221 to the n-type semiconductor 223 in a plan view is preferably 800 nm or more (FIG. 3B )reference).
  • One of a source and a drain of the transistor 131 is electrically connected to the wiring 123, and the other of the source and the drain is electrically connected to one of the source and the drain of the transistor 132.
  • a gate of the transistor 131 is electrically connected to the wiring 125.
  • the other of the source and the drain of the transistor 132 is electrically connected to the wiring 124, and the gate of the transistor 132 is electrically connected to the node 152.
  • One of a source and a drain of the transistor 133 is electrically connected to the wiring 122, and the other of the source and the drain is electrically connected to the node 152.
  • a gate of the transistor 133 is electrically connected to the wiring 126.
  • One of a source and a drain of the transistor 134 is electrically connected to the node 151, and the other of the source and the drain is electrically connected to the node 152.
  • a gate of the transistor 134 is electrically connected to the wiring 127.
  • One electrode (for example, cathode) of the photoelectric conversion element 136 (photodiode) is electrically connected to the node 151, and the other electrode (for example, anode) is electrically connected to the wiring 121 (FIG. 4). (See (A) and FIG. 4 (B)).
  • the node 152 functions as a charge storage unit.
  • the transistor 134 can function as a transfer transistor for transferring a charge corresponding to the amount of light received by the photoelectric conversion element 136 to the node 152.
  • the transistor 133 can function as a reset transistor for resetting the potential of the node 152.
  • the transistor 132 can function as an amplifying transistor that amplifies the charge accumulated in the node 152.
  • the transistor 131 can function as a reading transistor for reading the signal amplified by the transistor 132.
  • the wiring 121 has a function of supplying the potential VPD.
  • the wiring 122 has a function of supplying the potential VRS.
  • the wiring 124 has a function of supplying the potential VPI.
  • the wiring 125 has a function of supplying a potential SEL.
  • the wiring 126 has a function of supplying the potential PR.
  • the wiring 127 has a function of supplying the potential TX.
  • the wiring 128 has a function of supplying the potential VPI.
  • the wiring 121 is provided in a net shape so as to surround the outer periphery of the pixel 111.
  • the wiring 121 is electrically connected to the p-type semiconductor 221.
  • variation in potential of the wiring 121 in the pixel portion 110 can be reduced, the operation of the imaging device 100 can be stabilized, and the reliability of the imaging device 100 can be improved.
  • one of the source and the drain of the transistor 134 may be electrically connected to the wiring 129 and the wiring 129 may be electrically connected to the n-type semiconductor 223 (see FIG. 5).
  • one of the source and the drain of the transistor 131 may be electrically connected to the wiring 141 and the wiring 141 may be electrically connected to the wiring 123.
  • the other of the source and the drain of the transistor 132 may be electrically connected to the wiring 142 and the wiring 142 may be electrically connected to the wiring 124.
  • one of the source and the drain of the transistor 133 may be electrically connected to the wiring 143 and the wiring 143 may be electrically connected to the wiring 122.
  • the other electrode of the capacitor 135 may be electrically connected to the wiring 144, the wiring 144 may be electrically connected to the wiring 145, and the wiring 145 may be electrically connected to the wiring 121.
  • the wiring 128 that intersects with the wiring 124 and is electrically connected is provided.
  • potential variations of the wiring 124 in the pixel portion 110 can be reduced, the operation of the imaging device 100 can be stabilized, and the reliability of the imaging device 100 can be improved.
  • a parasitic capacitance of a transistor may be used as the capacitor 135.
  • the i-type semiconductor 222 overlaps with the functional element and the wiring in a plan view is preferably 35% or less, more preferably 20% or less, and even more preferably 10% of the area of the i-type semiconductor 222 in the plan view. What is necessary is as follows.
  • the ratio of the area that can actually receive light to the entire area of the i-type semiconductor 222 in plan view is preferably 65% or more, more preferably 80% or more, and still more preferably 90%. % Or more.
  • FIG. 6 is a plan view showing an example in which the pixels 111 are arranged in a matrix of 3 rows (n to n + 2 rows) and 2 columns (m and m + 1 columns).
  • FIG. 7 is a circuit diagram corresponding to FIG. 6 and 7 show an example in which the configuration of the pixel 111 is switched between right and left in m columns and m + 1 columns (for example, odd columns and even columns) to be mirrored.
  • the n-th row wiring 128 is electrically connected to the wiring 124 having a function of supplying a potential VPI
  • the n + 1-th wiring 128 is electrically connected to a wiring 122 having a function of supplying a potential VRS. is doing. In this manner, by changing the wiring 122 or the wiring 124 that is electrically connected to the wiring 128 at regular intervals, potential variations of the potential VPI and the potential VRS in the pixel portion 110 are reduced, and the operation of the imaging device 100 is performed. It is possible to stabilize and improve the reliability of the imaging apparatus 100.
  • FIG. 8 is a plan view showing an example in which the photoelectric conversion elements 136 included in the pixel 111 are arranged in a matrix of 3 rows (n to n + 2 rows) and 2 columns (m and m + 1 columns).
  • the photoelectric conversion element 136 can be formed for each pixel 111 without separating a semiconductor layer.
  • a semiconductor layer is formed in the entire pixel portion 110, and a p-type semiconductor 221, an n-type semiconductor 223, and an i-type semiconductor 222 are formed in the semiconductor layer by an ion implantation method, an ion doping method, or the like.
  • a functioning region can be formed.
  • the photoelectric conversion element 136 can be provided in the pixel 111 efficiently. Therefore, the light receiving sensitivity of the imaging device 100 can be increased.
  • the p-type semiconductor 221 may be used as part of a wiring for supplying power.
  • the p-type semiconductor 221 as part of a wiring for supplying power, variation in power supply potential in the pixel portion 110 can be reduced.
  • the p-type semiconductor 221 and the n-type semiconductor 223 may be used interchangeably.
  • FIG. 9E is a plan view illustrating an example of the pixel 111 for acquiring a color image.
  • FIG. 9E illustrates a pixel 111 (hereinafter also referred to as “pixel 111R”) provided with a color filter that transmits the red (R) wavelength region, and a color filter that transmits the green (G) wavelength region.
  • Pixel 111 hereinafter also referred to as “pixel 111G”
  • pixel 111B pixel 111
  • the pixel 111R, the pixel 111G, and the pixel 111B are combined to function as one pixel 113.
  • the color filters used for the pixels 111 are not limited to red (R), green (G), and blue (B), and as shown in FIG. 9A, cyan (C), yellow (Y), and yellow (Y), respectively.
  • a color filter that transmits magenta (M) light may be used.
  • a full color image can be acquired by providing the pixel 111 that detects light of three different wavelength ranges in one pixel 113.
  • FIG. 9B shows a color filter that transmits yellow (Y) light in addition to the pixel 111 provided with color filters that transmit red (R), green (G), and blue (B) light, respectively.
  • the pixel 113 having the pixel 111 provided with is illustrated.
  • FIG. 9C illustrates a color filter that transmits blue (B) light in addition to the pixel 111 provided with a color filter that transmits cyan (C), yellow (Y), and magenta (M) light, respectively.
  • the pixel 113 having the pixel 111 provided with is illustrated.
  • the pixel number ratio (or the light receiving area ratio) of the pixels 111R, 111G, and 111B is not necessarily 1: 1: 1.
  • one pixel 111 may be provided in the pixel 113, but two or more are preferable. For example, by providing two or more pixels 111 that detect the same wavelength region, redundancy can be increased and the reliability of the imaging apparatus 100 can be increased.
  • an imaging device 100 that detects infrared light is realized by using an IR (Infrared) filter that absorbs or reflects light having a wavelength shorter than that of visible light and transmits infrared light as a filter. can do.
  • the imaging device 100 which detects ultraviolet light is implement
  • the imaging apparatus 100 can also function as a radiation detector that detects X-rays, ⁇ -rays, and the like.
  • ND Neutral Density filter
  • the output is saturated when a large amount of light is incident on the photoelectric conversion element (light receiving element) (hereinafter, “ Also called “output saturation”).
  • a lens may be provided in the pixel 113.
  • the filter 602 the filter 602
  • the lens 600 incident light can be efficiently received by the photoelectric conversion element.
  • light 660 is converted into a photoelectric conversion element 136 through a lens 600 formed in the pixel 113, a filter 602 (filter 602R, filter 602G, filter 602B), the pixel driver circuit 112, and the like. It can be set as the structure made to inject into.
  • part of the light 660 indicated by the arrow may be shielded by part of the wiring layer 604. Therefore, as illustrated in FIG. 10B, a structure may be employed in which a lens 600 and a filter 602 are formed on the photoelectric conversion element 136 side so that incident light is efficiently received by the photoelectric conversion element 136. By making the light 660 incident from the photoelectric conversion element 136 side, the imaging device 100 with high detection sensitivity can be provided.
  • a pixel region 251 illustrated in FIG. 11 is a partial cross-sectional view of the pixel 111 included in the imaging device 100.
  • a peripheral circuit region 252 illustrated in FIG. 11 is a cross-sectional view of a part of the peripheral circuit included in the imaging device 100.
  • An enlarged view of the transistor 134 illustrated in FIG. 11 is illustrated in FIG.
  • An enlarged view of the capacitor 135 shown in FIG. 11 is shown in FIG.
  • FIG. 14A is an enlarged view of the transistor 281 illustrated in FIG.
  • FIG. 14B is an enlarged view of the transistor 282 illustrated in FIG.
  • An imaging device 100 exemplified in this embodiment includes an insulating layer 102 over a substrate 101 and a photoelectric conversion element 136 in which a pin-type junction is formed over the insulating layer 102.
  • the photoelectric conversion element 136 includes the p-type semiconductor 221, the i-type semiconductor 222, and the n-type semiconductor 223.
  • a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, a metal substrate, a semiconductor substrate, or the like can be used.
  • a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI (SOI: Silicon on Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a metal substrate, a stainless steel substrate, a stainless steel substrate, Examples include a substrate having a foil, a tungsten substrate, and a substrate having a tungsten foil.
  • the glass substrate include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • the substrate 101 may be removed using a mechanical polishing method, an etching method, or the like.
  • a material that can transmit light detected by the photoelectric conversion element 136 is used as the substrate 101, light can be incident on the photoelectric conversion element 136 from the substrate 101 side.
  • the insulating layer 102 is formed using an oxide material such as aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, or silicon nitride.
  • a nitride material such as silicon nitride oxide, aluminum nitride, or aluminum nitride oxide can be formed in a single layer or multiple layers.
  • the insulating layer 102 can be formed by a sputtering method, a CVD method, a thermal oxidation method, a coating method, a printing method, or the like.
  • the p-type semiconductor 221, the i-type semiconductor 222, and the n-type semiconductor 223 are formed by forming an island-shaped i-type semiconductor 222 on the insulating layer 102 and then forming a mask on the i-type semiconductor 222.
  • This can be realized by selectively introducing an impurity element into a part of the i-type semiconductor 222.
  • the introduction of the impurity element can be performed using, for example, an ion implantation method or an ion doping method. After the impurity element is introduced, the mask is removed.
  • the p-type semiconductor 221, the i-type semiconductor 222, and the n-type semiconductor 223 can be formed using a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, a nanocrystal semiconductor, a semi-amorphous semiconductor, an amorphous semiconductor, or the like. it can.
  • amorphous silicon, microcrystalline germanium, or the like can be used.
  • a compound semiconductor such as silicon carbide or gallium arsenide can be used.
  • a Group 13 element can be used as the p-type impurity element.
  • a Group 15 element can be used as the n-type impurity element.
  • the insulating layer 102 may be a BOX layer (BOX: Burried Oxide).
  • the imaging device 100 described in this embodiment includes the insulating layer 103 and the insulating layer 104 over the p-type semiconductor 221, the i-type semiconductor 222, and the n-type semiconductor 223.
  • the insulating layer 103 and the insulating layer 104 can be formed using a material and a method similar to those of the insulating layer 102. Note that one of the insulating layer 103 and the insulating layer 104 may be omitted, or an insulating layer may be further stacked.
  • the insulating layer 105 having a flat surface is formed over the insulating layer 104.
  • the insulating layer 105 can be formed using a material and a method similar to those of the insulating layer 102.
  • a low dielectric constant material low-k material
  • a siloxane-based resin PSG (phosphorus glass), BPSG (phosphorus boron glass), or the like
  • the surface of the insulating layer 105 may be subjected to chemical mechanical polishing (CMP) treatment (hereinafter also referred to as “CMP treatment”).
  • CMP treatment chemical mechanical polishing
  • An opening 224 is formed in a region of the insulating layers 103 to 105 overlapping with the p-type semiconductor 221, and an opening 225 is formed in a region of the insulating layers 103 to 105 overlapping with the n-type semiconductor 223.
  • a contact plug 106 is formed in the opening 224 and the opening 225.
  • the contact plug 106 is formed by embedding a conductive material in an opening provided in the insulating layer.
  • the conductive material for example, a highly embedded conductive material such as tungsten or polysilicon can be used.
  • the side and bottom surfaces of the material can be covered with a barrier layer (diffusion prevention layer) made of a titanium layer, a titanium nitride layer, or a laminate thereof. In this case, it may be called a contact plug including the barrier film.
  • the number and arrangement of the openings 224 and 225 are not particularly limited. Therefore, an imaging device with a high degree of freedom in layout can be realized.
  • a wiring 121 and a wiring 129 are formed over the insulating layer 105.
  • the wiring 121 is electrically connected to the p-type semiconductor 221 through the contact plug 106 in the opening 224.
  • the wiring 129 is electrically connected to the n-type semiconductor 223 through the contact plug 106 in the opening 225.
  • An insulating layer 107 is formed so as to cover the wiring 121 and the wiring 129.
  • the insulating layer 107 can be formed using a material and a method similar to those of the insulating layer 105. Further, CMP treatment may be performed on the surface of the insulating layer 107. By performing the CMP treatment, unevenness on the surface of the sample can be reduced, and the coverage of the insulating layer and the conductive layer to be formed thereafter can be improved.
  • the wiring 121 and the wiring 129 each have a single-layer structure or a stack of a single metal made of aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, manganese, silver, tantalum, or tungsten, or an alloy containing the same as a main component. It can be used as a structure.
  • a single layer structure of a copper film containing manganese a two layer structure in which an aluminum film is stacked on a titanium film, a two layer structure in which an aluminum film is stacked on a tungsten film, and a copper film on a copper-magnesium-aluminum alloy film
  • Two-layer structure to stack, two-layer structure to stack a copper film on a titanium film, two-layer structure to stack a copper film on a tungsten film, a titanium film or a titanium nitride film, and an overlay on the titanium film or titanium nitride film A three-layer structure in which an aluminum film or a copper film is stacked and a titanium film or a titanium nitride film is further formed thereon, a molybdenum film or a molybdenum nitride film, and an aluminum film or a copper layer stacked on the molybdenum film or the molybdenum nitride film
  • aluminum may be a film of an element selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium, or an alloy film or a nitride film in combination of a plurality of elements.
  • a conductive material containing oxygen such as indium tin oxide to which silicon oxide is added, or a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined can be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined can be used.
  • a stacked structure in which the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen can be combined.
  • the transistor 134, the transistor 289, and the capacitor 135 are formed over the insulating layer 107 with the insulating layer 108 and the insulating layer 109 interposed therebetween.
  • the transistor 131, the transistor 132, the transistor 133, and the like are also formed over the insulating layer 107 with the insulating layer 108 and the insulating layer 109 interposed therebetween.
  • the transistor 134 and the transistor 289 are illustrated as top-gate transistors in this embodiment, they may be bottom-gate transistors. The same applies to other transistors not shown in FIG.
  • an inverted staggered transistor or a forward staggered transistor can be used as the transistor.
  • a dual-gate transistor having a structure in which a semiconductor layer in which a channel is formed is sandwiched between two gate electrodes can also be used.
  • the invention is not limited to a single-gate transistor, and may be a multi-gate transistor having a plurality of channel formation regions, for example, a double-gate transistor.
  • transistors having various structures such as a planar type, a FIN type (fin type), and a TRI-GATE type (trigate type) can be used.
  • Each of the transistors may have a similar structure or a different structure.
  • the transistor size eg, channel length and channel width
  • each transistor can be manufactured at the same time in the same process.
  • the transistor 134 includes an electrode 243 that can function as a gate electrode, an electrode 244 that can function as one of a source electrode and a drain electrode, an electrode 245 that can function as the other of a source electrode and a drain electrode, An insulating layer 117 that can function as a gate insulating layer and a semiconductor layer 242 are included.
  • an electrode 245 that functions as the other of the source electrode and the drain electrode of the transistor 134 and an electrode that can function as one electrode of the capacitor 135 are formed using the electrode 245. .
  • one embodiment of the present invention is not limited to this.
  • the electrode that functions as the other of the source electrode and the drain electrode of the transistor 134 and the electrode that can function as one electrode of the capacitor 135 may be formed using different electrodes.
  • the capacitor 135 has a structure in which an electrode 245 that can function as one electrode of the capacitor 135 and an electrode 273 that can function as the other electrode overlap with each other with the insulating layer 277 and the semiconductor layer 272c interposed therebetween.
  • the electrode 273 can be formed at the same time as the electrode 243.
  • the insulating layer 277 and the semiconductor layer 272c can function as a dielectric.
  • the insulating layer 277 can be formed at the same time as the insulating layer 177.
  • the semiconductor layer 272c can be formed at the same time as the semiconductor layer 242c. Note that one of the insulating layer 277 and the semiconductor layer 272c may be omitted.
  • the insulating layer 108 is preferably formed using an insulating film having a function of preventing diffusion of impurities such as oxygen, hydrogen, water, alkali metal, and alkaline earth metal.
  • the insulating film include silicon oxide, silicon oxynitride, silicon nitride, silicon nitride oxide, gallium oxide, hafnium oxide, yttrium oxide, aluminum oxide, and aluminum oxynitride. Note that by using silicon nitride, gallium oxide, hafnium oxide, yttrium oxide, aluminum oxide, or the like as the insulating film, impurities that diffuse from the photoelectric conversion element 136 side can be prevented from reaching the semiconductor layer 242. it can.
  • the insulating layer 108 can be formed by a sputtering method, a CVD method, an evaporation method, a thermal oxidation method, or the like.
  • the insulating layer 108 can be formed using any of these materials as a single layer or stacked layers.
  • the insulating layer 109 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 108 is preferably formed using an insulating layer containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the insulating layer containing oxygen in excess of that in the stoichiometric composition.
  • the surface temperature of the layer is 100 ° C. or higher and 700 ° C. or lower, preferably 100 ° C. or higher and 500 ° C. or lower by TDS analysis performed by heat treatment.
  • the insulating layer has an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 atoms / cm 3 or more in terms of oxygen atoms.
  • the insulating layer containing more oxygen than that in the stoichiometric composition can be formed by performing treatment for adding oxygen to the insulating layer.
  • the treatment for adding oxygen can be performed using heat treatment in an oxygen atmosphere, an ion implantation apparatus, an ion doping apparatus, or a plasma treatment apparatus.
  • oxygen gas such as 16 O 2 or 18 O 2 , nitrous oxide gas, ozone gas, or the like can be used. Note that in this specification, treatment for adding oxygen is also referred to as “oxygen doping treatment”.
  • Semiconductor layers such as the transistor 134 and the transistor 289 can be formed using a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, a nanocrystal semiconductor, a semi-amorphous semiconductor, an amorphous semiconductor, or the like.
  • amorphous silicon, microcrystalline germanium, or the like can be used.
  • a compound semiconductor such as silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor, an organic semiconductor, or the like can be used.
  • the semiconductor layer 242 is a stacked layer of the semiconductor layer 242a, the semiconductor layer 242b, and the semiconductor layer 242c is described.
  • the semiconductor layer 242a, the semiconductor layer 242b, and the semiconductor layer 242c are formed using a material containing one or both of In and Ga.
  • a material containing one or both of In and Ga typically, an In—Ga oxide (an oxide containing In and Ga), an In—Zn oxide (an oxide containing In and Zn), an In—M—Zn oxide (In, the element M, Zn-containing oxide, wherein the element M is one or more elements selected from Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf, and is a metal element having a stronger binding force to oxygen than In There is.)
  • the semiconductor layer 242a and the semiconductor layer 242c are preferably formed using a material containing one or more of the same metal elements among the metal elements included in the semiconductor layer 242b.
  • a material containing one or more of the same metal elements among the metal elements included in the semiconductor layer 242b When such a material is used, interface states can be hardly generated at the interface between the semiconductor layer 242a and the semiconductor layer 242b and the interface between the semiconductor layer 242c and the semiconductor layer 242b. Thus, carrier scattering and trapping at the interface are unlikely to occur, and the field-effect mobility of the transistor can be improved. In addition, variation in threshold voltage of the transistor can be reduced. Therefore, a semiconductor device having favorable electrical characteristics can be realized.
  • the thickness of the semiconductor layer 242a and the semiconductor layer 242c is 3 nm to 100 nm, preferably 3 nm to 50 nm.
  • the thickness of the semiconductor layer 242b is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.
  • the semiconductor layer 242b is an In-M-Zn oxide and the semiconductor layer 242a and the semiconductor layer 242c are also In-M-Zn oxide
  • y 1 / x 1 is y 2 / x 2
  • the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so as to be larger.
  • the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is 1.5 times or more larger than y 2 / x 2 . More preferably, the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is twice or more larger than y 2 / x 2 . More preferably, the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is three times or more larger than y 2 / x 2 .
  • y 1 be x 1 or more because stable electrical characteristics can be imparted to the transistor.
  • y 1 is preferably less than 3 times x 1 .
  • the semiconductor layer 242a and the semiconductor layer 242c can be a layer in which oxygen vacancies are less likely to occur than in the semiconductor layer 242b.
  • the contents of In and the element M are preferably such that In is less than 50 atomic%, the element M is greater than 50 atomic%, and more preferably In is included. It is less than 25 atomic% and the element M is 75 atomic% or more.
  • the semiconductor layer 242b is an In-M-Zn oxide
  • the content ratio of In and the element M is preferably 25 atomic% or more for In, less than 75 atomic% for the element M, and more preferably 34 atomic% or more for In. M is less than 66 atomic%.
  • An oxide, gallium oxide, or the like can be used.
  • In—Ga—Zn oxide can be used. Note that the atomic ratio of the semiconductor layer 242a and the semiconductor layer 242b includes a variation of plus or minus 20% of the above atomic ratio as an error.
  • the semiconductor layer 242b In order to impart stable electrical characteristics to the transistor including the semiconductor layer 242b, impurities and oxygen vacancies in the semiconductor layer 242b are reduced to high purity intrinsic, and the semiconductor layer 242b can be regarded as intrinsic or substantially intrinsic.
  • a physical semiconductor layer is preferable.
  • an oxide semiconductor layer that can be substantially regarded as intrinsic means that the carrier density in the oxide semiconductor layer is less than 1 ⁇ 10 17 / cm 3, less than 1 ⁇ 10 15 / cm 3 , or 1 ⁇ 10 13 / cm. It refers to an oxide semiconductor layer that is less than 3 .
  • FIG. 13 is an energy band structure diagram of a portion indicated by a dashed-dotted line in C1-C2 in FIG.
  • FIG. 13 shows an energy band structure of a channel formation region of the transistor 134.
  • Ec382, Ec383a, Ec383b, Ec383c, and Ec386 indicate the energy at the lower end of the conduction band of the insulating layer 109, the semiconductor layer 242a, the semiconductor layer 242b, the semiconductor layer 242c, and the insulating layer 117, respectively.
  • the difference between the vacuum level and the energy at the bottom of the conduction band is defined as the energy gap based on the difference between the vacuum level and the energy at the top of the valence band (also referred to as ionization potential). Subtracted value.
  • the energy gap can be measured using a spectroscopic ellipsometer (HORIBA JOBIN YVON UT-300).
  • the energy difference between the vacuum level and the upper end of the valence band can be measured using an ultraviolet photoelectron spectroscopy (UPS) device (PHI VersaProbe).
  • UPS ultraviolet photoelectron spectroscopy
  • Ec382 and Ec386 are closer to the vacuum level (having a lower electron affinity) than Ec383a, Ec383b, and Ec383c.
  • Ec383a is closer to the vacuum level than Ec383b. Specifically, Ec383a is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less vacuum level than Ec383b. It is preferable that it is close to.
  • Ec383c is closer to the vacuum level than Ec383b. Specifically, Ec383c is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less than Ec383b. It is preferable that it is close to.
  • a mixed region is formed in the vicinity of the interface between the semiconductor layer 242a and the semiconductor layer 242b and in the vicinity of the interface between the semiconductor layer 242b and the semiconductor layer 242c, and thus the energy at the lower end of the conduction band changes continuously. That is, there are almost no levels at these interfaces.
  • the transistor 134 having the stacked structure of the oxide semiconductor can achieve high field effect mobility.
  • trap levels 390 due to impurities and defects can be formed in the vicinity of the interface between the semiconductor layer 242a and the insulating layer 109 and in the vicinity of the interface between the semiconductor layer 242c and the insulating layer 117.
  • the presence of the layer 242a and the semiconductor layer 242c makes it possible to keep the semiconductor layer 242b away from the trap level.
  • the transistor 134 illustrated in this embodiment is formed so that the upper surface and the side surface of the semiconductor layer 242b are in contact with the semiconductor layer 242c, and the lower surface of the semiconductor layer 242b is in contact with the semiconductor layer 242a. In this manner, the semiconductor layer 242b is covered with the semiconductor layer 242a and the semiconductor layer 242c, so that the influence of the trap order can be further reduced.
  • the band gap of the semiconductor layer 242a and the semiconductor layer 242c is preferably wider than the band gap of the semiconductor layer 242b.
  • a transistor with little variation in electrical characteristics can be realized.
  • a semiconductor device with little variation in electrical characteristics can be realized.
  • a highly reliable transistor can be realized. Therefore, a highly reliable semiconductor device can be realized.
  • the band gap of an oxide semiconductor is 2 eV or more
  • a transistor in which an oxide semiconductor is used for a semiconductor layer in which a channel is formed can have extremely low off-state current.
  • the off-current per channel width of 1 ⁇ m can be less than 1 ⁇ 10 ⁇ 20 A, preferably less than 1 ⁇ 10 ⁇ 22 A, and more preferably less than 1 ⁇ 10 ⁇ 24 A at room temperature. That is, the on / off ratio can be 20 digits or more and 150 digits or less.
  • a transistor with low power consumption can be realized. Therefore, an imaging device or a semiconductor device with low power consumption can be realized.
  • a transistor including an oxide semiconductor for a semiconductor layer (also referred to as an “OS transistor”) has extremely low off-state current; thus, the capacitor 135 can be reduced by using an OS transistor for the transistor 133 and the transistor 134.
  • a parasitic capacitor such as a transistor can be used instead of the capacitor 135 without providing the capacitor 135. Therefore, the light receiving area of the photoelectric conversion element 136 can be increased.
  • an imaging device or a semiconductor device with high light receiving sensitivity can be realized. Further, according to one embodiment of the present invention, an imaging device or a semiconductor device with a wide dynamic range can be realized.
  • an oxide semiconductor has a wide band gap
  • a semiconductor device using an oxide semiconductor can be used in a wide temperature range.
  • an imaging device or a semiconductor device with a wide operating temperature range can be realized.
  • the above three-layer structure is an example.
  • a two-layer structure in which one of the semiconductor layer 242a and the semiconductor layer 242c is not formed may be used.
  • the non-single-crystal oxide semiconductor film refers to a CAAC-OS (C Axis Crystalline Oxide Semiconductor) film, a polycrystalline oxide semiconductor film, a microcrystalline oxide semiconductor film, an amorphous oxide semiconductor film, or the like.
  • CAAC-OS C Axis Crystalline Oxide Semiconductor
  • the CAAC-OS film is one of oxide semiconductor films having a plurality of c-axis aligned crystal parts.
  • Each layer of metal atoms has a shape reflecting unevenness of a surface (also referred to as a formation surface) or an upper surface on which the CAAC-OS film is formed, and is arranged in parallel with the formation surface or the upper surface of the CAAC-OS film. .
  • a peak may appear when the diffraction angle (2 ⁇ ) is around 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the crystal of the CAAC-OS film has c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the formation surface or the top surface. Can be confirmed.
  • XRD X-ray diffraction
  • CAAC-OS film including an InGaZnO 4 crystal is analyzed by an out-of-plane method, a peak may also appear when 2 ⁇ is around 36 ° in addition to the peak where 2 ⁇ is around 31 °.
  • a peak at 2 ⁇ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS film.
  • the CAAC-OS film preferably has a peak at 2 ⁇ of around 31 ° and no peak at 2 ⁇ of around 36 °.
  • the CAAC-OS film is an oxide semiconductor film with a low impurity concentration.
  • the impurity is an element other than the main component of the oxide semiconductor film, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than the metal element included in the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film by depriving the oxide semiconductor film of oxygen, and has crystallinity. It becomes a factor to reduce.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii). Therefore, if they are contained inside an oxide semiconductor film, the atomic arrangement of the oxide semiconductor film is disturbed, resulting in crystallinity. It becomes a factor to reduce.
  • the impurity contained in the oxide semiconductor film might serve as a carrier trap or a carrier generation source.
  • the CAAC-OS film is an oxide semiconductor film with a low density of defect states.
  • oxygen vacancies in the oxide semiconductor film can serve as carrier traps or can generate carriers by capturing hydrogen.
  • a low impurity concentration and a low density of defect states is called high purity intrinsic or substantially high purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density. Therefore, a transistor including the oxide semiconductor film is unlikely to have electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier traps. Therefore, a transistor including the oxide semiconductor film has a small change in electrical characteristics and has high reliability. Note that the charge trapped in the carrier trap of the oxide semiconductor film takes a long time to be released, and may behave as if it were a fixed charge. Therefore, a transistor including an oxide semiconductor film with a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
  • a transistor including a CAAC-OS film has little variation in electrical characteristics due to irradiation with visible light or ultraviolet light.
  • the microcrystalline oxide semiconductor film includes a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the microcrystalline oxide semiconductor film has a size of 1 nm to 100 nm, or 1 nm to 10 nm.
  • an oxide semiconductor film including nanocrystals (nc: nanocrystal) that is 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor) film.
  • nc-OS nanocrystalline Oxide Semiconductor
  • the nc-OS film has periodicity in atomic arrangement in a very small region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS film may not be distinguished from an amorphous oxide semiconductor film depending on an analysis method. For example, when structural analysis is performed on the nc-OS film using an XRD apparatus using X-rays having a diameter larger than that of the crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • a diffraction pattern such as a halo pattern is observed. Is done.
  • nanobeam electron diffraction is performed on the nc-OS film using an electron beam having a probe diameter that is close to or smaller than the size of the crystal part, spots are observed.
  • a region with high luminance may be observed so as to draw a circle (in a ring shape).
  • a plurality of spots may be observed in the ring-shaped region.
  • the nc-OS film is an oxide semiconductor film that has higher regularity than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film. Note that the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film.
  • An amorphous oxide semiconductor film is an oxide semiconductor film having an irregular atomic arrangement in the film and having no crystal part.
  • An oxide semiconductor film having an amorphous state such as quartz is an example.
  • the oxide semiconductor film may have a structure having physical properties between the nc-OS film and the amorphous oxide semiconductor film.
  • the oxide semiconductor film having such a structure is particularly referred to as an amorphous-like oxide semiconductor (a-like OS: amorphous Semiconductor) film.
  • a void (also referred to as a void) may be observed in a high-resolution TEM image. Moreover, in a high-resolution TEM image, it has the area
  • the a-like OS film may be crystallized by a small amount of electron irradiation as observed by TEM, and a crystal part may be grown.
  • nc-OS film crystallization due to a small amount of electron irradiation comparable to that observed by TEM is hardly observed.
  • the crystal part size of the a-like OS film and the nc-OS film can be measured using high-resolution TEM images.
  • a crystal of InGaZnO 4 has a layered structure, and two Ga—Zn—O layers are provided between In—O layers.
  • the unit cell of InGaZnO 4 crystal has a structure in which a total of nine layers including three In—O layers and six Ga—Zn—O layers are stacked in the c-axis direction. Therefore, the distance between these adjacent layers is approximately the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis.
  • each lattice fringe corresponds to the ab plane of the InGaZnO 4 crystal in a portion where the interval between the lattice fringes is 0.28 nm or more and 0.30 nm or less.
  • the oxide semiconductor film may have a different density for each structure.
  • the structure of the oxide semiconductor film can be estimated by comparing with the density of a single crystal having the same composition as the composition.
  • the density of the a-like OS film is 78.6% or more and less than 92.3% with respect to the density of the single crystal.
  • the density of the nc-OS film and the density of the CAAC-OS film are 92.3% or more and less than 100% with respect to the density of the single crystal. Note that it is difficult to form an oxide semiconductor film whose density is lower than 78% with respect to that of a single crystal.
  • the density of the nc-OS film and the density of the CAAC-OS film are 5.9 g / cm 3 or more 6 Less than 3 g / cm 3 .
  • a density corresponding to a single crystal having a desired composition can be calculated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to calculate the density of the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably calculated by combining as few kinds of single crystals as possible.
  • the oxide semiconductor film may be a stacked film including two or more of an amorphous oxide semiconductor film, an a-like OS film, a microcrystalline oxide semiconductor film, and a CAAC-OS film, for example. .
  • the quality of the CAAC-OS film can be expressed by a ratio of a region where a diffraction pattern of the CAAC-OS film is observed in a certain range (also referred to as a CAAC conversion rate) in some cases.
  • a CAAC conversion ratio is 50% or more, preferably 80% or more, more preferably 90% or more, and more preferably 95% or more.
  • a region where a diffraction pattern different from that of the CAAC-OS film is observed is referred to as a non-CAAC conversion rate.
  • an oxide containing indium can be given.
  • the carrier mobility electron mobility
  • the oxide semiconductor preferably contains the element M.
  • the element M is preferably aluminum, gallium, yttrium, tin, or the like. Examples of other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, yttrium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • the element M is an element having a high binding energy with oxygen, for example.
  • the element M is an element having a function of increasing the energy gap of the oxide, for example.
  • the oxide semiconductor preferably contains zinc. When the oxide contains zinc, for example, the oxide is easily crystallized.
  • the oxide semiconductor is not limited to an oxide containing indium.
  • the oxide semiconductor may be, for example, zinc tin oxide, gallium tin oxide, or gallium oxide.
  • the oxide semiconductor an oxide with a wide energy gap is used.
  • the energy gap of the oxide semiconductor is, for example, 2.5 eV to 4.2 eV, preferably 2.8 eV to 3.8 eV, and more preferably 3 eV to 3.5 eV.
  • the influence of impurities in the oxide semiconductor will be described. Note that in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide semiconductor so that the carrier density and the purity are reduced. Note that the carrier density of the oxide semiconductor is less than 1 ⁇ 10 17 pieces / cm 3, less than 1 ⁇ 10 15 pieces / cm 3 , or less than 1 ⁇ 10 13 pieces / cm 3 . In order to reduce the impurity concentration in the oxide semiconductor, it is preferable to reduce the impurity concentration in an adjacent film.
  • silicon in the oxide semiconductor may serve as a carrier trap or a carrier generation source. Therefore, the silicon concentration in the oxide semiconductor is less than 1 ⁇ 10 19 atoms / cm 3 , preferably less than 5 ⁇ 10 18 atoms / cm 3 , in secondary ion mass spectrometry (SIMS). Preferably, it is less than 2 ⁇ 10 18 atoms / cm 3 .
  • SIMS secondary ion mass spectrometry
  • the carrier density may be increased.
  • the hydrogen concentration of the oxide semiconductor is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19 atoms / cm 3 or less, more preferably 5 ⁇ in SIMS. 10 18 atoms / cm 3 or less.
  • the carrier density may be increased.
  • the nitrogen concentration of the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, more preferably 5 or less in SIMS. ⁇ 10 17 atoms / cm 3 or less.
  • the hydrogen concentration of the insulating layer 109 and the insulating layer 117 is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19 atoms / cm 3 or less, in SIMS. Preferably, it is 5 ⁇ 10 18 atoms / cm 3 or less.
  • the nitrogen concentration of the insulating layer 109 and the insulating layer 117 is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. More preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the semiconductor layer 242a is formed over the insulating layer 109, and the semiconductor layer 242b is formed over the semiconductor layer 242a.
  • a sputtering method is preferably used for forming the oxide semiconductor layer.
  • an RF sputtering method As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method, or the like can be used.
  • the DC sputtering method or the AC sputtering method can form a film with higher uniformity than the RF sputtering method.
  • oxygen doping treatment may be performed after the semiconductor layer 242a is formed.
  • the semiconductor layer 242b is formed over the semiconductor layer 242a.
  • an In—Ga—Zn oxide with a thickness of 30 nm is formed by a sputtering method.
  • constituent elements and compositions applicable to the semiconductor layer 242b are not limited thereto.
  • oxygen doping treatment may be performed after the semiconductor layer 242b is formed.
  • heat treatment may be performed to further reduce impurities such as moisture or hydrogen contained in the semiconductor layer 242a and the semiconductor layer 242b so that the semiconductor layer 242a and the semiconductor layer 242b are highly purified.
  • the amount of moisture when measured using a dew point meter under a reduced pressure atmosphere an inert atmosphere such as nitrogen or a rare gas, an oxidizing atmosphere, or ultra-dry air (CRDS (cavity ring down laser spectroscopy) method
  • the semiconductor layer 242a and the semiconductor layer 242b are subjected to heat treatment in an atmosphere of 20 ppm ( ⁇ 55 ° C. in terms of dew point) or less, preferably 1 ppm or less, preferably 10 ppb or less.
  • the oxidizing atmosphere refers to an atmosphere containing 10 ppm or more of an oxidizing gas such as oxygen, ozone, or oxygen nitride.
  • the inert atmosphere refers to an atmosphere filled with nitrogen or a rare gas, in which the oxidizing gas is less than 10 ppm.
  • heat treatment oxygen contained in the insulating layer 109 can be diffused into the semiconductor layers 242a and 242b at the same time as the impurity is released, so that oxygen vacancies in the semiconductor layers 242a and 242b can be reduced.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • heat treatment may be performed at any time after the semiconductor layer 242b is formed. For example, heat treatment may be performed after the selective etching of the semiconductor layer 242b.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C.
  • the processing time is within 24 hours. Heat treatment for more than 24 hours is not preferable because it causes a decrease in productivity.
  • a resist mask is formed over the semiconductor layer 242b, and the semiconductor layer 242a and part of the semiconductor layer 242b are selectively etched using the resist mask.
  • part of the insulating layer 109 may be etched, and a convex portion may be formed in the insulating layer 109 in some cases.
  • Etching of the semiconductor layer 242a and the semiconductor layer 242b may be a dry etching method or a wet etching method, or both may be used. After the etching is completed, the resist mask is removed.
  • the transistor 134 includes an electrode 244 and an electrode 245 over the semiconductor layer 242b and in contact with part of the semiconductor layer 242b.
  • the electrode 244 and the electrode 245 can be formed using a material and a method similar to those of the wiring 121.
  • the transistor 134 includes the semiconductor layer 242b, the electrode 244, and the semiconductor layer 242c over the electrode 245.
  • the semiconductor layer 242c is in contact with a part of each of the semiconductor layer 242b, the electrode 244, and the electrode 245.
  • constituent elements and compositions applicable to the semiconductor layer 242c are not limited thereto.
  • gallium oxide may be used for the semiconductor layer 242c.
  • oxygen doping treatment may be performed on the semiconductor layer 242c.
  • the transistor 241 includes the insulating layer 117 over the semiconductor layer 242c.
  • the insulating layer 117 can function as a gate insulating layer.
  • the insulating layer 117 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 117 may be subjected to oxygen doping treatment.
  • a mask is formed over the insulating layer 117, and part of the semiconductor layer 242c and the insulating layer 117 is selectively etched, so that the island-shaped semiconductor layer 242c and the island-shaped semiconductor layer 242c are formed.
  • the insulating layer 117 may be used.
  • the transistor 134 includes an electrode 243 over the insulating layer 117.
  • the electrode 243 (including another electrode or a wiring formed using the same layer as these) can be formed using a material and a method similar to those of the wiring 121.
  • the electrode 243 is a stack of the electrode 243a and the electrode 243b is shown.
  • the electrode 243a is formed using tantalum nitride
  • the electrode 243b is formed using copper.
  • the electrode 243a functions as a barrier layer and can prevent diffusion of copper element. Therefore, a highly reliable semiconductor device can be realized.
  • the transistor 241 includes an insulating layer 118 that covers the electrode 243.
  • the insulating layer 118 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 118 may be subjected to oxygen doping treatment. Further, the surface of the insulating layer 118 may be subjected to CMP treatment.
  • the insulating layer 119 is provided over the insulating layer 118.
  • the insulating layer 119 can be formed using a material and a method similar to those of the insulating layer 105.
  • the surface of the insulating layer 119 may be subjected to CMP treatment. By performing the CMP treatment, unevenness on the surface of the sample can be reduced, and the coverage of the insulating layer and the conductive layer to be formed thereafter can be improved.
  • openings are formed in part of the insulating layer 119 and the insulating layer 118. A contact plug is formed in the opening.
  • a wiring 127 and a wiring 144 are formed over the insulating layer 119.
  • the wiring 144 is electrically connected to the electrode 273 through a contact plug in an opening provided in the insulating layer 119 and the insulating layer 118.
  • the wiring 127 is electrically connected to the electrode 243 through a contact plug in openings provided in the insulating layer 119 and the insulating layer 118.
  • the imaging device 100 includes an insulating layer 115 so as to cover the wiring 127 and the wiring 144 (including other electrodes or wirings formed using the same layer as these).
  • the insulating layer 115 can be formed using a material and a method similar to those of the insulating layer 105. Further, CMP treatment may be performed on the surface of the insulating layer 115. By performing the CMP treatment, unevenness on the surface of the sample can be reduced, and the coverage of the insulating layer and the conductive layer to be formed thereafter can be improved. An opening is formed in part of the insulating layer 115.
  • a wiring 122, a wiring 123, and a wiring 266 are formed.
  • the wiring 122, the wiring 123, and the wiring 266 are formed in the other layers through openings and contact plugs formed in the insulating layer. It can be electrically connected to a wiring or an electrode of another layer.
  • an insulating layer 116 is provided to cover the wiring 122, the wiring 123, and the wiring 266.
  • the insulating layer 116 can be formed using a material and a method similar to those of the insulating layer 105. Further, CMP treatment may be performed on the surface of the insulating layer 116.
  • FIG. 14A illustrates an enlarged cross-sectional view of the transistor 281 illustrated in FIG. 11 as an example of a transistor included in the peripheral circuit.
  • FIG. 14B is an enlarged cross-sectional view of the transistor 282 illustrated in FIG.
  • the case where the transistor 281 is a p-channel transistor and the transistor 282 is an n-channel transistor is described as an example.
  • the transistor 281 includes an i-type semiconductor 283, a p-type semiconductor 285, an insulating layer 286, an electrode 287, and a sidewall 288 where a channel is formed.
  • a low concentration p-type impurity region 284 is provided in a region overlapping with the side wall 288 in the i-type semiconductor 283.
  • the i-type semiconductor 283 included in the transistor 281 can be formed at the same time as the i-type semiconductor 222 included in the photoelectric conversion element 136 in the same step. Further, the p-type semiconductor 285 included in the transistor 281 can be formed at the same time as the p-type semiconductor 221 included in the photoelectric conversion element 136.
  • the insulating layer 286 can function as a gate insulating layer.
  • the electrode 287 can function as a gate electrode.
  • the low-concentration p-type impurity region 284 can be formed by introducing an impurity element using the electrode 287 as a mask after the electrode 287 is formed and before the sidewall 288 is formed. That is, the low concentration p-type impurity region 284 can be formed by a self-alignment method. Note that the low-concentration p-type impurity region 284 has the same conductivity type as the p-type semiconductor 285, and the concentration of the impurity imparting conductivity is lower than that of the p-type semiconductor 285.
  • the transistor 282 has a structure similar to that of the transistor 281 except that the transistor 282 includes a low-concentration n-type impurity region 294 and an n-type semiconductor 295 instead of the low-concentration p-type impurity region 284 and the p-type semiconductor 285.
  • the n-type semiconductor 295 included in the transistor 282 can be formed at the same time as the n-type semiconductor 223 included in the photoelectric conversion element 136 in the same step.
  • the low-concentration n-type impurity region 294 can be formed by a self-alignment method. Note that the low-concentration n-type impurity region 294 has the same conductivity type as the n-type semiconductor 295, and the concentration of the impurity imparting conductivity is lower than that of the n-type semiconductor 295.
  • various films such as a metal film, a semiconductor film, and an inorganic insulating film disclosed in this specification and the like can be formed by a sputtering method or a plasma CVD method, but other methods, for example, thermal CVD (Chemical Vapor). You may form by the Deposition method.
  • thermal CVD a MOCVD (Metal Organic Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method may be used.
  • the thermal CVD method has an advantage that no defect is generated due to plasma damage because it is a film forming method that does not use plasma.
  • film formation may be performed by sending a source gas and an oxidant into the chamber at the same time, making the inside of the chamber under atmospheric pressure or reduced pressure, reacting in the vicinity of the substrate or on the substrate and depositing on the substrate. .
  • film formation may be performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing source gases for reaction into the chamber, and repeating the order of introducing the gases.
  • each switching valve also referred to as a high-speed valve
  • An active gas such as argon or nitrogen
  • a second source gas is introduced.
  • the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second raw material gas is introduced.
  • the second raw material gas may be introduced after the first raw material gas is exhausted by evacuation.
  • the first source gas is adsorbed on the surface of the substrate to form a first layer, reacts with a second source gas introduced later, and the second layer is stacked on the first layer.
  • a thin film is formed.
  • a thermal CVD method such as an MOCVD method or an ALD method can form various films such as a metal film, a semiconductor film, and an inorganic insulating film disclosed in the embodiments described so far.
  • a metal film such as a metal film, a semiconductor film, and an inorganic insulating film disclosed in the embodiments described so far.
  • In—Ga—Zn When forming a -O film, trimethylindium, trimethylgallium, and dimethylzinc are used. Note that the chemical formula of trimethylindium is In (CH 3 ) 3 .
  • the chemical formula of trimethylgallium is Ga (CH 3 ) 3 .
  • the chemical formula of dimethylzinc is Zn (CH 3 ) 2 .
  • Triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 ) is used instead of dimethylzinc. 2 ) can also be used.
  • hafnium oxide film when a hafnium oxide film is formed by a film forming apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide solution, typically tetrakisdimethylamide hafnium (TDMAH)) is vaporized.
  • hafnium alkoxide solution typically tetrakisdimethylamide hafnium (TDMAH)
  • TDMAH tetrakisdimethylamide hafnium
  • gases that is, source gas and ozone (O 3 ) as an oxidizing agent are used.
  • source gas and ozone (O 3 ) as an oxidizing agent.
  • the chemical formula of tetrakisdimethylamide hafnium is Hf [N (CH 3 ) 2 ] 4 .
  • Other material liquids include tetrakis (ethylmethylamide) hafnium.
  • a source gas obtained by vaporizing a liquid such as trimethylaluminum (TMA)
  • TMA trimethylaluminum
  • H 2 a solvent and an aluminum precursor compound
  • gases of O Two kinds of gases of O are used.
  • trimethylaluminum is Al (CH 3 ) 3 .
  • Other material liquids include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
  • hexachlorodisilane is adsorbed on the film formation surface, chlorine contained in the adsorbate is removed, and an oxidizing gas (O 2 , monoxide) Dinitrogen) radicals are supplied to react with the adsorbate.
  • oxidizing gas O 2 , monoxide
  • tungsten film is formed by a film forming apparatus using ALD
  • an initial tungsten film is formed by repeatedly introducing WF 6 gas and B 2 H 6 gas successively, and then WF 6 gas and H 2.
  • a tungsten film is formed by successively introducing gases.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film such as an In—Ga—Zn—O film is formed by a film formation apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially introduced, and In -O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are repeatedly introduced sequentially to form a GaO layer, and then Zn (CH 3 ) 2 gas and O 3 gas are successively introduced repeatedly.
  • ZnO layer is not limited to this example.
  • a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed using these gases.
  • O 3 may an inert gas instead of the gas such as Ar also be used of H 2 O gas obtained by bubbling with water, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Zn (CH 3 ) 2 gas may be used.
  • Peripheral circuits and pixel circuits Peripheral circuits and pixel circuits, OR circuits, AND circuits, NAND circuits, NOR circuits, etc., inverter circuits, buffer circuits, shift register circuits, flip-flop circuits, encoder circuits, decoder circuits, amplifier circuits, analog switches
  • a circuit, an integration circuit, a differentiation circuit, a memory element, and the like can be provided as appropriate.
  • CMOS circuit or the like that can be used for a peripheral circuit and a pixel circuit is described with reference to FIGS.
  • FIGS. 15A to 15E “OS” is described in a circuit symbol of a transistor including an oxide semiconductor in order to clearly indicate that the transistor includes an oxide semiconductor. It is attached.
  • the CMOS circuit illustrated in FIG. 15A illustrates a configuration example of a so-called inverter circuit in which a p-channel transistor 281 and an n-channel transistor 282 are connected in series and gates thereof are connected.
  • the CMOS circuit illustrated in FIG. 15B illustrates a configuration example of a so-called analog switch circuit in which a p-channel transistor 281 and an n-channel transistor 282 are connected in parallel.
  • FIG. 15C a configuration example of a so-called memory element in which one of a source and a drain of an n-channel transistor 289 is connected to a gate of a p-channel transistor and one electrode of a capacitor 257.
  • FIG. 15D illustrates a configuration example of a so-called memory element in which one of a source and a drain of an n-channel transistor 289 is connected to one electrode of a capacitor 257.
  • electric charge input from the other of the source and the drain of the transistor 289 can be held in the node 256.
  • the charge of the node 256 can be held for a long time.
  • the transistor 281 may be a transistor including an oxide semiconductor in a semiconductor layer where a channel is formed.
  • a circuit illustrated in FIG. 15E illustrates a configuration example of an optical sensor.
  • one of a source and a drain of a transistor 292 in which an oxide semiconductor is used for a semiconductor layer in which a channel is formed is electrically connected to a photodiode 291 and the other of the source and the drain of the transistor 292 is a node.
  • the gate of the transistor 293 is electrically connected through the H.254.
  • off-state current can be extremely small; therefore, the potential of the node 254 determined in accordance with the amount of received light is unlikely to fluctuate. Therefore, it is possible to realize an imaging device that is hardly affected by noise. In addition, an imaging device with high linearity can be realized.
  • a circuit in which the shift register circuit 1800 and the buffer circuit 1900 illustrated in FIG. Alternatively, a circuit in which the shift register circuit 1810, the buffer circuit 1910, and the analog switch circuit 2100 illustrated in FIG. Each vertical output line 2110 is selected by the analog switch circuit 2100 and outputs an output signal to the output line 2200.
  • the analog switch circuit 2100 can be sequentially selected by the shift register circuit 1810 and the buffer circuit 1910.
  • an integration circuit as shown in FIGS. 17A, 17B, and 17C may be connected to the wiring 137 (OUT).
  • the S / N ratio of the readout signal can be increased and weaker light can be detected. That is, the sensitivity of the imaging device can be increased.
  • FIG. 17A illustrates an integration circuit using an operational amplifier circuit (also referred to as an OP amplifier).
  • the inverting input terminal of the operational amplifier circuit is connected to the wiring 137 through the resistance element R.
  • the non-inverting input terminal of the operational amplifier circuit is connected to the ground potential.
  • the output terminal of the operational amplifier circuit is connected to the inverting input terminal of the operational amplifier circuit via the capacitive element C.
  • FIG. 17B illustrates an integration circuit using an operational amplifier circuit having a structure different from that in FIG.
  • the inverting input terminal of the operational amplifier circuit is connected to the wiring 137 (OUT) through the resistor element R and the capacitor element C1.
  • the non-inverting input terminal of the operational amplifier circuit is connected to the ground potential.
  • the output terminal of the operational amplifier circuit is connected to the inverting input terminal of the operational amplifier circuit via the capacitive element C2.
  • FIG. 17C illustrates an integration circuit using an operational amplifier circuit having a structure different from those in FIGS. 17A and 17B.
  • the non-inverting input terminal of the operational amplifier circuit is connected to the wiring 137 through the resistance element R.
  • the inverting input terminal of the operational amplifier circuit is connected to the inverting input terminal of the operational amplifier circuit.
  • the resistance element R and the capacitance element C constitute a CR integration circuit.
  • the operational amplifier circuit constitutes a unity gain buffer.
  • a transistor 410 illustrated in FIG. 18A1 is a channel protection transistor which is a kind of bottom-gate transistor.
  • the transistor 410 includes an electrode 246 that can function as a gate electrode over the insulating layer 109.
  • the semiconductor layer 242 is provided over the electrode 246 with the insulating layer 117 interposed therebetween.
  • the electrode 246 can be formed using a material and a method similar to those of the wiring 121.
  • the transistor 410 includes an insulating layer 209 that can function as a channel protective layer over the channel formation region of the semiconductor layer 242.
  • the insulating layer 209 can be formed using a material and a method similar to those of the insulating layer 117. Part of the electrode 244 and part of the electrode 249 are formed over the insulating layer 209.
  • the insulating layer 209 By providing the insulating layer 209 over the channel formation region, it is possible to prevent the semiconductor layer 242 from being exposed when the electrode 244 and the electrode 249 are formed. Accordingly, the semiconductor layer 242 can be prevented from being thinned when the electrode 244 and the electrode 249 are formed. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • a transistor 411 illustrated in FIG. 18A2 is different from the transistor 410 in that the transistor 411 includes an electrode 213 that can function as a back gate electrode over the insulating layer 118.
  • the electrode 213 can be formed using a material and a method similar to those of the wiring 121.
  • the back gate electrode is formed using a conductive layer, and the channel formation region of the semiconductor layer is sandwiched between the gate electrode and the back gate electrode. Therefore, the back gate electrode can function in the same manner as the gate electrode.
  • the potential of the back gate electrode may be the same as that of the gate electrode, or may be a GND potential or an arbitrary potential.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate electrode independently of the gate electrode.
  • Both the electrode 246 and the electrode 213 can function as gate electrodes.
  • the insulating layer 117, the insulating layer 209, and the insulating layer 118 can function as gate insulating layers.
  • the other is sometimes referred to as a “back gate electrode”.
  • the electrode 246 when the electrode 213 is referred to as a “gate electrode”, the electrode 246 may be referred to as a “back gate electrode”.
  • the transistor 411 can be regarded as a kind of top-gate transistor.
  • One of the electrode 246 and the electrode 213 may be referred to as a “first gate electrode”, and the other may be referred to as a “second gate electrode”.
  • the electrode 246 and the electrode 213 With the electrode 246 and the electrode 213 with the semiconductor layer 242 interposed therebetween, and further by setting the electrode 246 and the electrode 213 to have the same potential, a region where carriers flow in the semiconductor layer 242 becomes larger in the film thickness direction. The amount of carrier movement increases. As a result, the on-state current of the transistor 411 increases and the field-effect mobility increases.
  • the transistor 411 has a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 411 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • the gate electrode and the back gate electrode are formed using conductive layers, they have a function of preventing an electric field generated outside the transistor from acting on a semiconductor layer in which a channel is formed (particularly, an electric field shielding function against static electricity). .
  • the electric field shielding function can be improved by forming the back gate electrode larger than the semiconductor layer and covering the semiconductor layer with the back gate electrode.
  • the electrode 246 and the electrode 213 each have a function of shielding an electric field from the outside, charges such as charged particles generated on the insulating layer 109 side or above the electrode 213 do not affect the channel formation region of the semiconductor layer 242.
  • deterioration of a stress test for example, a gate bias-temperature (GBT) stress test in which a negative charge is applied to the gate
  • GBT gate bias-temperature
  • the BT stress test is a kind of accelerated test, and a change in transistor characteristics (that is, a secular change) caused by long-term use can be evaluated in a short time.
  • the amount of change in the threshold voltage of the transistor before and after the BT stress test is an important index for examining reliability. Before and after the BT stress test, the smaller the variation amount of the threshold voltage, the higher the reliability of the transistor.
  • the electrode 246 and the electrode 213 are included, and the electrode 246 and the electrode 213 are set to the same potential, the amount of variation in threshold voltage is reduced. For this reason, variation in electrical characteristics among a plurality of transistors is reduced at the same time.
  • a transistor having a back gate electrode also has a smaller threshold voltage variation before and after the + GBT stress test in which a positive charge is applied to the gate than a transistor having no back gate electrode.
  • the back gate electrode when light enters from the back gate electrode side, the back gate electrode is formed using a light-shielding conductive film, whereby light can be prevented from entering the semiconductor layer from the back gate electrode side. Therefore, light deterioration of the semiconductor layer can be prevented, and deterioration of electrical characteristics such as shift of the threshold voltage of the transistor can be prevented.
  • a highly reliable transistor can be realized.
  • a highly reliable semiconductor device can be realized.
  • a transistor 420 illustrated in FIG. 18B1 is a channel-protective transistor that is one of bottom-gate transistors.
  • the transistor 420 has substantially the same structure as the transistor 410 except that the insulating layer 209 covers the semiconductor layer 242.
  • the semiconductor layer 242 and the electrode 244 are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 209 that overlaps with the semiconductor layer 242.
  • the semiconductor layer 242 and the electrode 249 are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 209 which overlaps with the semiconductor layer 242.
  • a region of the insulating layer 209 that overlaps with a channel formation region can function as a channel protective layer.
  • a transistor 421 illustrated in FIG. 18B2 is different from the transistor 420 in that the transistor 421 includes an electrode 213 that can function as a back gate electrode over the insulating layer 118.
  • the semiconductor layer 242 By providing the insulating layer 209, exposure of the semiconductor layer 242 that occurs when the electrode 244 and the electrode 249 are formed can be prevented. Accordingly, the semiconductor layer 242 can be prevented from being thinned when the electrode 244 and the electrode 249 are formed.
  • the distance between the electrode 244 and the electrode 246 and the distance between the electrode 249 and the electrode 246 are longer than those in the transistor 410 and the transistor 411. Accordingly, parasitic capacitance generated between the electrode 244 and the electrode 246 can be reduced. In addition, parasitic capacitance generated between the electrode 249 and the electrode 246 can be reduced. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • a transistor 430 illustrated in FIG. 19A1 is a kind of top-gate transistor.
  • the transistor 430 includes the semiconductor layer 242 over the insulating layer 109, and includes the electrode 244 in contact with part of the semiconductor layer 242 and the electrode 249 in contact with part of the semiconductor layer 242 over the semiconductor layer 242 and the insulating layer 109.
  • the insulating layer 117 is provided over the semiconductor layer 242, the electrode 244, and the electrode 249, and the electrode 246 is provided over the insulating layer 117.
  • the transistor 430 can reduce the parasitic capacitance generated between the electrode 246 and the electrode 244 and the parasitic capacitance generated between the electrode 246 and the electrode 249 because the electrode 246 and the electrode 244 and the electrode 246 and the electrode 249 do not overlap with each other. it can.
  • the impurity element 255 is introduced into the semiconductor layer 242 using the electrode 246 as a mask, whereby an impurity region can be formed in the semiconductor layer 242 in a self-aligned manner. (See FIG. 19 (A3)). According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • the impurity element 255 can be introduced using an ion implantation apparatus, an ion doping apparatus, or a plasma treatment apparatus.
  • the impurity element 255 for example, at least one element of a Group 13 element or a Group 15 element can be used. In the case where an oxide semiconductor is used for the semiconductor layer 242, as the impurity element 255, at least one element of a rare gas, hydrogen, and nitrogen can be used.
  • a transistor 431 illustrated in FIG. 19A2 is different from the transistor 430 in that the electrode 213 and the insulating layer 217 are included.
  • the transistor 431 includes an electrode 213 formed over the insulating layer 109 and an insulating layer 217 formed over the electrode 213.
  • the electrode 213 can function as a back gate electrode.
  • the insulating layer 217 can function as a gate insulating layer.
  • the insulating layer 217 can be formed using a material and a method similar to those of the insulating layer 205.
  • the transistor 431 is a transistor having a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 431 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • a transistor 440 illustrated in FIG. 19B1 is one of top-gate transistors.
  • the transistor 440 is different from the transistor 430 in that the semiconductor layer 242 is formed after the electrodes 244 and 249 are formed.
  • a transistor 441 illustrated in FIG. 19B2 is different from the transistor 440 in that the electrode 213 and the insulating layer 217 are included.
  • part of the semiconductor layer 242 is formed over the electrode 244 and the other part of the semiconductor layer 242 is formed over the electrode 249.
  • the transistor 441 is a transistor having a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 441 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • the transistor 440 and the transistor 441 can also form impurity regions in a self-aligned manner in the semiconductor layer 242 by introducing the impurity element 255 into the semiconductor layer 242 using the electrode 246 as a mask after the electrode 246 is formed. it can. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized. According to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • a transistor 450 illustrated in FIGS. 20A and 20B has a structure in which a top surface and a side surface of a semiconductor layer 242b are covered with a semiconductor layer 242c.
  • 20A is a top view of the transistor 450.
  • FIG. 20B is a cross-sectional view (cross-sectional view in the channel length direction) of the portion indicated by the dashed-dotted line X1-X2 in FIG.
  • 20C is a cross-sectional view (cross-sectional view in the channel width direction) of the portion indicated by the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 450 has a structure in which the semiconductor layer 242b can be electrically surrounded by the electric field of the electrode 243.
  • a transistor structure that electrically surrounds a semiconductor layer in which a channel is formed by an electric field of a conductive film is referred to as a surrounded channel (s-channel) structure.
  • a transistor having an s-channel structure is also referred to as an “s-channel transistor” or an “s-channel transistor”.
  • a channel may be formed in the entire semiconductor layer 242b (bulk).
  • the drain current of the transistor can be increased and a larger on-current can be obtained. Further, the entire region of the channel formation region formed in the semiconductor layer 242b can be depleted by the electric field of the electrode 243. Therefore, in the s-channel structure, the off-state current of the transistor can be further reduced.
  • the exposed semiconductor layer 242a may be removed when the semiconductor layer 242b is formed. In this case, the side surfaces of the semiconductor layer 242a and the semiconductor layer 242b may be aligned.
  • FIG. 21A is a top view of the transistor 451.
  • FIG. 21B is a cross-sectional view illustrating a portion indicated by the dashed-dotted line X1-X2 in FIG.
  • FIG. 21C is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y1-Y2 in FIG.
  • FIG. 22A is a top view of the transistor 452.
  • FIG. 22B is a cross-sectional view illustrating a portion indicated by the dashed-dotted line X1-X2 in FIG. 22C is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y1-Y2 in FIG.
  • the layer 214 is provided over the insulating layer 119, but may be provided over the insulating layer 118.
  • the layer 214 is formed using a light-blocking material, variation in characteristics of the transistor due to light irradiation, reduction in reliability, or the like can be prevented. Note that the above effect can be enhanced by forming the layer 214 at least larger than the semiconductor layer 242b and covering the semiconductor layer 242b with the layer 214.
  • the layer 214 can be formed using an organic material, an inorganic material, or a metal material. In the case where the layer 214 is formed using a conductive material, a voltage may be supplied to the layer 214 or the layer 214 may be in an electrically floating (floating) state.
  • the electrode 245 when the transistor 134 is turned off, the electrode 245 is in a floating state and is easily affected by surrounding potential fluctuations such as noise. In other words, when the transistor 134 is turned off, the potential of the electrode 245 that can function as the node 152 may fluctuate due to the influence of a surrounding electric field such as noise.
  • the electrode 212 can be formed using a material and a method similar to those of the wiring 121.
  • a display device such as a television or a monitor, a lighting device, a desktop or notebook personal computer, a word processor, a DVD (Digital Versatile Disc), or the like is stored in a recording medium
  • Playback device for playing back still images or moving images, portable CD player, radio, tape recorder, headphone stereo, stereo, navigation system, table clock, wall clock, cordless telephone cordless handset, transceiver, mobile phone, car phone, portable Large-sized game machines such as game machines, tablet terminals, pachinko machines, calculators, personal digital assistants, electronic notebooks, electronic books, electronic translators, voice input devices, video cameras, digital still cameras, electric shavers, microwave ovens, etc.
  • Heating equipment Electric rice cooker, electric washing machine, electric vacuum cleaner, water heater, electric fan, hair dryer, air conditioner, humidifier, dehumidifier, etc., dishwasher, dish dryer, clothes dryer, futon dryer, Electric refrigerator, electric freezer, electric refrigerator-freezer, DNA storage freezer, flashlight, tools such as chainsaw, smoke detector, medical equipment such as dialysis machine, facsimile, printer, printer multifunction device, automatic teller machine (ATM) And vending machines. Further examples include industrial equipment such as guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, power storage systems, power storage devices for power leveling and smart grids.
  • an engine using fuel and a moving body driven by an electric motor using electric power from a non-aqueous secondary battery are also included in the category of electronic devices.
  • the moving body include an electric vehicle (EV), a hybrid vehicle (HEV) having both an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHEV), a tracked vehicle in which these tire wheels are changed to an endless track, and electric assist.
  • EV electric vehicle
  • HEV hybrid vehicle
  • PHEV plug-in hybrid vehicle
  • Examples include motorbikes including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and space ships.
  • FIG. 24A illustrates a video camera, which includes a first housing 941, a second housing 942, a display portion 943, operation keys 944, a lens 945, a connection portion 946, and the like.
  • the operation key 944 and the lens 945 are provided in the first housing 941, and the display portion 943 is provided in the second housing 942.
  • the first housing 941 and the second housing 942 are connected by a connection portion 946, and the angle between the first housing 941 and the second housing 942 can be changed by the connection portion 946. is there.
  • the video on the display portion 943 may be switched according to the angle between the first housing 941 and the second housing 942 in the connection portion 946.
  • the imaging device of one embodiment of the present invention can be provided at a position where the lens 945 is focused.
  • FIG. 24B illustrates a cellular phone, which includes a housing 951, a display portion 952, a microphone 957, a speaker 954, a camera 959, an input / output terminal 956, an operation button 955, and the like.
  • the imaging device of one embodiment of the present invention can be used for the camera 959.
  • FIG. 24C illustrates a digital camera, which includes a housing 921, a shutter button 922, a microphone 923, a light-emitting portion 927, a lens 925, and the like.
  • the imaging device of one embodiment of the present invention can be provided at a position where the lens 925 becomes a focal point.
  • FIG. 24D illustrates a portable game machine including a housing 901, a housing 902, a display portion 903, a display portion 904, a microphone 905, a speaker 906, operation keys 907, a stylus 908, a camera 909, and the like.
  • the portable game machine illustrated in FIG. 23A includes two display portions 903 and 904, the number of display portions included in the portable game device is not limited thereto.
  • the imaging device of one embodiment of the present invention can be used for the camera 909.
  • FIG. 24E illustrates a wristwatch-type information terminal including a housing 931, a display portion 932, a wristband 933, a camera 939, and the like.
  • the display unit 932 may be a touch panel.
  • the imaging device of one embodiment of the present invention can be used for the camera 909.
  • FIG. 24F illustrates a portable data terminal including a first housing 911, a display portion 912, a camera 919, and the like. Information can be input and output by a touch panel function of the display portion 912.
  • the imaging device of one embodiment of the present invention can be used for the camera 909.
  • the electronic device described above is not particularly limited as long as the imaging device of one embodiment of the present invention is included.

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Abstract

生産性が良好でダイナミックレンジが向上した固体撮像装置を提供する。ｉ型半導体層を有する光電 変換素子と、 機能素子と、 配線と、 を有する撮像装置において、 平面視における機能素子および配線 と、 ｉ型半導体層が重なる面積を、 平面視におけるｉ型半導体層の面積の好ましくは３５％以下、 よ り好ましくは１５％以下、 さらに好ましくは１０％以下とする。 複数の光電変換素子を同一の半導体 層中に設けることで、 それぞれの光電変換素子を分離する工程を削減できる。 複数の光電変換素子が 有するそれぞれのｉ型半導体層は、ｐ型半導体層またはｎ型半導体層により分離される。

Description

撮像装置
本発明の一態様は、撮像装置に関する。具体的には、フォトセンサを有する複数の画素が設けられた撮像装置に関する。更には、当該撮像装置を有する電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。例えば、本発明の一態様は、物、方法、もしくは製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、もしくは組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、記憶装置、プロセッサそれらの駆動方法またはそれらの製造方法に関する。
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や半導体回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、撮像装置、および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、および電子機器なども半導体装置を有する場合がある。
撮像装置は、携帯電話に標準的に組み込まれており、普及が進んでいる（例えば、特許文献１）。特に、ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに対して、低価格、高解像度、低消費電力などの特徴があり、撮像装置の大部分はＣＭＯＳイメージセンサで構成されている。
米国特許第７０４６２８２号
ＣＭＯＳイメージセンサを用いた撮像装置では、様々な環境下での撮像を可能にするために、ダイナミックレンジの向上が求められている。
また、撮像装置の性能を評価する上で、低消費電力であることも求められる重要な性能の一つである。特に、携帯電話などの携帯型の電子機器だと、撮像装置の消費電力が多いと、連続使用時間が短くなってしまう。
本発明の一態様は、ダイナミックレンジが向上した撮像装置などを提供することを課題の一とする。または、本発明の一態様は、撮像された画像の品質が良好な撮像装置などを提供することを課題の一とする。または、本発明の一態様は、消費電力の少ない撮像装置などを提供することを課題の一とする。または、本発明の一態様は、生産性の良好な撮像装置などを提供することを課題の一とする。または、本発明の一態様は、新規な撮像装置または新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、光電変換素子と、第１乃至第４のトランジスタと、容量素子と、第１乃至第７の配線と、を有し、光電変換素子は、ｎ型半導体と、ｐ型半導体と、を有し、第１の配線は、ｎ型半導体またはｐ型半導体の一方と電気的に接続され、ｎ型半導体またはｐ型半導体の他方は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのゲートは第２の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、第２のトランジスタのソースまたはドレインの一方は第３の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、第２のトランジスタのゲートは第４の配線と電気的に接続され、容量素子の一方の電極は第１のノードと電気的に接続され、容量素子の他方の電極は第１の配線と電気的に接続され、第３のトランジスタのゲートは第１のノードと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は第５の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続され、第４のトランジスタのゲートは第７の配線と電気的に接続された撮像装置である。
光電変換素子はｉ型半導体を有し、平面視において、第１乃至第４のトランジスタのそれぞれとｉ型半導体が互いに重なる面積、容量素子とｉ型半導体が互いに重なる面積、及び第１乃至第７の配線のそれぞれとｉ型半導体が互いに重なる面積の合計面積は、ｉ型半導体の面積の３５％以下であることが好ましい。
第１乃至第４のトランジスタは、チャネルが形成される半導体に酸化物半導体を用いることが好ましい。
また、第１乃至第４のトランジスタに用いる半導体は、光電変換素子が有するｉ型半導体と異なる禁制帯幅を有してもよい。
または、本発明の一態様は、少なくとも第１及び第２の光電変換素子を有する撮像装置であって、第１及び第２の光電変換素子はｉ型半導体を有し、第１の光電変換素子が有するｉ型半導体と、第２の光電変換素子が有するｉ型半導体は、ｎ型半導体またはｐ型半導体を介して隣接することを特徴とする撮像装置である。
本発明の一態様により、ダイナミックレンジが向上した撮像装置などを提供することができる。または、撮像された画像の品質が向上した撮像装置などを提供することができる。または、撮像間隔の短い撮像装置などを提供することができる。または、消費電力の少ない撮像装置などを提供することができる。または、生産性の良好な撮像装置などを提供することを課題の一とする。または、新規な撮像装置または新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様の撮像装置の構成例を説明する図。 周辺回路の構成例を説明する図。 画素の構成例を説明する図。 画素駆動回路の平面及び画素の回路図。 画素の構成例を説明する斜視図。 画素をマトリクス状に配置した例を示す図。 マトリクス状に配置した画素の回路構成例を説明する図。 光電変換素子をマトリクス状に配置した例を示す図。 画素の構成例を説明する図。 画素の構成例を説明する図。 撮像装置の構成例を説明する図。 トランジスタの一例を説明する図。 エネルギーバンド構造を説明する図。 トランジスタの一例を説明する図。 回路構成の一例を説明する図。 回路構成の一例を説明する図。 回路構成の一例を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 容量素子の一形態を説明する図。 本発明の一態様に係る電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有しておらず、第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、第１の接続経路は、第２の接続経路を有しておらず、第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、第３の接続経路は、第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、第１の電気的パスは、第２の電気的パスを有しておらず、第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、第３の接続経路は、第４の接続経路を有しておらず、第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリフッ化ビニルまたは塩化ビニルなどのビニル、ポリプロピレン、ポリエステルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図（「平面図」ともいう。）において、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線等の記載を省略する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ電位）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、「チャネル幅」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
（実施の形態１）
本実施の形態では、本発明の一態様の撮像装置について、図面を参照して説明する。
＜撮像装置１００の構成例＞
図１（Ａ）は、本発明の一態様の撮像装置１００の構成例を示す平面図である。撮像装置１００は、画素部１１０と、第１の回路２６０、第２の回路２７０、第３の回路２８０、及び第４の回路２９０を有する。画素部１１０は、ｐ行ｑ列（ｐ及びｑは２以上の自然数）のマトリクス状に配置された複数の画素１１１（撮像素子）を有する。第１の回路２６０乃至第４の回路２９０は、複数の画素１１１に接続し、複数の画素１１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、第１の回路２６０乃至第４の回路２９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路２６０は周辺回路の一部と言える。
例えば、第１の回路２６０または第４の回路２９０は、画素１１１から出力されたアナログ信号を処理する機能を有する。例えば、図２に示すように、第１の回路２６０に信号処理回路２６１、列駆動回路２６２、出力回路２６３などを設けてもよい。
また、図２に示す信号処理回路２６１は、列ごとに設けられた回路２６４を有する。回路２６４は、ノイズの除去、アナログ−デジタル変換などの信号処理を行う機能を有することができる。図２に示す回路２６４は、アナログ−デジタル変換の機能を有する。信号処理回路２６１は列並列型（カラム型）アナログ−デジタル変換装置として機能することができる。
回路２６４は、コンパレータ２６４ａとカウンタ回路２６４ｂを有する。コンパレータ２６４ａは、列ごとに設けられた配線１２３から入力されるアナログ信号と、配線２６７から入力される参照用電位信号（例えば、ランプ波信号）の電位を比較する機能を有する。カウンタ回路２６４ｂは、配線２６８からクロック信号が入力される。カウンタ回路２６４ｂは、コンパレータ２６４ａでの比較動作により第１の値が出力されている期間を計測し、計測結果をＮビットデジタル値として保持する機能を有する。
列駆動回路２６２は、列選択回路、水平駆動回路等とも呼ばれる。列駆動回路２６２は、信号を読み出す列を選択する選択信号を生成する。列駆動回路２６２は、シフトレジスタなどで構成することができる。列駆動回路２６２により列が順次選択され、選択された列の回路２６４から出力された信号が、配線２６９を介して出力回路２６３に入力される。配線２６９は水平転送線として機能することができる。
出力回路２６３に入力された信号は、出力回路２６３で処理されて、撮像装置１００の外部に出力される。出力回路２６３は、例えばバッファ回路で構成することができる。また、出力回路２６３は、撮像装置１００の外部に信号を出力するタイミングを制御できる機能を有していてもよい。
また、例えば、第２の回路２７０または第３の回路２８０は、信号を読み出す画素１１１を選択する選択信号を生成して出力する機能を有する。なお、第２の回路２７０または第３の回路２８０を、行選択回路、又は垂直駆動回路と呼ぶ場合がある。
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。周辺回路に用いるトランジスタなどは、後述する光電変換素子１３６を形成する半導体の他の一部を用いて形成してもよい。また、周辺回路に用いるトランジスタなどは、後述する画素駆動回路１１２を形成する半導体の他の一部を用いて形成してもよい。また、周辺回路に用いるトランジスタなどは、これらのトランジスタなどを組み合わせて用いてもよい。また、周辺回路の一部または全部をＩＣ等の半導体装置で実装してもよい。
なお、周辺回路は、第１の回路２６０乃至第４の回路２９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路２６０または第４の回路２９０の一方の機能を、第１の回路２６０または第４の回路２９０の他方に付加して、第１の回路２６０または第４の回路２９０の一方を省略してもよい。また、例えば、第２の回路２７０または第３の回路２８０の一方の機能を、第２の回路２７０または第３の回路２８０の他方に付加して、第２の回路２７０または第３の回路２８０の一方を省略してもよい。また、例えば、第１の回路２６０乃至第４の回路２９０のいずれか１つに、他の回路の機能を付加して、第１の回路２６０乃至第４の回路２９０のいずれか１つ以外を省略してもよい。
また、図１（Ｂ）に示すように、撮像装置１００が有する画素部１１０において画素１１１を傾けて、斜めに配置してもよい。画素１１１を傾けて配置することにより、行方向及び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置１００で撮像された画像の品質をより高めることができる。
［画素１１１の構成例］
画素１１１の構成例について、図３乃至図５を用いて説明する。画素１１１は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、容量素子１３５、及び光電変換素子１３６などの機能素子を有する。また、画素１１１を構成する機能素子のうち、光電変換素子１３６以外の機能素子で構成した回路を画素駆動回路１１２と呼ぶ。なお、画素駆動回路１１２は光電変換素子１３６と電気的に接続される。画素駆動回路１１２は、光電変換素子１３６の受光量に応じたアナログ信号を生成する機能を有する。
図３（Ａ）は、画素１１１の平面図である。図３（Ｂ）は、光電変換素子１３６の平面図である。図４（Ａ）は、画素駆動回路１１２の平面図である。図４（Ｂ）は、画素１１１の回路図である。図５は、画素１１１の構成を説明する斜視図である。画素１１１は、光電変換素子１３６の上に画素駆動回路１１２を有する。
光電変換素子１３６は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を有する。光電変換素子１３６は、平面視において、ｐ型半導体２２１とｎ型半導体２２３の間にｉ型半導体２２２を挟んで形成されている。なお、光電変換素子１３６はｉ型半導体２２２を設けずにｐ型半導体２２１とｎ型半導体２２３で構成することもできるが、光電変換素子１３６にｉ型半導体２２２を設けることで受光感度を高めることができる。
なお、真性半導体（ｉ型半導体）は、理想的には、不純物を含まずにフェルミレベルが禁制帯のほぼ中央に位置する半導体であるが、本明細書等では、ドナーとなる不純物またはアクセプタとなる不純物を添加して、フェルミレベルが禁制帯のほぼ中央に位置するようにした半導体も真性半導体に含む。また、ドナーとなる不純物またはアクセプタとなる不純物を含む半導体であっても、真性半導体として機能できる状態の半導体であれば、当該半導体は真性半導体に含まれる。
ｐ型半導体２２１およびｎ型半導体２２３は、平面視において櫛歯状に形成し、ｉ型半導体２２２を介して噛み合うように形成することが好ましい。ｐ型半導体２２１およびｎ型半導体２２３を櫛歯状にすることで、ｐ型半導体２２１とｎ型半導体２２３が向き合う距離Ｄを長くすることができる。なお、距離Ｄは、平面視においてｐ型半導体２２１とｎ型半導体２２３に挟まれたｉ型半導体２２２の中央を通る線の長さとも言える。距離Ｄを長くすることにより、光電変換素子１３６の検出感度を高めることができる。よって、検出感度の高い撮像装置１００を提供することができる。図３（Ｂ）に、距離Ｄの位置を破線で示す。また、画素１１１で可視光を検出する場合、平面視におけるｐ型半導体２２１からｎ型半導体２２３までの距離Ｅ（ｉ型半導体２２２の幅）は、８００ｎｍ以上とすることが好ましい（図３（Ｂ）参照）。
トランジスタ１３１のソースまたはドレインの一方は配線１２３と電気的に接続され、ソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方と電気的に接続されている。トランジスタ１３１のゲートは配線１２５と電気的に接続されている。トランジスタ１３２のソースまたはドレインの他方は配線１２４と電気的に接続され、トランジスタ１３２のゲートはノード１５２と電気的に接続されている。トランジスタ１３３のソースまたはドレインの一方は配線１２２と電気的に接続され、ソースまたはドレインの他方はノード１５２と電気的に接続されている。トランジスタ１３３のゲートは配線１２６と電気的に接続されている。トランジスタ１３４のソースまたはドレインの一方はノード１５１と電気的に接続され、ソースまたはドレインの他方はノード１５２と電気的に接続されている。トランジスタ１３４のゲートは配線１２７と電気的に接続されている。光電変換素子１３６（フォトダイオード）の一方の電極（例えば、カソード）は、ノード１５１と電気的に接続され、他方の電極（例えば、アノード）は配線１２１と電気的に接続されている（図４（Ａ）、図４（Ｂ）参照）。
ノード１５２は電荷蓄積部として機能する。また、トランジスタ１３４は光電変換素子１３６の受光量に応じた電荷をノード１５２に転送するための転送トランジスタとして機能できる。また、トランジスタ１３３はノード１５２の電位をリセットするためのリセットトランジスタとして機能できる。また、トランジスタ１３２はノード１５２に蓄積された電荷を増幅する増幅トランジスタとして機能することができる。また、トランジスタ１３１はトランジスタ１３２で増幅された信号を読み出すための読み出しトランジスタとして機能できる。
光電変換素子１３６及び画素駆動回路１１２により生成されたアナログ信号は配線１２３に供給される。また、例えば、配線１２１は電位ＶＰＤを供給する機能を有する。例えば、配線１２２は電位ＶＲＳを供給する機能を有する。例えば、配線１２４は電位ＶＰＩを供給する機能を有する。例えば、配線１２５は電位ＳＥＬを供給する機能を有する。例えば、配線１２６は電位ＰＲを供給する機能を有する。例えば、配線１２７は電位ＴＸを供給する機能を有する。例えば、配線１２８は電位ＶＰＩを供給する機能を有する。
また、本実施の形態では、配線１２１は画素１１１の外周部を囲うように、網状に設けられている。配線１２１はｐ型半導体２２１と電気的に接続されている。配線１２１網状に設けることで、画素部１１０内の配線１２１の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。また、トランジスタ１３４のソースまたはドレインの一方を配線１２９と電気的に接続し、配線１２９をｎ型半導体２２３と電気的に接続してもよい（図５参照）。また、トランジスタ１３１のソースまたはドレインの一方を配線１４１と電気的に接続し、配線１４１を配線１２３と電気的に接続してもよい。また、トランジスタ１３２のソースまたはドレインの他方を配線１４２と電気的に接続し、配線１４２を配線１２４と電気的に接続してもよい。また、トランジスタ１３３のソースまたはドレインの一方を配線１４３と電気的に接続し、配線１４３を配線１２２と電気的に接続してもよい。また、容量素子１３５の他方の電極を配線１４４と電気的に接続し、配線１４４を配線１４５と電気的に接続し、配線１４５を配線１２１と電気的に接続してもよい。なお、本実施の形態では、配線１２４と交差し、かつ、電気的に接続する配線１２８を設ける例を示している。配線１２８を設けることで、画素部１１０内の配線１２４の電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。なお、容量素子１３５としてトランジスタの寄生容量を用いてもよい。
また、画素１１１を構成する機能素子、配線（電極）は、可能な限りｐ型半導体２２１および／またはｎ型半導体２２３の上に形成し、可能な限りｉ型半導体２２２と重ならないようにすることが好ましい。具体的には、平面視におけるｉ型半導体２２２と機能素子および配線が重なる面積を、平面視におけるｉ型半導体２２２の面積の好ましくは３５％以下、より好ましくは２０％以下、さらに好ましくは１０％以下とすればよい。換言すると、平面視において、ｉ型半導体２２２全体の面積に対する実際に受光可能な面積の割合（「有効開口率」ともいう）が好ましくは６５％以上、より好ましくは８０％以上、さらに好ましくは９０％以上とすればよい。有効開口率を高めてｉ型半導体２２２の露出面積を増やすことで、撮像装置１００の検出感度を高めることができる。また、撮像装置１００のダイナミックレンジを高めることができる。
複数の画素１１１をマトリクス状に配置する例を図６及び図７に示す。図６は、画素１１１を、３行（ｎ乃至ｎ＋２行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。図７は、図６に対応する回路図である。図６及び図７では、ｍ列とｍ＋１列（例えば奇数列と偶数列）で画素１１１の構成を左右入れ替えて鏡面対象とする例を示している。
また、ｎ行目の配線１２８を、電位ＶＰＩを供給する機能を有する配線１２４と電気的に接続し、ｎ＋１行目の配線１２８を、電位ＶＲＳを供給する機能を有する配線１２２と電気的に接続している。このように、配線１２８と電気的に接続する配線１２２または配線１２４配線を一定周期毎に変えることで、画素部１１０内の電位ＶＰＩ及び電位ＶＲＳの電位ばらつきを低減し、撮像装置１００の動作を安定させ、撮像装置１００の信頼性を高めることができる。
図８は、画素１１１が有する光電変換素子１３６を、３行（ｎ乃至ｎ＋２行）２列（ｍ及びｍ＋１列）のマトリクス状に配置した例を示す平面図である。光電変換素子１３６は、画素１１１毎に半導体層を分離することなく形成することができる。具体的には、画素部１１０内全体に半導体層を形成し、イオン注入法や、イオンドーピング法などを用いて当該半導体層内にｐ型半導体２２１、ｎ型半導体２２３、及びｉ型半導体２２２として機能する領域を形成することができる。また、画素毎にｉ型半導体２２２をｐ型半導体２２１で囲むことで、隣接画素間のｉ型半導体２２２との電気的な干渉を防ぐことができる。光電変換素子１３６を構成する半導体層を画素毎に分離する必要がないため、光電変換素子１３６を効率よく画素１１１内に設けることができる。よって、撮像装置１００の受光感度を高めることができる。
また、ｐ型半導体２２１を、電源供給を供給する配線の一部として用いてもよい。ｐ型半導体２２１を、電源供給を供給する配線の一部として用いることで、画素部１１０内の電源電位のばらつきを軽減することができる。なお、ｐ型半導体２２１とｎ型半導体２２３を、入れ換えて用いてもよい。
［カラーフィルタ等］
撮像装置１００が有する画素１１１を副画素として用いて、複数の画素１１１それぞれに異なる波長域の光を透過するフィルタ（カラーフィルタ）を設けることで、カラー画像表示を実現するための情報を取得することができる。
図９（Ｅ）は、カラー画像を取得するための画素１１１の一例を示す平面図である。図９（Ｅ）は、赤（Ｒ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｒ」ともいう）、緑（Ｇ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｇ」ともいう）及び青（Ｂ）の波長域を透過するカラーフィルタが設けられた画素１１１（以下、「画素１１１Ｂ」ともいう）を有する。画素１１１Ｒ、画素１１１Ｇ、画素１１１Ｂをまとめて一つの画素１１３として機能させる。
なお、画素１１１に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、図９（Ａ）に示すように、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素１１３に３種類の異なる波長域の光を検出する画素１１１を設けることで、フルカラー画像を取得することができる。
図９（Ｂ）は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を透過するカラーフィルタが設けられた画素１１１に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた画素１１１を有する画素１１３を例示している。図９（Ｃ）は、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた画素１１１に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた画素１１１を有する画素１１３を例示している。１つの画素１１３に４種類の異なる波長域の光を検出する画素１１１を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、画素１１１Ｒ、画素１１１Ｇ、および画素１１１Ｂの画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。図９（Ｄ）に示すように、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素１１３に設ける画素１１１は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域を検出する画素１１１を２つ以上設けることで、冗長性を高め、撮像装置１００の信頼性を高めることができる。
また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置１００を実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ　Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出する撮像装置１００を実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、撮像装置１００をＸ線やγ線などを検出する放射線検出器として機能させることもできる。
また、フィルタ６０２としてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素１１３にレンズを設けてもよい。ここで、図１０の断面図を用いて、画素１１３、フィルタ６０２、レンズ６００の配置例を説明する。レンズ６００を設けることで、入射光を光電変換素子に効率よく受光させることができる。具体的には、図１０（Ａ）に示すように、画素１１３に形成したレンズ６００、フィルタ６０２（フィルタ６０２Ｒ、フィルタ６０２Ｇ、フィルタ６０２Ｂ）、及び画素駆動回路１１２等を通して光６６０を光電変換素子１３６に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光６６０の一部が配線層６０４の一部によって遮光されてしまうことがある。したがって、図１０（Ｂ）に示すように光電変換素子１３６側にレンズ６００及びフィルタ６０２を形成して、入射光を光電変換素子１３６に効率良く受光させる構造としてもよい。光電変換素子１３６側から光６６０を入射させることで、検出感度の高い撮像装置１００を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に示した撮像装置１００を固体撮像素子の一種であるＣＭＯＳイメージセンサで構成する場合の一例について、図１１乃至図１５を用いて説明する。図１１に示す画素領域２５１は、撮像装置１００が有する画素１１１の一部の断面図である。図１１に示す周辺回路領域２５２は、撮像装置１００が有する周辺回路の一部の断面図である。また、図１１に示すトランジスタ１３４の拡大図を図１２（Ａ）に示す。また、図１１に示す容量素子１３５の拡大図を図１２（Ｂ）に示す。また、図１１に示すトランジスタ２８１の拡大図を図１４（Ａ）に示す。また、図１１に示すトランジスタ２８２の拡大図を図１４（Ｂ）に示す。
本実施の形態で例示する撮像装置１００は、基板１０１上に絶縁層１０２を有し、絶縁層１０２上にｐｉｎ型の接合が形成された光電変換素子１３６を有する。上記実施の形態で説明した通り、光電変換素子１３６は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を有する。
基板１０１としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板、半導体基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、などがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。
また、光電変換素子１３６および画素駆動回路１１２の形成後に、機械研磨法やエッチング法などを用いて基板１０１を除去してもよい。基板１０１として光電変換素子１３６で検出する光が透過できる材料を用いると、基板１０１側から光電変換素子１３６に光を入射することができる。
絶縁層１０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物材料や、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物材料などを、単層または多層で形成することができる。絶縁層１０２は、スパッタリング法やＣＶＤ法、熱酸化法、塗布法、印刷法等を用いて形成することが可能である。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３の形成は、例えば、絶縁層１０２上に島状のｉ型半導体２２２を形成した後に、ｉ型半導体２２２の上にマスクを形成し、ｉ型半導体２２２の一部に選択的に不純物元素を導入して実現できる。不純物元素の導入は、例えば、イオン注入法や、イオンドーピング法などを用いて行うことができる。不純物元素の導入後、マスクを除去する。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３は、単結晶半導体、多結晶半導体、微結晶半導体、ナノクリスタル半導体、セミアモルファス半導体、非晶質半導体、等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコンやガリウム砒素などの化合物半導体を用いることができる。
ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３を形成するための材料としてシリコンを用いる場合、ｐ型の不純物元素としては、例えば第１３族元素を用いることができる。また、ｎ型の不純物元素としては、例えば第１５族元素を用いることができる。
また、例えば、上記半導体をＳＯＩにより形成する場合、絶縁層１０２はＢＯＸ層（ＢＯＸ：Ｂｕｒｉｅｄ　Ｏｘｉｄｅ）であってもよい。
また、本実施の形態に示す撮像装置１００は、ｐ型半導体２２１、ｉ型半導体２２２、およびｎ型半導体２２３上に絶縁層１０３と絶縁層１０４を有する。絶縁層１０３および絶縁層１０４は、絶縁層１０２と同様の材料および方法で形成することができる。なお、絶縁層１０３と絶縁層１０４のどちらか一方を省略してもよいし、絶縁層をさらに積層してもよい。
また、本実施の形態に示す撮像装置１００は、絶縁層１０４上に平坦な表面を有する絶縁層１０５を形成する。絶縁層１０５は、絶縁層１０２と同様の材料および方法で形成することができる。また、絶縁層１０５として、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いてもよい。また、絶縁層１０５表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
また、絶縁層１０３乃至絶縁層１０５のｐ型半導体２２１と重なる領域に開口２２４が形成され、絶縁層１０３乃至絶縁層１０５のｎ型半導体２２３と重なる領域に開口２２５が形成されている。また、開口２２４および開口２２５中に、コンタクトプラグ１０６が形成されている。コンタクトプラグ１０６は絶縁層に設けられた開口内に導電性材料を埋め込むことで形成される。導電性材料として、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、図示しないが、当該材料の側面および底面を、チタン層、窒化チタン層又はこれらの積層等からなるバリア層（拡散防止層）で覆うことができる。この場合、バリア膜も含めてコンタクトプラグという場合がある。なお、開口２２４及び開口２２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
また、絶縁層１０５の上に、配線１２１および配線１２９が形成されている。配線１２１は、開口２２４において、コンタクトプラグ１０６を介してｐ型半導体２２１と電気的に接続されている。また、配線１２９は、開口２２５において、コンタクトプラグ１０６を介してｎ型半導体２２３と電気的に接続されている。
また、配線１２１および配線１２９を覆って絶縁層１０７を形成されている。絶縁層１０７は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１０７表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
配線１２１および配線１２９は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、マンガン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、マンガンを含む銅膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、タングステン膜上に銅膜を積層し、さらにその上にタングステン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
なお、インジウム錫酸化物、亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。
トランジスタ１３４、トランジスタ２８９、及び容量素子１３５は、絶縁層１０８及び絶縁層１０９を介して絶縁層１０７上に形成されている。図１１に図示していないが、トランジスタ１３１、トランジスタ１３２、及びトランジスタ１３３等も絶縁層１０８及び絶縁層１０９を介して絶縁層１０７上に形成される。なお、本実施の形態では、トランジスタ１３４、及びトランジスタ２８９をトップゲート構造のトランジスタとして例示しているが、ボトムゲート構造のトランジスタとしてもよい。図１１に図示していない他のトランジスタも同様である。
また、上記トランジスタとして、逆スタガ型のトランジスタや、順スタガ型のトランジスタを用いることも可能である。また、チャネルが形成される半導体層を２つのゲート電極で挟む構造の、デュアルゲート型のトランジスタを用いることも可能である。また、シングルゲート構造のトランジスタに限定されず、複数のチャネル形成領域を有するマルチゲート型トランジスタ、例えばダブルゲート型トランジスタとしてもよい。
また、上記トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）などの、様々な構成のトランジスタを用いることが出来る。
上記トランジスタは、それぞれが同様の構造を有していてもよいし、異なる構造を有していてもよい。トランジスタのサイズ（例えば、チャネル長、およびチャネル幅）等は、各トランジスタで適宜調整すればよい。撮像装置１００が有する複数のトランジスタを全て同じ構造とする場合は、それぞれのトランジスタを同じ工程で同時に作製することができる。
トランジスタ１３４は、ゲート電極として機能することができる電極２４３と、ソース電極またはドレイン電極の一方として機能することができる電極２４４と、ソース電極またはドレイン電極の他方として機能することができる電極２４５と、ゲート絶縁層として機能できる絶縁層１１７と、半導体層２４２と、を有する。
なお、図１１では、トランジスタ１３４のソース電極またはドレイン電極の他方として機能する電極２４５と、容量素子１３５の一方の電極として機能することができる電極を、どちらも電極２４５を用いて形成している。ただし、本発明の一態様はこれに限定されない。トランジスタ１３４のソース電極またはドレイン電極の他方として機能する電極と、容量素子１３５の一方の電極として機能することができる電極を、それぞれ異なる電極を用いて形成してもよい。
また、容量素子１３５は、容量素子１３５の一方の電極として機能することができる電極２４５と、他方の電極として機能することができる電極２７３が、絶縁層２７７及び半導体層２７２ｃを介して重なる構成を有する。また、電極２７３は、電極２４３と同時に形成することができる。また、絶縁層２７７及び半導体層２７２ｃは、誘電体として機能できる。また、絶縁層２７７は絶縁層１７７と同時に形成することができる。また、半導体層２７２ｃは半導体層２４２ｃと同時に形成することができる。なお、絶縁層２７７と半導体層２７２ｃの一方は省略してもよい。
絶縁層１０８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を防ぐ機能を有する絶縁膜を用いて形成することが好ましい。該絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、該絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、光電変換素子１３６側から拡散する不純物が、半導体層２４２へ到達することを抑制することができる。なお、絶縁層１０８は、スパッタリング法、ＣＶＤ法、蒸着法、熱酸化法などにより形成することができる。絶縁層１０８は、これらの材料を単層で、もしくは積層して用いることができる。
絶縁層１０９は絶縁層１０２と同様の材料および方法で形成することができる。また、半導体層２４２として酸化物半導体を用いる場合、絶縁層１０８に化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いて形成することが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層である。
また、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
トランジスタ１３４、トランジスタ２８９等の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、ナノクリスタル半導体、セミアモルファス半導体、非晶質半導体等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
本実施の形態では、半導体層２４２として酸化物半導体を用いる例について説明する。また、本実施の形態では、半導体層２４２を、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層とする場合について説明する。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
半導体層２４２ａおよび半導体層２４２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、半導体層２４２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層２４２ａおよび半導体層２４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体層２４２ｂを選択する。このとき、半導体層２４２ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎと元素Ｍの含有率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎと元素Ｍの含有率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、または４：２：４．１などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａおよび半導体層２４２ｂの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
半導体層２４２ｂを用いたトランジスタに安定した電気特性を付与するためには、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である酸化物半導体層をいう。
［酸化物半導体のエネルギーバンド構造］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構成される半導体層２４２の機能およびその効果について、図１３示すエネルギーバンド構造図を用いて説明する。図１３は、図１２（Ａ）にＣ１−Ｃ２の一点鎖線で示す部位のエネルギーバンド構造図である。図１３は、トランジスタ１３４のチャネル形成領域のエネルギーバンド構造を示している。
図１３中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０９、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ、絶縁層１１７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ　ＪＯＢＩＮ　ＹＶＯＮ社　ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社　ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０９と絶縁層１１７は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、半導体層２４２ａと半導体層２４２ｂとの界面近傍、および、半導体層２４２ｂと半導体層２４２ｃとの界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は半導体層２４２ｂを主として移動することになる。そのため、半導体層２４２ａと絶縁層１０７との界面、または、半導体層２４２ｃと絶縁層１１７との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、半導体層２４２ａと半導体層２４２ｂとの界面、および半導体層２４２ｃと半導体層２４２ｂとの界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ１３４は、高い電界効果移動度を実現することができる。
なお、図１３に示すように、半導体層２４２ａと絶縁層１０９の界面、および半導体層２４２ｃと絶縁層１１７の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するトランジスタ１３４は、半導体層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層２４２ａと接して形成されている。このように、半導体層２４２ｂを半導体層２４２ａと半導体層２４２ｃで覆う構成とすることで、上記トラップ順位の影響をさらに低減することができる。
ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場合、半導体層２４２ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない撮像装置や半導体装置を実現することができる。
また、半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう）はオフ電流が著しく低いため、トランジスタ１３３及びトランジスタ１３４にＯＳトランジスタを用いることで、容量素子１３５を小さくすることができる。または、容量素子１３５を設けずに、トランジスタなどの寄生容量を容量素子１３５に代えて用いることができる。よって、光電変換素子１３６の受光可能面積を大きくすることができる。
本発明の一態様によれば、受光感度の高い撮像装置や半導体装置を実現することができる。また、本発明の一態様によれば、ダイナミックレンジの広い撮像装置や半導体装置を実現することができる。
また、酸化物半導体はバンドギャップが広いため、酸化物半導体を用いた半導体装置は使用できる環境の温度範囲が広い。本発明の一態様によれば、動作温度範囲が広い撮像装置や半導体装置を実現することができる。
なお、上述の３層構造は一例である。例えば、半導体層２４２ａまたは半導体層２４２ｃの一方を形成しない２層構造としても構わない。
［酸化物半導体について］
ここで、半導体層２４２に適用可能な酸化物半導体膜について詳細に説明しておく。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ　ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ　ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ　ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ　ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ　ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ　ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ところで、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層１０８ｃに適用可能な酸化物半導体の一例として、インジウムを含む酸化物を挙げることができる。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、ガリウム酸化物であっても構わない。
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体中のシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体の水素濃度を低減するために、半導体層２４２と接する絶縁層１０９および絶縁層１１７の水素濃度を低減すると好ましい。絶縁層１０９および絶縁層１１７の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体の窒素濃度を低減するために、絶縁層１０９および絶縁層１１７の窒素濃度を低減すると好ましい。絶縁層１０９および絶縁層１１７の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
本実施の形態では、まず、絶縁層１０９上に半導体層２４２ａを形成し、半導体層２４２ａ上に半導体層２４２ｂを形成する。
なお、酸化物半導体層の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。ＤＣスパッタリング法、またはＡＣスパッタリング法は、ＲＦスパッタリング法よりも均一性良く成膜することができる。
本実施の形態では、半導体層２４２ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いて、スパッタリング法により厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。なお、半導体層２４２ａに適用可能な構成元素および組成はこれに限られるものではない。
また、半導体層２４２ａ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層２４２ａ上に、半導体層２４２ｂを形成する。本実施の形態では、半導体層２４２ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用いて、スパッタリング法により厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。なお、半導体層２４２ｂに適用可能な構成元素および組成はこれに限られるものではない。
また、半導体層２４２ｂ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層２４２ａおよび半導体層２４２ｂに含まれる水分または水素などの不純物をさらに低減して、半導体層２４２ａおよび半導体層２４２ｂを高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、半導体層２４２ａおよび半導体層２４２ｂに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層１０９に含まれる酸素を半導体層２４２ａおよび半導体層２４２ｂに拡散させ、半導体層２４２ａおよび半導体層２４２ｂの酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、半導体層２４２ｂの形成後であれば、いつ行ってもよい。例えば、半導体層２４２ｂの選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
次に、半導体層２４２ｂ上にレジストマスクを形成し、該レジストマスクを用いて、半導体層２４２ａおよび半導体層２４２ｂの一部を選択的にエッチングする。この時、絶縁層１０９の一部がエッチングされ、絶縁層１０９に凸部が形成される場合がある。
半導体層２４２ａおよび半導体層２４２ｂのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを除去する。
また、トランジスタ１３４は、半導体層２４２ｂ上に、半導体層２４２ｂの一部と接して、電極２４４および電極２４５を有する。電極２４４および電極２４５（これらと同じ層で形成される他の電極または配線を含む）は、配線１２１と同様の材料および方法で形成することができる。
また、トランジスタ１３４は、半導体層２４２ｂ、電極２４４、および電極２４５上に半導体層２４２ｃを有する。半導体層２４２ｃは、半導体層２４２ｂ、電極２４４、および電極２４５の、それぞれの一部と接する。
本実施の形態では、半導体層２４２ｃを、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いたスパッタリング法により形成する。なお、半導体層２４２ｃに適用可能な構成元素および組成はこれに限られるものではない。例えば、半導体層２４２ｃとして酸化ガリウムを用いてもよい。また、半導体層２４２ｃに酸素ドープ処理を行ってもよい。
また、トランジスタ２４１は、半導体層２４２ｃ上に絶縁層１１７を有する。絶縁層１１７はゲート絶縁層として機能することができる。絶縁層１１７は、絶縁層１０２と同様の材料及び方法で形成することができる。また、絶縁層１１７に酸素ドープ処理を行ってもよい。
半導体層２４２ｃおよび絶縁層１１７の形成後、絶縁層１１７上にマスクを形成し、半導体層２４２ｃおよび絶縁層１１７の一部を選択的にエッチングして、島状の半導体層２４２ｃ、および島状の絶縁層１１７としてもよい。
また、トランジスタ１３４は、絶縁層１１７上に電極２４３を有する。電極２４３（これらと同じ層で形成される他の電極または配線を含む）は、配線１２１と同様の材料および方法で形成することができる。
本実施の形態では、電極２４３を電極２４３ａと電極２４３ｂの積層とする例を示している。例えば、電極２４３ａを窒化タンタルで形成し、電極２４３ｂを銅で形成する。電極２４３ａがバリア層として機能し、銅元素の拡散を防ぐことができる。よって、信頼性の高い半導体装置を実現することができる。
また、トランジスタ２４１は、電極２４３を覆う絶縁層１１８を有する。絶縁層１１８は、絶縁層１０２と同様の材料及び方法で形成することができる。また、絶縁層１１８に酸素ドープ処理を行ってもよい。また、絶縁層１１８表面にＣＭＰ処理を行ってもよい。
また、絶縁層１１８上に絶縁層１１９を有する。絶縁層１１９は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１９表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。また、絶縁層１１９および絶縁層１１８の一部に開口が形成されている。また、該開口中に、コンタクトプラグが形成されている。
また、絶縁層１１９の上に、配線１２７、及び配線１４４（これらと同じ層で形成される他の電極または配線を含む）が形成されている。配線１４４は、絶縁層１１９及び絶縁層１１８に設けられた開口において、コンタクトプラグを介して電極２７３と電気的に接続されている。また、配線１２７は、絶縁層１１９及び絶縁層１１８に設けられた開口において、コンタクトプラグを介して電極２４３と電気的に接続されている。
また、撮像装置１００は、配線１２７、及び配線１４４（これらと同じ層で形成される他の電極または配線を含む）を覆って絶縁層１１５を有する。絶縁層１１５は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１５表面にＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。また、絶縁層１１５の一部に開口が形成されている。
また、絶縁層１１５の上に、配線１２２、配線１２３、及び配線２６６（これらと同じ層で形成される他の電極または配線を含む）が形成されている。
なお、配線１２２、配線１２３、及び配線２６６（これらと同じ層で形成される他の電極または配線を含む）は、それぞれが絶縁層中に形成された開口およびコンタクトプラグを介して、他層の配線または他層の電極と電気的に接続することができる。
また、配線１２２、配線１２３、及び配線２６６を覆って絶縁層１１６を有する。絶縁層１１６は、絶縁層１０５と同様の材料および方法で形成することができる。また、絶縁層１１６表面にＣＭＰ処理を行ってもよい。
周辺回路を構成するトランジスタの一例として、図１１に示したトランジスタ２８１の拡大断面図を図１４（Ａ）に示す。また、図１１に示したトランジスタ２８２の拡大断面図を図１４（Ｂ）に示す。本実施の形態では、一例として、トランジスタ２８１がｐチャネル型のトランジスタ、トランジスタ２８２がｎチャネル型のトランジスタである場合について説明する。
トランジスタ２８１は、チャネルが形成されるｉ型半導体２８３、ｐ型半導体２８５、絶縁層２８６、電極２８７、側壁２８８を有する。また、ｉ型半導体２８３中の側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。
トランジスタ２８１が有するｉ型半導体２８３は、光電変換素子１３６が有するｉ型半導体２２２と同一工程で同時に形成することができる。また、トランジスタ２８１が有するｐ型半導体２８５は、光電変換素子１３６が有するｐ型半導体２２１と同一工程で同時に形成することができる。
絶縁層２８６はゲート絶縁層として機能できる。また、電極２８７はゲート電極として機能できる。低濃度ｐ型不純物領域２８４は、電極２８７形成後、側壁２８８形成前に、電極２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合方式により形成することができる。なお、低濃度ｐ型不純物領域２８４はｐ型半導体２８５と同じ導電型を有し、導電型を付与する不純物の濃度がｐ型半導体２８５よりも少ない。
トランジスタ２８２はトランジスタ２８１と同様の構成を有するが、低濃度ｐ型不純物領域２８４とｐ型半導体２８５に換えて、低濃度ｎ型不純物領域２９４とｎ型半導体２９５を有する点が異なる。
また、トランジスタ２８２が有するｎ型半導体２９５は、光電変換素子１３６が有するｎ型半導体２２３と同一工程で同時に形成することができる。また、トランジスタ２８１と同様に、低濃度ｎ型不純物領域２９４は、自己整合方式により形成することができる。なお、低濃度ｎ型不純物領域２９４はｎ型半導体２９５と同じ導電型を有し、導電型を付与する不純物の濃度がｎ型半導体２９５よりも少ない。
なお、本明細書等で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタリング法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスを水でバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
周辺回路及び画素回路に、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、及びＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、及びメモリ素子などを適宜設けることができる。
本実施の形態では、図１５（Ａ）乃至図１５（Ｅ）を用いて、周辺回路及び画素回路に用いることができるＣＭＯＳ回路などの一例を示す。図１５（Ａ）乃至図１５（Ｅ）に示す回路図において、酸化物半導体を用いたトランジスタであることを明示するために、酸化物半導体を用いたトランジスタの回路記号に「ＯＳ」の記載を付している。
図１５（Ａ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、いわゆるインバータ回路の構成例を示している。
図１５（Ｂ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、いわゆるアナログスイッチ回路の構成例を示している。
図１５（Ｃ）に示す回路は、ｎチャネル型のトランジスタ２８９のソースまたはドレインの一方を、ｐチャネル型のトランジスタのゲートおよび容量素子２５７の一方の電極に接続した、いわゆるメモリ素子の構成例を示している。また、図１５（Ｄ）に示す回路は、ｎチャネル型のトランジスタ２８９のソースまたはドレインの一方を、容量素子２５７の一方の電極に接続した、いわゆるメモリ素子の構成例を示している。
図１５（Ｃ）および図１５（Ｄ）に示す回路は、トランジスタ２８９のソースまたはドレインの他方から入力された電荷を、ノード２５６に保持することができる。トランジスタ２８９に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード２５６の電荷を保持することができる。また、トランジスタ２８１を、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタとしてもよい。
図１５（Ｅ）に示す回路は、光センサの構成例を示している。図１５（Ｅ）において、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２９２のソースまたはドレインの一方はフォトダイオード２９１と電気的に接続され、トランジスタ２９２のソースまたはドレインの他方はノード２５４を介してトランジスタ２９３のゲートと電気的に接続されている。チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ２９２は、オフ電流を極めて小さくすることができるため、受光した光量に応じて決定されるノード２５４の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。また、リニアリティが高い撮像装置を実現することができる。
また、周辺回路に、図１６（Ａ）に示すシフトレジスタ回路１８００とバッファ回路１９００を組み合わせた回路を設けてもよい。また、周辺回路に、図１６（Ｂ）に示すシフトレジスタ回路１８１０とバッファ回路１９１０とアナログスイッチ回路２１００を組み合わせた回路を設けてもよい。各垂直出力線２１１０はアナログスイッチ回路２１００によって選択され、出力信号を出力線２２００に出力する。アナログスイッチ回路２１００はシフトレジスタ回路１８１０とバッファ回路１９１０で順次選択することができる。
また、上記実施の形態に示した回路図において、配線１３７（ＯＵＴ）に図１７（Ａ）、図１７（Ｂ）、図１７（Ｃ）に示すような積分回路が接続されていてもよい。当該回路によって、読み出し信号のＳ／Ｎ比を高めることができ、より微弱な光を検出することができる。すなわち、撮像装置の感度を高めることができる。
図１７（Ａ）は、演算増幅回路（ＯＰアンプともいう）を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒを介して配線１３７に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃを介して演算増幅回路の反転入力端子に接続される。
図１７（Ｂ）は、図１７（Ａ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒと容量素子Ｃ１を介して配線１３７（ＯＵＴ）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃ２を介して演算増幅回路の反転入力端子に接続される。
図１７（Ｃ）は、図１７（Ａ）および図１７（Ｂ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の非反転入力端子は、抵抗素子Ｒを介して配線１３７に接続される。演算増幅回路の反転入力端子は、演算増幅回路の反転入力端子に接続される。なお、抵抗素子Ｒと容量素子Ｃは、ＣＲ積分回路を構成する。また、演算増幅回路はユニティゲインバッファを構成する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示したトランジスタと置き換えて使用することができるトランジスタの構成例について、図１８乃至図２２を用いて説明する。
〔ボトムゲート型トランジスタ〕
図１８（Ａ１）に例示するトランジスタ４１０は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタである。トランジスタ４１０は、絶縁層１０９上にゲート電極として機能できる電極２４６を有する。また、電極２４６上に絶縁層１１７を介して半導体層２４２を有する。電極２４６は配線１２１と同様の材料及び方法で形成することができる。
また、トランジスタ４１０は、半導体層２４２のチャネル形成領域上に、チャネル保護層として機能できる絶縁層２０９を有する。絶縁層２０９は、絶縁層１１７と同様の材料および方法により形成することができる。電極２４４の一部、および電極２４９の一部は、絶縁層２０９上に形成される。
チャネル形成領域上に絶縁層２０９を設けることで、電極２４４および電極２４９の形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４および電極２４９の形成時に半導体層２４２の薄膜化を防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
図１８（Ａ２）に示すトランジスタ４１１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４１０と異なる。電極２１３は、配線１２１と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極２４６および電極２１３は、どちらもゲート電極として機能することができる。よって、絶縁層１１７、絶縁層２０９、および絶縁層１１８は、ゲート絶縁層として機能することができる。
なお、電極２４６または電極２１３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という場合がある。例えば、トランジスタ４１１において、電極２１３を「ゲート電極」と言う場合、電極２４６を「バックゲート電極」と言う場合がある。また、電極２１３を「ゲート電極」として用いる場合は、トランジスタ４１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６および電極２１３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極２１３を設けることで、更には、電極２４６および電極２１３を同電位とすることで、半導体層２４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ４１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極２４６および電極２１３は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層１０９側もしくは電極２１３上方に生じる荷電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極２４６および電極２１３が、同電位、または異なる電位の場合において生じる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（すなわち、経年変化）を、短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極２４６および電極２１３を有し、且つ電極２４６および電極２１３を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図１８（Ｂ１）に例示するトランジスタ４２０は、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタである。トランジスタ４２０は、トランジスタ４１０とほぼ同様の構造を有しているが、絶縁層２０９が半導体層２４２を覆っている点が異なる。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した開口部において、半導体層２４２と電極２４４が電気的に接続している。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した開口部において、半導体層２４２と電極２４９が電気的に接続している。絶縁層２０９の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図１８（Ｂ２）に示すトランジスタ４２１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４２０と異なる。
絶縁層２０９を設けることで、電極２４４および電極２４９の形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４および電極２４９の形成時に半導体層２４２の薄膜化を防ぐことができる。
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトランジスタ４１１よりも、電極２４４と電極２４６の間の距離と、電極２４９と電極２４６の間の距離が長くなる。よって、電極２４４と電極２４６の間に生じる寄生容量を小さくすることができる。また、電極２４９と電極２４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
〔トップゲート型トランジスタ〕
図１９（Ａ１）に例示するトランジスタ４３０は、トップゲート型のトランジスタの一種である。トランジスタ４３０は、絶縁層１０９の上に半導体層２４２を有し、半導体層２４２および絶縁層１０９上に、半導体層２４２の一部に接する電極２４４および半導体層２４２の一部に接する電極２４９を有し、半導体層２４２、電極２４４、および電極２４９上に絶縁層１１７を有し、絶縁層１１７上に電極２４６を有する。
トランジスタ４３０は、電極２４６および電極２４４、並びに、電極２４６および電極２４９が重ならないため、電極２４６および電極２４４間に生じる寄生容量、並びに、電極２４６および電極２４９間に生じる寄生容量を小さくすることができる。また、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１９（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
なお、不純物元素２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
不純物元素２５５としては、例えば、第１３族元素または第１５族元素のうち、少なくとも一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場合は、不純物元素２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
図１９（Ａ２）に示すトランジスタ４３１は、電極２１３および絶縁層２１７を有する点がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層１０９の上に形成された電極２１３を有し、電極２１３上に形成された絶縁層２１７を有する。前述した通り、電極２１３は、バックゲート電極として機能することができる。よって、絶縁層２１７は、ゲート絶縁層として機能することができる。絶縁層２１７は、絶縁層２０５と同様の材料および方法により形成することができる。
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図１９（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つである。トランジスタ４４０は、電極２４４および電極２４９を形成した後に半導体層２４２を形成する点が、トランジスタ４３０と異なる。また、図１９（Ｂ２）に例示するトランジスタ４４１は、電極２１３および絶縁層２１７を有する点が、トランジスタ４４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２の一部は電極２４４上に形成され、半導体層２４２の他の一部は電極２４９上に形成される。
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
トランジスタ４４０およびトランジスタ４４１も、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
〔ｓ−ｃｈａｎｎｅｌ型トランジスタ〕
図２０に例示するトランジスタ４５０は、半導体層２４２ｂの上面及び側面が半導体層２４２ｃに覆われた構造を有する。図２０（Ａ）はトランジスタ４５０の上面図である。図２０（Ｂ）は、図２０（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図２０（Ｃ）は、図２０（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
絶縁層１０９に設けた凸部上に半導体層２４２ｂを設けることによって、半導体層２４２ｂの側面を電極２４３で完全に覆うことができる。すなわち、トランジスタ４５０は、電極２４３の電界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ−ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極２４３の電界によって、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
なお、絶縁層１０９の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層２４２ｂの形成時に、露出する半導体層２４２ａを除去してもよい。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
また、図２１に示すトランジスタ４５１のように、半導体層２４２の下方に、絶縁層を介して電極２１３を設けてもよい。図２１（Ａ）はトランジスタ４５１の上面図である。図２１（Ｂ）は、図２１（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図２１（Ｃ）は、図２１（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
また、図２２に示すトランジスタ４５２のように、電極２４３の上方に層２１４を設けてもよい。図２２（Ａ）はトランジスタ４５２の上面図である。図２２（Ｂ）は、図２２（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図２２（Ｃ）は、図２２（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
図２２では、層２１４を絶縁層１１９上に設けているが、絶縁層１１８上に設けてもよい。層２１４を、遮光性を有する材料で形成することで、光照射によるトランジスタの特性変動や、信頼性の低下などを防ぐことができる。なお、層２１４を少なくとも半導体層２４２ｂよりも大きく形成し、層２１４で半導体層２４２ｂを覆うことで、上記の効果を高めることができる。層２１４は、有機物材料、無機物材料、又は金属材料を用いて作製することができる。また、層２１４を導電性材料で作製した場合、層２１４に電圧を供給してもよいし、電気的に浮遊した（フローティング）状態としてもよい。
また、上記実施の形態に示した容量素子１３５は、トランジスタ１３４がオフ状態となると電極２４５がフローティング状態となり、ノイズなどの周囲の電位変動の影響を受けやすくなる。すなわち、トランジスタ１３４がオフ状態となると、ノイズなどの周囲の電界の影響により、ノード１５２として機能できる電極２４５の電位が変動する場合がある。
図２３の断面図に示すように、電極２４５よりも下層に絶縁層を介して電極２１２を設けることで、ノード１５２として機能できる電極２４５の電位変動を抑えることができる。電極２１２は、配線１２１と同様の材料及び方法で形成することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、本発明の一態様に係る撮像装置を用いた電子機器の一例について説明する。
本発明の一態様に係る撮像装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、ナビゲーションシステム、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図２４（Ａ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図２４（Ｂ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ９５９には本発明の一態様の撮像装置を用いることができる。
図２４（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
図２４（Ｄ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図２４（Ｅ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図２４（Ｆ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定されないことは言うまでもない。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００　　撮像装置
１０１　　基板
１０２　　絶縁層
１０３　　絶縁層
１０４　　絶縁層
１０５　　絶縁層
１０６　　コンタクトプラグ
１０７　　絶縁層
１０８　　絶縁層
１０９　　絶縁層
１１０　　画素部
１１１　　画素
１１２　　画素駆動回路
１１３　　画素
１１５　　絶縁層
１１６　　絶縁層
１１７　　絶縁層
１１８　　絶縁層
１１９　　絶縁層
１２１　　配線
１２２　　配線
１２３　　配線
１２４　　配線
１２５　　配線
１２６　　配線
１２７　　配線
１２８　　配線
１２９　　配線
１３１　　トランジスタ
１３２　　トランジスタ
１３３　　トランジスタ
１３４　　トランジスタ
１３５　　容量素子
１３６　　光電変換素子
１３７　　配線
１４１　　配線
１４２　　配線
１４３　　配線
１４４　　配線
１４５　　配線
１５１　　ノード
１５２　　ノード
１７７　　絶縁層
２０５　　絶縁層
２０９　　絶縁層
２１２　　電極
２１３　　電極
２１４　　層
２１７　　絶縁層
２２１　　ｐ型半導体
２２２　　ｉ型半導体
２２３　　ｎ型半導体
２２４　　開口
２２５　　開口
２４１　　トランジスタ
２４２　　半導体層
２４３　　電極
２４４　　電極
２４５　　電極
２４６　　電極
２４９　　電極
２５１　　画素領域
２５２　　周辺回路領域
２５４　　ノード
２５５　　不純物元素
２５６　　ノード
２５７　　容量素子
２６０　　回路
２６１　　信号処理回路
２６２　　列駆動回路
２６３　　出力回路
２６４　　回路
２６６　　配線
２６７　　配線
２６８　　配線
２６９　　配線
２７０　　回路
２７３　　電極
２７７　　絶縁層
２８０　　回路
２８１　　トランジスタ
２８２　　トランジスタ
２８３　　ｉ型半導体
２８４　　低濃度ｐ型不純物領域
２８５　　ｐ型半導体
２８６　　絶縁層
２８７　　電極
２８８　　側壁
２８９　　トランジスタ
２９０　　回路
２９１　　フォトダイオード
２９２　　トランジスタ
２９３　　トランジスタ
２９４　　低濃度ｎ型不純物領域
２９５　　ｎ型半導体
３８２　　Ｅｃ
３８６　　Ｅｃ
３９０　　　トラップ準位
４１０　　トランジスタ
４１１　　トランジスタ
４２０　　トランジスタ
４２１　　トランジスタ
４３０　　トランジスタ
４３１　　トランジスタ
４４０　　トランジスタ
４４１　　トランジスタ
４５０　　トランジスタ
４５１　　トランジスタ
４５２　　トランジスタ
６００　　レンズ
６０２　　フィルタ
６０４　　配線層
６６０　　光
９０１　　筐体
９０２　　筐体
９０３　　表示部
９０４　　表示部
９０５　　マイク
９０６　　スピーカー
９０７　　操作キー
９０８　　スタイラス
９０９　　カメラ
９１１　　筐体
９１２　　表示部
９１９　　カメラ
９２１　　筐体
９２２　　シャッターボタン
９２３　　マイク
９２５　　レンズ
９２７　　発光部
９３１　　筐体
９３２　　表示部
９３３　　リストバンド
９３９　　カメラ
９４１　　筐体
９４２　　筐体
９４３　　表示部
９４４　　操作キー
９４５　　レンズ
９４６　　接続部
９５１　　筐体
９５２　　表示部
９５４　　スピーカー
９５５　　ボタン
９５６　　入出力端子
９５７　　マイク
９５９　　カメラ
１８００　　シフトレジスタ回路
１８１０　　シフトレジスタ回路
１９００　　バッファ回路
１９１０　　バッファ回路
２１００　　アナログスイッチ回路
２１１０　　垂直出力線
２２００　　出力線
１０８ｃ　　半導体層
１１１Ｂ　　画素
１１１Ｇ　　画素
１１１Ｒ　　画素
２４２ａ　　半導体層
２４２ｂ　　半導体層
２４２ｃ　　半導体層
２４３ａ　　電極
２４３ｂ　　電極
２６４ａ　　コンパレータ
２６４ｂ　　カウンタ回路
２７２ｃ　　半導体層
３８３ａ　　Ｅｃ
３８３ｂ　　Ｅｃ
３８３ｃ　　Ｅｃ
６０２Ｂ　　フィルタ
６０２Ｇ　　フィルタ
６０２Ｒ　　フィルタ

Claims (8)

  1. 光電変換素子と、第１乃至第４のトランジスタと、容量素子と、第１乃至第７の配線と、を有し、
    前記光電変換素子は、ｎ型半導体と、ｐ型半導体と、を有し、
    前記第１の配線は、前記ｎ型半導体または前記ｐ型半導体の一方と電気的に接続され、
    前記ｎ型半導体または前記ｐ型半導体の他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は前記第１のノードと電気的に接続され、
    前記第２のトランジスタのゲートは前記第４の配線と電気的に接続され、
    前記容量素子の一方の電極は前記第１のノードと電気的に接続され、
    前記容量素子の他方の電極は前記第１の配線と電気的に接続され、
    前記第３のトランジスタのゲートは前記第１のノードと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は前記第５の配線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第６の配線と電気的に接続され、
    前記第４のトランジスタのゲートは前記第７の配線と電気的に接続された撮像装置。
  2. 前記光電変換素子はｉ型半導体を有し、
    前記ｎ型半導体、前記ｐ型半導体、及び、前記ｉ型半導体は絶縁層の上面に接し、
    前記ｎ型半導体と前記ｐ型半導体は、それぞれ第１凸部と第２凸部を有し、
    前記ｎ型半導体と前記ｐ型半導体は、前記ｎ型半導体の前記第１凸部が前記ｐ型半導体の前記第１凸部と前記第２凸部の間に位置し、かつ、前記ｐ型半導体の前記第２凸部が前記ｎ型半導体の前記第１凸部と前記第２凸部の間に位置するように、噛み合い、
    前記ｎ型半導体と前記ｐ型半導体は、前記ｉ型半導体を挟んで噛み合い、
    前記第２の配線、前記第４の配線、及び、前記第７の配線のうち一の配線は、前記ｎ型半導体の前記第１凸部及び前記ｐ型半導体の前記第２凸部のうち一の凸部が延びている方向に沿って、かつ、前記一の凸部と重なるように延びている請求項１の撮像装置。
  3. 前記一の配線の幅は、前記一の凸部の幅より大きくない請求項２の撮像装置。
  4. 前記ｎ型半導体及び前記ｐ型半導体の一方は前記ｉ型半導体に囲まれていて、
    前記ｉ型半導体は前記ｎ型半導体及び前記ｐ型半導体の他方に囲まれている請求項１の撮像装置。
  5. 請求項１において、
    前記光電変換素子はｉ型半導体を有し、
    平面視において、
    前記第１乃至前記第４のトランジスタのそれぞれと前記ｉ型半導体が互いに重なる面積、
    前記容量素子と前記ｉ型半導体が互いに重なる面積、
    及び前記第１乃至前記第７の配線のそれぞれと前記ｉ型半導体が互いに重なる面積の合計面積が、
    前記ｉ型半導体の面積の３５％以下であることを特徴とする撮像装置。
  6. 請求項１において、
    前記第１乃至前記第４のトランジスタのチャネル形成領域が有する半導体は、酸化物半導体であることを特徴とする撮像装置。
  7. 請求項１において、
    前記第１乃至前記第４のトランジスタのチャネル形成領域が有する半導体は、
    前記ｉ型半導体と異なる禁制帯幅を有することを特徴とする撮像装置。
  8. 第１及び第２の光電変換素子を有する撮像装置であって、
    前記第１及び第２の光電変換素子はｉ型半導体を有し、
    前記第１の光電変換素子が有する前記ｉ型半導体と、
    前記第２の光電変換素子が有する前記ｉ型半導体は、
    ｎ型半導体またはｐ型半導体を介して隣接することを特徴とする撮像装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6862129B2 (ja) * 2016-08-29 2021-04-21 キヤノン株式会社 光電変換装置および撮像システム
US11581350B2 (en) * 2017-12-12 2023-02-14 Lfoundry S.R.L. Semiconductor optical sensor for visible and ultraviolet light detection and corresponding manufacturing process
WO2020047836A1 (en) * 2018-09-07 2020-03-12 Shenzhen Xpectvision Technology Co., Ltd. Ultraviolet light image sensor
WO2021106732A1 (ja) * 2019-11-29 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143573A (ja) * 1988-11-25 1990-06-01 Ricoh Co Ltd 光電変換装置
JP2005079438A (ja) * 2003-09-02 2005-03-24 Toshiba Matsushita Display Technology Co Ltd フォトダイオードおよびこの駆動方法
JP2008235477A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd フォトダイオードおよびそれを用いたフォトｉｃ
WO2008156023A1 (ja) * 2007-06-21 2008-12-24 Sharp Kabushiki Kaisha 光検出装置、及びそれを備えた表示装置
JP2011119950A (ja) * 2009-12-02 2011-06-16 Panasonic Corp 固体撮像装置および駆動方法
JP2011211699A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02187062A (ja) 1989-01-13 1990-07-23 Canon Inc 半導体装置
JPH0513808A (ja) 1990-12-18 1993-01-22 Hamamatsu Photonics Kk 二次元光位置検出素子
JPH0558255A (ja) 1991-08-28 1993-03-09 Iseki & Co Ltd 作業車両のスパンナ装置
JP4271268B2 (ja) 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JP4230406B2 (ja) 2004-04-27 2009-02-25 富士通マイクロエレクトロニクス株式会社 固体撮像装置
JP2008525161A (ja) 2004-12-29 2008-07-17 シーメンス メディカル ソリューションズ ユーエスエー インコーポレイテッド 陽電子放出断層撮影−磁気共鳴断層撮影複合撮像システム及び陽電子放出断層撮影−磁気共鳴断層撮影の同時撮像に用いられるアバランシェフォトダイオードベースの陽電子放出断層撮影検出器
KR100718878B1 (ko) * 2005-06-28 2007-05-17 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 분리형 단위화소 및 그제조방법
KR100775058B1 (ko) * 2005-09-29 2007-11-08 삼성전자주식회사 픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지센서를 포함하는 이미지 처리 시스템
JP5364995B2 (ja) 2007-10-01 2013-12-11 株式会社ニコン 固体撮像素子及びこれを用いた電子カメラ
JP5130946B2 (ja) 2008-02-15 2013-01-30 ソニー株式会社 固体撮像装置、カメラ及び電子機器
US8106474B2 (en) * 2008-04-18 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8174047B2 (en) 2008-07-10 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2010114186A (ja) * 2008-11-05 2010-05-20 Seiko Epson Corp 光電変換装置、光電変換装置の製造方法、及び電子機器
TWI585955B (zh) 2008-11-28 2017-06-01 半導體能源研究所股份有限公司 光感測器及顯示裝置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP4924617B2 (ja) 2009-01-05 2012-04-25 ソニー株式会社 固体撮像素子、カメラ
US8962376B2 (en) 2009-04-21 2015-02-24 The Silanna Group Pty Ltd Optoelectronic device with lateral pin or pin junction
JP5297276B2 (ja) 2009-06-18 2013-09-25 浜松ホトニクス株式会社 フォトダイオードアレイ
KR101810254B1 (ko) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
CN104393007A (zh) 2009-11-06 2015-03-04 株式会社半导体能源研究所 半导体装置
US7986022B2 (en) * 2009-11-19 2011-07-26 International Business Machines Corporation Semispherical integrated circuit structures
KR102471810B1 (ko) 2010-01-15 2022-11-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 구동하는 방법
KR101817054B1 (ko) 2010-02-12 2018-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 포함한 표시 장치
KR101832119B1 (ko) 2010-02-19 2018-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011111490A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011111521A1 (en) 2010-03-12 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Driving method of display device
KR101761558B1 (ko) 2010-03-12 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 회로를 구동하는 방법 및 입출력 장치를 구동하는 방법
JP5749975B2 (ja) 2010-05-28 2015-07-15 株式会社半導体エネルギー研究所 光検出装置、及び、タッチパネル
JP5797471B2 (ja) 2010-06-16 2015-10-21 株式会社半導体エネルギー研究所 入出力装置
JP5823740B2 (ja) 2010-06-16 2015-11-25 株式会社半導体エネルギー研究所 入出力装置
US8605059B2 (en) 2010-07-02 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Input/output device and driving method thereof
US8803164B2 (en) 2010-08-06 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Solid-state image sensing device and semiconductor display device
JP5763474B2 (ja) 2010-08-27 2015-08-12 株式会社半導体エネルギー研究所 光センサ
JP6081694B2 (ja) 2010-10-07 2017-02-15 株式会社半導体エネルギー研究所 光検出装置
JP5562207B2 (ja) 2010-10-29 2014-07-30 浜松ホトニクス株式会社 フォトダイオードアレイ
JP5774974B2 (ja) 2010-12-22 2015-09-09 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2012227889A (ja) 2011-04-22 2012-11-15 Toshiba Corp 固体撮像装置
JP2013004686A (ja) 2011-06-15 2013-01-07 Canon Inc 固体撮像装置およびその製造方法
US9200952B2 (en) 2011-07-15 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a photodetector and an analog arithmetic circuit
US8836626B2 (en) 2011-07-15 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2013011844A1 (en) 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
TWI575494B (zh) 2011-08-19 2017-03-21 半導體能源研究所股份有限公司 半導體裝置的驅動方法
WO2013042643A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Photodetector and method for driving photodetector
WO2013099537A1 (en) 2011-12-26 2013-07-04 Semiconductor Energy Laboratory Co., Ltd. Motion recognition device
WO2013098952A1 (ja) * 2011-12-27 2013-07-04 キヤノン株式会社 撮像装置
US9490373B2 (en) 2012-02-02 2016-11-08 Sony Corporation Solid-state imaging device and electronic apparatus with improved storage portion
JP5970834B2 (ja) 2012-02-02 2016-08-17 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
CN102593132B (zh) 2012-02-24 2014-04-30 天津大学 一种基于标准cmos工艺的叠层差分光电探测器
JP6151530B2 (ja) 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
CN104160295B (zh) 2012-03-09 2017-09-15 株式会社半导体能源研究所 半导体装置的驱动方法
US9541386B2 (en) 2012-03-21 2017-01-10 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
US9236408B2 (en) 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
JP5988291B2 (ja) 2012-06-13 2016-09-07 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像表示システム
US8872120B2 (en) 2012-08-23 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and method for driving the same
KR102069683B1 (ko) 2012-08-24 2020-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 방사선 검출 패널, 방사선 촬상 장치, 및 화상 진단 장치
DE102013217278B4 (de) 2012-09-12 2017-03-30 Semiconductor Energy Laboratory Co., Ltd. Photodetektorschaltung, Bildgebungsvorrichtung und Verfahren zum Ansteuern einer Photodetektorschaltung
JP5984617B2 (ja) 2012-10-18 2016-09-06 浜松ホトニクス株式会社 フォトダイオードアレイ
JP6132525B2 (ja) * 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9035301B2 (en) 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device
US9379138B2 (en) 2013-07-19 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device with drive voltage dependent on external light intensity
TWI635750B (zh) 2013-08-02 2018-09-11 半導體能源研究所股份有限公司 攝像裝置以及其工作方法
US9360564B2 (en) 2013-08-30 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Imaging device
TWI700823B (zh) 2014-06-27 2020-08-01 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143573A (ja) * 1988-11-25 1990-06-01 Ricoh Co Ltd 光電変換装置
JP2005079438A (ja) * 2003-09-02 2005-03-24 Toshiba Matsushita Display Technology Co Ltd フォトダイオードおよびこの駆動方法
JP2008235477A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd フォトダイオードおよびそれを用いたフォトｉｃ
WO2008156023A1 (ja) * 2007-06-21 2008-12-24 Sharp Kabushiki Kaisha 光検出装置、及びそれを備えた表示装置
JP2011119950A (ja) * 2009-12-02 2011-06-16 Panasonic Corp 固体撮像装置および駆動方法
JP2011211699A (ja) * 2010-03-08 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法

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