JP2011211699A - 半導体装置、及びその駆動方法 - Google Patents

Abstract

【課題】グローバルシャッタ方式で電荷の蓄積を行うイメージセンサにおいて、蓄積期間終了時から最後の行を読み出すまでの期間、蓄積電荷保持部からの電荷の流出を極力抑制することのできる半導体装置の提供を目的とする。
【解決手段】画素がマトリクス状に複数配置されたＣＭＯＳセンサ型のイメージセンサにおいて、画素部の電荷蓄積制御トランジスタ及びリセットトランジスタにチャネル形成領域が酸化物半導体で形成されたトランジスタを使用し、マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作を行った後、全ての画素でフォトダイオードによる電荷の蓄積動作を行い、行毎に画素から信号の読み出し動作を行うことで歪みの無い撮像を可能とする。
【選択図】図１

Description

本発明の一態様は、フォトセンサを有する画素がマトリクス状に配置された半導体装置と、その駆動方法に関する。また、当該半導体装置を有する電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。

フォトセンサを有する画素がマトリクス状に配置された半導体装置として、イメージセンサが知られている。イメージセンサは、撮像素子としてデジタルカメラや携帯電話などの携帯機器に多く搭載されている。最近では、撮像の高精細化や携帯機器の小型化、低消費電力化により、イメージセンサの画素の微細化が進んでいる。

一般的に用いられるイメージセンサは、ＣＣＤ（電荷結合素子）センサとＣＭＯＳ（相補性金属酸化膜半導体）センサの二種類が知られている。ＣＣＤセンサは、電荷伝送を垂直ＣＣＤと水平ＣＣＤで行う方式を採用しているイメージセンサである。ＣＭＯＳセンサはＣＭＯＳプロセスを用いて作製されるイメージセンサである。ＣＭＯＳセンサは、電荷の読み出しがＭＯＳトランジスタのスイッチング動作により画素単位での制御が可能である。

ＣＣＤセンサは高感度であるが、一部のフォトダイオードに過剰の光が入射されると、許容量以上の電荷が垂直転送用ＣＣＤに流入し、スミアと呼ばれる縦の輝線が発生する。また、ＣＣＤは専用プロセスで製造コストが高く、多電源で消費電力が大きいことなどの問題点を有している。

一方、ＣＭＯＳセンサは、ＣＣＤセンサより感度が低いが、汎用ＣＭＯＳプロセスが利用でき、回路の１チップ化が可能である。従って、低コスト、低消費電力とすることができる。更に、ＣＭＯＳセンサは信号を画素内で増幅して出力するため、ノイズの影響を軽減することができる。また、ＣＣＤセンサとは電荷の転送方式が異なるため、スミアの発生も無い。

しかしながら、従来のＣＭＯＳセンサは、マトリクス配置した画素を行毎に駆動するローリングシャッタ方式が採用されていた。このローリングシャッタ方式は、高速に移動する被写体を撮像すると、画像が歪んでしまうという問題を有していた。一方、ＣＣＤセンサは、蓄積のタイミングが全画素同時であるグローバルシャッタ方式を採用している。

ＣＭＯＳセンサでグローバルシャッタ方式を用いる手段として、特許文献１にメカニカルシャッタを併用し、フォトダイオードの電流を制御する技術が開示されている。また、特許文献２には、露光終了後にフォトダイオードで生成した不要な電荷を排出するパスを設け、蓄積した電荷のリークを抑える技術が開示されている。

特開２００６−１９１２３６号公報 特開２００４−１１１５９０号公報

ＣＭＯＳセンサは、読み出しが順次選択方式である。グローバルシャッタ方式では各画素が読み出される時間が異なるため、読み出しの順番が遅い画素ほど電荷保持期間が長くなる。

この電荷保持期間が長くなると、画素を構成するトランジスタのリーク電流などにより電荷が流出し、本来の情報を失ってしまう。特にトランジスタのオフ電流が高い場合は、電荷の流出が顕著となり、電荷を長期間保持することができない課題を有していた。

そのため、上記特許文献に開示されている技術は、いずれの方法もフォトダイオードの挙動を制御するものであるが、フォトダイオードの暗電流に対しては対策がなされていなかった。また、メカニカルシャッタの付加や新たなスイッチング素子の付加などにより、高コスト化や制御が複雑となる課題を有していた。

従って、本明細書で開示する本発明の一態様は、上記課題の少なくとも１つ以上を解決する画素回路の構成、または画素の駆動方法を提供するものである。

本発明の一態様は、マトリクス状に配置された画素にフォトセンサを有し、該画素はグローバルシャッタ方式で電荷の蓄積を行い、蓄積期間終了時から最後の行を読み出すまでの期間内において、蓄積電荷保持部からの電荷の流出を極力抑制することのできる半導体装置に関する。

本明細書で開示する本発明の一態様は、フォトダイオードと、信号電荷蓄積部と、複数のトランジスタと、を有した画素がマトリクス状に複数配置され、複数のトランジスタの少なくとも一つ以上は、チャネル形成領域が酸化物半導体で形成されており、マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素でフォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置である。

上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタ、並びにソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタである。

また、上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、並びにゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタであっても良い。

上記２つの構成における全ての画素のリセットトランジスタのゲートは、それぞれ電気的に接続されており、該トランジスタを１つの入力信号で同時に駆動させることができる。

また、上記複数のトランジスタは、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであっても良い。

上記３つの構成における全ての画素の電荷蓄積制御トランジスタのゲートは、それぞれ電気的に接続されており、該トランジスタを１つの入力信号で同時に駆動させることができる。

また、上記複数のトランジスタは、ゲートがフォトダイオードと電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであっても良い。

本明細書で開示する本発明の他の一態様は、フォトダイオードと、信号電荷蓄積部と、トランジスタと、容量素子と、を有した画素がマトリクス状に複数配置され、トランジスタは、チャネル形成領域が酸化物半導体で形成されており、マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素でフォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置である。

上記トランジスタはゲートがフォトダイオード及び容量素子の一方の電極と電気的に接続された増幅トランジスタである。

ここで、チャネル形成領域が酸化物半導体で形成されたトランジスタには、高純度化された極めてキャリアの少ない酸化物半導体層を用いる。該酸化物半導体層を具備するトランジスタは、チャネル幅１μｍあたりのオフ電流密度を室温下において１０ａＡ（１×１０^−１７Ａ）以下にすること、更には、１ａＡ（１×１０^−１８Ａ）以下、さらには１０ｚＡ（１×１０^−２０Ａ）以下にすることが可能である。特に、信号電荷蓄積部からの電荷の流出を防ぐために、電荷蓄積制御トランジスタ及び／またはリセットトランジスタを有する構成において、該トランジスタに酸化物半導体で形成されたトランジスタを用いることが好ましい。

また、本明細書で開示する本発明の他の一態様は、フォトダイオードと、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の電荷蓄積制御トランジスタをオンし、全ての画素のリセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素のリセットトランジスタをオフして全ての画素の信号電荷蓄積部の電位を変化させ、全ての画素の電荷蓄積制御トランジスタをオフして全ての画素の信号電荷蓄積部の電位を保持し、行毎に順次選択トランジスタをオンして各画素の信号電荷蓄積部の電位に応じた信号を各画素の増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法である。

また、本明細書で開示する本発明の他の一態様は、フォトダイオードと、ソースまたはドレインの一方がフォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、ソースまたはドレインの一方が電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、ゲートが電荷蓄積制御トランジスタのソースまたはドレインの他方及びリセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、ソースまたはドレインの一方が増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、を有した画素がマトリクス状に複数配置され、全ての画素の電荷蓄積制御トランジスタをオンし、全ての画素のリセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、全ての画素の電荷蓄積制御トランジスタをオフして全ての画素のフォトダイオードのカソードの電位を変化させ、全ての画素のリセットトランジスタをオフして全ての画素の信号電荷蓄積部の電位を保持し、全ての画素の電荷蓄積制御トランジスタをオンして全ての画素の信号電荷蓄積部の電位を変化させ、全ての画素の電荷蓄積制御トランジスタをオフして信号電荷蓄積部の電位を保持し、行毎に順次選択トランジスタをオンして各画素の信号電荷蓄積部の電位に応じた信号を各画素の増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法である。

本発明の一態様により、蓄積期間終了時から最後の行を読み出すまでの期間において、蓄積電荷保持部から電荷の流出を極力抑制することができ、歪みの無い撮像を可能とするＣＭＯＳセンサ型イメージセンサを提供することができる。

イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素回路の動作を説明するタイミングチャート。 ローリングシャッタ方式とグローバルシャッタ方式の撮像例を示す図。 科学計算を説明するための図。 科学計算の結果を説明する図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素回路のレイアウトを説明する上面図。 イメージセンサの画素回路のレイアウトを説明する断面図。 イメージセンサの画素回路のレイアウトを説明する上面図。 イメージセンサの画素回路のレイアウトを説明する断面図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路のレイアウトを説明する上面図。 イメージセンサの画素回路のレイアウトを説明する断面図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの画素回路の動作を説明するタイミングチャート。 トランジスタの構造を説明する断面図。 トランジスタの作製工程を説明する断面図。 イメージセンサの画素の回路構成を説明する図。 イメージセンサの入力信号を説明するタイミングチャート。 イメージセンサの出力信号を説明する図。 イメージセンサの出力信号を説明する図。 電子機器の具体例を説明する図。 撮像画像の階調数と電荷の関係を表す図。 電荷保持に必要なトランジスタのオフ電流とフレーム周波数の関係を表す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

なお、本明細書において、ＣＭＯＳセンサとは、ＣＣＤセンサと区別するために用いる名称であり、一般的な電界効果型トランジスタのプロセスを用いて形成するイメージセンサ全般を指す。従って、画素部や周辺回路部にＣＭＯＳ回路が使われていることに限るものではない。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図面を参照して説明する。図１に、イメージセンサの画素の回路構成の一例を示す。

イメージセンサの画素は、フォトダイオード１０１（ＰＤ）、増幅トランジスタ１０２（ＡＭＰ）、電荷蓄積制御トランジスタ１０３（Ｔ）、リセットトランジスタ１０４（Ｒ）、及び選択トランジスタ１０５（Ｓ）を含んで構成される。

次に、各素子及び配線の機能と配置について説明する。

フォトダイオード１０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ１０２は、信号電荷蓄積部１１２（ＦＤ）の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ１０３は、フォトダイオード１０１による信号電荷蓄積部１１２への電荷蓄積を制御する。リセットトランジスタ１０４は、信号電荷蓄積部１１２の電位の初期化を制御する。選択トランジスタ１０５は、読み出し時に画素の選択を制御する。信号電荷蓄積部１１２は、電荷保持ノードであり、フォトダイオード１０１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線１１３（ＴＸ）は、電荷蓄積制御トランジスタ１０３を制御する信号線である。リセット信号線１１４（ＲＳ）は、リセットトランジスタ１０４を制御する信号線である。選択信号線１１５（ＳＥ）は、選択トランジスタ１０５を制御する信号線である。出力信号線１２０（ＯＵＴ）は、増幅トランジスタ１０２が生成した信号の出力先となる信号線である。電源供給線１３０（ＶＤＤ）は、電源電圧を供給する信号線であり、接地電位線１３１（ＧＮＤ）は、基準電位を設定する信号線である。

なお、ここで説明する各トランジスタ及び各配線の名称は、便宜的に名付けたものであり、それぞれを説明する上記機能を有していれば名称は問わない。

電荷蓄積制御トランジスタ１０３のゲートは、電荷蓄積制御信号線１１３に接続され、ソースまたはドレインの一方は、フォトダイオード１０１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部１１２に接続される。また、フォトダイオード１０１のアノードは、接地電位線１３１に接続される。ここで、電荷保持容量を信号電荷蓄積部１１２と接地電位線１３１の間に接続してもよい。

なお、実質的な信号電荷蓄積部は、トランジスタのソース領域またはドレイン領域近傍の空乏層容量や、増幅トランジスタのゲート容量などであるが、本明細書では、信号電荷蓄積部を便宜的に回路図上の一部分として表記している。従って、配置の説明は回路図に従うものとする。

増幅トランジスタ１０２のゲートは、信号電荷蓄積部１１２に接続され、ソースまたはドレインの一方は、電源供給線１３０に接続され、ソースまたはドレインの他方は、選択トランジスタ１０５のソースまたはドレインの一方に接続される。

リセットトランジスタ１０４のゲートは、リセット信号線１１４に接続され、ソースまたはドレインの一方は、電源供給線１３０に接続され、ソースまたはドレインの他方は、信号電荷蓄積部１１２に接続される。

選択トランジスタ１０５のゲートは、選択信号線１１５に接続され、ソースまたはドレインの他方は、出力信号線１２０に接続される。

次に、図１に示す各素子の構成について説明する。

フォトダイオード１０１には、シリコン半導体でｐｎ型やｐｉｎ型の接合を形成したものを用いることができる。ここでは、ｉ型半導体層を非晶質シリコンで形成したｐｉｎ型フォトダイオードを用いる。非晶質シリコンを用いれば、可視光線の波長領域に光吸収特性を持つため、赤外線カットフィルタを設ける必要が無く、低コストで可視光センサを形成することができる。一方で、結晶性シリコンは、赤外線の波長領域にも光吸収特性を持つため、ｐｉｎ型フォトダイオードのｉ型半導体層に結晶性シリコンを用い、赤外線透過フィルタと組み合わせれば赤外線のみを検出することができる。

電荷蓄積制御トランジスタ１０３、リセットトランジスタ１０４、増幅トランジスタ１０２、及び選択トランジスタ１０５は、シリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いて形成することが好ましい。酸化物半導体を用いたトランジスタは、極めてオフ電流の低い特性を示す特徴を有している。

特に、信号電荷蓄積部１１２と接続されている電荷蓄積制御トランジスタ１０３及びリセットトランジスタ１０４のリーク電流が大きいと、信号電荷蓄積部１１２で電荷が保持できる時間が十分でなくなるため、少なくとも該トランジスタは、酸化物半導体を用いて形成すると良い。該トランジスタに酸化物半導体を用いたトランジスタを使用することで、フォトダイオードを介した不要な電荷の流出を防止することができる。

酸化物半導体には、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。酸化物半導体を用いてトランジスタを形成することで、オフ電流を極めて低くすることができる。

次に、図１の画素回路の動作について図２（Ａ）、（Ｂ）に示すタイミングチャートを用いて説明する。

図２（Ａ）、（Ｂ）では簡易に説明するため、電荷蓄積制御信号線１１３の電位２１３、リセット信号線１１４の電位２１４、及び選択信号線１１５の電位２１５は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

まず、図２（Ａ）の動作モードについて説明する。

時刻２３０において電荷蓄積制御信号線１１３の電位２１３をハイレベルとし、次に時刻２３１にリセット信号線１１４の電位２１４をハイレベルにすると、信号電荷蓄積部１１２の電位２１２は、電源供給線１３０の電位に初期化され、リセット電位となる。以上がリセット動作の開始である。

時刻２３２にリセット信号線１１４の電位２１４をローレベルとし、リセット動作を終了させる。このとき、信号電荷蓄積部１１２の電位２１２は保持され、フォトダイオード１０１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。そして、フォトダイオード１０１に光の量に応じた逆方向電流が流れ、信号電荷蓄積部１１２の電位２１２が変化する。

時刻２３３に電荷蓄積制御信号線１１３の電位２１３をローレベルにすると、信号電荷蓄積部１１２からフォトダイオード１０１への電荷の移動が止まり、信号電荷蓄積部１１２の電位２１２が決定する。この段階で蓄積動作が終了する。

時刻２３４に選択信号線１１５の電位２１５をハイレベルにすると、信号電荷蓄積部１１２の電位２１２に応じて電源供給線１３０から出力信号線１２０へと電荷が供給され、読み出し動作が開始する。

時刻２３５に選択信号線１１５の電位２１５をローレベルにすると、電源供給線１３０から出力信号線１２０への電荷供給が停止され、出力信号線の電位２２０が決定する。この段階で読み出し動作が終了する。以降は、時刻２３０の動作に戻り、同じ動作を繰り返すことで撮像画像を生成することができる。

次に、図２（Ｂ）の動作モードについて説明する。

時刻２３０において電荷蓄積制御信号線１１３の電位２１３をハイレベルとし、時刻２３１にリセット信号線１１４の電位２１４をハイレベルにすると、信号電荷蓄積部１１２の電位２１２及びフォトダイオード１０１のカソードの電位は、電源供給線１３０の電位に初期化され、リセット電位となる。以上がリセット動作の開始である。

時刻２３６において電荷蓄積制御信号線１１３の電位２１３をローレベルとし、続いて時刻２３７にリセット信号線１１４の電位２１４をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオードに光の量に応じた逆方向電流が流れ、フォトダイオード１０１のカソードの電位が変化する。

時刻２３２に再び電荷蓄積制御信号線１１３の電位２１３をハイレベルとすると、信号電荷蓄積部１１２とフォトダイオード１０１のカソードとの電位差により電流が流れ、信号電荷蓄積部１１２の電位２１２が変化する。

以降は、図２（Ａ）の動作モードと同じである。

全画素の蓄積動作と読み出し動作の方式は、ローリングシャッタ方式とグローバルシャッタ方式の二つが知られている。それぞれの違いについて、電荷蓄積制御信号線の電位と選択信号線の電位を用いて簡単に説明する。

図３は、ローリングシャッタ方式を用いた場合のタイミングチャートである。まず、第１の電荷蓄積制御信号線の電位３００１がハイレベルになり、蓄積期間３０１において１行目の画素の信号電荷蓄積部に光の量の応じた電荷が蓄積される。続いて、第１の電荷蓄積制御信号線の電位３００１がローレベルになり、電荷保持期間３０２の後、第１の選択信号線の電位３５０１がハイレベルになる。期間３０３で蓄積電位に応じた電圧を読み出した後、第１の選択信号線の電位３５０１がローレベルになる。

期間３０３において、第２の電荷蓄積制御信号線の電位３００２がハイレベルになり、２行目の画素の信号電荷蓄積部に光の量の応じた電荷が蓄積される。続いて、第２の電荷蓄積制御信号線の電位３００２がローレベルになり、電荷保持期間３０４の後、第２の選択信号線の電位３５０２がハイレベルになる。期間３０５で蓄積電位に応じた電圧を読み出した後、第２の選択信号線の電位３５０２がローレベルになる。

同様にして、例えば最終行が４８０行であるとすると、第３の電荷蓄積制御信号線の電位３００３から第４８０の電荷蓄積制御信号線の電位３４８０までと、第３の選択信号線の電位３５０３から第４８０の選択信号線の電位３９８０までを順に制御して、全ての画素について読み出し動作が行われる。この様にして１フレームの読み出しが完了する。

ローリングシャッタ方式は、行毎に画素の信号電荷蓄積部への電荷蓄積が行われるため、行毎に電荷蓄積のタイミングが異なる。つまり、ローリングシャッタ方式は、電荷の蓄積動作が全ての画素では同時に行われず、行毎に蓄積動作の時間差が生じてしまう方式である。ただし、蓄積動作から読み出し動作までの電荷保持期間は、全ての行で同じである。

次に、図４のタイミングチャートを用いてグローバルシャッタ方式を説明する。上記の例と同様に最終行が４８０行であるとすると、１行目の第１の電荷蓄積制御信号線の電位４００１から４８０行目の第４８０の電荷蓄積制御信号線の電位まで全て同時にハイレベルになり、期間４０１で全ての画素において電荷の蓄積動作が同時に行われる。電荷保持期間４０２の後、期間４０３において、第１の選択信号線の電位４５０１がハイレベルになり、１行目の画素が選択され、蓄積電位に応じた電圧が出力される。

次に、選択信号線の電位４５０１がローレベルになり、電荷保持期間４０４の後、期間４０５において、第２の選択信号線の電位４５０２がハイレベルになり、２行目の画素が選択され、蓄積電位に応じた電圧が出力される。

以降、行毎の読み出しが順次行われ、最終行では電荷保持期間４０６の後に第４８０の選択信号線の電位４９８０がハイレベルになり、４８０行目の画素が選択され、蓄積電位に応じた電圧が出力される。この様に１フレームの読み出しが完了する。

グローバルシャッタ方式は、全画素において信号電荷蓄積部への電荷蓄積のタイミングが同じである。ただし、電荷の蓄積動作から読み出し動作までの時間は行毎に異なり、最終行の読み出しまでの電荷保持期間４０６が最も長くなる。

以上説明したように、グローバルシャッタ方式は全画素において電荷蓄積の時間差が無いため、動きのある被写体に対して歪みの無い撮像を可能とする利点がある。しかしながら、グローバルシャッタ方式は電荷保持期間が長くなるため、ローリングシャッタ方式に比べて、電荷蓄積制御トランジスタやリセットトランジスタのオフ電流等によるリークの影響を受けやすい問題を有する。

次に、ローリングシャッタ方式とグローバルシャッタ方式の撮像例について図５を用いて説明する。ここでは被写体の動きが速い場合の一例として、図５（Ａ）に示すような走行中の自動車を撮像する場合を考える。

ローリングシャッタ方式を使用する場合、画素の電荷蓄積のタイミングが行毎に異なるため、フレームの上下で撮像の同時性が崩れてしまい、図５（Ｂ）に示すように歪んだ物体として画像が生成される。ローリングシャッタ方式は、特に高速に移動するものは歪みが大きくなるため、現実の状態を撮像することが困難である。

一方、グローバルシャッタ方式を使用する場合は、画素の電荷蓄積のタイミングが全ての画素において同じになる。従って、瞬間的にフレーム全体を撮像することができるため、図５（Ｃ）に示すように歪まない撮像が可能である。グローバルシャッタ方式は、高速に移動する被写体の撮像に優れた方式である。

以上により、高速移動する被写体の撮像にはローリングシャッタ方式は適さず、グローバルシャッタ方式が適した方式であることがわかる。ただし、従来のＣＭＯＳセンサ型のイメージセンサに用いられているトランジスタは、オフ電流が大きいため、グローバルシャッタ方式で動作させるだけでは正常な撮像を行うことができない。

そこで、本発明の一態様では、オフ電流が極めて小さい酸化物半導体を用いたトランジスタをＣＭＯＳセンサ型のイメージセンサに採用し、グローバルシャッタ方式を用いた正常な撮像を実現する。

次に、撮像に関する科学計算結果を説明する。科学計算に用いた被写体は、図６に示す回転体となる３枚羽の画像である。この３枚羽は、羽の接続点を中心軸とし、回転することができる。この科学計算では、回転する３枚羽を撮像したときの１フレーム分の画像を取得することを目的とする。

科学計算に用いたソフトは、Ｃ言語で作成した画像処理ソフトで、イメージセンサの各画素における電荷の蓄積動作及び読み出し動作のタイミングと、信号電荷蓄積部からのリーク量を行毎に計算し、画像化するものである。

図７に科学計算結果を示す。なお、科学計算の条件は、次の４条件で行った。

第１の条件は、図８の画素回路を持つＶＧＡサイズのイメージセンサをローリングシャッタ方式で駆動させるものである。図８の画素回路構成は、基本的に図１の画素回路と同じであるが、電荷蓄積制御トランジスタ１８０３、リセットトランジスタ１８０４、増幅トランジスタ１８０２、及び選択トランジスタ１８０５は、シリコン半導体を用いたトランジスタで構成される。なお、以降の条件も含めて画素回路の動作は、前述した図１と図２を用いた説明と同様である。

第２の条件は、図８の画素回路を持つＶＧＡサイズのイメージセンサをグローバルシャッタ方式で駆動させるものである。回路の構成は、第１の条件と同じであり、シャッタの方式のみ異なる。

第３の条件は、図９の画素回路を持つＶＧＡサイズのイメージセンサをローリングシャッタ方式で駆動させるものである。図９の画素回路構成も基本的に図１の画素回路と同じであるが、電荷蓄積制御トランジスタ１９０３、及びリセットトランジスタ１９０４は酸化物半導体を用いたトランジスタで構成され、増幅トランジスタ１９０２及び選択トランジスタ１９０５はシリコン半導体を用いたトランジスタで構成される。

第４の条件は、図９の画素回路を持つＶＧＡサイズのイメージセンサをグローバルシャッタ方式で駆動させるものである。回路の構成は、第３の条件と同じであり、シャッタの方式のみ異なる。

なお、図８および図９の画素回路でシリコン半導体を用いたトランジスタのサイズは、チャネル長Ｌ＝３［μｍ］、チャネル幅Ｗ＝５［μｍ］、ゲート絶縁膜厚ｄ＝２０［ｎｍ］とした。また、酸化物半導体を用いたトランジスタのサイズは、チャネル長Ｌ＝３［μｍ］、チャネル幅Ｗ＝５［μｍ］、ゲート絶縁膜厚ｄ＝２００［ｎｍ］とした。

また、撮像周波数は６０［Ｈｚ］とし、ここで用いたシリコン半導体を用いたトランジスタの電気特性は、Ｉｃｕｔ＝１０［ｐＡ］、酸化物半導体を用いたトランジスタの電気特性は、Ｉｃｕｔ＝０．１［ａＡ］とした。本実施の形態におけるＩｃｕｔとは、ゲート電圧を０Ｖ、ドレイン電圧を５Ｖとしたときにソース−ドレイン間に流れる電流値のことである。

図６に示す３枚羽の回転運動の条件は、時計回りの６４０［ｒｐｍ］とした。なお、この回転数６４０［ｒｐｍ］では、ローリングシャッタ方式での蓄積動作時に、３枚羽が１フレーム（１／６０［ｓ］）の間に約６０°回転することになる。

第１の条件（シリコン半導体トランジスタのみ、ローリングシャッタ方式）の場合、行毎に画素の信号電荷蓄積部に電荷を蓄積するタイミングが違うため、図７（Ａ）に示すように、画像に歪みが現れている。

第２の条件（シリコン半導体トランジスタのみ、グローバルシャッタ方式）の場合、図７（Ｂ）に示すように、電荷蓄積制御トランジスタ１８０３及びリセットトランジスタ１８０４のオフ電流による電荷リークの影響で階調の変化が見られる。グローバルシャッタ方式のイメージセンサでは、下側の最終行に近いほど電荷保持時間が長くなるため、その変化は顕著になる。

第３の条件（電荷蓄積制御トランジスタ及びリセットトランジスタに酸化物半導体トランジスタ、ローリングシャッタ方式）の場合、図７（Ｃ）に示すように、第１の条件の場合と同じく画像が歪んでいる。

第４の条件（電荷蓄積制御トランジスタ及びリセットトランジスタに酸化物半導体トランジスタ、グローバルシャッタ方式）の場合、図７（Ｄ）に示すように、トランジスタのオフ電流による電荷リークがなく、図６の像と同様な階調が正しく表示される。

図７に示す結果から、ローリングシャッタ方式では図８、図９のいずれの画素回路においても撮画像の歪みが起きてしまい、画像の歪みとオフ電流に強い相関はないことがわかる。つまり、画像の歪みを改善するためには、画素の信号電荷蓄積部に電荷を蓄積するタイミングが同じであるグローバルシャッタ方式で動作させることが有効であることが示されている。

一方でグローバルシャッタ方式は、従来のシリコン半導体を用いたトランジスタで回路を構成すると、電荷蓄積制御トランジスタ及びリセットトランジスタのオフ電流による電荷の流出で階調が変化する問題点を持つことがわかる。

この問題を解決するために、本発明の一態様では、非常に微小なオフ電流特性を示す酸化物半導体を用いたトランジスタを電荷蓄積制御トランジスタ及びリセットトランジスタに用いる。これにより、ＣＭＯＳセンサ型のイメージセンサでもグローバルシャッタ方式を採用することができ、動きのある被写体でも歪みの無い撮像を可能とすることができる。

次に、本実施の形態におけるイメージセンサでグローバルシャッタ方式を用いる場合の周辺回路の一例を説明する。

ローリングシャッタ方式を用いたイメージセンサでは、行毎に信号電位の蓄積と読み出しを行うために、例えばシフトレジスタ等の高機能な順序回路を電荷蓄積制御信号線用ゲート駆動回路とリセット信号線用駆動回路に用いていた。

本発明の一態様では、グローバルシャッタ方式を用いるため、全ての画素の電荷蓄積制御トランジスタは、一斉に動作する。従って、該トランジスタの動作に順序回路を必要としない。また、リセットトランジスタに関しても同様である。

つまり、シフトレジスタ等の順序回路で構成される電荷蓄積制御信号線用駆動回路及びリセット信号線用駆動回路を削減することができる。全画素の電荷蓄積制御トランジスタのゲート同士、及び全画素のリセットトランジスタのゲート同士をそれぞれ電気的に接続し、１つの信号で全画素の電荷蓄積制御トランジスタ、または全画素のリセットトランジスタが一斉に動作する構成とすれば良い。

この構成により、半導体装置の消費電力が削減できることに加え、駆動回路に要する面積を大幅に縮小させることができる。更に、配線の面積を削減することができるため、電荷蓄積制御信号線、リセット信号線のレイアウトの自由度を向上させることができる。

次に、上記の構成を用いたときの半導体装置の駆動方法を図１０（Ａ）、（Ｂ）を用いて説明する。なお、ここでは一例として、画素マトリクスの行数が４８０行であるＶＧＡサイズの半導体装置とする。

図１０（Ａ）、（Ｂ）では簡易に説明するため、電荷蓄積制御信号線１１３の電位３６１３、リセット信号線１１４の電位３６１４、第１の選択信号線１１５の電位３６００１から第４８０の選択信号線の電位３６４８０は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

先ず、図１０（Ａ）の動作モードについて説明する。

時刻３６３１に電荷蓄積制御信号線１１３の電位３６１３をハイレベルにする。次に、時刻３６３２にリセット信号線１１４の電位３６１４をハイレベルにすると、１行目から４８０行目までの画素のリセット動作が完了する。

時刻３６３３にリセット信号線１１４の電位３６１４をローレベルにすると、１行目から４８０行目までの全て画素において、信号電荷蓄積部１１２への電荷の蓄積動作が開始する。

時刻３６３４に電荷蓄積制御信号線１１３の電位３６１３をローレベルにすると、１行目から４８０行目までの全ての画素において、蓄積動作が終了する。

時刻３６３５に第１の選択信号線１１５の電位３６００１をハイレベルにすると、１行目の画素の信号電荷蓄積部１１２に蓄積された電荷の読み出し動作が開始する。

時刻３６３６に第１の選択信号線１１５の電位３６００１をローレベルにすると、１行目の画素に対する読み出し動作が完了する。

時刻３６３７に第２の選択信号線１１５の電位３６００２をハイレベルにすると、２行目の画素の信号電荷蓄積部１１２に蓄積された電荷の読み出し動作が開始する。

時刻３６３８に第２の選択信号線１１５の電位３６００２をローレベルにすると、２行目の画素に対する読み出し動作が完了する。

同様にして第４８０の選択信号線１１５の電位３６４８０まで順に信号が送られ、全ての画素に対する読み出し動作を行うことで１フレーム目の画像を取得する。以降は、時刻３６３１の動作に戻り、同じ動作を繰り返すことで２フレーム目以降の画像を取得することができる。

次に、図１０（Ｂ）の動作モードについて説明する。

時刻３６３１に電荷蓄積制御信号線１１３の電位３６１３をハイレベルにする。次に、時刻３６３２にリセット信号線１１４の電位３６１４をハイレベルにすると、１行目から４８０行目までの画素がリセットされる。

時刻３６３９に電荷蓄積制御信号線１１３の電位３６１３をローレベルとし、続いて時刻３６４０にリセット信号線１１４の電位３６１４をローレベルとしてリセット動作を終了させると、フォトダイオード１０１による電荷の蓄積動作が開始する。

時刻３６３３に電荷蓄積制御信号線１１３の電位３６１３を再びハイレベルにすると１行目から４８０行目までの全て画素において、信号電荷蓄積部１１２への電荷の蓄積動作が開始する。

以降の動作は、図１０（Ａ）の動作モードと同じである。

この様にシフトレジスタ等の高機能な順序回路を用いることなく、イメージセンサの画素を駆動させることができ、消費電力を低減、駆動回路面積の縮小、及び回路や配線のレイアウトの自由度を向上させることができる。

以上、イメージセンサの画素を構成するトランジスタに、酸化物半導体を用いて形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができる。また、これにより、被写体に対して歪みの無い撮像を可能とする半導体装置を提供することができる。

なお、本実施の形態におけるイメージセンサの構成及び動作は、撮像のみを目的とした撮像装置だけに限らず、例えば表示装置の表示素子に撮像素子を併設したタッチパネルなどに応用しても良い。

本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、本発明の一態様における半導体装置の画素回路のレイアウトについて説明する。

図８の画素回路を実際に作製する場合の一例として、図１１に画素回路のレイアウト上面図を示す。なお、図８の画素回路に用いられているトランジスタは、全てシリコン半導体を用いて形成されたものである。

図１１に示す画素回路は、ｐｉｎ型フォトダイオード１８０１、増幅トランジスタ１８０２、電荷蓄積制御トランジスタ１８０３、リセットトランジスタ１８０４、選択トランジスタ１８０５、電荷蓄積制御信号線１８１３、リセット信号線１８１４、選択信号線１８１５、出力信号線１８２０、電源供給線１８３０、及び接地電位線１８３１で構成されている。図中に示す各層は、ｉ型シリコン半導体層１２４１、ゲート配線層１２４２、配線層１２４３、ｎ型シリコン半導体層１２４４、ｐ型シリコン半導体層１２４５である。

このうち、ｉ型シリコン半導体層１２４１、ｎ型シリコン半導体層１２４４、及びｐ型シリコン半導体層１２４５は、ｐｉｎ型フォトダイオード１８０１を構成する半導体層であり、図１２の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型やバルク埋め込み型のフォトダイオードを用いることもできる。なお、図１２の断面図では、シリコン半導体を用いたトランジスタがＳＯＩ型となっているが、これに限らず、バルク型のトランジスタでも良い。

ゲート配線層１２４２は、増幅トランジスタ１８０２のゲート電極と接続されており、電荷蓄積制御トランジスタ１８０３及びリセットトランジスタ１８０４のソースまたはドレインの一方と配線層１２４３を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。

次に、図９の画素回路を実際に作製する場合の一例として、図１３に画素回路のレイアウト上面図を示す。なお、図９の画素回路に用いられているトランジスタは、電荷蓄積制御トランジスタとリセットトランジスタが酸化物半導体を用いて形成されており、増幅トランジスタと選択トランジスタは、シリコン半導体を用いて形成された構成である。

図１３に示す画素回路は、ｐｉｎ型フォトダイオード１９０１、増幅トランジスタ１９０２、電荷蓄積制御トランジスタ１９０３、リセットトランジスタ１９０４、選択トランジスタ１９０５、電荷蓄積制御信号線１９１３、リセット信号線１９１４、選択信号線１９１５、出力信号線１９２０、電源供給線１９３０、接地電位線１９３１で構成されている。図中に示す各層は、ｉ型シリコン半導体層１４４１、ゲート配線層１４４２、配線層１４４３、ｎ型シリコン半導体層１４４４、ｐ型シリコン半導体層１４４５である。

このうち、ｉ型シリコン半導体層１４４１、ｎ型シリコン半導体層１４４４、及びｐ型シリコン半導体層１４４５は、ｐｉｎ型フォトダイオード１９０１を構成する半導体層であり、図１４の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型やバルク埋め込み型のフォトダイオードを用いることもできる。なお、図１４の断面図では、シリコン半導体を用いたトランジスタがＳＯＩ型となっているが、これに限らず、バルク型のトランジスタでも良い。

ゲート配線層１４４２は、増幅トランジスタ１９０２のゲート電極と接続されており、電荷蓄積制御トランジスタ１９０３及びリセットトランジスタ１９０４のソースまたはドレインの一方と配線層１４４３を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。

他の画素構成の例として、図１５に示す画素回路が挙げられる。図１６にそのレイアウト上面図を示す。なお、図１５の画素回路に用いられているトランジスタは、全て酸化物半導体を用いて形成されたものである。

図１６に示す画素回路は、ｐｉｎ型フォトダイオード２８０１、増幅トランジスタ２８０２、電荷蓄積制御トランジスタ２８０３、リセットトランジスタ２８０４、選択トランジスタ２８０５、電荷蓄積制御信号線２８１３、リセット信号線２８１４、選択信号線２８１５、出力信号線２８２０、電源供給線２８３０、接地電位線２８３１で構成される。図中に示す各層は、ｉ型シリコン半導体層２９４１、ゲート配線層２９４２、配線層２９４３、ｎ型シリコン半導体層２９４４、ｐ型シリコン半導体層２９４５である。

このうち、ｉ型シリコン半導体層２９４１、ｎ型シリコン半導体層２９４４、及びｐ型シリコン半導体層２９４５は、ｐｉｎ型フォトダイオード２８０１を構成する半導体層であり、図１７の断面図に示す通り、ここでは横接合型のフォトダイオードを形成している。この横接合型フォトダイオードは一例であり、積層型のフォトダイオードを用いることもできる。

ゲート配線層２９４２は、増幅トランジスタ２８０２のゲート電極と接続されており、電荷蓄積制御トランジスタ２８０３及びリセットトランジスタ２８０４のソースまたはドレインの一方と配線層２９４３を介して接続されている。また、これらの領域の一部は、信号電荷蓄積部に相当する。

さて、ＣＣＤセンサやＣＭＯＳセンサの撮像能力を決定する重要なパラメータの１つに、飽和電子数がある。この飽和電子数は、ＣＭＯＳセンサでは、画素の信号電荷蓄積部（ＦＤ）に保持できる最大電荷量に相当する。

電荷保持期間（Δｔ）にトランジスタのオフ電流（Ｉｏｆｆ）によって信号電荷蓄積部（ＦＤ）の容量（Ｃ）から失われる電荷が、１階調分の電圧（ΔＶ）に相当する電荷よりも少なければ、撮像に影響を及ぼさない電荷保持が可能となる。このときの信号電荷蓄積部（ＦＤ）の容量値と、オフ電流（Ｉｏｆｆ）の関係式は、Ｉｏｆｆ＜Ｃ・ΔＶ／Δｔとなる。

また、１０ｂｉｔ階調を表現する場合、最低でも電子数は１０２３個を要する。電子１０２３個で１０ｂｉｔ階調を表現すると、誤差の影響が大きくなり、ノイズによる影響が強く現れる。飽和電子数が非常に小さいと光ショットノイズの影響が最も強くなり、１０２３の平方根の統計誤差を持つことになる。１階調を表現するための電子数を最低電子数の数倍程度に増加させることで、光ショットノイズの影響を低減させることができる。従って、飽和電子数が増加する程、ノイズの影響を小さくすることができる。

このため、各素子を小型化して画素面積を縮小しようとした場合、容量値も小さくなるため、飽和電子数が減少し、ノイズの影響を強く受けることになる。

本発明の一態様では、画素に酸化物半導体を用いて形成したオフ電流の極めて低いトランジスタを用いるため、リーク分の飽和電子数を考慮する必要が無い。従って、画素を小型化することが容易となる。また、画素にシリコン半導体を用いて形成したトランジスタを用いた場合と比較すると、同じサイズの画素では、ノイズの耐性を向上させることができる。

本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、本発明の一態様における半導体装置の画素回路の構成について説明する。

本発明の一態様においては、半導体装置の画素回路に様々な構成を用いることができる。実施の形態１及び２では、図１の画素回路構成を基本とした例を用いて説明したが、本実施の形態では、その他の画素回路構成について説明する。

なお、本実施の形態において説明する各トランジスタ及び各配線の名称は、便宜的に名付けたものであり、それぞれを説明する機能を有していれば名称は問わない。

図１８は、図１と同様の４トランジスタ型の画素回路構成である。画素回路は、フォトダイオード１６０１、増幅トランジスタ１６０２、電荷蓄積制御トランジスタ１６０３、リセットトランジスタ１６０４、選択トランジスタ１６０５で構成される。図１８の回路構成は、選択トランジスタ１６０５を設ける位置が図１と異なっている。

電荷蓄積制御トランジスタ１６０３のゲートは、電荷蓄積制御信号線１６１３に接続され、ソースまたはドレインの一方は、フォトダイオード１６０１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部１６１２に接続される。フォトダイオード１６０１のアノードは、接地電位線１６３１に接続される。

増幅トランジスタ１６０２のゲートは、信号電荷蓄積部１６１２に接続され、ソースまたはドレインの一方は、選択トランジスタ１６０５のソースまたはドレインの一方に接続され、ソースまたはドレインの他方は、出力信号線１６２０に接続される。

リセットトランジスタ１６０４のゲートは、リセット信号線１６１４に接続され、ソースまたはドレインの一方は、電源供給線１６３０に接続され、ソースまたはドレインの他方は、信号電荷蓄積部１６１２に接続される。

選択トランジスタ１６０５のゲートは選択信号線１６１５に接続され、ソースまたはドレインの他方は、電源供給線１６３０に接続される。ここで、電荷保持容量を信号電荷蓄積部１６１２と接地電位線１６３１の間に接続してもよい。

次に、図１８の画素回路の構成素子の機能について説明する。フォトダイオード１６０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ１６０２は、信号電荷蓄積部１６１２の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ１６０３は、フォトダイオード１６０１による信号電荷蓄積部１６１２への電荷蓄積を制御する。リセットトランジスタ１６０４は、信号電荷蓄積部１６１２の電位の初期化を制御する。選択トランジスタ１６０５は、読み出し時に画素の選択を制御する。信号電荷蓄積部１６１２は、電荷保持ノードであり、フォトダイオード１６０１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線１６１３は、電荷蓄積制御トランジスタ１６０３を制御する信号線である。リセット信号線１６１４は、リセットトランジスタ１６０４を制御する信号線である。選択信号線１６１５は、選択トランジスタ１６０５を制御する信号線である。出力信号線１６２０は、増幅トランジスタ１６０２が生成した信号の出力先となる信号線である。電源供給線１６３０は、電源電圧を供給する信号線であり、接地電位線１６３１は、基準電位を設定する信号線である。

この図１８の画素回路の動作は、実施の形態１で説明した図１の画素回路の動作と同様である。

次に、図１９に示す３トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード１７０１、増幅トランジスタ１７０２、電荷蓄積制御トランジスタ１７０３、リセットトランジスタ１７０４で構成される。

電荷蓄積制御トランジスタ１７０３のゲートは、電荷蓄積制御信号線１７１３に接続され、ソースまたはドレインの一方は、フォトダイオード１７０１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部１７１２に接続される。フォトダイオード１７０１のアノードは接地電位線１７３１に接続される。

増幅トランジスタ１７０２のゲートは、信号電荷蓄積部１７１２に接続され、ソースまたはドレインの一方は、電源供給線１７３０に接続され、ソースまたはドレインの他方は、出力信号線１７２０に接続される。

リセットトランジスタ１７０４のゲートはリセット信号線１７１４に接続され、ソースまたはドレインの一方は、電源供給線１７３０に接続され、ソースまたはドレインの他方は、信号電荷蓄積部１７１２に接続される。ここで、電荷保持容量を信号電荷蓄積部１７１２と接地電位線１７３１の間に接続してもよい。

次に、図１９の画素回路の構成素子の機能について説明する。フォトダイオード１７０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ１７０２は、信号電荷蓄積部１７１２の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ１７０３は、フォトダイオード１７０１による信号電荷蓄積部１７１２への電荷蓄積を制御する。リセットトランジスタ１７０４は、信号電荷蓄積部１７１２の電位の初期化を制御する。信号電荷蓄積部１７１２は、電荷保持ノードであり、フォトダイオード１７０１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線１７１３は、電荷蓄積制御トランジスタ１７０３を制御する信号線である。リセット信号線１７１４は、リセットトランジスタ１７０４を制御する信号線である。出力信号線１７２０は、増幅トランジスタ１７０２が生成した信号の出力先となる信号線である。電源供給線１７３０は、電源電圧を供給する信号線であり、接地電位線１７３１は、基準電位を設定する信号線である。

図２０に図１９とは異なる３トランジスタ型の画素回路構成を示す。画素回路は、フォトダイオード３８０１、増幅トランジスタ３８０２、電荷蓄積制御トランジスタ３８０３、リセットトランジスタ３８０４で構成される。

電荷蓄積制御トランジスタ３８０３のゲートは、電荷蓄積制御信号線３８１３に接続され、ソースまたはドレインの一方は、フォトダイオード３８０１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部３８１２に接続される。フォトダイオード３８０１のアノードは、接地電位線３８３１に接続される。

増幅トランジスタ３８０２のゲートは、信号電荷蓄積部３８１２に接続され、ソースまたはドレインの一方は、電源供給線３８３０に接続され、ソースまたはドレインの他方は、出力信号線３８２０に接続される。

リセットトランジスタ３８０４のゲートは、リセット信号線３８１４に接続され、ソースまたはドレインの一方は、リセット電源供給線３８３２に接続され、ソースまたはドレインの他方は、信号電荷蓄積部３８１２に接続される。ここで、電荷保持容量を信号電荷蓄積部３８１２と接地電位線３８３１の間に接続してもよい。

次に、図２０の画素回路の構成素子の機能について説明する。フォトダイオード３８０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ３８０２は、信号電荷蓄積部３８１２の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ３８０３は、フォトダイオード３８０１による信号電荷蓄積部３８１２への電荷蓄積を制御する。リセットトランジスタ３８０４は、信号電荷蓄積部３８１２の電位の初期化を制御する。信号電荷蓄積部３８１２は、電荷保持ノードであり、フォトダイオード３８０１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線３８１３は、電荷蓄積制御トランジスタ３８０３を制御する信号線である。リセット信号線３８１４は、リセットトランジスタ３８０４を制御する信号線である。出力信号線３８２０は、増幅トランジスタ３８０２が生成した信号の出力先となる信号線である。リセット電源供給線３８３２は、電源供給線３８３０とは異なった電源供給線であり、信号電荷蓄積部３８１２を電源供給線３８３０の電位とは異なる電位に初期化することができる。電源供給線３８３０は、電源電圧を供給する信号線であり、接地電位線３８３１は、基準電位を設定する信号線である。

次に、図１９と図２０の画素回路の動作について図２１（Ａ）、（Ｂ）に示すタイミングチャートを用いて説明する。なお、図１９と図２０は回路動作が基本的に同じであるため、ここでは図１９の構成について説明する。

図２１（Ａ）、（Ｂ）では簡易に説明するため、電荷蓄積制御信号線の電位３９１３、リセット信号線の電位３９１４は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

まず、図２１（Ａ）の動作モードについて説明する。

時刻３９３０に電荷蓄積制御信号線１７１３の電位３９１３をハイレベルにする。次に時刻３９３１にリセット信号線１７１４の電位３９１４をハイレベルにすると、信号電荷蓄積部１７１２の電位３９１２はリセットトランジスタ１７０４のソースまたはドレインの一方に接続された電源供給線１７３０の電位が供給される。以上をリセット動作と呼ぶ。

時刻３９３２にリセット信号線１７１４の電位３９１４をローレベルにすると、信号電荷蓄積部１７１２の電位３９１２は電源供給線１７３０と同じ電位を保持し、フォトダイオード１７０１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。

そして、フォトダイオード１７０１に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部１７１２に蓄積される電荷量が変化する。同時に、信号電荷蓄積部１７１２の電位３９１２に応じて電源供給線１７３０から出力信号線１７２０へと電荷が供給される。この段階が読み出し動作の開始となる。

時刻３９３３に電荷蓄積制御信号線１７１３の電位３９１３をローレベルにすると、信号電荷蓄積部１７１２からフォトダイオード１７０１への電荷の移動が止まり、信号電荷蓄積部１７１２に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。

そして、電源供給線１７３０から出力信号線１７２０への電荷供給が停止され、出力信号線の電位３９２０が決定する。ここで、読み出し動作が終了する。

次に、図２１（Ｂ）の動作モードについて説明する。

時刻３９３０に電荷蓄積制御信号線１７１３の電位３９１３をハイレベルにする。次に時刻３９３１にリセット信号線１７１４の電位３９１４をハイレベルにすると、信号電荷蓄積部１７１２の電位３９１２及びフォトダイオード１７０１のカソードの電位は、リセットトランジスタ１７０４のソースまたはドレインの一方に接続された電源供給線１７３０の電位に初期化される。以上をリセット動作と呼ぶ。

時刻３９３４において電荷蓄積制御信号線１７１３の電位３９１３をローレベルとし、続いて時刻３９３５にリセット信号線１７１４の電位３９１４をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード１７０１に光の量に応じた逆方向電流が流れ、フォトダイオード１７０１のカソードの電位が変化する。

時刻３９３２に再び電荷蓄積制御信号線１７１３の電位３９１３をハイレベルとすると、信号電荷蓄積部１７１２とフォトダイオード１７０１のカソードとの電位差により電流が流れ、信号電荷蓄積部１７１２の電位３９１２が変化する。

以降は、図２１（Ａ）の動作モードと同じである。

次に、図２２に示す上記とは異なる３トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード２００１、増幅トランジスタ２００２、電荷蓄積制御トランジスタ２００３、リセットトランジスタ２００４で構成される。フォトダイオード２００１のアノードは、接地電位線２０３１に接続される。

電荷蓄積制御トランジスタ２００３のゲートは、電荷蓄積制御信号線２０１３に接続され、ソースまたはドレインの一方は、フォトダイオード２００１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部２０１２に接続される。

増幅トランジスタ２００２のゲートは、信号電荷蓄積部２０１２に接続され、ソースまたはドレインの一方は、電源供給線２０３０に接続され、ソースまたはドレインの他方は、出力信号線２０２０に接続される。

リセットトランジスタ２００４のゲートは、リセット信号線２０１４に接続され、ソースまたはドレインの一方は、信号電荷蓄積部２０１２に接続され、ソースまたはドレインの他方は、出力信号線２０２０に接続される。ここで、電荷保持容量を信号電荷蓄積部２０１２と接地電位線２０３１の間に接続してもよい。

次に、図２２の画素回路の構成素子の機能について説明する。フォトダイオード２００１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ２００２は、信号電荷蓄積部２０１２の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ２００３は、フォトダイオード２００１による信号電荷蓄積部２０１２への電荷蓄積を制御する。リセットトランジスタ２００４は、信号電荷蓄積部２０１２の電位の初期化を制御する。信号電荷蓄積部２０１２は、電荷保持ノードであり、フォトダイオード２００１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線２０１３は、電荷蓄積制御トランジスタ２００３を制御する信号線である。リセット信号線２０１４は、リセットトランジスタ２００４を制御する信号線である。出力信号線２０２０は、増幅トランジスタ２００２が生成した信号の出力先となる信号線である。電源供給線２０３０は、電源電圧を供給する信号線であり、接地電位線２０３１は、基準電位を設定する信号線である。

次に、図２２の画素回路の動作について図２３（Ａ）、（Ｂ）に示すタイミングチャートを用いて説明する。

図２３（Ａ）、（Ｂ）では簡易に説明するため、電荷蓄積制御信号線２０１３の電位２１１３、リセット信号線２０１４の電位２１１４は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

まず、図２３（Ａ）の動作モードについて説明する。

時刻２１３０に電荷蓄積制御信号線２０１３の電位２１１３をハイレベルにする。次に時刻２１３１にリセット信号線２０１４の電位２１１４をハイレベルにすると、信号電荷蓄積部２０１２の電位２１１２はリセットトランジスタ２００４のソースまたはドレインの他方に接続された出力信号線２０２０の電位２１２０から信号電荷蓄積部２０１２へリセット電位が供給される。以上をリセット動作と呼ぶ。

時刻２１３２にリセット信号線２０１４の電位２１１４をローレベルにすると、信号電荷蓄積部２０１２の電位２１１２は信号電荷蓄積部２０１２のリセット電位を保持し、フォトダイオード２００１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。

そして、フォトダイオード２００１に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部２０１２に蓄積される電荷量が変化する。同時に、信号電荷蓄積部２０１２の電位２１１２に応じて電源供給線２０３０から出力信号線２０２０へと電荷が供給される。この段階が読み出し動作の開始となる。

時刻２１３３に電荷蓄積制御信号線２０１３の電位２１１３をローレベルにすると、信号電荷蓄積部２０１２からフォトダイオード２００１への電荷の移動が止まり、信号電荷蓄積部２０１２に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。

そして、電源供給線２０３０から出力信号線２０２０への電荷供給が停止され、出力信号線２０２０の電位２１２０が決定する。ここで、読み出し動作が終了する。

次に、図２３（Ｂ）の動作モードについて説明する。

時刻２１３０に電荷蓄積制御信号線２０１３の電位２１１３をハイレベルにする。次に時刻２１３１にリセット信号線２０１４の電位２１１４をハイレベルにすると、信号電荷蓄積部２０１２の電位２１１２及びフォトダイオード２００１のカソードの電位は、リセットトランジスタ２００４のソースまたはドレインの他方に接続された出力信号線２０２０の電位２１２０に初期化される。以上をリセット動作と呼ぶ。

時刻２１３４において電荷蓄積制御信号線２０１３の電位２１１３をローレベルとし、続いて時刻２１３５にリセット信号線２０１４の電位２１１４をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード２００１に光の量に応じた逆方向電流が流れ、フォトダイオード２００１のカソードの電位が変化する。

時刻２１３２に再び電荷蓄積制御信号線２０１３の電位２１１３をハイレベルとすると、信号電荷蓄積部２０１２とフォトダイオード２００１のカソードとの電位差により電流が流れ、信号電荷蓄積部２０１２の電位２１１２が変化する。

以降は、図２３（Ａ）の動作モードと同じである。

次に、図２４に示す上記とは異なる３トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード２２０１、増幅トランジスタ２２０２、電荷蓄積制御トランジスタ２２０３、選択トランジスタ２２０５で構成される。フォトダイオード２２０１のアノードはリセット信号線２２１６に接続される。

電荷蓄積制御トランジスタ２２０３のゲートは、電荷蓄積制御信号線２２１３に接続され、ソースまたはドレインの一方は、フォトダイオード２２０１のカソードに接続され、ソースまたはドレインの他方は、信号電荷蓄積部２２１２に接続される。

増幅トランジスタ２２０２のゲートは、信号電荷蓄積部２２１２に接続され、ソースまたはドレインの一方は、電源供給線２２３０に接続され、ソースまたはドレインの他方は、選択トランジスタ２２０５のソースまたはドレインの一方に接続される。

選択トランジスタ２２０５のゲートは、選択信号線２２１５に接続され、ソースまたはドレインの他方は、出力信号線２２２０に接続される。ここで、電荷保持容量を信号電荷蓄積部２２１２と接地電位線の間に接続してもよい。

次に、図２４の画素回路の構成素子の機能について説明する。フォトダイオード２２０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ２２０２は、信号電荷蓄積部２２１２の電位に応じた信号を出力する動作を行う。電荷蓄積制御トランジスタ２２０３は、フォトダイオード２２０１による信号電荷蓄積部２２１２への電荷蓄積を制御する。選択トランジスタ２２０５は、読み出し時に画素の選択を制御する。信号電荷蓄積部２２１２は、電荷保持ノードであり、フォトダイオード２２０１が受ける光の量に応じて変化する電荷を保持する。

電荷蓄積制御信号線２２１３は、電荷蓄積制御トランジスタ２２０３を制御する信号線である。リセット信号線２２１６は、リセット電位を信号電荷蓄積部２２１２に供給する信号線である。出力信号線２２２０は、増幅トランジスタ２２０２が生成した信号の出力先となる信号線である。選択信号線２２１５は、選択トランジスタ２２０５を制御する信号線である。電源供給線２２３０は、電源電圧を供給する信号線である。

次に、図２４の画素回路の動作について図２５（Ａ）、（Ｂ）に示すタイミングチャートを用いて説明する。

図２５（Ａ）、（Ｂ）では簡易に説明するため、電荷蓄積制御信号線２２１３の電位２３１３、リセット信号線２２１６の電位２３１６、選択信号線２２１５の電位２３１５は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

まず、図２５（Ａ）の動作モードについて説明する。

時刻２３３０に電荷蓄積制御信号線２２１３の電位２３１３をハイレベルにする。次に時刻２３３１にリセット信号線２２１６の電位２３１６をハイレベルにすると、信号電荷蓄積部２２１２の電位２３１２及びフォトダイオード２２０１のカソードの電位は、リセット信号線２２１６の電位２３１６よりもフォトダイオード２２０１の順方向電圧分だけ低い電位に初期化される。以上をリセット動作と呼ぶ。

時刻２３３２にリセット信号線２２１６の電位２３１６をローレベルにすると、信号電荷蓄積部２２１２の電位２３１２はハイレベルを保持し、フォトダイオード２２０１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。

そして、フォトダイオード２２０１に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部２２１２に蓄積される電荷量が変化する。

時刻２３３３に電荷蓄積制御信号線２２１３の電位２３１３をローレベルにすると、信号電荷蓄積部２２１２からフォトダイオード２２０１への電荷の移動が止まり、信号電荷蓄積部２２１２に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。

時刻２３３４に選択信号線２２１５の電位２３１５をハイレベルにすると、信号電荷蓄積部２２１２の電位２３１２に応じて電源供給線２２３０から出力信号線２２２０へと電荷が供給される。この段階が読み出し動作の開始となる。

時刻２３３５に選択信号線２２１５の電位２３１５をローレベルにすると、電源供給線２２３０から出力信号線２２２０への電荷供給が停止され、出力信号線２２２０の電位２３２０が決定する。ここで、読み出し動作が終了する。

次に、図２５（Ｂ）の動作モードについて説明する。

時刻２３３０に電荷蓄積制御信号線２２１３の電位２３１３をハイレベルにする。次に時刻２３３１にリセット信号線２２１６の電位２３１６をハイレベルにすると、信号電荷蓄積部２２１２の電位２３１２及びフォトダイオード２２０１のカソードの電位は、リセット信号線２２１６の電位２３１６よりもフォトダイオード２２０１の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。

時刻２３３６において電荷蓄積制御信号線２２１３の電位２３１３をローレベルとし、続いて時刻２３３７にリセット信号線２２１６の電位２３１６をローレベルとしてリセット動作を終了させると、逆バイアス電圧のかかった状態のフォトダイオード２２０１に光の量に応じた逆方向電流が流れ、フォトダイオード２２０１のカソードの電位が変化する。

時刻２３３２に再び電荷蓄積制御信号線２２１３の電位２３１３をハイレベルとすると、信号電荷蓄積部２２１２とフォトダイオード２２０１のカソードとの電位差により電流が流れ、信号電荷蓄積部２２１２の電位２３１２が変化する。

以降は、図２５（Ａ）の動作モードと同じである。

次に図２６に示す２トランジスタ型の画素回路構成の説明をする。

画素回路は、フォトダイオード４４０１、増幅トランジスタ４４０２、選択トランジスタ４４０５で構成される。

増幅トランジスタ４４０２のゲートは、信号電荷蓄積部４４１２に接続され、ソースまたはドレインの一方は、電源供給線４４３０に接続され、ソースまたはドレインの他方は、選択トランジスタ４４０５のソースまたはドレインの一方に接続される。

選択トランジスタ４４０５のゲートは、選択信号線４４１５に接続され、ソースまたはドレインの他方は、出力信号線４４２０に接続される。

フォトダイオード４４０１のカソードは、信号電荷蓄積部４４１２に接続され、アノードはリセット信号線４４１６に接続される。ここで、電荷保持容量を信号電荷蓄積部４４１２と接地電位線の間に接続してもよい。

次に、図２６の画素回路の構成素子の機能について説明する。フォトダイオード４４０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ４４０２は、信号電荷蓄積部４４１２の電位に応じた信号を出力する動作を行う。選択トランジスタ４４０５は、読み出し時に画素の選択を制御する。信号電荷蓄積部４４１２は、電荷保持ノードであり、フォトダイオード４４０１が受ける光の量に応じて変化する電荷を保持する。

リセット信号線４４１６は、リセット電位を信号電荷蓄積部４４１２に供給する信号線である。出力信号線４４２０は、増幅トランジスタ４４０２が生成した信号の出力先となる信号線である。選択信号線４４１５は、選択トランジスタ４４０５を制御する信号線である。電源供給線４４３０は、電源電圧を供給する信号線である。

次に図２６の画素回路の動作について図２７に示すタイミングチャートを用いて説明する。

図２７では簡易に説明するため、リセット信号線４４１６の電位３７１６、選択信号線４４１５の電位３７１５は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

時刻３７３０にリセット信号線４４１６の電位３７１６をハイレベルにすると、信号電荷蓄積部４４１２の電位３７１２は、リセット信号線４４１６の電位３７１６よりもフォトダイオード４４０１の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。

時刻３７３１にリセット信号線４４１６の電位３７１６をローレベルにすると、信号電荷蓄積部４４１２の電位３７１２はリセット電位を保持し、フォトダイオード４４０１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。

そして、フォトダイオード４４０１に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部４４１２に蓄積される電荷量が変化する。

時刻３７３２に選択信号線４４１５の電位３７１５をハイレベルにすると、信号電荷蓄積部４４１２の電位３７１２に応じて電源供給線４４３０から出力信号線４４２０へと電荷が供給される。この段階が読み出し動作の開始となる。

時刻３７３３に選択信号線４４１５の電位３７１５をローレベルにすると、信号電荷蓄積部４４１２からフォトダイオード４４０１への電荷の移動が止まり、信号電荷蓄積部４４１２に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。

そして、電源供給線４４３０から出力信号線４４２０への電荷供給が停止され、出力信号線の電位３７２０が決定する。ここで、読み出し動作が終了する。

次に、図２８に示す１トランジスタ型の画素回路構成を説明する。画素回路は、フォトダイオード２６０１、増幅トランジスタ２６０２、容量素子２６０６で構成される。

増幅トランジスタ２６０２のゲートは、信号電荷蓄積部２６１２に接続され、ソースまたはドレインの一方は、電源供給線２６３０に接続され、ソースまたはドレインの他方は、出力信号線２６２０に接続される。

フォトダイオード２６０１のカソードは、信号電荷蓄積部２６１２に接続され、アノードはリセット信号線２６１６に接続される。容量素子２６０６の一方の端子は、信号電荷蓄積部２６１２に接続され、他方の端子は選択信号線２６１５に接続される。ここで、電荷保持容量を信号電荷蓄積部２６１２と接地電位線の間に接続してもよい。

次に、図２８の画素回路の構成素子の機能について説明する。フォトダイオード２６０１は、画素に入射した光に応じた電流を生成する動作を行う。増幅トランジスタ２６０２は、信号電荷蓄積部２６１２の電位に応じた信号を出力する動作を行う。信号電荷蓄積部２６１２は、電荷保持ノードであり、フォトダイオード２６０１が受ける光の量に応じて変化する電荷を保持する。なお、選択信号線２６１５は、信号電荷蓄積部２６１２の電位を容量結合により制御する。

リセット信号線２６１６は、リセット電位を信号電荷蓄積部２６１２に供給する信号線である。出力信号線２６２０は、増幅トランジスタ２６０２が生成した信号の出力先となる信号線である。選択信号線２６１５は、容量素子２６０６を制御する信号線である。電源供給線２６３０は、電源電圧を供給する信号線である。

次に図２８の画素回路の動作について図２９に示すタイミングチャートを用いて説明する。

図２９では簡易に説明するため、リセット信号線２６１６の電位２７１６、選択信号線２６１５の電位２７１５は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。

時刻２７３０にリセット信号線２６１６の電位２７１６をハイレベルにすると、信号電荷蓄積部２６１２の電位２７１２は、リセット信号線２６１６の電位２７１６よりもフォトダイオード２６０１の順方向電圧分だけ低いリセット電位に初期化される。以上をリセット動作と呼ぶ。

次に、時刻２７３１にリセット信号線２６１６の電位２７１６をローレベルにすると、信号電荷蓄積部２６１２の電位２７１２はリセット電位を保持し、フォトダイオード２６０１に逆バイアス電圧がかかる状態になる。この段階が蓄積動作の開始となる。

そして、フォトダイオード２６０１に光の量に応じた逆方向電流が流れるため、光の量に応じて信号電荷蓄積部２６１２に蓄積される電荷量が変化する。

時刻２７３２に選択信号線２６１５の電位２７１５をハイレベルにすると、信号電荷蓄積部２６１２の電位２７１２が容量結合で持ち上げられ、増幅トランジスタ２６０２がオンになる。そして、信号電荷蓄積部２６１２の電位２７１２に応じて電源供給線２６３０から出力信号線２６２０へと電荷が供給される。この段階が読み出し動作の開始となる。

時刻２７３３に選択信号線２６１５の電位２７１５をローレベルにすると、信号電荷蓄積部２６１２の電位２７１２が容量結合で引き下げられ、信号電荷蓄積部２６１２からフォトダイオード２６０１への電荷の移動が止まり、信号電荷蓄積部２６１２に蓄積される電荷量が決定する。ここで、蓄積動作が終了する。

そして、電源供給線２６３０から出力信号線２６２０への電荷供給が停止され、信号出力線の電位２７２０が決定する。ここで、読み出し動作が終了する。

なお、図２６及び図２８の画素回路構成は、信号電荷蓄積部の電荷がフォトダイオードを介して流出するため、フォトダイオードへの光の入射を遮蔽する機構を併用することが好ましい。

本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本発明の一態様における半導体装置を構成するトランジスタの、リーク電流に要求される条件について説明する。

シリコン半導体を用いて形成したトランジスタはオフ電流が高く、該トランジスタを使用したＣＭＯＳセンサの場合、グローバルシャッタ方式を用いると最後の行を読み出すまでの電荷保持期間が長くなり、その間に電荷がオフ電流により流出してしまう。電荷量の変動が起こると撮像画像の階調変化として表れてしまい、正常な画像が得られなくなる。

本実施の形態では、ＣＭＯＳセンサでグローバルシャッタ方式を用いる場合において、画素の信号電荷蓄積部と接続されるトランジスタのオフ電流に要求される条件について説明する。

信号電荷蓄積部（ＦＤ）に蓄積された電荷は、信号電荷蓄積部（ＦＤ）と接続されるトランジスタのオフ電流（Ｉｏｆｆ）によって失われる。撮像画像の階調に影響を与えない電荷の変動量とは、電荷保持期間（Δｔ）において電荷（ΔＱ_ＦＤ）が、信号電荷蓄積部（ＦＤ）の容量（Ｃ_ＦＤ）の１階調分だけ変化する電圧（ΔＶ_ＦＤ）に相当する電荷量よりも少ない量である。このときの信号電荷蓄積部（ＦＤ）の容量値（Ｃ_ＦＤ）とオフ電流（Ｉｏｆｆ）の関係は、式（１）となる。

ここで、１階調分だけ変化する電圧（ΔＶ_ＦＤ）は、信号電荷蓄積部（ＦＤ）の最大電圧（Ｖ_ＦＤ）、１階調の変化に対する実効値の割合（ａ）及び、ｎビットの階調数（２^ｎ）を用いると、式（２）で表すことができる。

また、電荷保持期間（Δｔ）は、最大で１フレーム分の電荷保持期間が必要であるため、フレーム周波数（ｆ）を用いると、式（３）で表すことができる。

ここで、式（１）、（２）、（３）を整理すると、式（４）となる。

図３７に、式（４）の関係式の等符号の場合をグラフにして示す。縦軸は、撮像画像の階調数（ｎ）、横軸は、電荷Ｑ_ＦＤ（＝Ｃ_ＦＤ・Ｖ_ＦＤ）である。３つの曲線は、それぞれトランジスタのオフ電流（Ｉｏｆｆ）が異なる状態を示したものであり、曲線１１０１が１［ｆＡ］、曲線１１０２が１０［ｆＡ］、曲線１１０３が１００［ｆＡ］としている。そして、各曲線より下の領域が、それぞれ提供しうる階調数となる。なお、図３７では、ｆ＝６０［Ｈｚ］、ａ＝５０［％］として計算した結果を示している。

図３７及び式（４）より、撮像画像の階調数（ｎ）は、容量（Ｃ_ＦＤ）及び電圧（Ｖ_ＦＤ）に対数的に比例することがわかる。画素サイズの縮小化は容量（Ｃ_ＦＤ）の減少を伴い、消費電力の低減は電圧（Ｖ_ＦＤ）の低減を伴う。そのため、画素の縮小化及び低消費電力化と同時に、撮像品質の向上を実現するには、オフ電流（Ｉｏｆｆ）の低減が必要となる。つまり、オフ電流（Ｉｏｆｆ）を抑えることで、画素縮小化及び低消費電力化が可能となり、撮像品質の高いイメージセンサを提供することができる。

一例として、Ｃ_ＦＤ＝２０［ｆＦ］、Ｖ_ＦＤ＝３［Ｖ］の条件を持つイメージセンサを想定する。この条件に対応する図３７の点１１１１及び点１１１３について説明する。点１１１３において、撮像画像の階調数ｎは、ｎ＝４．１７［ｂｉｔ］であるのに対し、点１１１１においては、ｎ＝１０．８１［ｂｉｔ］である。従って、Ｃ_ＦＤ＝２０［ｆＦ］、Ｖ_ＦＤ＝３［Ｖ］で、ｎ＝１０［ｂｉｔ］のグローバルシャッタ方式のイメージセンサを提供するには、Ｉｏｆｆ＝１［ｆＡ］以下程度のトランジスタを用いる必要がある。このような極めてオフ電流が低いトランジスタは、酸化物半導体を用いたトランジスタを用いることで、提供することができる。

さて、１階調に対応する電荷量の最小値は、理想的には電子１個分の電荷量（１ｅ＝１．９０２×１０^−１９［Ｃ］）である。もちろん、実際の半導体装置では、電子数のばらつきなど、統計的な誤差に起因するノイズを除かなければならないため、実用上は数個以上の電子が要求される。ここでは、理想的な限界について考えることにすると、電荷保持期間に失われる電荷（ΔＱ_ＦＤ）は、電子１個分の電荷量（１ｅ）よりも少なければならない。よって、式（１）は、式（５）と表すことができる。

更に式（５）は、式（６）と表すことができ、図３８に、式（６）の関係式の等符号の場合をグラフにして示す。縦軸は、トランジスタのオフ電流（Ｉｏｆｆ）、横軸は、フレーム周波数（ｆ）である。例えば、図３８の点１２０１に示すｆ＝６０［Ｈｚ］の場合、必要なトランジスタのオフ電流は、Ｉｏｆｆ＝０．０１［ｆＡ］（＝１．９０２×１０^−１９［Ｃ］×６０［Ｈｚ］）以下となる。

つまり、グローバルシャッタ方式のＣＭＯＳセンサ型のイメージセンサを実現するには、オフ電流が０．０１［ｆＡ］以下のトランジスタを、画素の信号電荷蓄積部に接続されるトランジスタとして用いると良い。この様なイメージセンサは、極めてオフ電流が低いトランジスタとして酸化物半導体を用いたトランジスタを用いることで、実現可能となる。

本実施の形態は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、酸化物半導体を用いて形成するトランジスタの例を示す。

本明細書に開示する酸化物半導体を用いたトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。

図３０（Ａ）乃至図３０（Ｄ）にトランジスタの断面構造の一例を以下に示す。

図３０（Ａ）乃至図３０（Ｄ）に示すトランジスタは、酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、比較的高い移動度と極めて低いオフ電流が得られることであるが、もちろん、他の半導体を用いることもできる。

図３０（Ａ）に示すトランジスタ３４１０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。

トランジスタ３４１０は、絶縁表面を有する基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、酸化物半導体層２４０３、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂを含む。また、これらを覆う様に絶縁層２４０７及び保護絶縁層２４０９が形成されている。

図３０（Ｂ）に示すトランジスタ３４２０は、チャネル保護型と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。

トランジスタ３４２０は、絶縁表面を有する基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、酸化物半導体層２４０３、酸化物半導体層２４０３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層２４２７、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂを含む。また、これらを覆う様に保護絶縁層２４０９が形成されている。

図３０（Ｃ）示すトランジスタ３４３０はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂ、及び酸化物半導体層２４０３を含む。また、これらを覆う様に絶縁層２４０７及び保護絶縁層２４０９が形成されている。

トランジスタ３４３０においては、ゲート絶縁層２４０２は基板２４００及びゲート電極層２４０１上に接して設けられ、ゲート絶縁層２４０２上にソース電極層２４０５ａ、ドレイン電極層２４０５ｂが接して設けられている。そして、ゲート絶縁層２４０２、及びソース電極層２４０５ａ、ドレイン電極層２４０５ｂ上に酸化物半導体層２４０３が設けられている。

図３０（Ｄ）に示すトランジスタ３４４０は、トップゲート構造のトランジスタの一つである。トランジスタ３４４０は、絶縁表面を有する基板２４００上に、絶縁層２４３７、酸化物半導体層２４０３、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂ、ゲート絶縁層２４０２、ゲート電極層２４０１を含み、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂにそれぞれ配線層２４３６ａ、配線層２４３６ｂが接して設けられ電気的に接続している。

本実施の形態では、上述のとおり、トランジスタを構成する半導体層に酸化物半導体層２４０３を用いる。酸化物半導体層２４０３に用いる酸化物半導体材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物や、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などを用いることができる。また、上記酸化物半導体にＳｉを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物のことであり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。

また、酸化物半導体層２４０３は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

酸化物半導体層２４０３を用いたトランジスタ３４１０、３４２０、３４３０、３４４０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、電荷蓄積ノードと接続される場合、電荷の流出を極力防ぐことができる。

また、酸化物半導体層２４０３を用いたトランジスタ３４１０、３４２０、３４３０、３４４０は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置や撮像装置などでは、同一基板上に画素を駆動する駆動回路部を作製することができるため、部品点数を削減することができる。

絶縁表面を有する基板２４００には、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。

ボトムゲート構造のトランジスタ３４１０、３４２０、３４３０においては、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。

ゲート電極層２４０１には、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層２４０１は単層に限らず異なる膜の積層でも良い。

ゲート絶縁層２４０２には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマＣＶＤ法やスパッタ法等で形成することができる。また、ゲート絶縁層２４０２は単層に限らず異なる膜の積層でも良い。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ_ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上２００ｎｍ以下の酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層して、合計膜厚２００ｎｍのゲート絶縁層とする。

ソース電極層２４０５ａ、ドレイン電極層２４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、またはこれらの元素を含む合金等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカー等の発生を防止する元素（Ｓｉ、ＮｄまたはＳｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。

また、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂに接続する配線層２４３６ａ、配線層２４３６ｂなどの導電膜も、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂと同様な材料を用いて形成することができる。

また、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂ（これと同じ層で形成される配線層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

絶縁層２４０７、２４２７、２４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。

保護絶縁層２４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。

また、トランジスタの構造に起因する表面凹凸を低減するために保護絶縁層２４０９上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

このように、本実施の形態において示した酸化物半導体層を含むトランジスタを用いることにより、高機能な半導体装置を提供することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態は、酸化物半導体層を含むトランジスタの作製方法の一例を図面を用いて詳細に説明する。

図３１（Ａ）乃至３１（Ｅ）にトランジスタ２５１０の作製工程の一例を断面図で示す。トランジスタ２５１０は、図３０（Ａ）に示すトランジスタ３４１０と同様なボトムゲート構造の逆スタガ型トランジスタである。

本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体としたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。従って、トランジスタ２５１０が有する酸化物半導体層は、高純度化され電気的にｉ型（真性）化した酸化物半導体層である。

また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満である。

酸化物半導体中にキャリアが極めて少ないため、トランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。

具体的には、上述の酸化物半導体層を具備するトランジスタは、チャネル幅１μｍあたりのオフ電流密度を室温下において１０ａＡ（１×１０^−１７Ａ）以下にすること、さらには、１ａＡ（１×１０^−１８Ａ）以下、さらには１０ｚＡ（１×１０^−２０Ａ）以下にすることが可能である。

また、上述の酸化物半導体層を具備するトランジスタ２５１０は、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。

以下、図３１（Ａ）乃至３１（Ｅ）を用い、基板２５０５上にトランジスタ２５１０を作製する工程を説明する。

まず、絶縁表面を有する基板２５０５上に導電膜を形成した後、第１のフォトリソグラフィ工程とエッチング工程でゲート電極層２５１１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

絶縁表面を有する基板２５０５は、実施の形態５に示した基板２４００と同様な基板を用いることができる。本実施の形態では基板２５０５としてガラス基板を用いる。

下地膜となる絶縁膜を基板２５０５とゲート電極層２５１１との間に設けてもよい。下地膜は、基板２５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。

また、ゲート電極層２５１１には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いることができる。また、ゲート電極層２５１１は単層に限らず異なる膜の積層でも良い。

次いで、ゲート電極層２５１１上にゲート絶縁層２５０７を形成する。ゲート絶縁層２５０７には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマＣＶＤ法又はスパッタ法等で形成することができる。また、ゲート絶縁層２５０７は単層に限らず異なる膜の積層でも良い。

本実施の形態の酸化物半導体は、不純物が除去され、ｉ型化又は実質的にｉ型化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。

例えば、マイクロ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。ここではスパッタ法を用いる例について説明する。

ゲート絶縁層２５０７、酸化物半導体膜２５３０に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜２５３０の成膜の前処理として、スパッタ装置の予備加熱室でゲート電極層２５１１が形成された基板２５０５、又はゲート絶縁層２５０７までが形成された基板２５０５を予備加熱し、基板２５０５に吸着した水素、水分などの不純物を脱離させ排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層２５１６の成膜前に、ソース電極層２５１５ａ及びドレイン電極層２５１５ｂまで形成した基板２５０５にも同様の処理を行ってもよい。

次いで、ゲート絶縁層２５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜２５３０を形成する（図３１（Ａ）参照）。

なお、酸化物半導体膜２５３０をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層２５０７の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体膜２５３０に用いる酸化物半導体は、実施の形態５に示した四元系金属酸化物や、三元系金属酸化物や、二元系金属酸化物や、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などの酸化物半導体を用いることができる。また、上記酸化物半導体にＳｉを含んでもよい。本実施の形態では、酸化物半導体膜２５３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜２５３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。

酸化物半導体膜２５３０をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いる。また、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。これらのターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体膜２５３０を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタによる膜の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板２５０５上に酸化物半導体膜２５３０を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットとの間の距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

次いで、酸化物半導体膜２５３０を第２のフォトリソグラフィ工程とエッチング工程で島状の酸化物半導体層に加工する。ここで、島状の酸化物半導体層を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

また、ゲート絶縁層２５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜２５３０の加工時に同時に行うことができる。

なお、ここでの酸化物半導体膜２５３０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜２５３０のウェットエッチングに用いるエッチング液としては、燐酸、酢酸及び硝酸を混ぜた溶液などを用いることができる。または、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。

次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理は、窒素、またはヘリウム、ネオン、アルゴン等の希ガス雰囲気中で、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行い、脱水化または脱水素化した酸化物半導体層２５３１とする（図３１（Ｂ）参照）。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。

例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、第１の加熱処理においては、加熱処理装置に導入する不活性ガスに、水、水素などが含まれないことが好ましい。または、該不活性ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入してもよい。加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上、（即ち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。酸素ガス又はＮ_２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で脱離してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。この工程により、酸化物半導体層を高純度化させ電気的にｉ型（真性）化することができる。

また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜２５３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。

なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。

また、ゲート絶縁層２５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜２５３０に第１の加熱処理を行う前でも行った後に行ってもよい。

また、酸化物半導体を２回に分けて成膜し、２回に分けて加熱処理を行って結晶化した酸化物半導体層を用いても良い。この様な工程を行うことで、下地部材を問わず、膜表面に垂直にｃ軸配向した膜厚の厚い結晶領域を形成することができる。

例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行う。

この工程により、第１の酸化物半導体膜が種結晶となり、第２の酸化物半導体膜全体を下部から上部に向かって結晶成長させることができ、結果として膜厚の厚い結晶領域を有する酸化物半導体層が形成される。

次いで、ゲート絶縁層２５０７、及び酸化物半導体層２５３１上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、実施の形態５に示したソース電極層２４０５ａ、ドレイン電極層２４０５ｂと同様の材料を用いることができる。

第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層２５１５ａ、ドレイン電極層２５１５ｂを形成した後、レジストマスクを除去する（図３１（Ｃ）参照）。

第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層２５３１上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。

また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクは透過した光が複数の強度となるため、部分的に膜厚の異なるレジストマスクを形成することができる。該レジストマスクは、アッシングを行うことで形状を変形させることができるため、フォトリソグラフィ工程を行わずに異なる形状のレジストマスクを形成することができる。従って、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

なお、導電膜のエッチングの際に、酸化物半導体層２５３１がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層２５３１を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層２５３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。

本実施の形態では、導電膜としてＴｉを用い、酸化物半導体層２５３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるため、エッチャントには過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いると良い。

次いで、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層２５１６を形成する。この絶縁層２５１６を形成する前にＮ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。

絶縁層２５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層２５１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層２５１６に水素が含まれると、その水素が酸化物半導体層に侵入する現象や、水素が酸化物半導体層中の酸素を引き抜く現象が生じることがある。この場合、酸化物半導体層のバックチャネル側が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されることがある。従って、絶縁層２５１６は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。

本実施の形態では、絶縁層２５１６として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層２５１６には、水分や、水素イオンや、水酸基などの不純物をほとんど含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いることが好ましい。代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることができる。

酸化物半導体膜２５３０の成膜時と同様に、絶縁層２５１６を形成する成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２５１６は、膜中に含まれる不純物の濃度を低減することができる。また、絶縁層２５１６の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。

絶縁層２５１６を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）は絶縁層２５１６と接した状態で昇温される。

以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物と同時に減少してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。従って、酸化物半導体層は高純度化され電気的にｉ型（真性）化する。

以上の工程でトランジスタ２５１０が形成される（図３１（Ｄ）参照）。

また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化シリコン層中に拡散させることができる。つまり、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。

絶縁層２５１６上にさらに保護絶縁層２５０６を形成してもよい。例えば、スパッタ法を用いて窒化シリコン膜を形成する。保護絶縁層には、水分などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁膜である窒化シリコン膜、窒化アルミニウム膜などを用いると良い。本実施の形態では、保護絶縁層２５０６に窒化シリコン膜を用いる（図３１（Ｅ）参照）。

保護絶縁層２５０６に用いる窒化シリコン膜は、絶縁層２５１６まで形成された基板２５０５を１００℃以上４００℃以下の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層２５１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層２５０６を成膜することが好ましい。

保護絶縁層の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。

このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、オフ状態における電流値（オフ電流値）をより低くすることができる。

また、高純度化された酸化物半導体層を含むトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置などでは同一基板上に駆動回路部を作製することができるため、部品点数を削減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、本発明の一態様である画素回路構成を用いたイメージセンサの電荷保持特性について説明する。

図３２（Ａ）、（Ｂ）は、実施の形態３の図２４をベースとした回路図である。図３２（Ａ）では、電荷蓄積制御トランジスタ６１０３に酸化物半導体を用いたトランジスタを使用し、増幅トランジスタ６１０２及び選択トランジスタ６１０５にはシリコン半導体を用いたトランジスタを使用している。

一方、図３２（Ｂ）は、電荷蓄積制御トランジスタ６２０３、増幅トランジスタ６２０２及び選択トランジスタ６２０５の全てにシリコン半導体を用いたトランジスタを使用している。

本実施例は、図３２（Ａ）、（Ｂ）の回路図に示す画素を用いたイメージセンサを作製し、その出力特性から電荷保持能力を比較した結果を説明するものである。

図３２（Ａ）、（Ｂ）の画素回路の動作の特徴は実施の形態３で詳細を説明しているため、ここでは省略する。なお、それぞれの信号線における電位は、次の通りである。

先ず、図３２（Ａ）、（Ｂ）の画素回路で共通の電位として、電源供給線を１．８Ｖ、リセット信号線のハイレベル電位を３．３Ｖ、リセット信号線のローレベル電位を０Ｖとした。

それぞれのトランジスタの特性に合わせるため、電荷蓄積制御信号線の電位のみ共通としていない。図３２（Ａ）の画素回路では、電荷蓄積制御信号線のハイレベル電位を３．０Ｖ、ローレベル電位を−１．５Ｖとし、図３２（Ｂ）の画素回路では、電荷蓄積制御信号線のハイレベル電位を２．６Ｖ、ローレベル電位を−０．８Ｖとした。

図３３に示すのは、電荷蓄積制御信号線（ＴＸ）とリセット信号線（ＲＤ）の入力信号を表すタイミングチャートである。ここで、リセット信号線の電位がハイレベルの期間がリセット期間、リセット信号線の電位がローレベルとなって、電荷蓄積制御信号の電位線がローレベルに立ち下がるまでの期間が露光期間（蓄積期間）、電荷蓄積制御信号線の電位をローレベルとした時刻以降の期間が保持期間に相当する。

図３４（Ａ）は、図３２（Ａ）の画素回路を有するイメージセンサに各照度で図３３の信号を入力したときの出力特性である。試験に用いた照度は、０ｌｘ、１６０ｌｘ、４７０ｌｘ、１０００ｌｘである。リセット期間中は、リセット電位が供給されるため各照度とも同様な出力を示し、露光期間においては、傾きの異なる出力変化を示す。そして、保持期間では、それぞれの照度における出力が保持される。この様な動作をすることで光の強度を信号化することができる。ここで、電荷蓄積制御信号線の電位がハイレベルまたはローレベルとなるときには、電荷蓄積制御トランジスタの容量結合の影響で出力の値が変化するが、保持期間における出力信号には影響は無い。

図３４（Ｂ）は、上記各照度での出力特性を長時間取得したものである。図３４（Ａ）の点線枠Ａは、図３４（Ｂ）の点線枠Ａに相当する。

ここで明かである様に、図３２（Ａ）の画素回路を有するイメージセンサは、どの照度においても出力信号が時間軸に対してほとんど変化をしておらず、極めて良好な保持特性を有していることがわかる。

一方、図３５（Ａ）は、図３２（Ｂ）の画素回路を有するイメージセンサに各照度で図３３の信号を入力したときの出力特性である。試験に用いた照度は、０ｌｘ、１６０ｌｘ、４７０ｌｘ、１０００ｌｘである。図３４（Ａ）と同様に照度毎に異なる出力特性を示していることがわかる。なお、０ｌｘとは暗状態を意味するものである。

図３５（Ｂ）は、上記各照度での出力特性を長時間取得したものである。ここで、図３４（Ｂ）とは大きく異なり、出力信号が時間の経過とともに低下していることがわかる。特に照度が高い場合が顕著で、保持時間の初期においては照度に対応する信号が傾きを持ちながらも維持しているが、やがて、１０００ｌｘと４７０ｌｘの信号が重なってしまう。これは、両者の信号が保持できず、判別が不可となった状態を意味する。

０ｌｘの場合は、信号を保持しているが、これはフォトダイオードの暗電流が十分小さいことに起因する。照度が高い場合に電荷の保持能力が極端に劣ってしまう原因は、シリコン半導体を用いたトランジスタのリーク電流にある。このリーク電流が大きいため、フォトダイオードに明電流が流れる状態になるとトランジスタのリーク電流で電荷が流出してしまうのである。もちろん、フォトダイオードの暗電流が高い場合では、同様に電荷は流出してしまう。

この様に、酸化物半導体を用いたトランジスタは、極めてリーク電流が小さいため、図３４（Ｂ）に示す様な極めて高い電荷保持能力のある回路を実現することができる。従って、画素の信号電荷蓄積部と接続されるトランジスタに酸化物半導体を用いたトランジスタを使用することは、長い電荷保持期間を必要とするグローバルシャッタ方式に有用であると言える。

本実施例は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

本発明の一態様に係る表示装置は、高分解能である撮像データの取得を行うことができるという特徴を有している。よって、本発明の一態様に係る表示装置を用いた電子機器は、表示装置をその構成要素に追加することにより、より高機能化することができる。

例えば、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る表示装置を用いることができる電子機器としては、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。

図３６（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有する。本発明の一態様に係る表示装置は、表示部５００２に用いることができる。表示部５００２に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図３６（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、スイッチ５１０３、操作キー５１０４、赤外線ポート５１０５等を有する。本発明の一態様に係る表示装置は、表示部５１０２に用いることができる。表示部５１０２に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された携帯情報端末を提供することができる。

図３６（Ｃ）は現金自動預け入れ払い機であり、筐体５２０１、表示部５２０２、硬貨投入口５２０３、紙幣投入口５２０４、カード投入口５２０５、通帳投入口５２０６等を有する。本発明の一態様に係る表示装置は、表示部５２０２に用いることができる。表示部５２０２に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能化された現金自動預け入れ払い機を提供することができる。そして、本発明の一態様に係る表示装置を用いた現金自動預け入れ払い機は、指紋、顔、手形、掌紋及び手の静脈の形状、虹彩等の、生体認証に用いられる生体情報の読み取りを、より高精度で行うことが出来る。よって、生体認証における、本人であるにもかかわらず本人ではないと誤認識してしまう本人拒否率と、他人であるにもかかわらず本人と誤認識してしまう他人受入率とを、低く抑えることができる。

図３６（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタイラス５３０８等を有する。本発明の一態様に係る表示装置は、表示部５３０３または表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一態様に係る表示装置を用いることで、高分解能である撮像データの取得を行うことができ、より高機能のアプリケーションが搭載された携帯型ゲーム機を提供することができる。なお、図３６（Ｄ）に示した携帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

本実施例は、他の実施の形態又は実施例と適宜組み合わせて実施することが可能である。

１０１ フォトダイオード
１０２ 増幅トランジスタ
１０３ 電荷蓄積制御トランジスタ
１０４ リセットトランジスタ
１０５ 選択トランジスタ
１１２ 信号電荷蓄積部
１１３ 電荷蓄積制御信号線
１１４ リセット信号線
１１５ 選択信号線
１２０ 出力信号線
１３０ 電源供給線
１３１ 接地電位線
２１２ 電位
２１３ 電位
２１４ 電位
２１５ 電位
２２０ 電位
２３０ 時刻
２３１ 時刻
２３２ 時刻
２３３ 時刻
２３４ 時刻
２３５ 時刻
２３６ 時刻
２３７ 時刻
３０１ 蓄積期間
３０２ 電荷保持期間
３０３ 期間
３０４ 電荷保持期間
３０５ 期間
４０１ 期間
４０２ 電荷保持期間
４０３ 期間
４０４ 電荷保持期間
４０５ 期間
４０６ 電荷保持期間
１１０１ 曲線
１１０２ 曲線
１１０３ 曲線
１１１１ 点
１１１３ 点
１２０１ 点
１２４１ ｉ型シリコン半導体層
１２４２ ゲート配線層
１２４３ 配線層
１２４４ ｎ型シリコン半導体層
１２４５ ｐ型シリコン半導体層
１４４１ ｉ型シリコン半導体層
１４４２ ゲート配線層
１４４３ 配線層
１４４４ ｎ型シリコン半導体層
１４４５ ｐ型シリコン半導体層
１６０１ フォトダイオード
１６０２ 増幅トランジスタ
１６０３ 電荷蓄積制御トランジスタ
１６０４ リセットトランジスタ
１６０５ 選択トランジスタ
１６１２ 信号電荷蓄積部
１６１３ 電荷蓄積制御信号線
１６１４ リセット信号線
１６１５ 選択信号線
１６２０ 出力信号線
１６３０ 電源供給線
１６３１ 接地電位線
１７０１ フォトダイオード
１７０２ 増幅トランジスタ
１７０３ 電荷蓄積制御トランジスタ
１７０４ リセットトランジスタ
１７１２ 信号電荷蓄積部
１７１３ 電荷蓄積制御信号線
１７１４ リセット信号線
１７２０ 出力信号線
１７３０ 電源供給線
１７３１ 接地電位線
１８０１ ｐｉｎ型フォトダイオード
１８０２ 増幅トランジスタ
１８０３ 電荷蓄積制御トランジスタ
１８０４ リセットトランジスタ
１８０５ 選択トランジスタ
１８１３ 電荷蓄積制御信号線
１８１４ リセット信号線
１８１５ 選択信号線
１８２０ 出力信号線
１８３０ 電源供給線
１８３１ 接地電位線
１９０１ ｐｉｎ型フォトダイオード
１９０２ 増幅トランジスタ
１９０３ 電荷蓄積制御トランジスタ
１９０４ リセットトランジスタ
１９０５ 選択トランジスタ
１９１３ 電荷蓄積制御信号線
１９１４ リセット信号線
１９１５ 選択信号線
１９２０ 出力信号線
１９３０ 電源供給線
１９３１ 接地電位線
２００１ フォトダイオード
２００２ 増幅トランジスタ
２００３ 電荷蓄積制御トランジスタ
２００４ リセットトランジスタ
２０１２ 信号電荷蓄積部
２０１３ 電荷蓄積制御信号線
２０１４ リセット信号線
２０２０ 出力信号線
２０３０ 電源供給線
２０３１ 接地電位線
２１１２ 電位
２１１３ 電位
２１１４ 電位
２１２０ 電位
２１３０ 時刻
２１３１ 時刻
２１３２ 時刻
２１３３ 時刻
２１３４ 時刻
２１３５ 時刻
２２０１ フォトダイオード
２２０２ 増幅トランジスタ
２２０３ 電荷蓄積制御トランジスタ
２２０５ 選択トランジスタ
２２１２ 信号電荷蓄積部
２２１３ 電荷蓄積制御信号線
２２１５ 選択信号線
２２１６ リセット信号線
２２２０ 出力信号線
２２３０ 電源供給線
２３１２ 電位
２３１３ 電位
２３１５ 電位
２３１６ 電位
２３２０ 電位
２３３０ 時刻
２３３１ 時刻
２３３２ 時刻
２３３３ 時刻
２３３４ 時刻
２３３５ 時刻
２３３６ 時刻
２３３７ 時刻
２４００ 基板
２４０１ ゲート電極層
２４０２ ゲート絶縁層
２４０３ 酸化物半導体層
２４０７ 絶縁層
２４０９ 保護絶縁層
２４２７ 絶縁層
２４３７ 絶縁層
２４０５ａ ソース電極層
２４０５ｂ ドレイン電極層
２４３６ａ 配線層
２４３６ｂ 配線層
２５１５ａ ソース電極層
２５１５ｂ ドレイン電極層
２５０５ 基板
２５０６ 保護絶縁層
２５０７ ゲート絶縁層
２５１０ トランジスタ
２５１１ ゲート電極層
２５１６ 絶縁層
２５３０ 酸化物半導体膜
２５３１ 酸化物半導体層
２６０１ フォトダイオード
２６０２ 増幅トランジスタ
２６０６ 容量素子
２６１２ 信号電荷蓄積部
２６１５ 選択信号線
２６１６ リセット信号線
２６２０ 出力信号線
２６３０ 電源供給線
２７１２ 電位
２７１５ 電位
２７１６ 電位
２７２０ 電位
２７３０ 時刻
２７３１ 時刻
２７３２ 時刻
２７３３ 時刻
２８０１ ｐｉｎ型フォトダイオード
２８０２ 増幅トランジスタ
２８０３ 電荷蓄積制御トランジスタ
２８０４ リセットトランジスタ
２８０５ 選択トランジスタ
２８１３ 電荷蓄積制御信号線
２８１４ リセット信号線
２８１５ 選択信号線
２８２０ 出力信号線
２８３０ 電源供給線
２８３１ 接地電位線
２９４１ ｉ型シリコン半導体層
２９４２ ゲート配線層
２９４３ 配線層
２９４４ ｎ型シリコン半導体層
２９４５ ｐ型シリコン半導体層
３００１ 電位
３００２ 電位
３００３ 電位
３４１０ トランジスタ
３４２０ トランジスタ
３４３０ トランジスタ
３４４０ トランジスタ
３４８０ 電位
３５０１ 電位
３５０２ 電位
３５０３ 電位
３６１３ 電位
３６１４ 電位
３６３１ 時刻
３６３２ 時刻
３６３３ 時刻
３６３４ 時刻
３６３５ 時刻
３６３６ 時刻
３６３７ 時刻
３６３８ 時刻
３６３９ 時刻
３６４０ 時刻
３７１２ 電位
３７１５ 電位
３７１６ 電位
３７２０ 電位
３７３０ 時刻
３７３１ 時刻
３７３２ 時刻
３７３３ 時刻
３８０１ フォトダイオード
３８０２ 増幅トランジスタ
３８０３ 電荷蓄積制御トランジスタ
３８０４ リセットトランジスタ
３８１２ 信号電荷蓄積部
３８１３ 電荷蓄積制御信号線
３８１４ リセット信号線
３８２０ 出力信号線
３８３０ 電源供給線
３８３１ 接地電位線
３８３２ リセット電源供給線
３９１２ 電位
３９１３ 電位
３９１４ 電位
３９２０ 電位
３９３０ 時刻
３９３１ 時刻
３９３２ 時刻
３９３３ 時刻
３９３４ 時刻
３９３５ 時刻
３９８０ 電位
４００１ 電位
４４０１ フォトダイオード
４４０２ 増幅トランジスタ
４４０５ 選択トランジスタ
４４１２ 信号電荷蓄積部
４４１５ 選択信号線
４４１６ リセット信号線
４４２０ 出力信号線
４４３０ 電源供給線
４５０１ 電位
４５０２ 電位
４９８０ 電位
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ スイッチ
５１０４ 操作キー
５１０５ 赤外線ポート
５２０１ 筐体
５２０２ 表示部
５２０３ 硬貨投入口
５２０４ 紙幣投入口
５２０５ カード投入口
５２０６ 通帳投入口
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
６１０２ 増幅トランジスタ
６１０３ 電荷蓄積制御トランジスタ
６１０５ 選択トランジスタ
６２０２ 増幅トランジスタ
６２０３ 電荷蓄積制御トランジスタ
６２０５ 選択トランジスタ
３６００１ 電位
３６００２ 電位
３６４８０ 電位

Claims (13)

1. フォトダイオードと、
   信号電荷蓄積部と、
   複数のトランジスタと、
   を有した画素がマトリクス状に複数配置され、
   前記複数のトランジスタの少なくとも一つ以上は、チャネル形成領域が酸化物半導体で形成されており、前記マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素で前記フォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置。
2. 請求項１において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタ、並びにソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。
3. 請求項１において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタ、並びにゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタであることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、前記マトリクス状に配置された全ての画素のリセットトランジスタのゲートは、それぞれ電気的に接続されていることを特徴とする半導体装置。
5. 請求項１において、前記複数のトランジスタは、ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタ、ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一項において、前記マトリクス状に配置された全ての画素の電荷蓄積制御トランジスタのゲートは、それぞれ電気的に接続されていることを特徴とする半導体装置。
7. 請求項１において、前記複数のトランジスタは、ゲートが前記フォトダイオードと電気的に接続された増幅トランジスタ、及びソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタであることを特徴とする半導体装置。
8. フォトダイオードと、
   信号電荷蓄積部と、
   トランジスタと、
   容量素子と、
   を有した画素がマトリクス状に複数配置され、
   前記トランジスタは、チャネル形成領域が酸化物半導体で形成されており、前記マトリクス状に配置された全ての画素で信号電荷蓄積部のリセット動作が略同時に行われた後に、全ての画素で前記フォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に画素から信号の読み出し動作が行われることを特徴とする半導体装置。
9. 請求項８において、前記トランジスタはゲートがフォトダイオード及び容量素子の一方の電極と電気的に接続された増幅トランジスタであることを特徴とする半導体装置。
10. 請求項１乃至９に記載の半導体装置を具備することを特徴とする電子機器。
11. フォトダイオードと、
    ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、
    ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、
    ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、
    ソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、
    を有した画素がマトリクス状に複数配置され、
    全ての画素の前記電荷蓄積制御トランジスタをオンし、
    全ての画素の前記リセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、
    全ての画素の前記リセットトランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を変化させ、
    全ての画素の前記電荷蓄積制御トランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を保持し、
    行毎に順次前記選択トランジスタをオンして各画素の前記信号電荷蓄積部の電位に応じた信号を各画素の前記増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法。
12. フォトダイオードと、
    ソースまたはドレインの一方が前記フォトダイオードと電気的に接続された電荷蓄積制御トランジスタと、
    ソースまたはドレインの一方が前記電荷蓄積制御トランジスタのソースまたはドレインの他方と電気的に接続されたリセットトランジスタと、
    ゲートが前記電荷蓄積制御トランジスタのソースまたはドレインの他方及び前記リセットトランジスタのソースまたはドレインの一方と電気的に接続された増幅トランジスタと、
    ソースまたはドレインの一方が前記増幅トランジスタのソースまたはドレインの一方と電気的に接続された選択トランジスタと、
    を有した画素がマトリクス状に複数配置され、
    全ての画素の前記電荷蓄積制御トランジスタをオンし、
    全ての画素の前記リセットトランジスタをオンして全ての画素の信号電荷蓄積部をリセット電位とし、
    全ての画素の前記電荷蓄積制御トランジスタをオフして全ての画素の前記フォトダイオードのカソードの電位を変化させ、
    全ての画素の前記リセットトランジスタをオフして全ての画素の前記信号電荷蓄積部の電位を保持し、
    全ての画素の前記電荷蓄積制御トランジスタをオンして全ての画素の前記信号電荷蓄積部の電位を変化させ、
    全ての画素の前記電荷蓄積制御トランジスタをオフして前記信号電荷蓄積部の電位を保持し、
    行毎に順次前記選択トランジスタをオンして各画素の前記信号電荷蓄積部の電位に応じた信号を各画素の前記増幅トランジスタから出力させることを特徴とする半導体装置の駆動方法。
13. 請求項１１または１２において、少なくとも前記電荷蓄積制御トランジスタ及びリセットトランジスタのチャネル形成領域は、酸化物半導体で形成されていることを特徴とする半導体装置の駆動方法。