JP2022116063A - 撮像装置、電子機器 - Google Patents

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JP2022116063A JP2022079449A JP2022079449A JP2022116063A JP 2022116063 A JP2022116063 A JP 2022116063A JP 2022079449 A JP2022079449 A JP 2022079449A JP 2022079449 A JP2022079449 A JP 2022079449A JP 2022116063 A JP2022116063 A JP 2022116063A
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隆之 池田
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Abstract

【課題】グローバルシャッタ方式で撮像を行うことができる画素共有型の撮像装置を提供する。【解決手段】第１および第２の光電変換素子と、第１乃至第６のトランジスタと、を有し、第１乃至第４のトランジスタは活性層に酸化物半導体を有する撮像装置である。該撮像装置は、リセットトランジスタおよび増幅トランジスタを複数の画素で共有する、画素共有型の撮像装置でありながら、グローバルシャッタ方式により撮像を行うことができる。またハイスピードカメラとして用いることもできる。【選択図】図１

Description

本発明の一態様は、撮像装置およびその動作方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸
化物半導体として酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてトランジス
タを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特
許文献３に開示されている。
また、８Ｋ４Ｋの撮像に対応する１億３３００万画素を有するＣＭＯＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）撮像素子に関す
る技術が非特許文献１に開示されている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９７１１号公報
Ｒ．Ｆｕｎａｔｓｕ ｅｔ ａｌ．，"１３３Ｍｐｉｘｅｌ ６０ｆｐｓ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ ３２－Ｃｏｌｕｍｎ Ｓｈａｒｅｄ Ｈｉｇｈ－Ｓｐｅｅｄ Ｃｏｌｕｍｎ－Ｐａｒａｌｌｅｌ ＳＡＲ ＡＤＣｓ"，ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
撮像装置が有する画素を微細化する方法として、画素が有するトランジスタの一部を他の
画素と共有する方法が挙げられる。
また、グローバルシャッタ方式で撮像を行うことで、撮像装置の各画素における撮像の同
時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得
ることができる。
しかし、従来の撮像装置では、トランジスタを複数の画素で共有した場合、得られた撮像
データをすべての画素で保持することは難しい。このため、グローバルシャッタ方式で撮
像を行うことは難しい。
本発明の一態様では、画素が有するトランジスタの一部を他の画素と共有した場合であっ
ても、グローバルシャッタ方式で撮像を行うことができる撮像装置を提供することを課題
の一とする。または、被写体が移動する場合であっても歪の小さい画像を得ることができ
る撮像装置を提供することを課題の一とする。
または、高解像度の画像を撮像することができる撮像装置を提供することを課題の一とす
る。または、小型の撮像装置を提供することを課題の一とする。または、消費電力を低減
した撮像装置を提供することを課題の一とする。または、高速動作に適した撮像装置を提
供することを課題の一とする。または、オン電流が大きいトランジスタを有する撮像装置
を提供することを課題の一とする。または、オフ電流が小さいトランジスタを有する撮像
装置を提供することを課題の一とする。または、高電位を印加することができるトランジ
スタを有する撮像装置を提供することを課題の一とする。または、ダイナミックレンジが
大きい撮像装置を提供することを課題の一とする。または、撮像データの保持時間が長い
撮像装置を提供することを課題の一とする。または、広い温度範囲で使用することができ
る撮像装置を提供することを課題の一とする。または、ノイズの少ない撮像データを得ら
れる撮像装置を提供することを課題の一とする。または、光感度が高い撮像装置を提供す
ることを課題の一とする。または、低価格の撮像装置を提供することを課題の一とする。
または、信頼性の高い撮像装置を提供することを課題の一とする。
または、本発明の一態様では、新規な撮像装置、新規な撮像装置の動作方法、新規なモジ
ュール、新規な電子機器等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書また
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なく
とも一つの課題を解決するものである。
本発明の一態様は、第１の光電変換素子と、第２の光電変換素子と、第１のトランジスタ
と、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトラ
ンジスタと、第６のトランジスタと、を有する撮像装置である。第１乃至第５のトランジ
スタは、活性層に酸化物半導体を有する。また、第１の光電変換素子の一方の端子は、第
１のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の光電変換素
子の一方の端子は、第２のトランジスタのソースまたはドレインの一方と電気的に接続さ
れ、第１のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソース
またはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレイン
の他方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３
のトランジスタのソースまたはドレインの他方は、第４のトランジスタのソースまたはド
レインの他方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は
、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトラン
ジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続さ
れている。
また、第１の光電変換素子の他方の端子および第２の光電変換素子の他方の端子には、高
電位が印加されていてもよい。
また、第１の光電変換素子および第２の光電変換素子と、第１乃至第６のトランジスタと
、が積層されて設けられていてもよい。
また、酸化物半導体はＩｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、ＮｄまたはＨｆ）と、を有していてもよい。
また、第１の容量素子と、第２の容量素子と、を有していてもよい。第１の容量素子の一
方の端子は第１のトランジスタのソースまたはドレインの他方と電気的に接続され、第２
の容量素子の一方の端子は第２のトランジスタのソースまたはドレインの他方と電気的に
接続されていてもよい。
また、第１の光電変換素子と、第２の光電変換素子と、はセレンを含む材料を有していて
もよい。
本発明の一態様の撮像装置と、レンズと、を有するモジュールも本発明の一態様である。
また、本発明の一態様の撮像装置と、表示装置と、を有する電子機器も本発明の一態様で
ある。
本発明の一態様では、画素が有するトランジスタの一部を他の画素と共有した場合であっ
ても、グローバルシャッタ方式で撮像を行うことができる撮像装置を提供することができ
る。または、被写体が移動する場合であっても歪の小さい画像を得ることができる撮像装
置を提供することができる。
または、高解像度の画像を撮像することができる撮像装置を提供することができる。また
は、小型の撮像装置を提供することができる。または、消費電力を低減した撮像装置を提
供することができる。または、高速動作に適した撮像装置を提供することができる。また
は、オン電流が大きいトランジスタを有する撮像装置を提供することができる。または、
オフ電流が小さいトランジスタを有する撮像装置を提供することができる。または、高電
位を印加することができるトランジスタを有する撮像装置を提供することができる。また
は、ダイナミックレンジが大きい撮像装置を提供することができる。または、撮像データ
の保持時間が長い撮像装置を提供することができる。または、広い温度範囲で使用するこ
とができる撮像装置を提供することができる。または、ノイズの少ない撮像データを得ら
れる撮像装置を提供することができる。または、光感度が高い撮像装置を提供することが
できる。または、低価格の撮像装置を提供することができる。または、信頼性の高い撮像
装置を提供することができる。
または、本発明の一態様では、新規な撮像装置、新規な撮像装置の動作方法、新規なモジ
ュールおよび新規な電子機器等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、
他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で
言及していない効果である。本項目で言及していない効果は、当業者であれば明細書また
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なく
とも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列
挙した効果を有さない場合もある。
画素を説明する回路図。 ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。 撮像装置を説明するブロック図。 撮像装置の動作の一例を説明するタイミングチャート。 画素を説明する回路図。 撮像装置の動作の一例を説明するタイミングチャート。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置を説明する断面図および回路図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ－ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ－ＯＳの電子回折パターンを示す図、およびｎｃ－ＯＳの断面ＴＥＭ像。 ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイ
ズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、
電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチ
ャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことが
できるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるた
め、いずれがソースまたはドレインであるかを限定することが困難である。このため、「
ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に
応じて、互いに入れ替えることが可能である。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合
）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と
明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている
場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としての機能を有する場合は、一の導電層が、配線の機能、
および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書にお
ける電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持って
いる場合も、その範疇に含める。
なお、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大き
さによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと
記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとす
る。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合も
ある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する
場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されるこ
ととなる。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
（実施の形態１）
本発明の一態様の撮像装置について図面を用いて説明する。なお、本明細書等において撮
像装置とは、撮像機能を有する装置全般を指す。または、撮像機能を有する回路、あるい
は該回路を含むシステム全体を撮像装置という。
本発明の一態様は、グローバルシャッタ方式による撮像を行うことができ、かつ複数の画
素でトランジスタを共有する撮像装置に関する。また、実施の形態３で後述するように、
本発明の一態様の撮像装置が有する光電変換素子を他の素子と積層させて設けることによ
り、増幅トランジスタのソースまたはドレインに、画素を選択する機能を有するトランジ
スタのソースまたはドレインを電気的に接続する必要がなくなる。これにより、１画素あ
たりのトランジスタの数を減らすことができる。以上により、高解像度かつ、被写体が移
動する場合であっても歪の小さい画像を得ることができる撮像装置を提供することができ
る。
図１は、本発明の一態様である撮像装置が有する画素１０ａ、画素１０ｂ、画素１０ｃお
よび画素１０ｄの回路図である。
画素１０ａは、光電変換素子２０ａと、トランジスタ３１ａと、トランジスタ３４ａと、
容量素子４１ａと、を有する。画素１０ｂは、光電変換素子２０ｂと、トランジスタ３１
ｂと、トランジスタ３４ｂと、容量素子４１ｂと、を有する。画素１０ｃは、光電変換素
子２０ｃと、トランジスタ３１ｃと、トランジスタ３４ｃと、容量素子４１ｃと、を有す
る。画素１０ｄは、光電変換素子２０ｄと、トランジスタ３１ｄと、トランジスタ３４ｄ
と、容量素子４１ｄと、を有する。また、画素１０ａ乃至画素１０ｄはトランジスタ３２
と、トランジスタ３３と、を共有する。なお、図１において、トランジスタ３１ａ乃至ト
ランジスタ３１ｄ、トランジスタ３２、トランジスタ３３およびトランジスタ３４ａ乃至
トランジスタ３４ｄはすべてｎチャネル型トランジスタとする。
なお、本明細書ではｎチャネル型トランジスタをｎ－ｃｈ型トランジスタ、ｐチャネル型
トランジスタをｐ－ｃｈ型トランジスタと呼ぶことがある。
また、画素１０ａ乃至画素１０ｄを合わせて画素１０と呼ぶ場合がある。
図１では、画素１０ａ乃至画素１０ｄの４画素がトランジスタ３２およびトランジスタ３
３を共有しているが、２画素または３画素が共有してもよい。また、５画素以上によりト
ランジスタ３２およびトランジスタ３３を共有してもよい。さらに、例えば同一の列のす
べての画素が１つのトランジスタ３２および１つのトランジスタ３３を共有してもよい。
図１に示す構成の画素１０において、光電変換素子２０ａの一方の端子は、トランジスタ
３１ａのソースまたはドレインの一方と電気的に接続されている。また、光電変換素子２
０ｂの一方の端子は、トランジスタ３１ｂのソースまたはドレインの一方と電気的に接続
されている。また、光電変換素子２０ｃの一方の端子は、トランジスタ３１ｃのソースま
たはドレインの一方と電気的に接続されている。また、光電変換素子２０ｄの一方の端子
は、トランジスタ３１ｄのソースまたはドレインの一方と電気的に接続されている。
また、トランジスタ３１ａのソースまたはドレインの他方は、トランジスタ３４ａのソー
スまたはドレインの一方および容量素子４１ａの一方の端子と電気的に接続されている。
また、トランジスタ３１ｂのソースまたはドレインの他方は、トランジスタ３４ｂのソー
スまたはドレインの一方および容量素子４１ｂの一方の端子と電気的に接続されている。
また、トランジスタ３１ｃのソースまたはドレインの他方は、トランジスタ３４ｃのソー
スまたはドレインの一方および容量素子４１ｃの一方の端子と電気的に接続されている。
また、トランジスタ３１ｄのソースまたはドレインの他方は、トランジスタ３４ｄのソー
スまたはドレインの一方および容量素子４１ｄの一方の端子と電気的に接続されている。
また、トランジスタ３４ａのソースまたはドレインの他方、トランジスタ３４ｂのソース
またはドレインの他方、トランジスタ３４ｃのソースまたはドレインの他方およびトラン
ジスタ３４ｄのソースまたはドレインの他方は、トランジスタ３２のソースまたはドレイ
ンの一方およびトランジスタ３３のゲートと電気的に接続されている。
なお、トランジスタ３３のソースまたはドレインには、詳細は後述するが、画素１０を選
択する機能を有するトランジスタのソースまたはドレインを電気的に接続する必要がない
。つまり、本発明の一態様の撮像装置には、画素１０を選択する機能を有するトランジス
タを設ける必要がない。これにより、本発明の一態様の撮像装置の１画素あたりの占有面
積を、画素１０を選択する機能を有するトランジスタを設ける場合より削減することがで
き、高解像度の画像を得ることができる。
また、光電変換素子２０ａの他方の端子は、配線５１ａ（ＶＰＤａ）と電気的に接続され
ている。また、光電変換素子２０ｂの他方の端子は、配線５１ｂ（ＶＰＤｂ）と電気的に
接続されている。また、光電変換素子２０ｃの他方の端子は、配線５１ｃ（ＶＰＤｃ）と
電気的に接続されている。また、光電変換素子２０ｄの他方の端子は、配線５１ｄ（ＶＰ
Ｄｄ）と電気的に接続されている。
また、トランジスタ３２のソースまたはドレインの他方は、配線５２（ＶＲ）と電気的に
接続されている。また、トランジスタ３３のソースまたはドレインの一方は、配線５３（
ＶＰＩ）と電気的に接続されている。また、トランジスタ３３のソースまたはドレインの
他方は、配線５５（ＶＯＵＴ）と電気的に接続されている。
また、容量素子４１ａの他方の端子は、配線５４ａ（ＶＳＳａ）と電気的に接続されてい
る。また、容量素子４１ｂの他方の端子は、配線５４ｂ（ＶＳＳｂ）と電気的に接続され
ている。また、容量素子４１ｃの他方の端子は、配線５４ｃ（ＶＳＳｃ）と電気的に接続
されている。また、容量素子４１ｄの他方の端子は、配線５４ｄ（ＶＳＳｄ）と電気的に
接続されている。
また、トランジスタ３１ａのゲート、トランジスタ３１ｂのゲート、トランジスタ３１ｃ
のゲートおよびトランジスタ３１ｄのゲートは、配線６１（ＴＸ）と電気的に接続されて
いる。また、トランジスタ３２のゲートは、配線６２（ＲＥＳ）と電気的に接続されてい
る。
また、トランジスタ３４ａのゲートは、配線６４ａ（ＳＥＬａ）と電気的に接続されてい
る。また、トランジスタ３４ｂのゲートは、配線６４ｂ（ＳＥＬｂ）と電気的に接続され
ている。また、トランジスタ３４ｃのゲートは、配線６４ｃ（ＳＥＬｃ）と電気的に接続
されている。また、トランジスタ３４ｄのゲートは、配線６４ｄ（ＳＥＬｄ）と電気的に
接続されている。
ここで、配線５１ａ（ＶＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）、配線５２（ＶＲ）、配線
５３（ＶＰＩ）および配線５４ａ（ＶＳＳａ）乃至配線５４ｄ（ＶＳＳｄ）は電源線とし
て機能させることができる。また、配線６１（ＴＸ）、配線６２（ＲＥＳ）および配線６
４ａ（ＳＥＬａ）乃至配線６４ｄ（ＳＥＬｄ）は信号線として機能させることができる。
上記構成において、トランジスタ３１ａのソースまたはドレインの他方、トランジスタ３
４ａのソースまたはドレインの一方および容量素子４１ａの一方の端子が接続されている
ノードをＦＤ１ａとする。また、トランジスタ３１ｂのソースまたはドレインの他方、ト
ランジスタ３４ｂのソースまたはドレインの一方および容量素子４１ｂの一方の端子が接
続されているノードをＦＤ１ｂとする。また、トランジスタ３１ｃのソースまたはドレイ
ンの他方、トランジスタ３４ｃのソースまたはドレインの一方および容量素子４１ｃの一
方の端子が接続されているノードをＦＤ１ｃとする。また、トランジスタ３１ｄのソース
またはドレインの他方、トランジスタ３４ｄのソースまたはドレインの一方および容量素
子４１ｄの一方の端子が接続されているノードをＦＤ１ｄとする。
また、トランジスタ３２のソースまたはドレインの一方、トランジスタ３３のゲート、ト
ランジスタ３４ａのソースまたはドレインの他方、トランジスタ３４ｂのソースまたはド
レインの他方、トランジスタ３４ｃのソースまたはドレインの他方およびトランジスタ３
４ｄのソースまたはドレインの他方が接続されているノードをＦＤ２とする。なお、ノー
ドＦＤ２の電位はトランジスタ３３のゲート電位と等しい。
画素１０において、光電変換素子２０ａ、光電変換素子２０ｂ、光電変換素子２０ｃおよ
び光電変換素子２０ｄは受光素子であり、それぞれ画素１０ａ、画素１０ｂ、画素１０ｃ
および画素１０ｄに照射した光に応じた電流を生成する機能を有する。また、トランジス
タ３１ａは光電変換素子２０ａによるノードＦＤ１ａへの電荷蓄積または放出を制御する
機能を、トランジスタ３１ｂは光電変換素子２０ｂによるノードＦＤ１ｂへの電荷蓄積ま
たは放出を制御する機能を、トランジスタ３１ｃは光電変換素子２０ｃによるノードＦＤ
１ｃへの電荷蓄積または放出を制御する機能を、トランジスタ３１ｄは光電変換素子２０
ｄによるノードＦＤ１ｄへの電荷蓄積または放出を制御する機能をそれぞれ有する。
また、トランジスタ３２は、ノードＦＤ１ａ乃至ＦＤ１ｄおよびノードＦＤ２の電位をリ
セットする、リセットトランジスタとしての機能を有する。また、トランジスタ３３は、
ノードＦＤ２の電位に応じた信号を出力する、増幅トランジスタとしての機能を有する。
また、トランジスタ３４ａ、トランジスタ３４ｂ、トランジスタ３４ｃおよびトランジス
タ３４ｄは、読み出し時にそれぞれ画素１０ａ、画素１０ｂ、画素１０ｃおよび画素１０
ｄを選択する機能を有する。また、リセット動作時にリセットを行う画素を選択する機能
を有する。
また、配線５５（ＶＯＵＴ）を介して、画素１０により取得された撮像データを信号とし
て出力することができる。
また、図１に示す構成の画素１０において、トランジスタ３１ａ、トランジスタ３１ｂ、
トランジスタ３１ｃ、トランジスタ３１ｄ、トランジスタ３２、トランジスタ３３および
トランジスタ３４ａ、乃至トランジスタ３４ｄを、活性層または活性領域を酸化物半導体
で形成したトランジスタ（以下、ＯＳトランジスタと呼ぶ）としてもよい。ＯＳトランジ
スタは極めてオフ電流が低いという特徴を有する。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導
通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしき
い値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の
電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトラン
ジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低
いときのドレイン電流をいう場合がある。
トランジスタのオフ電流は、電圧Ｖｇｓに依存する場合がある。したがって、トランジス
タのオフ電流が電流Ｉ以下である、とは、トランジスタのオフ電流が電流Ｉ以下となる電
圧Ｖｇｓの値が存在することをいう場合がある。トランジスタのオフ電流は、所定の電圧
Ｖｇｓにおけるオフ状態、所定の範囲内の電圧Ｖｇｓにおけるオフ状態、または、十分に
低減されたオフ電流が得られる電圧Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す
場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、電圧Ｖｇｓが０．５Ｖにおけるドレ
イン電流が１×１０－９Ａであり、電圧Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１
０－１３Ａであり、電圧Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａで
あり、電圧Ｖｇｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎ
チャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、電圧Ｖｇｓが
－０．５Ｖにおいて、または、電圧Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、
１×１０－１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下
である、という場合がある。当該トランジスタのドレイン電流が１×１０－２２Ａ以下と
なる電圧Ｖｇｓが存在するため、当該トランジスタのオフ電流は１×１０－２２Ａ以下で
ある、という場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを
流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れ
る電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単
位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流が電流Ｉ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃
、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トラ
ンジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか
一の温度）、におけるトランジスタのオフ電流が電流Ｉ以下となる電圧Ｖｇｓの値が存在
することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、電圧Ｖｄｓが０．１Ｖ、０．８Ｖ
、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、ま
たは２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半
導体装置等の信頼性が保証される電圧Ｖｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用される電圧Ｖｄｓにおけるオフ電流、を表す場合がある。トランジ
スタのオフ電流が電流Ｉ以下である、とは、電圧Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１
．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該
トランジスタが含まれる半導体装置の信頼性が保証される電圧Ｖｄｓ、または、当該トラ
ンジスタが含まれる半導体装置等において使用される電圧Ｖｄｓ、におけるトランジスタ
のオフ電流が電流Ｉ以下となる電圧Ｖｇｓの値が存在することを指す場合がある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
ＯＳトランジスタは極めてオフ電流が低いため、ノードＦＤ１ａ、ノードＦＤ１ｂ、ノー
ドＦＤ１ｃ乃至ノードＦＤ１ｄで電荷を保持できる期間を極めて長くすることができる。
このため、図１に示した構成の画素１０を有する撮像装置において、全画素で同時に撮像
データを取得するグローバルシャッタ方式を適用することができる。
一般的に、画素がマトリクス状に配置された撮像装置では、図２（Ａ）に示す、行毎に撮
像動作７１、データ保持動作７２、読み出し動作７３を行う駆動方法であるローリングシ
ャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失
われるため、被写体が移動した場合には、画像に歪が生じてしまう。したがって、図２（
Ｂ）に示す、全行で同時に撮像動作７１を行い、行毎に順次読み出し動作７３を行うこと
ができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用
いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移
動する場合であっても歪の小さい画像を容易に得ることができる。
また、ＯＳトランジスタを画素１０に用いると、撮像のダイナミックレンジを拡大するこ
とができる。例えば、図１に示す構成の画素１０により撮像を行う場合、詳細は後述する
が、画素１０に照射される光の照度が低い場合にノードＦＤ１ａ乃至ノードＦＤ１ｄの電
位が低くなる。したがって、ノードＦＤ２の電位も低くなる。この場合、ノードＦＤ１ａ
乃至ノードＦＤ１ｄに電気的に接続されたトランジスタにオフ電流が高いトランジスタを
用いると、データ保持期間中に各ノードの電位が変化してしまい、これによりＦＤ２の電
位も変化してしまう。したがって、撮像動作により得られた撮像データを正しく出力する
ことができなくなる。一方、ＯＳトランジスタは極めてオフ電流が低いため、ノードＦＤ
２の電位（トランジスタ３３のゲート電位）が極めて小さい場合においても当該ゲート電
位に応じた電流を正確に出力することができる。したがって、検出することのできる照度
のレンジ、すなわちダイナミックレンジを広げることができる。
また、ＯＳトランジスタは、活性層または活性領域をシリコンで形成したトランジスタ（
以下、Ｓｉトランジスタと呼ぶ）よりも電気特性変動の温度依存性が小さいため、極めて
広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置
および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ノードＦＤ１ａ乃至ノードＦＤ１ｄと接続するトランジスタはノイズが少ないこと
が求められる。後述する二層または三層の酸化物半導体層を有するトランジスタはチャネ
ルが埋め込み型であり、極めてノイズに強い特性を有する。したがって、当該トランジス
タを用いることでノイズの少ない画像を得ることができる。
トランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２、トランジスタ３３およ
びトランジスタ３４ａ乃至トランジスタ３４ｄをＯＳトランジスタとすることで、画素を
シリコンで形成した光電変換素子と、ＯＳトランジスタと、で構成することができる。こ
のような構成とすることで、画素にＳｉトランジスタを形成する必要が無いため、光電変
換素子の有効面積を増大することが容易になる。したがって、光感度を向上させることが
できる。
また、例えばトランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２およびトラ
ンジスタ３４ａ乃至トランジスタ３４ｄをＯＳトランジスタとし、トランジスタ３３をＳ
ｉトランジスタとする構成としてもよい。また、例えばトランジスタ３１ａ乃至トランジ
スタ３１ｄおよびトランジスタ３４ａ乃至トランジスタ３４ｄをＯＳトランジスタとし、
トランジスタ３２およびトランジスタ３３をＳｉトランジスタとする構成としてもよい。
Ｓｉトランジスタは、ＯＳトランジスタに比べて優れた電界効果移動度を有するといった
特性を有する。そのため、増幅トランジスタとして機能するトランジスタに流れる電流値
を増やすことができる。例えば、図１に示すノードＦＤ１ａ乃至ノードＦＤ１ｄに蓄積さ
れた電荷に応じて、トランジスタ３３に流れる電流値を増やすことができる。
本発明の一態様の撮像装置の構成を示すブロック図を図３（Ａ）に示す。該撮像装置は、
画素１０、トランジスタ３５、回路１２、回路１３、回路１４、回路１５、回路１６、回
路１７および回路１８を有する。
画素１０はｐ行ｑ列（ｐおよびｑは自然数）のマトリクス状に配置されて画素アレイ１１
を構成する。また、トランジスタ３５は画素アレイ１１の列ごとに配置されている。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
画素１０は、配線６４ａ（ＳＥＬａ）乃至配線６４ｄ（ＳＥＬｄ）を介して回路１２と電
気的に接続されている。また、画素１０は、配線５５（ＶＯＵＴ）を介してトランジスタ
３５のソースまたはドレインの一方、回路１３、回路１４および回路１５と電気的に接続
されている。また、回路１６は、回路１２、回路１３、回路１４、回路１５、回路１７お
よび回路１８と電気的に接続されている。また、回路１７は回路１４と電気的に接続され
ている。また、回路１８は画素１０、回路１２、回路１３、回路１４、回路１５および回
路１７と電気的に接続されている。
トランジスタ３５は、配線５５（ＶＯＵＴ）に流れる電流を一定に保つ、定電流源として
の機能を有する。なお、図３（Ａ）においてトランジスタ３５はｎ－ｃｈ型としているが
、ｐ－ｃｈ型としてもよい。また、トランジスタ３５にバックゲートを設けてもよい。
回路１２は、画素アレイ１１の行を選択する、行ドライバとしての機能を有する。回路１
３は、画素アレイ１１の列を選択する、列ドライバとしての機能を有する。なお、回路１
２および回路１３には、様々な回路、例えば、デコーダやシフトレジスタ等が用いられる
。
回路１４は、Ａ／Ｄ変換回路としての機能を有する。回路１５は、詳細は後述するが、読
み出した撮像データに含まれるノイズの除去などを行う、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ
Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路としての機能を有する。
回路１６は、ロジック制御回路としての機能を有する。また、クロック信号を生成して回
路１２乃至回路１５、回路１７および回路１８の同期をとる機能を有する。回路１７は、
回路１４にスロープ信号を供給する、スロープ生成回路としての機能を有する。なお、ス
ロープの範囲は回路１６によって制御することができる。
回路１８は、画素１０、回路１２乃至回路１５および回路１７に電源を供給して各配線に
印加する電位を制御する、電源回路としての機能を有する。例えば、回路１４が有するコ
ンパレータのバイアス電位や、トランジスタ３５のバイアス電位を制御する機能を有する
。また、例えば画素１０が有する配線５１ａ（ＶＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）、
配線５２（ＶＲ）、配線５３（ＶＰＩ）および配線５４ａ（ＶＳＳａ）乃至配線５４ｄ（
ＶＳＳｄ）の電位を制御する機能を有する。
なお、トランジスタ３５および、回路１２乃至回路１８などの周辺回路をＯＳトランジス
タで形成してもよい。周辺回路をＯＳトランジスタのみで形成し、画素１０が有するトラ
ンジスタもすべてＯＳトランジスタとすると、Ｓｉトランジスタの形成工程が不要となる
ため、撮像装置の低価格化に有効である。また、周辺回路をＯＳトランジスタとｐ－ｃｈ
型Ｓｉトランジスタのみで形成する構成は、ｎ－ｃｈ型Ｓｉトランジスタの形成工程が不
要となるため、撮像装置の低価格化に有効である。さらに、周辺回路をＣＭＯＳ回路とす
ることができるので、周辺回路の低消費電力化、すなわち、撮像装置の低消費電力化に有
効である。
図３（Ａ）に示す、２行２列分の画素１０を有する領域１９の拡大図を図３（Ｂ）に示す
。前述のように、画素１０には画素１０ａ乃至画素１０ｄの４画素が含まれる。
また、配線５５（ＶＯＵＴ）は画素アレイ１１の列ごとに設けることができる。なお、同
一の列の画素１０に含まれていれば、画素１０ａ乃至画素１０ｄはすべて１本の配線５５
により電気的に接続することができる。
また、配線６４ａ（ＳＥＬａ）乃至配線６４ｄ（ＳＥＬｄ）は画素アレイ１１の行ごとに
設けることができる。
なお、図３（Ｂ）では、画素１０は画素１０ａ乃至画素１０ｄの４画素を含んでいるが、
２画素または３画素のみ含んでもよい。また、５画素以上含んでもよい。さらに、例えば
一列分の画素を１つの画素１０としてもよい。
次に、図１に示す構成の画素１０の動作の一例について、図４に示すタイミングチャート
を用いて詳細な説明を行う。該タイミングチャートは、配線６１（ＴＸ）、配線６２（Ｒ
ＥＳ）、配線６４ａ（ＳＥＬａ）乃至配線６４ｄ（ＳＥＬｄ）、ノードＦＤ１ａ乃至ノー
ドＦＤ１ｄおよびノードＦＤ２の電位を示す。
なお、図４に示すタイミングチャートに基づいて画素１０が動作する場合、配線５１ａ（
ＶＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）および配線５３（ＶＰＩ）の電位をＨレベル、配
線５２（ＶＲ）および配線５４ａ（ＶＳＳａ）乃至配線５４ｄ（ＶＳＳｄ）の電位をＬレ
ベルとする。
本明細書において、Ｈレベルは高電位を、Ｌレベルは低電位をそれぞれ示す。また、Ｌレ
ベルは例えば接地電位とすることができる。
また、電位ＶＰＤは、配線５１ａ（ＶＰＤａ）の電位ＶＰＤａ、配線５１ｂ（ＶＰＤｂ）
の電位ＶＰＤｂ、配線５１ｃ（ＶＰＤｃ）の電位ＶＰＤｃおよび配線５１ｄ（ＶＰＤｄ）
の電位ＶＰＤｄのいずれか一の電位を示す。
時刻Ｔ０１において、配線６１（ＴＸ）、配線６２（ＲＥＳ）、配線６４ａ（ＳＥＬａ）
乃至配線６４ｄ（ＳＥＬｄ）の電位をＨレベルとすることにより、トランジスタ３１ａ乃
至トランジスタ３１ｄ、トランジスタ３２およびトランジスタ３４ａ乃至トランジスタ３
４ｄをオンとする。これにより、ノードＦＤ１ａ乃至ノードＦＤ１ｄおよびノードＦＤ２
の電位は配線５２（ＶＲ）の電位ＶＲにリセットされる。
時刻Ｔ０２において、配線６２（ＲＥＳ）、配線６４ａ（ＳＥＬａ）乃至配線６４ｄ（Ｓ
ＥＬｄ）の電位をＬレベルとすることにより、トランジスタ３２およびトランジスタ３４
ａ乃至トランジスタ３４ｄをオフとする。これにより、ノードＦＤ１ａ乃至ノードＦＤ１
ｄの電位が上昇し始める。ノードＦＤ１ａ、ノードＦＤ１ｂ、ノードＦＤ１ｃおよびノー
ドＦＤ１ｄの電位は、それぞれ画素１０ａ、画素１０ｂ、画素１０ｃおよび画素１０ｄに
照射する光の照度が高いほど大きく上昇する。
時刻Ｔ０３において、配線６１（ＴＸ）の電位をＬレベルとすることにより、トランジス
タ３１ａ乃至トランジスタ３１ｄをオフとする。これにより、ノードＦＤ１ａ乃至ノード
ＦＤ１ｄの電位が保持される。
以上より、時刻Ｔ０２乃至時刻Ｔ０３において、画素１０が有する画素１０ａ乃至画素１
０ｄにおいて同時に撮像データが取得される。なお、時刻Ｔ０１乃至時刻Ｔ０３における
動作は、本発明の一態様の撮像装置が有するすべての画素１０において同時に行う。以上
により、グローバルシャッタ方式により撮像データが取得される。
時刻Ｔ０４において、配線６４ａ（ＳＥＬａ）の電位をＨレベルとすることによりトラン
ジスタ３４ａをオンとする。これにより、ノードＦＤ２が、ノードＦＤ１ａの電位と等し
くなる。また、ノードＦＤ２の電位に応じて配線５５（ＶＯＵＴ）から信号が出力される
。なお、該信号は時刻Ｔ０１乃至時刻Ｔ０３において画素１０ａにより取得した撮像デー
タに対応する。なお、ノードＦＤ２の電位が高いほど、配線５５（ＶＯＵＴ）から出力さ
れる信号の電位は高くなる。すなわち、画素１０ａに照射する光の照度が高いほど、配線
５５（ＶＯＵＴ）から出力される信号の電位は高くなる。
時刻Ｔ０５において、配線６２（ＲＥＳ）の電位をＨレベルとすることによりトランジス
タ３２をオンとする。これにより、ノードＦＤ１ａの電位およびノードＦＤ２の電位が配
線５２（ＶＲ）の電位ＶＲにリセットされる。また、該電位に応じた信号が配線５５（Ｖ
ＯＵＴ）から出力される。
時刻Ｔ０６において、配線６２（ＲＥＳ）および配線６４ａ（ＳＥＬａ）の電位をＬレベ
ルとすることにより、トランジスタ３２およびトランジスタ３４ａをオフとする。
時刻Ｔ０７において、配線６４ｂ（ＳＥＬｂ）の電位をＨレベルとすることによりトラン
ジスタ３４ｂをオンとする。これにより、ノードＦＤ２が、ノードＦＤ１ｂの電位と等し
くなる。また、時刻Ｔ０１乃至時刻Ｔ０３において画素１０ｂにより取得した撮像データ
に対応する信号が配線５５（ＶＯＵＴ）から出力される。
時刻Ｔ０８において、配線６２（ＲＥＳ）の電位をＨレベルとすることによりトランジス
タ３２をオンとする。これにより、ノードＦＤ１ｂの電位およびノードＦＤ２の電位が配
線５２（ＶＲ）の電位ＶＲにリセットされる。また、該電位に応じた信号が配線５５（Ｖ
ＯＵＴ）から出力される。
時刻Ｔ０９において、配線６２（ＲＥＳ）および配線６４ｂ（ＳＥＬｂ）の電位をＬレベ
ルとすることにより、トランジスタ３２およびトランジスタ３４ｂをオフとする。
時刻Ｔ１０において、配線６４ｃ（ＳＥＬｃ）の電位をＨレベルとすることによりトラン
ジスタ３４ｃをオンとする。これにより、ノードＦＤ２が、ノードＦＤ１ｃの電位と等し
くなる。また、時刻Ｔ０１乃至時刻Ｔ０３において画素１０ｃにより取得した撮像データ
に対応する信号が配線５５（ＶＯＵＴ）から出力される。
時刻Ｔ１１において、配線６２（ＲＥＳ）の電位をＨレベルとすることによりトランジス
タ３２をオンとする。これにより、ノードＦＤ１ｃの電位およびノードＦＤ２の電位が配
線５２（ＶＲ）の電位ＶＲにリセットされる。また、該電位に応じた信号が配線５５（Ｖ
ＯＵＴ）から出力される。
時刻Ｔ１２において、配線６２（ＲＥＳ）および配線６４ｃ（ＳＥＬｃ）の電位をＬレベ
ルとすることにより、トランジスタ３２およびトランジスタ３４ｃをオフとする。
時刻Ｔ１３において、配線６４ｄ（ＳＥＬｄ）の電位をＨレベルとすることによりトラン
ジスタ３４ｄをオンとする。これにより、ノードＦＤ２が、ノードＦＤ１ｄの電位と等し
くなる。また、時刻Ｔ０１乃至時刻Ｔ０３において画素１０ｄにより取得した撮像データ
に対応する信号が配線５５（ＶＯＵＴ）から出力される。
時刻Ｔ１４において、配線６２（ＲＥＳ）の電位をＨレベルとすることによりトランジス
タ３２をオンとする。これにより、ノードＦＤ１ｄの電位およびノードＦＤ２の電位が配
線５２（ＶＲ）の電位ＶＲにリセットされる。また、該電位に応じた信号が配線５５（Ｖ
ＯＵＴ）から出力される。
時刻Ｔ１５において、配線６２（ＲＥＳ）および配線６４ｄ（ＳＥＬｄ）の電位をＬレベ
ルとすることにより、トランジスタ３２およびトランジスタ３４ｄをオフとする。以上が
図１に示す構成の画素１０における動作である。
なお、時刻Ｔ０４乃至時刻Ｔ１５の動作は１行分の画素１０ごとに行い、２行分以上の画
素１０が同時に時刻Ｔ０４乃至時刻Ｔ１５の動作を行うことはない。つまり、撮像データ
の読み出しは１行分の画素１０ごとに行う。
なお、各画素１０が有する光電変換素子、トランジスタおよび容量素子の特性バラつきや
、その他の要因によりノイズが発生し、各画素１０に照射される光の照度が同じ場合でも
、撮像データの読み出しの際に配線５５（ＶＯＵＴ）から出力される信号の電位が画素ご
とに異なる場合がある。これにより、撮像データを正しく出力できない可能性がある。そ
こで、時刻Ｔ０４乃至時刻Ｔ０５、時刻Ｔ０７乃至時刻Ｔ０８、時刻Ｔ１０乃至時刻Ｔ１
１および時刻Ｔ１３乃至時刻Ｔ１４において画素１０ａ乃至画素１０ｄにより取得した撮
像データを読み出した後、時刻Ｔ０５乃至時刻Ｔ０６、時刻Ｔ０８乃至時刻Ｔ０９、時刻
Ｔ１１乃至時刻Ｔ１２および時刻Ｔ１４乃至時刻Ｔ１５においてリセット時の撮像データ
を読み出す。リセット時の撮像データを読み出した後、画素１０の外部に接続された、図
３（Ａ）に示す回路１５により、画素１０ａ乃至画素１０ｄにより取得した撮像データと
、リセット時の撮像データとの差分信号を得る。以上により、画素１０ａ乃至画素１０ｄ
により取得した撮像データを補正し、正しい撮像データを得ることができる。
なお、画素１０ａ乃至画素１０ｄにより取得した撮像データを読み出した後、再び画素１
０ａ乃至画素１０ｄにより撮像データを取得する場合、ノードＦＤ１ａ乃至ノードＦＤ１
ｄおよびノードＦＤ２の電位がリセットされていれば（電位ＶＲとなっていれば）、ノー
ドＦＤ１ａ乃至ノードＦＤ１ｄおよびノードＦＤ２のリセット動作を省略することができ
る。つまり、時刻Ｔ１５における動作を行った後、時刻Ｔ０１の動作を省略し、時刻Ｔ０
２において配線６１（ＴＸ）の電位をＨレベルとすることによりトランジスタ３１ａ乃至
トランジスタ３１ｄをオンとして、画素１０ａ乃至画素１０ｄにより撮像データを取得し
てもよい。
なお、時刻Ｔ０５において配線６４ａ（ＳＥＬａ）の電位をＬレベルとすることにより、
トランジスタ３４ａをオフとしても良い。また、時刻Ｔ０８において配線６４ｂ（ＳＥＬ
ｂ）の電位をＬレベルとすることにより、トランジスタ３４ｂをオフとしても良い。また
、時刻Ｔ１１において配線６４ｃ（ＳＥＬｃ）の電位をＬレベルとすることにより、トラ
ンジスタ３４ｃをオフとしても良い。また、時刻Ｔ１４において配線６４ｄ（ＳＥＬｄ）
の電位をＬレベルとすることにより、トランジスタ３４ｄをオフとしても良い。
以上説明したように、本発明の一態様の撮像装置では、トランジスタを複数の画素と共有
した場合であってもグローバルシャッタ方式で撮像を行うことができる。これにより、１
画素あたりの占有面積を減らしたうえでグローバルシャッタ方式の撮像を実現できる。つ
まり、高解像度かつ、被写体が移動する場合であっても歪の小さい画像を得ることができ
る。
また、配線５１ａ（ＶＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）の電位をＨレベルとすること
により、リセット時におけるノードＦＤ２の電位をＬレベルとすることができる。そして
、撮像データの読み込み時に、取得された撮像データに応じた電位までノードＦＤ２の電
位を上昇させることができる。これにより、前述のように、トランジスタ３３のソースま
たはドレインには、画素１０を選択する機能を有するトランジスタのソースまたはドレイ
ンを電気的に接続する必要がない。つまり、本発明の一態様の撮像装置には、画素１０を
選択する機能を有するトランジスタを設ける必要がない。これにより、本発明の一態様の
撮像装置の１画素あたりの占有面積を、画素１０を選択する機能を有するトランジスタを
設ける場合より削減することができ、高解像度の画像を得ることができる。
なお、図１に示す構成の画素１０ではトランジスタ３１ａ乃至トランジスタ３１ｄのゲー
トを一本の配線６１（ＴＸ）で接続しているが、図５に示すように別々の配線としてもよ
い。図５では、トランジスタ３１ａのゲートに配線６１ａ（ＴＸａ）が電気的に接続され
ている。また、トランジスタ３１ｂのゲートに配線６１ｂ（ＴＸｂ）が電気的に接続され
ている。また、トランジスタ３１ｃのゲートに配線６１ｃ（ＴＸｃ）が電気的に接続され
ている。また、トランジスタ３１ｄのゲートに配線６１ｄ（ＴＸｄ）が電気的に接続され
ている。
図５に示す構成の画素１０の動作の一例について、図６に示すタイミングチャートを用い
て説明を行う。図６に示す動作により、図５に示す構成の画素１０を有する撮像装置は、
ハイスピードカメラとしての機能を有することができる。
図６は、配線６１ａ（ＴＸａ）、配線６１ｂ（ＴＸｂ）、配線６１ｃ（ＴＸｃ）、配線６
１ｄ（ＴＸｄ）、配線６２（ＲＥＳ）、配線６４ａ（ＳＥＬａ）乃至配線６４ｄ（ＳＥＬ
ｄ）、ノードＦＤ１ａ乃至ノードＦＤ１ｄおよびノードＦＤ２の電位を示す。
なお、図４に示すタイミングチャートと同様に、配線５１ａ（ＶＰＤａ）乃至配線５１ｄ
（ＶＰＤｄ）および配線５３（ＶＰＩ）の電位をＨレベル、配線５２（ＶＲ）および配線
５４ａ（ＶＳＳａ）乃至配線５４ｄ（ＶＳＳｄ）の電位をＬレベルとする。
時刻Ｔ０１における動作は、図４に示すタイミングチャートの時刻Ｔ０１における動作と
同様である。該動作の終了後、時刻Ｔ０２において、配線６４ａ（ＳＥＬａ）の電位をＬ
レベルとすることによりトランジスタ３４ａをオフとする。以上により、ノードＦＤ１ａ
の電位が上昇し始める。
時刻Ｔ０３ａにおいて、配線６１ａ（ＴＸａ）および配線６４ｂ（ＳＥＬｂ）の電位をＬ
レベルとすることによりトランジスタ３１ａおよびトランジスタ３４ｂをオフとする。以
上により、ノードＦＤ１ａの電位が保持され、ノードＦＤ１ｂの電位が上昇し始める。
時刻Ｔ０３ｂにおいて、配線６１ｂ（ＴＸｂ）および配線６４ｃ（ＳＥＬｃ）の電位をＬ
レベルとすることによりトランジスタ３１ｂおよびトランジスタ３４ｃをオフとする。以
上により、ノードＦＤ１ｂの電位が保持され、ノードＦＤ１ｃの電位が上昇し始める。
時刻Ｔ０３ｃにおいて、配線６１ｃ（ＴＸｃ）および配線６４ｄ（ＳＥＬｄ）の電位をＬ
レベルとすることによりトランジスタ３１ｃおよびトランジスタ３４ｄをオフとする。以
上により、ノードＦＤ１ｃの電位が保持され、ノードＦＤ１ｄの電位が上昇し始める。
時刻Ｔ０３ｄにおいて、配線６１ｄ（ＴＸｄ）および配線６２（ＲＥＳ）をＬレベルとす
ることによりトランジスタ３１ｄおよびトランジスタ３２をオフとする。以上により、ノ
ードＦＤ１ｄの電位が保持される。
なお、図６では時刻Ｔ０３ｄにおいて配線６２（ＲＥＳ）の電位をＬレベルとすることに
よりトランジスタ３２をオフとしたが、時刻Ｔ０３ｃにおいて配線６２（ＲＥＳ）の電位
をＬレベルとすることによりトランジスタ３２をオフとしてもよい。
時刻Ｔ０２乃至時刻Ｔ０３ａでは画素１０ａにより、時刻Ｔ０３ａ乃至時刻Ｔ０３ｂでは
画素１０ｂにより、時刻Ｔ０３ｂ乃至時刻Ｔ０３ｃでは画素１０ｃにより、時刻Ｔ０３ｃ
乃至時刻Ｔ０３ｄでは画素１０ｄにより撮像データをそれぞれ取得する。つまり、撮像デ
ータの取得直後に読み出しを行うことなく次のフレームの撮像データが取得される。これ
により、図４に示すように１フレームごとに撮像データを読み出す場合より撮像データの
取得間隔を短くすることができ、ハイスピードカメラを実現することができる。一方、１
フレーム分の撮像データは画素１０ａ、画素１０ｂ、画素１０ｃまたは画素１０ｄのいず
れか一の画素のみを用いて取得する。このため、図４に示すように、画素１０ａ乃至画素
１０ｄをすべて用いて１フレーム分の撮像データを取得する場合より解像度が低下する。
なお、時刻Ｔ０１乃至時刻Ｔ０３ｄにおける動作は、本発明の一態様の撮像装置が有する
すべての画素１０において同時に行う。つまり、すべての画素１０ａが同時に撮像データ
を取得後、すべての画素１０ｂ、すべての画素１０ｃおよびすべての画素１０ｄが順次撮
像データを取得する。
時刻Ｔ０３ｄにおける動作の終了後、図４に示すタイミングチャートの時刻Ｔ０４乃至時
刻Ｔ１５と同様の動作を行う。以上が図５に示す構成の画素１０における動作である。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有
する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、ま
たは、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャ
ネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有し
ていてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々な
トランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイ
ン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン
、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、
有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、
または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチ
ャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有
していなくてもよい。
なお、図１、図３および図５に示す構成は、それぞれ任意に組み合わせることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置が有する画素１０の変形例について図面を
用いて説明する。
図７は、図１に示す構成の画素１０が有するトランジスタ３１ａ乃至トランジスタ３１ｄ
、トランジスタ３２およびトランジスタ３４ａ乃至トランジスタ３４ｄをスイッチに置き
換えた構成である。以上のトランジスタは、スイッチング機能を有していればトランジス
タに限らず任意の素子を用いることができる。なお、トランジスタ３１ａ乃至トランジス
タ３１ｄ、トランジスタ３２およびトランジスタ３４ａ乃至トランジスタ３４ｄのうち一
部をトランジスタとし、残りをスイッチング機能を有する他の素子としてもよい。
図８は、図１に示す構成の画素１０が有するトランジスタ３３をｐ－ｃｈ型とした構成で
ある。該構成の画素１０の動作は図４を参照することができる。なお、配線５２（ＶＲ）
および配線５４ａ（ＶＳＳａ）乃至配線５４ｄ（ＶＳＳｄ）の電位をＨレベル、配線５１
ａ（ＶＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）および配線５３（ＶＰＩ）の電位をＬレベル
とする。トランジスタ３３をｐ－ｃｈ型とすることにより、配線５１ａ（ＶＰＤａ）乃至
配線５１ｄ（ＶＰＤｄ）に高電位を印加した場合であっても、トランジスタ３３のソース
またはドレインには、画素１０を選択する機能を有するトランジスタのソースまたはドレ
インを電気的に接続する必要がない。つまり、画素１０を選択する機能を有するトランジ
スタを省略することができる。
なお、図８に示す構成の画素１０では、リセット時におけるノードＦＤ２の電位はＨレベ
ルとなり、撮像データの読み込み時に、取得された撮像データに応じた電位までノードＦ
Ｄ２の電位が低下する。撮像データの取得時に画素１０に照射される光の照度が高いほど
、撮像データの読み込み時のノードＦＤ２の電位は低下する。
図９は、図１に示すトランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２およ
びトランジスタ３４ａ乃至トランジスタ３４ｄをｐ－ｃｈ型とした構成である。必要に応
じて電位の大小関係を逆にすることなどにより、動作は図４を参照することができる。な
お、トランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２およびトランジスタ
３４ａ乃至トランジスタ３４ｄのうち、一部のトランジスタをｐ－ｃｈ型に置き換えても
よい。または、ＣＭＯＳ構成にしてもよい。
図１０は、図１に示す画素１０から容量素子４１ａ乃至容量素子４１ｄを省略した構成で
ある。この場合、ノードＦＤ１ａ乃至ノードＦＤ１ｄに電気的に接続された配線が有する
寄生容量等により、ノードＦＤ１ａ乃至ノードＦＤ１ｄに電荷を蓄積する。
図１０に示す構成とすることで、本発明の一態様の撮像装置について、１画素あたりの占
有面積を小さくすることができる。これにより、撮像装置の高精細化を図ることができる
。
また、図１では、同じ電位を与える配線であっても異なる配線として図示したが、同じ配
線としてもよい。例えば、図１１に示すように、Ｈレベル電位を印加する配線５１ａ（Ｖ
ＰＤａ）乃至配線５１ｄ（ＶＰＤｄ）および配線５３（ＶＰＩ）を同じ配線としてもよい
。また、図１２に示すように、Ｌレベル電位を印加する配線５２（ＶＲ）および配線５４
ａ（ＶＳＳａ）乃至配線５４ｄ（ＶＳＳｄ）を同じ配線としてもよい。
画素１０を図１１および／または図１２に示す構成とすることにより、本発明の一態様の
撮像装置が有する配線の数を減らすことができる。したがって、撮像装置の小型化を実現
することができる。
また、図１に示す画素１０に用いるトランジスタは、図１３（Ａ）または図１３（Ｂ）に
示すように、トランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２およびトラ
ンジスタ３４ａ乃至トランジスタ３４ｄにバックゲートを設けた構成であってもよい。図
１３（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御すること
ができる。また、図１３（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される
構成であり、オン電流を増加させることができる。なお、図１４（Ａ）または図１４（Ｂ
）に示すように、トランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ３２、トラ
ンジスタ３３およびトランジスタ３４ａ乃至トランジスタ３４ｄにバックゲートを設ける
構成であってもよい。
また、図１５（Ａ）に示すように、一つの画素に含まれるトランジスタに対し、フロント
ゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構
成を必要に応じて組み合わせた構成であってもよい。さらにバックゲートを設けない構成
を必要に応じて任意に組み合わせた構成としてもよい。なお、バックゲートに定電位を印
加する構成においては、例えば、図１５（Ｂ）に示すように、全てのバックゲートに同じ
電位を印加する構成とすることができる。
なお、図１３乃至図１５において、配線の一部を省略している。
ＯＳトランジスタはＳｉトランジスタよりもオン電流が低いので、ＯＳトランジスタには
バックゲートを設けることが特に好ましい。例えば、トランジスタ３１ａ乃至トランジス
タ３１ｄ、トランジスタ３２およびトランジスタ３４ａ乃至トランジスタ３４ｄにＯＳト
ランジスタが設けられている場合、トランジスタ３１ａ乃至トランジスタ３１ｄ、トラン
ジスタ３２およびトランジスタ３４ａ乃至トランジスタ３４ｄにバックゲートを設けるこ
とが好ましい。また、例えばトランジスタ３１ａ乃至トランジスタ３１ｄ、トランジスタ
３２、トランジスタ３３およびトランジスタ３４ａ乃至トランジスタ３４ｄにＯＳトラン
ジスタが用いられている場合、トランジスタ３１ａ乃至トランジスタ３１ｄ、トランジス
タ３２、トランジスタ３３およびトランジスタ３４ａ乃至トランジスタ３４ｄにバックゲ
ートを設けることが好ましい。
なお、図１、図５、図７乃至図１５に示す構成は、それぞれ任意に組み合わせることがで
きる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、本発明の一態様の撮像装置の具体的な構成例について、図面を用いて
説明する。
図１６（Ａ）は、本発明の一態様の撮像装置の断面図の一例であり、図１に示す画素１０
ａにおける光電変換素子２０ａ、トランジスタ３１ａ、トランジスタ３４ａおよび容量素
子４１ａの具体的な接続形態の一例を示している。なお、図１６（Ａ）にはトランジスタ
３２およびトランジスタ３３は図示していない。トランジスタ３１ａ、トランジスタ３２
、トランジスタ３３、トランジスタ３４ａおよび容量素子４１ａは層１１００に、光電変
換素子２０ａは層１２００に設けることができる。
光電変換素子２０ａは、光電変換層２１と、透光性導電層２２と、電極２６と、を有する
。また、透光性導電層２２は、導電体９１と、配線９４と、配線９５と、を介してトラン
ジスタ３１ａのソースまたはドレインの一方と電気的に接続されている。また、電極２６
は、導電体９１を介して図１に示す配線５１ａと電気的に接続されている。
なお、本実施の形態で説明する断面図において、配線、電極およびコンタクトプラグ（導
電体９１）を個別の要素として図示しているが、それらが電気的に接続している場合にお
いては、同一の要素として設けられる場合もある。また、配線と電極が導電体９１を介し
て接続される形態は一例であり、電極が配線と直接接続される場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層９２
および絶縁層９３等が設けられる。絶縁層９２は層１２００に、絶縁層９３は層１１００
にそれぞれ設けることができる。例えば、絶縁層９２および絶縁層９３等は、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層９２および絶縁層９３
等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
光電変換素子２０ａを他の素子と積層させて設けることにより、配線５１ａ（ＶＰＤａ）
にＨレベル電位を印加することができる。これにより、実施の形態１で前述したように、
トランジスタ３３のソースまたはドレインには、画素１０を選択する機能を有するトラン
ジスタのソースまたはドレインを電気的に接続する必要がない。つまり、本発明の一態様
の撮像装置には、画素１０を選択する機能を有するトランジスタを設ける必要がない。こ
れにより、本発明の一態様の撮像装置の１画素あたりの占有面積を、画素１０を選択する
機能を有するトランジスタを設ける場合より削減することができ、高解像度の画像を得る
ことができる。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やト
ランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に
含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
図１６（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、
図１６（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図１６
（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ３１ａのみにバックゲート
を有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジ
スタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロ
ントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲートの有無
に関する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
層１２００に設けられる光電変換素子２０ａは、様々な形態の素子を用いることができる
。図１６（Ａ）では、セレン系材料を光電変換層２１に用いた形態を図示している。例え
ば、金属材料などで形成された電極２６と透光性導電層２２との間に光電変換層２１を有
する構成とすることができる。セレン系材料を用いた光電変換素子２０ａは、可視光に対
する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光
電変換層２１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子２０ａで
は、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサ
とすることができる。つまり、セレン系材料を光電変換層２１に用いることで、画素面積
が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電
変換素子２０ａは、低照度環境における撮像にも適しているといえる。
なお、アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば
、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタより
もドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加すること
が容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光
電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装
置とすることができる。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、一例として、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セ
レンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させ
ることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光
吸収係数が高い特性を有する。
図１６（Ａ）では、光電変換層２１は単層として図示しているが、図１７（Ａ）に示すよ
うに受光面側に正孔注入阻止層２７として酸化ガリウム、酸化セリウムまたはＩｎ－Ｇａ
－Ｚｎ酸化物などを設けてもよい。または、図１７（Ｂ）に示すように、電極２６側に電
子注入阻止層２８として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または
、図１７（Ｃ）に示すように、正孔注入阻止層２７および電子注入阻止層２８の両方を設
ける構成としてもよい。なお、図８に示すように、画素１０ａでは光電変換素子２０ａの
接続の向きが異なる構成とすることができる。したがって、図１７（Ａ）、（Ｂ）、（Ｃ
）に示す正孔注入阻止層２７および電子注入阻止層２８を入れ替える構成であってもよい
。
光電変換層２１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい
。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であっても
よい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する光
電変換素子を形成することができる。なお、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、
接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
なお、図１６（Ａ）では、透光性導電層２２と、配線９４との間に配線９５および導電体
９１を介する構成を図示しているが、図１８（Ａ）に示すように透光性導電層２２と配線
９４が直接接する形態としてもよい。また、図１６（Ａ）では光電変換層２１および透光
性導電層２２を画素間で分離する構成としているが、図１８（Ｂ）に示すように画素間で
分離しない構成としてもよい。なお、図１８（Ｂ）では図示していないが、電極２６は配
線５１ａ（ＶＰＤａ）と電気的に接続されている。
また、図１８（Ｂ）に示す構成の場合、電極２６を有さない領域には絶縁体で隔壁２９を
設け、光電変換層２１および透光性導電層２２に亀裂が入らないようにすることが好まし
いが、図１８（Ｃ）に示すように隔壁２９を設けない構成としてもよい。
また、電極２６および配線９４等は多層としてもよい。例えば、図１９（Ａ）に示すよう
に、電極２６を導電層２６ａおよび導電層２６ｂの二層とし、配線９４を導電層９４ａお
よび導電層９４ｂの二層とすることができる。図１９（Ａ）の構成においては、例えば、
導電層２６ａおよび導電層９４ａを低抵抗の金属等を選択して形成し、導電層２６ｂおよ
び導電層９４ｂを光電変換層２１とコンタクト特性の良い金属等を選択して形成するとよ
い。このような構成とすることで、光電変換素子２０ａの電気特性を向上させることがで
きる。
導電層２６ｂおよび導電層９４ｂには、例えば、モリブデンやタングステンなどを用いる
ことができる。また、導電層２６ａおよび導電層９４ａには、例えば、アルミニウム、チ
タン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、図１９（Ｂ）に示すように、絶縁層９２等は多層としてもよい。例えば、図１９（
Ｂ）に示すように、絶縁層９２を絶縁層９２ａと絶縁層９２ｂの二層とすることができる
。絶縁層９２ａと絶縁層９２ｂとのエッチングレート等が異なる場合は、導電体９１は段
差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である
場合も同様に導電体９１は段差を有するようになる。ここでは絶縁層９２が２層である例
を示したが、絶縁層９２およびその他の絶縁層は３層以上の構成であってもよい。
また、光電変換素子２０ａには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉ
ｎ型ダイオード素子などを用いてもよい。
例えば、図２０は光電変換素子２０ａにｐｉｎ型の薄膜フォトダイオードを用いた例であ
る。当該フォトダイオードは、ｎ型の半導体層２５、ｉ型の半導体層２４、およびｐ型の
半導体層２３が順に積層された構成を有している。ｉ型の半導体層２４には非晶質シリコ
ンを用いることが好ましい。また、ｐ型の半導体層２３およびｎ型の半導体層２５には、
それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなど
を用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の
波長領域における感度が高く、微弱な可視光を検知しやすい。
図２０に示す光電変換素子２０ａでは、カソードとして作用するｎ型の半導体層２５が、
配線５１ａ（ＶＰＤａ）と電気的な接続を有する電極２６と接する構成となっている。ま
た、アノードとして作用するｐ型の半導体層２３は、配線９５および導電体９１を介して
トランジスタ３１ａのソースまたはドレインの一方と電気的に接続されている。つまり、
図２０は、図１に示す回路図に従った構成の一例である。
なお、ｐ型の半導体層２３が受光面となるように光電変換素子２０ａを形成することが好
ましい。これにより、光電変換素子２０ａの出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子２０ａの構成、なら
びに光電変換素子２０ａと、配線９４との接続形態は、図２１（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子２０ａの構成、な
らびに光電変換素子２０ａと、配線９４との接続形態はこれらに限定されず、他の形態で
あってもよい。
図２１（Ａ）は、光電変換素子２０ａのｐ型の半導体層２３と接する透光性導電層２２を
設けた構成である。透光性導電層２２は電極として作用し、光電変換素子２０ａの出力電
流を高めることができる。
透光性導電層２２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化
物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含
む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン
等を用いることができる。また、透光性導電層２２は単層に限らず、異なる膜の積層であ
ってもよい。
図２１（Ｂ）は、光電変換素子２０ａのｐ型の半導体層２３と配線９５が直接接続された
構成である。
図２１（Ｃ）は、光電変換素子２０ａのｐ型の半導体層２３と接する透光性導電層２２が
設けられ、配線９５と透光性導電層２２が電気的に接続されている構成である。
図２１（Ｄ）は、光電変換素子２０ａを覆う絶縁層にｐ型の半導体層２３が露出する開口
部が設けられ、当該開口部を覆う透光性導電層２２と配線９５が電気的に接続されている
構成である。
図２１（Ｅ）は、光電変換素子２０ａを貫通する導電体９１が設けられた構成である。当
該構成では、配線９４は導電体９１を介してｐ型の半導体層２３と電気的に接続されてい
る。なお、図面上では、配線９４と電極２６とは、ｎ型の半導体層２５を介して見かけ上
導通してしまう形態を示している。しかしながら、ｎ型の半導体層２５の横方向の電気抵
抗が高いため、配線９４と電極２６との間に適切な間隔を設ければ、両者間は極めて高抵
抗となる。したがって、光電変換素子２０ａは、アノードとカソードが短絡することなく
、ダイオード特性を有する。なお、ｐ型の半導体層２３と電気的に接続されている導電体
９１は複数であってもよい。
図２１（Ｆ）は、図２１（Ｅ）の光電変換素子２０ａに対して、ｐ型の半導体層２３と接
する透光性導電層２２を設けた構成である。
なお、図２１（Ｄ）、図２１（Ｅ）、および図２１（Ｆ）に示す光電変換素子２０ａでは
、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子２０ａには、図２２に示すように、シリコン基板１００を光電変換層
としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子２０ａは、成
膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製
するこができる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで
作製することができる。一方で、シリコン基板１００を光電変換層としたフォトダイオー
ドを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板１０６を含んだ多層
構成としてもよい。例えば、図２３（Ａ）に示すようにシリコン基板１０６に活性領域を
有するトランジスタ１０１およびトランジスタ１０２を有する層１３００が画素と重なる
構成とすることができる。なお、図２３（Ｂ）は図２３（Ａ）に示すトランジスタのチャ
ネル幅方向の断面図に相当する。
シリコン基板１０６に形成された回路は、画素が出力する信号を読み出す機能や当該信号
を変換する処理などを行う、駆動回路としての機能を有することができ、例えば、図２３
（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トラン
ジスタ１０１（ｎ－ｃｈ型）のゲートとトランジスタ１０２（ｐ－ｃｈ型）のゲートは互
いに電気的に接続されている。また、一方のトランジスタのソースまたはドレインの一方
は、他方のトランジスタのソースまたはドレインの一方と電気的に接続されている。また
、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続
されている。
また、図２２に示すシリコン基板１００および図２３（Ａ）に示すシリコン基板１０６は
バルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体
を材料とする基板を用いることもできる。
ここで、図２２および図２３（Ａ）に示すように、酸化物半導体を有するトランジスタが
形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形
成される領域との間には絶縁層９６が設けられる。
トランジスタ１０１およびトランジスタ１０２の活性領域近傍に設けられる絶縁層中の水
素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ１
０１およびトランジスタ１０２の信頼性を向上させる効果がある。一方、トランジスタ３
１ａ等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導
体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ３１
ａ等の信頼性を低下させる要因となる場合がある。したがって、Ｓｉトランジスタを有す
る一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の
拡散を防止する機能を有する絶縁層９６を設けることが好ましい。絶縁層９６により、一
方の層に水素を閉じ込めることでトランジスタ１０１およびトランジスタ１０２の信頼性
が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されること
でＯＳトランジスタであるトランジスタ３１ａ等の信頼性も向上させることができる。
絶縁層９６としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ：Ｙｔｔｒｉａ－Ｓｔａｂｉｌｉ
ｚｅｄ Ｚｉｒｃｏｎｉａ）等を用いることができる。
なお、図２３（Ａ）に示すような構成では、シリコン基板１０６に形成される回路（例え
ば、駆動回路）と、トランジスタ３１ａ等と、光電変換素子２０ａ等とを重なるように形
成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解
像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなど
の撮像装置に用いることが適する。なお、８Ｋ４Ｋの撮像装置は約３千３百万個の画素を
有するため、３３Ｍと呼ぶこともできる。また、例えば画素１０が有するトランジスタ３
３をＳｉトランジスタで形成し、光電変換素子２０ａ、トランジスタ３１ａ、トランジス
タ３２、トランジスタ３４ａおよび容量素子４１ａと、トランジスタ３３と、が重なる領
域を有する構成とすることもできる。この場合、トランジスタ３１ａ、トランジスタ３２
およびトランジスタ３４ａはＯＳトランジスタで形成する。
また、図２３（Ａ）に示す撮像装置は、シリコン基板１０６には光電変換素子２０ａを設
けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換
素子２０ａに対する光路を確保することができ、高開口率の画素を形成することができる
。
ここで、図２３（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示して
いるが、図２４（Ａ）に示すようにプレーナー型であってもよい。または、図２４（Ｂ）
に示すように、シリコン薄膜の活性層１０５を有するトランジスタであってもよい。また
、活性層１０５は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）の単結晶シリコンとすることができる。
また、本発明の一態様の撮像装置は、図２５に示す構成とすることができる。図２５に示
す撮像装置は図２３（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉ
トランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１３００に設けるＳｉトランジスタであるトランジスタ１０２はｐ－ｃｈ型と
し、層１１００に設けるＯＳトランジスタであるトランジスタ１０１はｎ－ｃｈ型とする
。ｐ－ｃｈ型トランジスタのみをシリコン基板１０６に設けることで、ウェル形成やｎ型
不純物層形成など工程を省くことができる。
図２５に示す撮像装置は、光電変換素子２０ａにセレン等を用いた例を示したが、図２０
と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２５に示す撮像装置において、トランジスタ１０１は、層１１００に形成するトランジ
スタ３１ａおよびトランジスタ３４ａと同一の工程で作製することができる。したがって
、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図２６（Ａ）、（Ｂ）に示すように、シリコン基板
１００に形成された光電変換素子２０ａおよびその上に形成されたＯＳトランジスタで構
成された画素を有する構成と、回路が形成されたシリコン基板１０６とを貼り合わせた構
成としてもよい。図２６（Ａ）において層１３００は図２３（Ａ）に示す層１３００と同
様の構成であり、図２６（Ｂ）において層１３００は図２４（Ａ）に示す層１３００と同
様の構成である。このような構成とすることで、シリコン基板１００に形成する光電変換
素子２０ａの実効的な面積を大きくすることが容易になる。また、シリコン基板１０６に
形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を
提供することができる。
また、図２６（Ａ）、（Ｂ）の変形例として、図２７に示すように、ＯＳトランジスタお
よびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすること
で、シリコン基板１００に形成する光電変換素子２０ａの実効的な面積を向上することが
容易になる。また、シリコン基板１０６に形成する回路を微細化したＳｉトランジスタで
高集積化することで高性能な半導体装置を提供することができる。
図２７の構成の場合、シリコン基板１０６に形成されたＳｉトランジスタおよびその上に
形成されたＯＳトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタ
は極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成する
ことができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は
一例である。したがって、例えば、トランジスタ３１ａ、トランジスタ３２、トランジス
タ３３およびトランジスタ３４ａのいずれか、または一つ以上をＳｉトランジスタで構成
することができる。また、トランジスタ１０１およびトランジスタ１０２の両方また一方
をＯＳトランジスタで構成することもできる。
図２８（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当
該断面図は、３画素分の領域の一部を示している。光電変換素子２０ａが形成される層１
２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の
高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シ
リコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの
誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部の
カラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける
構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５
３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば
、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０
ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの
色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができ
る。
また、図２８（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５
０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子２０ａ
で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像
装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐ
ｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、Ｃ
ｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることがで
きる。
セレン系材料を用いた光電変換素子２０ａにおいては、Ｘ線等の放射線を電荷に直接変換
することができるため、シンチレータを不要とする構成とすることもできる。
また、図２８（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０
ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。
マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを
通り、光電変換素子２０ａに照射されるようになる。なお、図２８（Ａ）、（Ｂ）、（Ｃ
）に示す層１２００以外の領域を層１４００とする。
図２９および図３０は、本発明の一態様の画素１０ａおよび図２８（Ｃ）に示すマイクロ
レンズアレイ２５４０等の具体的な積層構成を例示する図である。図２９は、図２４（Ａ
）に示す画素の構成を用いた例である。図２６（Ｂ）に示す画素を用いる場合は、図３０
に示すような構成となる。
このように、光電変換素子２０ａ、画素１０ａおよび駆動回路のそれぞれが互いに重なる
領域を有するように構成することができるため、撮像装置を小型化することができる。
また、図３１および図３２に示すようにマイクロレンズアレイ２５４０の上方に回折格子
１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）
を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を
構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装
置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することが
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔
Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でも
よいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や
希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、
エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオ
イルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合に
おいても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
なお、図１６乃至図３２において、図１に示す画素１０ｂ、画素１０ｃ、画素１０ｄが有
する光電変換素子、トランジスタおよび容量素子の構成および接続形態は画素１０ａと同
様とすることができる。
また、撮像装置は、図３３（Ａ１）および図３３（Ｂ１）に示すように湾曲させてもよい
。図３３（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１－Ｘ２の方向に湾曲させた状態を
示している。図３３（Ａ２）は、図３３（Ａ１）中の二点鎖線Ｘ１－Ｘ２で示した部位の
断面図である。図３３（Ａ３）は、図３３（Ａ１）中の二点鎖線Ｙ１－Ｙ２で示した部位
の断面図である。
図３３（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３－Ｘ４の方向に湾曲させ、かつ、同
図中の二点鎖線Ｙ３－Ｙ４の方向に湾曲させた状態を示している。図３３（Ｂ２）は、図
３３（Ｂ１）中の二点鎖線Ｘ３－Ｘ４で示した部位の断面図である。図３３（Ｂ３）は、
図３３（Ｂ１）中の二点鎖線Ｙ３－Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図３４（Ａ）は本発明の一態様のトランジスタ４０１の上面図である。また、図３４（Ａ
）に示す一点鎖線Ｂ１－Ｂ２方向の断面が図３４（Ｂ）に相当する。また、図３４（Ａ）
に示す一点鎖線Ｂ３－Ｂ４方向の断面が図３６（Ａ）に相当する。なお、一点鎖線Ｂ１－
Ｂ２方向をチャネル長方向、一点鎖線Ｂ３－Ｂ４方向をチャネル幅方向と呼称する場合が
ある。
トランジスタ４０１は、基板４１５と、絶縁層４２０と、酸化物半導体層４３０と、導電
層４４０と、導電層４５０と、絶縁層４６０と、導電層４７０と、絶縁層４７５と、絶縁
層４８０と、を有する。
絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層
４４０および導電層４５０は絶縁層４２０および酸化物半導体層４３０と接し、絶縁層４
６０は絶縁層４２０、酸化物半導体層４３０、導電層４４０および導電層４５０と接し、
導電層４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、導電層４４０、導電
層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接する。
ここで、酸化物半導体層４３０における、導電層４４０と接する領域を領域５３１、導電
層４５０と接する領域を領域５３２、絶縁層４６０と接する領域を領域５３３とする。
また、導電層４４０および導電層４５０は酸化物半導体層４３０と電気的に接続されてい
る。
導電層４４０はソースまたはドレインの一方、導電層４５０はソースまたはドレインの他
方、絶縁層４６０はゲート絶縁層、導電層４７０はゲートとしての機能を有する。
また、図３４（Ｂ）に示す領域５３１はソース領域またはドレイン領域の一方、領域５３
２はソース領域またはドレイン領域の他方、領域５３３はチャネル形成領域としての機能
を有する。
また、導電層４４０および導電層４５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。さらに、導電層４７０は、導電層４７１および導電層４７２の
二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該
構成は本実施の形態で説明する他のトランジスタにも適用できる。
なお、必要に応じて絶縁層４８０に平坦化膜としての機能を付加してもよい。
また、本発明の一態様のトランジスタは、図３４（Ｃ）、（Ｄ）に示す構成であってもよ
い。図３４（Ｃ）はトランジスタ４０２の上面図である。また、図３４（Ｃ）に示す一点
鎖線Ｃ１－Ｃ２方向の断面が図３４（Ｄ）に相当する。また、図３４（Ｃ）に示す一点鎖
線Ｃ３－Ｃ４方向の断面は、図３６（Ｂ）に相当する。なお、一点鎖線Ｃ１－Ｃ２方向を
チャネル長方向、一点鎖線Ｃ３－Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０２は、絶縁層４６０の端部と導電層４７０の端部を一致させない点が、
トランジスタ４０１と異なる。トランジスタ４０２の構造は、導電層４４０および導電層
４５０が絶縁層４６０で広く覆われているため、導電層４４０および導電層４５０と、導
電層４７０の間の電気抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ４０１およびトランジスタ４０２は、導電層４７０と導電層４４０および導
電層４５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当
該構成では、酸化物半導体層４３０にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３４（Ｅ）、（Ｆ）に示す構成であってもよ
い。図３４（Ｅ）はトランジスタ４０３の上面図である。また、図３４（Ｅ）に示す一点
鎖線Ｄ１－Ｄ２方向の断面が図３４（Ｆ）に相当する。また、図３４（Ｅ）に示す一点鎖
線Ｄ３－Ｄ４方向の断面は、図３６（Ａ）に相当する。なお、一点鎖線Ｄ１－Ｄ２方向を
チャネル長方向、一点鎖線Ｄ３－Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層
４２０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層
４７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０およ
び導電層４７０と接し、絶縁層４８０は絶縁層４７５と接し、導電層４４０および導電層
４５０は酸化物半導体層４３０および絶縁層４８０と接する。
絶縁層４７５および絶縁層４８０に開口部が設けられ、当該開口部を通じて導電層４４０
および導電層４５０が酸化物半導体層４３０と電気的に接続されている。
なお、必要に応じて導電層４４０、導電層４５０および絶縁層４８０に接する絶縁層（平
坦化膜）などを有していてもよい。
また、酸化物半導体層４３０において、絶縁層４７５と接し、領域５３１と領域５３３に
挟まれた領域を領域５３４とする。また、絶縁層４７５と接し、領域５３２と領域５３３
に挟まれた領域を領域５３５とする。
また、本発明の一態様のトランジスタは、図３５（Ａ）、（Ｂ）に示す構成であってもよ
い。図３５（Ａ）はトランジスタ４０４の上面図である。また、図３５（Ａ）に示す一点
鎖線Ｅ１－Ｅ２方向の断面が図３５（Ｂ）に相当する。また、図３５（Ａ）に示す一点鎖
線Ｅ３－Ｅ４方向の断面は、図３６（Ａ）に相当する。なお、一点鎖線Ｅ１－Ｅ２方向を
チャネル長方向、一点鎖線Ｅ３－Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０４の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０は絶縁層
４２０と接し、導電層４４０および導電層４５０は絶縁層４２０および酸化物半導体層４
３０と接し、絶縁層４６０は絶縁層４２０および酸化物半導体層４３０と接し、導電層４
７０は絶縁層４６０と接し、絶縁層４７５は絶縁層４２０、酸化物半導体層４３０、導電
層４４０、導電層４５０および導電層４７０と接し、絶縁層４８０は絶縁層４７５と接す
る。
トランジスタ４０４は、導電層４４０および導電層４５０が酸化物半導体層４３０の端部
を覆うように接している点が、トランジスタ４０３と異なる。
トランジスタ４０３およびトランジスタ４０４は導電層４７０と、導電層４４０および導
電層４５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲートと、ソースおよびドレインと、の寄生容量が極めて小さいため、高速
動作用途に適している。
また、本発明の一態様のトランジスタは、図３５（Ｃ）、（Ｄ）に示す構成であってもよ
い。図３５（Ｃ）はトランジスタ４０５の上面図である。また、図３５（Ｃ）に示す一点
鎖線Ｆ１－Ｆ２方向の断面が図３５（Ｄ）に相当する。また、図３５（Ｃ）に示す一点鎖
線Ｆ３－Ｆ４方向の断面は、図３６（Ａ）に相当する。なお、一点鎖線Ｆ１－Ｆ２方向を
チャネル長方向、一点鎖線Ｆ３－Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０５は、導電層４４０が導電層４４１と導電層４４２の２層で形成され、
導電層４５０が導電層４５１と導電層４５２の２層で形成されている。また、絶縁層４２
０は基板４１５と接し、酸化物半導体層４３０は絶縁層４２０と接し、導電層４４１およ
び導電層４５１は酸化物半導体層４３０と接し、絶縁層４６０は絶縁層４２０、酸化物半
導体層４３０、導電層４４１および導電層４５１と接し、導電層４７０は絶縁層４６０と
接し、絶縁層４７５は絶縁層４２０、導電層４４１、導電層４５１および導電層４７０と
接し、絶縁層４８０は絶縁層４７５と接し、導電層４４２は導電層４４１および絶縁層４
８０と接し、導電層４５２は導電層４５１および絶縁層４８０と接する。
ここで、導電層４４１および導電層４５１は、酸化物半導体層４３０の上面と接し、側面
には接しない構成となっている。
なお、必要に応じて導電層４４２、導電層４５２および絶縁層４８０に接する絶縁層など
を有していてもよい。
また、導電層４４１および導電層４５１が酸化物半導体層４３０と電気的に接続されてい
る。そして、導電層４４２が導電層４４１と、導電層４５２が導電層４５１とそれぞれ電
気的に接続されている。
酸化物半導体層４３０において、導電層４４１と重なる領域がソース領域またはドレイン
領域の一方としての機能を有する領域５３１となり、導電層４５１と重なる領域がソース
領域またはドレイン領域の他方としての機能を有する領域５３２となる。
また、本発明の一態様のトランジスタは、図３５（Ｅ）、（Ｆ）に示す構成であってもよ
い。図３５（Ｅ）はトランジスタ４０６の上面図である。また、図３５（Ｅ）に示す一点
鎖線Ｇ１－Ｇ２方向の断面が図３５（Ｆ）に相当する。また、図３５（Ｅ）に示す一点鎖
線Ｇ３－Ｇ４方向の断面は、図３６（Ａ）に相当する。なお、一点鎖線Ｇ１－Ｇ２方向を
チャネル長方向、一点鎖線Ｇ３－Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０６は、導電層４４０が導電層４４１および導電層４４２の２層で形成さ
れ、導電層４５０が導電層４５１および導電層４５２の２層で形成されている点が、トラ
ンジスタ４０３と異なる。
トランジスタ４０５およびトランジスタ４０６の構成では、導電層４４０および導電層４
５０が絶縁層４２０と接しない構成であるため、絶縁層４２０中の酸素が導電層４４０お
よび導電層４５０に奪われにくくなり、絶縁層４２０から酸化物半導体層４３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ４０３、トランジスタ４０４およびトランジスタ４０６における領域
５３４および領域５３５には、酸素欠損を形成し導電率を高めるための不純物を添加して
もよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、ア
ンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリ
プトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかか
ら選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ
処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテ
ーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体と
いう。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソースおよびドレインとしての機能を有
する導電層との接触はオーミック接触であり、酸化物導電体層と、ソースおよびドレイン
としての機能を有する導電層と、の接触抵抗を低減することができる。
また、図３４乃至図３６におけるトランジスタ４０１乃至トランジスタ４０６では、酸化
物半導体層４３０が単層である例を図示したが、酸化物半導体層４３０は積層であっても
よい。図３７（Ａ）は酸化物半導体層４３０の上面図であり、図３７（Ｂ）、（Ｃ）は、
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂの二層構造を有する酸化物半導体
層４３０の断面図である。また、図３７（Ｄ）、（Ｅ）は、酸化物半導体層４３０ａ、酸
化物半導体層４３０ｂおよび酸化物半導体層４３０ｃの三層構造を有する酸化物半導体層
４３０の断面図である。
なお、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、チャネル領域を形成し
ないため絶縁層と呼ぶこともできる。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
トランジスタ４０１乃至トランジスタ４０６の酸化物半導体層４３０は、図３７（Ｂ）、
（Ｃ）または図３７（Ｄ）、（Ｅ）に示す酸化物半導体層４３０と入れ替えることができ
る。
また、本発明の一態様のトランジスタは、図３８乃至図４０に示す構成であってもよい。
図３８（Ａ）、（Ｃ）、（Ｅ）および図３９（Ａ）、（Ｃ）、（Ｅ）はトランジスタ４０
７乃至トランジスタ４１２の上面図である。また、図３８（Ａ）、（Ｃ）、（Ｅ）および
図３９（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ１－Ｈ２方向乃至Ｍ１－Ｍ２方向の断面
が図３８（Ｂ）、（Ｄ）、（Ｆ）および図３９（Ｂ）、（Ｄ）、（Ｆ）に相当する。また
、図３８（Ａ）、（Ｅ）および図３９（Ａ）、（Ｃ）、（Ｅ）に示す一点鎖線Ｈ３－Ｈ４
およびＪ３－Ｊ４乃至Ｍ３－Ｍ４方向の断面が図４０（Ａ）に相当する。さらに、図３８
（Ｃ）に示す一点鎖線Ｉ３－Ｉ４方向の断面が図４０（Ｂ）に相当する。なお、一点鎖線
Ｈ１－Ｈ２方向乃至Ｍ１－Ｍ２方向をチャネル長方向、一点鎖線Ｈ３－Ｈ４方向乃至Ｍ３
－Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ４０７およびトランジスタ４０８は、領域５３１および領域５３２において
酸化物半導体層４３０が二層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）であ
る点、領域５３３において酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化
物半導体層４３０ｂ、酸化物半導体層４３０ｃ）である点、および導電層４４０および導
電層４５０と、絶縁層４６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ
）が介在している点を除き、トランジスタ４０１およびトランジスタ４０２と同様の構成
を有する。
トランジスタ４０９、トランジスタ４１０およびトランジスタ４１２は、領域５３１、領
域５３２、領域５３４および領域５３５において酸化物半導体層４３０が二層（酸化物半
導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において酸化物半導体
層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４
３０ｃ）である点を除き、トランジスタ４０３、トランジスタ４０４およびトランジスタ
４０６と同様の構成を有する。
トランジスタ４１１は、領域５３１および領域５３２において酸化物半導体層４３０が二
層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ）である点、領域５３３において
酸化物半導体層４３０が三層（酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化
物半導体層４３０ｃ）である点、ならびに導電層４４１および導電層４５１と、絶縁層４
６０と、の間に酸化物半導体層の一部（酸化物半導体層４３０ｃ）が介在している点を除
き、トランジスタ４０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）および図４２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すトラン
ジスタ４０１乃至トランジスタ４１２のチャネル長方向の断面図、ならびに図３６（Ｃ）
に示すトランジスタ４０１乃至トランジスタ４０６のチャネル幅方向の断面図および図４
０（Ｃ）に示すトランジスタ４０７乃至トランジスタ４１２のチャネル幅方向の断面図の
ように、酸化物半導体層４３０と基板４１５との間に導電層４７３を備えていてもよい。
導電層４７３を第２のゲート（バックゲートともいう）として用いることで、酸化物半導
体層４３０のチャネル形成領域は、導電層４７０と導電層４７３により電気的に取り囲ま
れる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－
ｃｈａｎｎｅｌ）構造とよぶ。これにより、オン電流を増加させることができる。また、
しきい値電圧の制御を行うことができる。なお、図４１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）
、（Ｅ）、（Ｆ）および図４２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す
断面図において、導電層４７３の幅を酸化物半導体層４３０よりも短くしてもよい。さら
に、導電層４７３の幅を導電層４７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層４７０と導電層４７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層４７０とは異なる定電位を導電層４７３に供給すればよい。導電層４７０と導電層４
７３を同電位とするには、例えば、図３６（Ｄ）および図４０（Ｄ）に示すように、導電
層４７０と導電層４７３とをコンタクトホールを介して電気的に接続すればよい。
また、本発明の一態様のトランジスタは、図４３（Ａ）、（Ｂ）、（Ｃ）に示す構成とす
ることもできる。図４３（Ａ）は上面図である。また、図４３（Ｂ）は、図４３（Ａ）に
示す一点鎖線Ｎ１－Ｎ２に対応する断面図である。また、図４３（Ｃ）は、図４３（Ａ）
に示す一点鎖線Ｎ３－Ｎ４に対応する断面図である。なお、図４３（Ａ）の上面図では、
図の明瞭化のために一部の要素を省いて図示している。
トランジスタ４１３の絶縁層４２０は基板４１５と接し、酸化物半導体層４３０（酸化物
半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃ）は絶縁層４
２０と接し、導電層４４０および導電層４５０は酸化物半導体層４３０ｂと接し、絶縁層
４６０は酸化物半導体層４３０ｃと接し、導電層４７０は絶縁層４６０と接し、絶縁層４
８０は絶縁層４２０、導電層４４０および導電層４５０と接する。なお、酸化物半導体層
４３０ｃ、絶縁層４６０および導電層４７０は、絶縁層４８０に設けられ、酸化物半導体
層４３０ｂに達する開口部に設けられている。
トランジスタ４１３の構成は、前述したその他のトランジスタの構成と比較して、導電層
４４０または導電層４５０と、導電層４７０と、が重なる領域が少ないため、寄生容量を
小さくすることができる。したがって、トランジスタ４１３は、高速動作を必要とする回
路の要素として適している。なお、トランジスタ４１３の上面は、図４３（Ｂ）、（Ｃ）
に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層４４０および導電層４５０は、図４
４（Ａ）に示す上面図のように酸化物半導体層の幅（ＷＯＳ）よりも導電層４４０および
導電層４５０の幅（ＷＳＤ）が長く形成されていてもよいし、図４４（Ｂ）に示す上面図
のように短く形成されていてもよい。特に、ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とす
ることで、ゲート電界が酸化物半導体層４３０全体にかかりやすくなり、トランジスタの
電気特性を向上させることができる。また、図４４（Ｃ）に示すように、導電層４４０お
よび導電層４５０が酸化物半導体層４３０と重なる領域のみに形成されていてもよい。
なお、図４４（Ａ）、（Ｂ）、（Ｃ）において、酸化物半導体層４３０、導電層４４０お
よび導電層４５０のみ図示している。
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｂを有するトランジスタ、な
らびに酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃ
を有するトランジスタにおいては、酸化物半導体層４３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層４３０ｂに電流を流すことができる。酸化物半
導体層４３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。したがって、酸化物半導体層４３０ｂを厚くすることでオン電流が向上
する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明す
る。
基板４１５の種類は、特定のものに限定されることはない。その基板４１５の一例として
は、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石
英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・
ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基
板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラ
ス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、または
ソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの
一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ
）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテ
トラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例とし
ては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリ
エステル、ポリフッ化ビニル、またはポリ塩化ビニルなどからなるフィルムがある。また
は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、
または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いて
トランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少な
く、電流供給能力が高く、サイズの小さいトランジスタを製造することができる。このよ
うなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積
化を図ることができる。
また、基板４１５として、トランジスタが形成されたシリコン基板、および当該シリコン
基板上に絶縁層、配線、コンタクトプラグとしての機能を有する導電体等が形成されたも
のを用いることができる。なお、シリコン基板にｐ－ｃｈ型のトランジスタのみを形成す
る場合は、ｎ－型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ－
型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板
におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（
１１０）面にｐ－ｃｈ型トランジスタを形成することで、移動度を高くすることができる
。
また、基板４１５として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成
してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その
上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載する
ために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板に
も転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との
無機膜の積層構造の構成や、基板上にポリイミド等の樹脂膜が形成された構成等を用いる
ことができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、または薄型化を図ることができる。
絶縁層４２０は、基板４１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層４３０に酸素を供給する役割を担うことができる。したがって、絶
縁層４２０は酸素を含む絶縁層であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁層であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍ
ａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算して
の酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記
ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃
以上５００℃以下の範囲が好ましい。また、基板４１５が他のデバイスが形成された基板
である場合、絶縁層４２０は、層間絶縁層としての機能も有する。その場合は、表面が平
坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層４２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁層
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁層、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層４３０が酸化物半導体層
４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃを絶縁層４２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層４３０が単層の場合は、本実施の形態に示す、酸化物半導体層４３
０ｂに相当する層を用いればよい。
また、酸化物半導体層４３０が二層の場合は、本実施の形態に示す、酸化物半導体層４３
０ａに相当する層および酸化物半導体層４３０ｂに相当する層を絶縁層４２０側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層４３０ａと酸化物半導体層
４３０ｂとを入れ替えることもできる。
また、酸化物半導体層４３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層４３０に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層４３０ｂには、酸化物半導体層４３０ａおよび酸化物半導
体層４３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層４７０に電界を印加すると、酸化物半導体層４３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４３０ｂにチャネルが形成され
る。
また、酸化物半導体層４３０ａは、酸化物半導体層４３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４３０ｂと絶縁層４２０が接した場合の界面と
比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層４３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層４３０ｂとゲート絶縁層（絶縁層４６０）が接
した場合の界面と比較して、酸化物半導体層４３０ｂと酸化物半導体層４３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層４３０ａおよび酸化物半導体層４３０ｃは、酸化物半導体層４３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ－Ｚｎ酸化物、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ
酸化物、Ｉｎ－Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－
Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化物、Ａｌ－Ｇａ－Ｚｎ酸化
物、Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｌａ－Ｚｎ酸化物、Ｉｎ
－Ｃｅ－Ｚｎ酸化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｓｍ－
Ｚｎ酸化物、Ｉｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化物、Ｉｎ－Ｔｂ－Ｚｎ酸化
物、Ｉｎ－Ｄｙ－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ－Ｅｒ－Ｚｎ酸化物、Ｉｎ
－Ｔｍ－Ｚｎ酸化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－
Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ酸化物、Ｉ
ｎ－Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ－Ｇａ－Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物であるとき、酸化物半導体層４
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層４３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍ
が７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体層４３０ｂのＺｎおよびＯを除
いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍ
が７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが
６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層４３０ｂは、酸化物半導体層４３０ａおよび酸化物半導体層４３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４３０ｂにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
酸化物半導体層４３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層４
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さ
らに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層４３０ｃの厚
さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは
３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層４３０ｂは、酸化物半導体層４３
０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度
が、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、８×
１０１１／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、かつ１×１
０－９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層
４３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体
層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させること
がある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏ
ｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を
有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート
絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる
。
したがって、酸化物半導体層４３０を酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ
、酸化物半導体層４３０ｃの積層構造とすることで、酸化物半導体層４３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４
３０ａ、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４３０ａ
、酸化物半導体層４３０ｂ、酸化物半導体層４３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層４３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）などのＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。また、酸
化物半導体層４３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、ま
たは３：１：２（原子数比）などのＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。
なお、酸化物半導体層４３０ａ、酸化物半導体層４３０ｂ、および酸化物半導体層４３０
ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含
む。
なお、Ｉｎ、ＧａおよびＺｎの原子数比は整数でなくても構わない。
酸化物半導体層４３０における酸化物半導体層４３０ｂはウェル（井戸）となり、チャネ
ルは酸化物半導体層４３０ｂに形成される。なお、酸化物半導体層４３０は伝導帯下端の
エネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、この
ような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層４３０ａおよび酸化物半導体層４３０ｃがあることにより、酸化物半導体層４３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層４３０ａおよび酸化物半導体層４３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層４３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層４３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層４３０ａ、酸化物半導体層４３０ｂおよび酸化物半導体層４３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソースまたはドレインの一方として作用する導電層４４０およびソースまたはドレインの
他方として作用する導電層４５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、また
は積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセ
ス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。ま
た、低抵抗のＣｕやＣｕ－Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、ト
ランジスタ４０５、トランジスタ４０６、トランジスタ４１１およびトランジスタ４１２
においては、例えば、導電層４４１および導電層４５１にＷ、導電層４４２および導電層
４５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層４４０および導電層４５０にＷを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層４４０お
よび導電層４５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接
触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。ｎ型の半導体層としては、窒素が添加されたＩｎ－Ｇａ－Ｚｎ酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁層として作用する絶縁層４６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、
絶縁層４６０は上記材料の積層であってもよい。なお、絶縁層４６０に、Ｌａ、Ｎ、Ｚｒ
などを、不純物として含んでいてもよい。
また、絶縁層４６０の積層構造の一例について説明する。絶縁層４６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層４６０の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層４３０と接する絶縁層４２０および絶縁層４６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。当該窒素酸化
物に起因する準位密度は酸化物半導体のエネルギーギャップ内に形成されうる場合がある
。絶縁層４２０および絶縁層４６０には、例えば、窒素酸化物の放出量の少ない酸化窒化
シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化
物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１
×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は
、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処
理による放出量とする。
絶縁層４２０および絶縁層４６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲートとして作用する導電層４７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ
、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電層を用いる
ことができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、
上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積
層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タン
グステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣ
ｕ－Ｍｎなどの合金や上記材料とＣｕまたはＣｕ－Ｍｎなどの合金との積層を用いてもよ
い。本実施の形態では、導電層４７１に窒化タンタル、導電層４７２にタングステンを用
いて導電層４７０を形成する。
絶縁層４７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。トランジスタ４０３、トランジスタ４０４、トランジスタ４０６、トランジ
スタ４０９、トランジスタ４１０、およびトランジスタ４１２では酸化物半導体層４３０
と絶縁層４７５が一部接しているため、絶縁層４７５として水素を含む絶縁層を用いるこ
とで酸化物半導体層４３０の一部をｎ型化することができる。また、窒化絶縁層は水分な
どのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができ
る。
また、絶縁層４７５としては酸化アルミニウム膜を用いることもできる。特に、トランジ
スタ４０１、トランジスタ４０２、トランジスタ４０５、トランジスタ４０７、トランジ
スタ４０８、およびトランジスタ４１１では絶縁層４７５に酸化アルミニウム膜を用いる
ことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に
対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジ
スタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層４３
０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層４２０からの酸素の不必
要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニ
ウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層４７５上には絶縁層４８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層４８０は絶縁層４２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層４８０から放出される酸素は絶縁層４６０を経由して酸化物半導体
層４３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ４０７乃至トランジスタ４１２では、チャネルが形成され
る酸化物半導体層４３０ｂを覆うように酸化物半導体層４３０ｃが形成されており、チャ
ネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層４３０のチャ
ネル幅方向を電気的に取り囲むようにゲート（導電層４７０）が形成されているため、酸
化物半導体層４３０に対しては上面に対して垂直な方向からのゲート電界に加えて、側面
に対して垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して
全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン
電流を高められる。
また、本発明の一態様における酸化物半導体層４３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層４３０ｂを酸化物半導体層４３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層４３０が三層のトランジスタでは、酸化物半導体層４３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート
電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成し
てもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入してもよい。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが第１の層上に吸着・反応する。つまり、第
２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望
の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができ
る。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な
膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ
－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体層、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ－Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ
－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることも
できる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、
酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中
の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用い
ることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例
えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体層の構造について説明する
。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体およびｎｃ－ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ－ｌｉ
ｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い
。
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行う
と、図４５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
－ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図４５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４５（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図４５（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４５（Ｅ）
に示す。図４５（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４５（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図４５（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによ
って観察することができる。
図４６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上
面と平行となる。
また、図４６（Ｂ）および図４６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ｄ）および図４６（Ｅ）は、
それぞれ図４６（Ｂ）および図４６（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図４６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
図４６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近
傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角
形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制して
いることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密で
ないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、
歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐｌ
ａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対し
、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４７
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図４７（Ｂ）に示す。図４７（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図４７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図４７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
図４８に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４８（Ａ）は
電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４８（Ｂ
）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図４８（Ａ）および図４８（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳを準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応す
る。
図４９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ－ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図４９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ－
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４９よ
り、電子の累積照射量によらず、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、
不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度およびＣＡＡＣ
－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶
の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、
ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（
Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨと
もいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の
低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい
。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化
物半導体のキャリア密度としては、８×１０１５ｃｍ－３未満、好ましくは１×１０１１
ｃｍ－３未満、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－
３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ－Ｖｇ
特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位
密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大き
く、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャ
リア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和
力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる
。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって
、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ－ｎ」と呼称してもよ
い。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ－３以上１×１０１８ｃ
ｍ－３未満が好ましく、１×１０７ｃｍ－３以上１×１０１７ｃｍ－３以下がより好まし
く、１×１０９ｃｍ－３以上５×１０１６ｃｍ－３以下がさらに好ましく、１×１０１０
ｃｍ－３以上１×１０１６ｃｍ－３以下がさらに好ましく、１×１０１１ｃｍ－３以上１
×１０１５ｃｍ－３以下がさらに好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例に
ついて説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用
いることができる。
図５０（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である
。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カ
バーガラス６２０および両者を接着する接着剤６３０等を有する。
図５０（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、
半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有
する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐ
ｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図５０（Ｃ）は、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケ
ージの斜視図であり、図５０（Ｄ）は、当該パッケージの断面図である。パッケージ基板
６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスル
ーホール６８０およびランド６８５を介して電気的に接続されている。電極パッド６６０
は、イメージセンサチップ６５０が有する電極とワイヤ６７０によって電気的に接続され
ている。
また、図５１（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメ
ラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチ
ップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５
等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮
像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられて
おり、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図５１（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６
１１の下面および４側面には、実装用のランド６４１が設けられるＱＦＮ（Ｑｕａｄ ｆ
ｌａｔ ｎｏ－ ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例で
あり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよ
い。
図５１（Ｃ）は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュ
ールの斜視図であり、図５１（Ｄ）は、当該カメラモジュールの断面図である。ランド６
４１の一部は電極パッド６６１として利用され、電極パッド６６１はイメージセンサチッ
プ６５１およびＩＣチップ６９０が有する電極とワイヤ６７１によって電気的に接続され
ている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易にな
り、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態８）
本実施の形態では、本発明の一態様に係る撮像装置を適用できる電子機器の一例について
説明する。
本発明の一態様に係る撮像装置、および当該撮像装置を含む半導体装置を用いることがで
きる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装
置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端
末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッド
マウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、
現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具
体例を図５２に示す。
図５２（Ａ）は監視カメラであり、筐体７０１、レンズ７０２、支持部７０３等を有する
。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像
装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定する
ものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメ
ラとも呼ばれる。
図５２（Ｂ）はビデオカメラであり、第１筐体７１１、第２筐体７１２、表示部７１３、
操作キー７１４、レンズ７１５、接続部７１６等を有する。操作キー７１４およびレンズ
７１５は第１筐体７１１に設けられており、表示部７１３は第２筐体７１２に設けられて
いる。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様
の撮像装置を備えることができる。
図５２（Ｃ）は携帯データ端末であり、筐体７２１、表示部７２２、カメラ７２３等を有
する。表示部７２２が有するタッチパネル機能により情報の入出力を行うことができる。
当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮
像装置を備えることができる。
図５２（Ｄ）は腕時計型の情報端末であり、筐体７３１、表示部７３２、リストバンド７
３３、操作用のボタン７３４、竜頭７３５、カメラ７３６等を有する。表示部７３２はタ
ッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つ
として本発明の一態様の撮像装置を備えることができる。
図５２（Ｅ）は携帯型ゲーム機であり、筐体７４１、筐体７４２、表示部７４３、表示部
７４４、マイク７４５、スピーカー７４６、操作キー７４７、スタイラス７４８、カメラ
７４９等を有する。なお、図５２（Ｅ）に示した携帯型ゲーム機は、２つの表示部７４３
と表示部７４４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一
態様の撮像装置を備えることができる。
図５２（Ｆ）は眼球であり、網膜７５１、水晶体７５２、視神経７５３等を有する。網膜
７５１にはセンサ７５４が埋め込まれており、網膜７５１が視覚情報を電気信号に変換す
る機能を失った場合に、センサ７５４が網膜７５１と同様の機能を果たすことができる。
これにより、視力を回復することができる。センサ７５４として本発明の一態様の撮像装
置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定さ
れない。
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 画素
１０ａ 画素
１０ｂ 画素
１０ｃ 画素
１０ｄ 画素
１１ 画素アレイ
１２ 回路
１３ 回路
１４ 回路
１５ 回路
１６ 回路
１７ 回路
１８ 回路
１９ 領域
２０ａ 光電変換素子
２０ｂ 光電変換素子
２０ｃ 光電変換素子
２０ｄ 光電変換素子
２１ 光電変換層
２２ 透光性導電層
２３ 半導体層
２４ 半導体層
２５ 半導体層
２６ 電極
２６ａ 導電層
２６ｂ 導電層
２７ 正孔注入阻止層
２８ 電子注入阻止層
２９ 隔壁
３１ａ トランジスタ
３１ｂ トランジスタ
３１ｃ トランジスタ
３１ｄ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ａ トランジスタ
３４ｂ トランジスタ
３４ｃ トランジスタ
３４ｄ トランジスタ
３５ トランジスタ
４１ａ 容量素子
４１ｂ 容量素子
４１ｃ 容量素子
４１ｄ 容量素子
５１ａ 配線
５１ｂ 配線
５１ｃ 配線
５１ｄ 配線
５２ 配線
５３ 配線
５４ａ 配線
５４ｂ 配線
５４ｃ 配線
５４ｄ 配線
５５ 配線
６１ 配線
６１ａ 配線
６１ｂ 配線
６１ｃ 配線
６１ｄ 配線
６２ 配線
６４ａ 配線
６４ｂ 配線
６４ｃ 配線
６４ｄ 配線
７１ 撮像動作
７２ データ保持動作
７３ 読み出し動作
９１ 導電体
９２ 絶縁層
９２ａ 絶縁層
９２ｂ 絶縁層
９３ 絶縁層
９４ 配線
９４ａ 導電層
９４ｂ 導電層
９５ 配線
９６ 絶縁層
１００ シリコン基板
１０１ トランジスタ
１０２ トランジスタ
１０５ 活性層
１０６ シリコン基板
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１５ 基板
４２０ 絶縁層
４３０ 酸化物半導体層
４３０ａ 酸化物半導体層
４３０ｂ 酸化物半導体層
４３０ｃ 酸化物半導体層
４４０ 導電層
４４１ 導電層
４４２ 導電層
４５０ 導電層
４５１ 導電層
４５２ 導電層
４６０ 絶縁層
４７０ 導電層
４７１ 導電層
４７２ 導電層
４７３ 導電層
４７５ 絶縁層
４８０ 絶縁層
５３１ 領域
５３２ 領域
５３３ 領域
５３４ 領域
５３５ 領域
６１０ パッケージ基板
６１１ パッケージ基板
６２０ カバーガラス
６２１ レンズカバー
６３０ 接着剤
６３５ レンズ
６４０ バンプ
６４１ ランド
６５０ イメージセンサチップ
６５１ イメージセンサチップ
６６０ 電極パッド
６６１ 電極パッド
６７０ ワイヤ
６７１ ワイヤ
６８０ スルーホール
６８５ ランド
６９０ ＩＣチップ
７０１ 筐体
７０２ レンズ
７０３ 支持部
７１１ 筐体
７１２ 筐体
７１３ 表示部
７１４ 操作キー
７１５ レンズ
７１６ 接続部
７２１ 筐体
７２２ 表示部
７２３ カメラ
７３１ 筐体
７３２ 表示部
７３３ リストバンド
７３４ ボタン
７３５ 竜頭
７３６ カメラ
７４１ 筐体
７４２ 筐体
７４３ 表示部
７４４ 表示部
７４５ マイク
７４６ スピーカー
７４７ 操作キー
７４８ スタイラス
７４９ カメラ
７５１ 網膜
７５２ 水晶体
７５３ 視神経
７５４ センサ
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５００ 回折格子
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (2)

  1. シリコン基板に活性領域を有する第１のトランジスタを有する信号処理回路と、
    前記第１のトランジスタよりも受光面側に配置された、アノード配線、第２のトランジスタ、第３のトランジスタ、容量素子、コンタクトプラグ、フォトダイオード、絶縁層、遮光層、カラーフィルタおよびマイクロレンズアレイと、を有し、
    前記マイクロレンズアレイは、前記カラーフィルタよりも受光面側に配置され、
    前記絶縁層は、前記フォトダイオードよりも受光面側に設けられ、且つ前記フォトダイオードの上面および側面を覆う領域を有し、
    前記フォトダイオードは、受光面側にアノードを有し、
    前記フォトダイオードのアノードは、前記第２のトランジスタ、前記第３のトランジスタおよび前記容量素子よりも受光面側に配置され、
    前記フォトダイオードのアノードは、前記コンタクトプラグを介して前記アノード配線と電気的に接続され、
    前記遮光層は、前記フォトダイオードのアノードよりも受光面側に配置され、且つ前記コンタクトプラグと重なり、
    前記第２のトランジスタは、前記フォトダイオードに蓄積された電荷を、前記第２のトランジスタのソースおよびドレインの一方から、前記第２のトランジスタのソースおよびドレインの他方へ送ることを制御する機能を有し、
    前記第３のトランジスタは、前記フォトダイオードが設けられた画素を選択するトランジスタであり、
    前記第２のトランジスタのソースまたはドレインの他方は、前記容量素子の一方の電極と電気的に接続され、
    前記遮光層は、タングステンを有する、撮像装置。
  2. 請求項１の撮像装置と、
    表示部を有する電子機器。
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