JP4635856B2 - Ｄｌｌ回路並びにこのｄｌｌ回路を備えた半導体装置及び電子機器 - Google Patents

Description

本発明は、ＤＬＬ回路、及びこのＤＬＬ回路を備えた半導体装置、並びにこの半導体装置を備えた電子機器に関するものであり、特にＤＬＬ回路を動作させる必要がない場合に、ＤＬＬ回路へのクロック信号の入力を停止して待機状態となるＤＬＬ回路、及びこのＤＬＬ回路を備えた半導体装置、並びにこの半導体装置を備えた電子機器に関するものである。

従来、携帯電話や固体撮像素子を内蔵したカメラなどの電子機器では、各種の半導体装置を内蔵して所望の動作が行われるようにしている。このような電子機器は一般的に電源としてバッテリーを内蔵しており、このバッテリーの長寿命化や軽量化の要求に対応するために、電子機器の消費電力を抑制することが行われている。

電子機器における消費電力の抑制は、具体的には内蔵した半導体装置などの消費電力を抑制することで行われており、半導体装置における省電力化の様々な取り組みが行われている。

特に、ＣＣＤ（Charge Coupled Device）などの固体撮像素子を用いる場合には、このＣＣＤを駆動させるための駆動信号を生成するためにタイミングジェネレータが設けられている。このタイミングジェネレータで生成する各種の駆動信号は、各信号の位相が画質に影響するために所定の位相関係を有する駆動信号を精度よく生成する必要がある。そこで、タイミングジェネレータにおける駆動信号の生成においては、ＤＬＬ（Delay Locked
Loop）回路のＴＡＰ出力を利用したフィードバック制御の方法が提案されており、このフィードバック制御に基づいて所定の位相関係やディレイ・デューティを有する駆動信号が生成されている（例えば、特許文献１参照。）。

したがって、ＣＣＤを備えたカメラ装置では、ＣＣＤ、タイミングジェネレータ、ＤＬＬ回路を備えたそれぞれの半導体装置においても省電力化が求められている。

このうち、ＤＬＬ回路の省電力化の方法としては、ＤＬＬ回路中の位相比較回路の動作回数を削減することにより省電力化を図る方法が提案されているが（例えば、特許文献２参照。）、より単純な方法としてＤＬＬ回路の動作を停止させることにより電力消費を抑制することが行われている。

具体的に説明すると、図２に示すように、ＤＬＬ回路は、入力されたクロック信号から所要の遅延信号を生成するインバータ列で構成した遅延信号生成回路100と、この遅延信号生成回路100でクロック信号を１周期分遅延させた遅延信号VCDとクロック信号に基づくリファレンス信号REFとの位相差に基づいて制御信号を出力する位相比較回路200と、この位相比較回路200から出力された制御信号の電圧レベルを昇圧するチャージポンプ回路300と、このチャージポンプ回路300から出力された制御信号から所要のバイアス信号を生成するバイアス回路400を備えている。位相比較回路200及びチャージポンプ回路300は、それぞれ所要の内部電源AVDに接続している。

さらに、ＤＬＬ回路の遅延信号生成回路100の入力側には、遅延信号生成回路100への信号入力を遮断して待機状態とするスイッチ回路500を設けており、図示しない制御部から出力されたスタンバイ信号STBに基づいてスイッチ回路500の遮断・接続を切替制御している。

そして、スタンバイ信号STBに基づいてスイッチ回路500を遮断することによりＤＬＬ回路への入力信号INCLKの入力を停止してＤＬＬ回路を停止させ、ＤＬＬ回路による電力消費を抑制している。
特開平０６−５００６７３号公報 特開２００１−２９８３６２号公報

しかしながら、上記したように、遅延信号生成回路へのクロック信号の入力を停止させることにより待機状態としたＤＬＬ回路では、図２に示すように、ＤＬＬ回路のチャージポンプ回路300において一定の電位を保つように設けていたキャパシタ310でリークが生じるため、待機状態を解除してＤＬＬ回路の動作を再開させた場合に、キャパシタ310が充電されるまではチャージポンプ回路300から正しい制御信号を出力することができないために、キャパシタ310の充電のためのタイムラグが生じるという問題があった。

本発明のＤＬＬ回路、本発明の半導体装置、本発明の電子機器では、入力されたクロック信号から遅延信号を生成するために複数のインバータを直列接続して構成される遅延信号生成回路と、前記遅延信号と前記クロック信号との位相差に基づいて前記遅延信号生成回路を制御するための制御信号を生成する位相比較回路と、前記制御信号の電圧レベルを昇圧するためのキャパシタを有するチャージポンプ回路と、前記キャパシタを前記チャージポンプ回路から切り離すためのスイッチと、前記遅延信号生成回路への前記クロック信号の入力を遮断するためのスイッチと、前記キャパシタと同一容量とされ、前記制御信号の電圧レベルを昇圧するリーク検出用キャパシタと、前記リーク検出用キャパシタのリークを前記キャパシタのリークとして検出してリリース信号を発生させるリリース信号出力回路と、待機状態において発生されるスタンバイ信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを切断状態とし、前記リリース信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを導通状態とする、充電制御回路と、を備えることとした。

本発明によれば、遅延信号生成回路と、位相比較回路と、位相比較回路から得られる制御信号の電圧レベルを昇圧するためのキャパシタを有するチャージポンプ回路と、キャパシタをチャージポンプ回路から切り離すためのスイッチと、遅延信号生成回路へのクロック信号の入力を遮断するためのスイッチと、キャパシタと同一容量とされ、制御信号の電圧レベルを昇圧するリーク検出用キャパシタと、リーク検出用キャパシタのリークをキャパシタのリークとして検出してリリース信号を発生させるリリース信号出力回路と、待機状態において発生されるスタンバイ信号によって、チャージポンプ回路から切り離すためのスイッチとクロック信号の入力を遮断するためのスイッチとを切断状態とし、リリース信号によって、チャージポンプ回路から切り離すためのスイッチとクロック信号の入力を遮断するためのスイッチとを導通状態とする、充電制御回路と、を備える、ことにより、電力消費をできるだけ抑制するとともに、この待機状態でのチャージポンプ回路におけるキャパシタのリークを抑制して、待機状態から脱した際にはタイムラグなく動作可能とした。

本発明のＤＬＬ回路、及びこのＤＬＬ回路を備えた半導体装置、並びにこの半導体装置を備えた電子機器では、ＤＬＬ回路が遅延信号生成回路と、位相比較回路と、チャージポンプ回路を備えるとともに、遅延信号生成回路へのクロック信号の入力を遮断してＤＬＬ回路を待機状態とするスイッチ回路を備えており、特に、待機状態とした場合に、リーク検出回路でチャージポンプ回路に設けた昇圧用のキャパシタに所定量のリークが生じたことを検出し、この検出に基づいて、充電制御回路でキャパシタへの充電を開始させているものである。

このように、待機状態においてもチャージポンプ回路に設けたキャパシタを充電可能としていることにより、待機状態を脱してＤＬＬ回路を再び動作させた際に、キャパシタの充電不足にともなうタイムラグが生じることを防止でき、ＤＬＬ回路を速やかに動作させることができる。

さらに、リーク検出回路には、キャパシタと同一容量となるように構成したリーク検出用キャパシタを設け、このリーク検出用キャパシタのリークをキャパシタのリークとして検出するように構成した場合には、キャパシタ周りの回路構成を簡潔として余計なリークを生じさせることなくリークの検出を可能とすることができる。

しかも、充電制御回路では、待機状態のまま位相比較回路とチャージポンプ回路を動作させてキャパシタを充電するように構成した場合には、キャパシタ充電用の特別な回路を設けることなくキャパシタを充電することができ、回路面積が大きくなることを防止できるとともに、製造コストが増大することを防止できる。

以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態のＤＬＬ回路Ａを形成した半導体装置Ｂを備えた電子機器Ｃの概略模式図である。

ＤＬＬ回路Ａは、入力されたクロック信号から所要の遅延信号を生成するインバータ列（図示せず）で構成した遅延信号生成回路10と、この遅延信号生成回路10でクロック信号を１周期分遅延させた遅延信号VCDとクロック信号に基づくリファレンス信号REFとの位相差に基づいて制御信号を出力する位相比較回路20と、この位相比較回路20から出力された制御信号の電圧レベルを昇圧するチャージポンプ回路30と、このチャージポンプ回路30から出力された制御信号から所要のバイアス信号を生成するバイアス回路40を備えている。

さらに、ＤＬＬ回路Ａの遅延信号生成回路10の入力側には、遅延信号生成回路10への信号入力を遮断して待機状態とするスイッチ回路50を設けており、図示しない制御部から出力されたスタンバイ信号STBに基づいてスイッチ回路50の遮断・接続を切替制御するようにしている。

遅延信号生成回路10では、複数のインバータを直列接続してインバータ列を構成しており、このインバータ列の最終段のインバータで生成した遅延信号VCDと、インバータ列の初段のインバータに入力されるクロック信号であるリファレンス信号REFを位相比較回路20に入力している。

遅延信号VCDは、スイッチ回路50を介して遅延信号生成回路10に入力した入力信号INCLKのクロック信号をインバータ列によって１周期分遅延させた信号である。

位相比較回路20は、リファレンス信号REFに基づいて内部電源AVDの電圧が印加される第１フリップフロップ回路21と、遅延信号VCDに基づいて内部電源AVDの電圧が印加される第２フリップフロップ回路22と、第１フリップフロップ回路21と第２フリップフロップ回路22との出力結果に基づいて第１フリップフロップ回路21と第２フリップフロップ回路22をそれぞれクリアするＮＡＮＤ回路23とで構成している。

チャージポンプ回路30は、第１フリップフロップ回路21の出力信号に基づいて入切制御される第１スイッチ31と、第２フリップフロップ回路22の出力信号に基づいて入切制御される第２スイッチ32と、第１フリップフロップ回路21の出力信号と第２フリップフロップ回路22の出力信号からなる一次制御信号に基づいて内部電源AVDの電圧を有する二次制御信号を出力する制御信号出力線33と、この制御信号出力線33に一端を接続するとともに他端をアース接続したキャパシタ34とで構成している。

第１スイッチ31と第２スイッチ32は、内部電源AVDとアースとの間に直列に接続しており、第１スイッチ31と第２スイッチ32との間に制御信号出力線33の一端を接続している。

したがって、キャパシタ34には、第１スイッチ31及び制御信号出力線33を介して内部電源AVDの電圧に基づく電荷が充電され、これにより二次制御信号を電源AVDの電圧分だけ昇圧した三次制御信号としてバイアス回路40に入力するように構成している。

以下において、本発明の要部について説明する。本実施形態のＤＬＬ回路Ａでは、スタンバイ信号STBの入力にともなってＤＬＬ回路Ａを待機状態としながらも、独立して位相比較回路20とチャージポンプ回路30とを作動可能として上記したキャパシタ34を充電するために、充電制御回路60を設けている。

充電制御回路60は、内部電源AVDと第１フリップフロップ回路21及び第２フリップフロップ回路22を接続した内部電源電位入力線24に設けた第３スイッチ63と、この第３スイッチ63の入切制御を行うための入切制御信号を出力するＯＲ回路61と、このＯＲ回路61にスタンバイ信号STBを反転させて入力するインバータ62とで構成している。

特に、ＯＲ回路61には、後述するようにリリース信号出力回路70から出力されたリリース信号RELEASEを入力するようにしており、スタンバイ信号STBに基づいて第３スイッチ63を切断状態とした待機状態において、リリース信号出力回路70から入力されたリリース信号RELEASEに基づいて第３スイッチ63を接続状態とすることにより、位相比較回路20及びチャージポンプ回路30を作動させるようにしている。

また、ＯＲ回路61の出力信号はスイッチ回路50にも入力して、ＯＲ回路61の出力信号に基づいてスイッチ回路50を入切制御している。

さらに、ＤＬＬ回路Ａには、チャージポンプ回路30に設けたキャパシタ34に所定量のリークが生じたことを検出するためのリーク検出回路80を設けている。

リーク検出回路80は、レプリカ回路を用いたスイッチング回路としており、キャパシタ34と同一容量となるように構成したリーク検出用キャパシタ81を設けて、このリーク検出用キャパシタ81のリークをキャパシタ34のリークとして検出している。

すなわち、リーク検出回路80では、直列に接続した第４スイッチ84と第５スイッチ85とを備え、第４スイッチ84と第５スイッチ85との間にリーク検出用配線82を接続し、このリーク検出用配線82の他端をリリース信号出力回路70に接続し、リーク検出用キャパシタ81の一端をリーク検出用配線82に接続するとともに他端をアースに接続している。

直列に接続した第４スイッチ84と第５スイッチ85は、本実施形態では第４スイッチ84側の端部を内部電源AVDに接続し、第５スイッチ85側の端部をアースに接続しており、直列に接続した第１スイッチ31と第２スイッチ32と並列させている。

すなわち、第４スイッチ84を第１スイッチ31に相当させ、第５スイッチ85を第２スイッチ32に相当させ、リーク検出用配線82を制御信号出力線33に相当させることにより、リーク検出用キャパシタ81をキャパシタ34に相当させている。

したがって、第４スイッチ84は、第１スイッチ31と同様に第１フリップフロップ回路21の出力信号に基づいて入切制御されるようにし、第５スイッチ85は、第２スイッチ32と同様に第２フリップフロップ回路22の出力信号に基づいて入切制御されるようにしている。

そして、リーク検出用配線82における電位を検出用信号CP_CHARGEとしてリリース信号出力回路70に入力している。

制御信号出力線33とキャパシタ34との間には第６スイッチ86を設けており、この第６スイッチ86は、ＯＲ回路61の出力信号に基づいてチャージポンプ回路30を駆動させる場合と、キャパシタ34を充電する場合に接続状態となるようにしている。

上記したＤＬＬ回路Ａにおいてスタンバイ信号STBが入力されると、スイッチ回路50が切断状態となって遅延信号生成回路10の動作が停止されるとともに、第３スイッチ63が切断状態となって、第１フリップフロップ回路21と第２フリップフロップ回路22への内部電源AVDの電圧印加が遮断される。

したがって、位相比較回路20によって第１スイッチ31と第２スイッチ32、及び第４スイッチ84と第５スイッチ85は切断状態となる。このとき、キャパシタ34及びリーク検出用キャパシタ81への内部電源AVDからの電圧印加は遮断されて、キャパシタ34及びリーク検出用キャパシタ81ではリークによる電圧降下が生じるようになる。

リーク検出用キャパシタ81における電圧降下は、リーク検出用配線82によって検出用信号CP_CHARGEとしてリリース信号出力回路70に入力される。

リリース信号出力回路70では、入力された検出用信号CP_CHARGEが所定の電圧値以下になったことを検出してリリース信号RELEASEを出力し、このリリース信号RELEASEに基づいてＯＲ回路61は第３スイッチ63を接続状態として位相比較回路20を動作させるとともに、第６スイッチ86とを接続状態としている。

そして、位相比較回路20が動作することにより、第１スイッチ31と第２スイッチ32、及び第４スイッチ84と第５スイッチ85は所定のタイミングで接続状態となって、キャパシタ34及びリーク検出用キャパシタ81に内部電源AVDによる電圧印加を行って充電を開始する。

このように、ＤＬＬ回路Ａでは、待機状態においてもキャパシタ34に所定量のリークが生じた場合にキャパシタ34の充電を行うことができるので、常に動作に必要な電位を維持することができ、待機状態から脱した際にはタイムラグなく動作可能としたＤＬＬ回路Ａを提供できる。

特に、キャパシタ34と同一容量となるように構成したリーク検出用キャパシタ81を設けて、このリーク検出用キャパシタ81のリークをキャパシタ34のリークとして検出していることによって、キャパシタ34周りの回路構成を簡潔として余計なリークを生じさせることなくリークの検出を可能とすることができる。

しかも、キャパシタ34を充電する場合には、ＤＬＬ回路Ａを待機状態としたまま位相比較回路20とチャージポンプ回路30とを通常通り動作させて充電することによって、キャパシタ34の充電用の特別な回路を設けることなく充電することができ、回路面積が大きくなることを防止できるとともに、製造コストが増大することを防止できる。

このようなＤＬＬ回路Ａを備えた半導体装置Ｂは、低消費電力の半導体装置Ｂとすることができ、この半導体装置Ｂを備えた電子部品、特に、ＣＣＤなどの撮像装置のようにタイミングジェネレータを内蔵した電子機器Ｃでの消費電力の低減を図ることができる。

本発明の実施形態にかかるＤＬＬ回路の説明図である。 従来のＤＬＬ回路の説明図である。

符号の説明

Ａ ＤＬＬ回路
Ｂ 半導体装置
Ｃ 電子機器
10 遅延信号生成回路
20 位相比較回路
21 第１フリップフロップ回路
22 第２フリップフロップ回路
23 ＮＡＮＤ回路
30 チャージポンプ回路
31 第１スイッチ
32 第２スイッチ
33 制御信号出力線
34 キャパシタ
40 バイアス回路
50 スイッチ回路
60 充電制御回路
61 ＯＲ回路
62 インバータ
63 第３スイッチ
70 リリース信号出力回路
80 リーク検出回路
81 リーク検出用キャパシタ
82 リーク検出用配線
84 第４スイッチ
85 第５スイッチ
86 第６スイッチ
VCD 遅延信号
REF リファレンス信号
STB スタンバイ信号
INCLK 入力信号
RELEASE リリース信号
CP_CHARGE 検出用信号

Claims (3)

1. 入力されたクロック信号から遅延信号を生成するために複数のインバータを直列接続して構成される遅延信号生成回路と、
   前記遅延信号と前記クロック信号との位相差に基づいて前記遅延信号生成回路を制御するための制御信号を生成する位相比較回路と、
   前記制御信号の電圧レベルを昇圧するためのキャパシタを有するチャージポンプ回路と、
   前記キャパシタを前記チャージポンプ回路から切り離すためのスイッチと、
   前記遅延信号生成回路への前記クロック信号の入力を遮断するためのスイッチと、
   前記キャパシタと同一容量とされ、前記制御信号の電圧レベルを昇圧するリーク検出用キャパシタと、
   前記リーク検出用キャパシタのリークを前記キャパシタのリークとして検出してリリース信号を発生させるリリース信号出力回路と、
   待機状態において発生されるスタンバイ信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを切断状態とし、前記リリース信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを導通状態とする、充電制御回路と、を備える、
   ＤＬＬ回路。
2. ＤＬＬ回路を備えた半導体装置において、
   前記ＤＬＬ回路は、
   入力されたクロック信号から遅延信号を生成するために複数のインバータを直列接続して構成される遅延信号生成回路と、
   前記遅延信号と前記クロック信号との位相差に基づいて前記遅延信号生成回路を制御するための制御信号を生成する位相比較回路と、
   前記制御信号の電圧レベルを昇圧するためのキャパシタを有するチャージポンプ回路と、
   前記キャパシタを前記チャージポンプ回路から切り離すためのスイッチと、
   前記遅延信号生成回路への前記クロック信号の入力を遮断するためのスイッチと、
   前記キャパシタと同一容量とされ、前記制御信号の電圧レベルを昇圧するリーク検出用キャパシタと、
   前記リーク検出用キャパシタのリークを前記キャパシタのリークとして検出してリリース信号を発生させるリリース信号出力回路と、
   待機状態において発生されるスタンバイ信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを切断状態とし、前記リリース信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを導通状態とする、充電制御回路と、を備える、
   半導体装置。
3. ＤＬＬ回路を備えた電子機器において、
   前記ＤＬＬ回路は、
   入力されたクロック信号から遅延信号を生成するために複数のインバータを直列接続して構成される遅延信号生成回路と、
   前記遅延信号と前記クロック信号との位相差に基づいて前記遅延信号生成回路を制御するための制御信号を生成する位相比較回路と、
   前記制御信号の電圧レベルを昇圧するためのキャパシタを有するチャージポンプ回路と、
   前記キャパシタを前記チャージポンプ回路から切り離すためのスイッチと、
   前記遅延信号生成回路への前記クロック信号の入力を遮断するためのスイッチと、
   前記キャパシタと同一容量とされ、前記制御信号の電圧レベルを昇圧するリーク検出用キャパシタと、
   前記リーク検出用キャパシタのリークを前記キャパシタのリークとして検出してリリース信号を発生させるリリース信号出力回路と、
   待機状態において発生されるスタンバイ信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを切断状態とし、前記リリース信号によって、前記チャージポンプ回路から切り離すためのスイッチと前記クロック信号の入力を遮断するためのスイッチとを導通状態とする、充電制御回路と、を備える、
   電子機器。

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