JP3627423B2 - 低電圧型ｐｌｌ半導体装置 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、無線携帯機器に内蔵する低消費電力型の半導体装置、特に位相の同期をとるためのＰＬＬ（フェーズ・ロックド・ループ）回路を構成するＰＬＬ半導体装置に関する。
近年、携帯電話等の無線機器においては、長時間の連続使用を可能にするために、電池の長寿命化が要求されている。そのため、消費電力を抑えるべく低電圧、例えば１〔Ｖ〕で駆動するような低消費電力型の半導体装置が必要になってきている。
【０００２】
【従来の技術】
図１０は、低消費電力型の無線携帯機器における通信を行うための基本的構成を説明するための図である。
無線携帯機器は、内部クロックの位相を受信信号の位相に一致させるための周波数シンセサイザ３１と、周波数シンセサイザ３１を構成する各回路間のインターフェースをとるための所定の電圧を作る昇圧回路３２と、周波数シンセサイザ３１に対して動作モード切替信号を発生させるコントロール回路３３とを有している。
【０００３】
上記周波数シンセサイザ３１は、図１０に示すように、低電圧動作を行うＰＬＬ半導体装置３４とローパスフィルタ（以下ＬＰＦ）３５、及び電圧制御発振器（以下ＶＣＯ）３６とから構成されており、このＰＬＬ半導体装置３４に、水晶振動子等によって予め設定される所定の周波数を有する基準信号ＯＳＣｉｎ と、ＶＣＯ３６からフィードバックされる比較信号ｆｉｎとが入力され、両者の位相が比較される。
【０００４】
そして、比較結果をもとにＶＣＯ３６の周波数を制御しながら、ＶＣＯ３６による出力信号のＰＬＬ半導体装置３４へのフィードバックを繰り返し、両者の周波数の同期をとることによって安定した通信を可能にしている。
尚、ＬＰＦ３５は、ＰＬＬ半導体装置３４の出力をＶＣＯ３６に必要な直流成分に変換するものである。
【０００５】
また、本構成においては、主電源ＶＤＤとして１〔Ｖ〕を使用しており、これがＰＬＬ半導体装置３４と昇圧回路３２に接続されていると共に、ＶＣＯ３６とのインターフェイス用として昇圧回路３２によって作られる、例えば３〔Ｖ〕の電圧ＶＰ が、ＰＬＬ半導体装置３４とＬＰＦ３５、及びＶＣＯ３６に接続されている。
【０００６】
ＰＬＬ半導体装置は、ＭＯＳトランジスタで構成されるもので、１〔Ｖ〕程度の低電圧にて動作させることが可能であるが、ＶＣＯ３６とのインターフェイス用としては３〔Ｖ〕程度の電圧が必要であるため、昇圧回路３２によって、この電圧を発生させ、ＰＬＬ半導体装置３４に供給している。
次に、図１０におけるＰＬＬ半導体装置３４の回路構成を図１１を参照しながら説明する。
【０００７】
本発明で対象としている１〔Ｖ〕で動作する低電圧型の半導体装置は、ＭＯＳトランジスタで構成するが、低電圧型のＭＯＳトランジスタの場合には電極間のしきい値Ｖｔｈを０．３５〔Ｖ〕程度に設定しなければならず、トランジスタのオン−オフ間での動作マージンが少なくなるため、オフ（待機）時のリーク電流が増加することになる。
【０００８】
そこで、待機時にパワーセーブ（ＰＳ）信号によって動作する基板バイアス回路を設け、オフ状態のＭＯＳトランジスタにおけるソース−ドレイン間の基板バイアスをコントロールすることにより、リーク電流の抑制を図ることが考えられている。
従来のＰＬＬ半導体装置は、図１１に示すように、上記基板バイアス回路３７、基準信号ＯＳＣｉｎ が入力される入力アンプ回路３８、ＶＣＯ３６（図１０参照）からの比較信号ｆｉｎが入力される入力アンプ回路３９、入力アンプ回路３９からの信号を所定単位の周波数まで高速に分周するためのプリスケーラ回路４０、入力アンプ回路３８とプリスケーラ回路４０からの信号を分周する分周回路４１と、分周回路４１にて分周された各信号の位相を比較する位相比較回路４２と、出力信号のレベルを上げるためのチャージポンプ回路４３、試験用入力信号ＴＥＳＴｉｎが入力される試験用回路４４、及びパワーセーブ信号ＰＳと試験用信号ＴＥＳＴｉｎとを入力して、その出力をチャージポンプ回路４３に入力するＡＮＤ回路４５とを備えている。
【０００９】
尚、図示していないが、分周回路４１は基準信号ＯＳＣｉｎ を分周するための基準分周回路と、比較信号ｆｉｎ を分周する比較分周回路とから構成されている。
上記ＰＬＬ半導体装置において、待機時のリーク電流を抑えるための基板バイアス回路３７は、図１２に具体的構成を示すが、クロック信号Ｃｌｏｃｋ とパワーセーブ信号ＰＳを入力するＮＡＮＤ回路４０、ＮＡＮＤ回路４０の出力信号を反転させるためのインバータ４７、及びチャージポンプ回路を構成する容量４８とＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がそれぞれ図１２のように接続されて構成されている。
【００１０】
このような回路構成の基板バイアス回路３７は、パワーセーブ信号ＰＳが“Ｌ”（ロー）レベルで動作を開始する。即ち、パワーセーブ信号ＰＳが“Ｌ”レベルとなった場合に、ＮＡＮＤ回路４６の出力が“Ｈ”レベル、これがインバータ４７により反転され“Ｌ”レベルとなり、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がオン状態になる。
【００１１】
このように、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がオン状態になることにより、電源ＶＤＤよりも高い電圧を発生させて、プリスケーラ回路４０及び分周回路４１、位相比較回路４２を構成するＰＭＯＳトランジスタの基板バイアスとして供給される。これによってリーク電流が抑えられている。
上記説明した従来例の構成によれば、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２によるチャージポンプ回路で、ある程度電圧を上昇させるが、基板バイアス電圧は、電源ＶＤＤ＋０．５〔Ｖ〕程度までしか高めることができない。
【００１２】
また、低電圧型の半導体装置の場合、ＭＯＳトランジスタのしきい値Ｖｔｈが低く、製造マージンを広くとることができないため、製造バラツキによる不良率が高くなる。
そのため、このような製造バラツキによる不良を早い段階でリジェクトするために試験用回路が必要となっている。
【００１３】
この試験用回路は、図１３に示すように、試験用信号ＴＥＳＴｉｎを入力するＮＭＯＳトランジスタＴＮ４１と、このＮＭＯＳトランジスタＴＮ４１のソースに接続され、複数のインバータＩＮＶ４１〜ＩＮＶ４ｎが直列接続されてなるインバータ発振回路５０とから構成されている。
このような試験用回路において、試験用の信号ＴＥＳＴｉｎが入力された場合に、ＮＭＯＳトランジスタＴＮ４１がオンして、インバータ発振回路５０が動作することにより、出力信号ＴＥＳＴｏｕｔ が発生して試験モードとなる。
【００１４】
【発明が解決しようとする課題】
前述した従来の基板バイアス回路においては、図１２に示すように、ＮＡＮＤ回路４６及びインバータ４７を有しており、ＮＡＮＤ回路４６には４個のトランジスタ、インバータ４７には２個のトランジスタが必要なことから、チャージポンプ回路を構成する２個のＰＭＯＳトランジスタＴＰ４１，ＴＰ４２と併せて、８個のトランジスタが存在する。その結果、チップサイズを大きくすることになっている。
【００１５】
また、従来の基板バイアス回路３７では、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２によって電源ＶＤＤよりも高い電圧に上昇させるが、ＶＤＤ＋０．５〔Ｖ〕程度の基板バイアス電圧しか与えらず、待機時のリーク電流対策としては十分でない。
この待機時のリーク電流に関して、図１４、及び図１５にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの基板バイアス特性をそれぞれ示している。
【００１６】
まず、ＰＭＯＳトランジスタの基板バイアス特性は、基板バイアス電圧を電源ＶＤＤ＋１〔Ｖ〕と電源ＶＤＤ＋０〔Ｖ〕にした場合のゲート電圧に対するドレイン電流を示すものであり、図１４に示すように基板バイアス電圧の僅かな違いによって、ドレイン電流に大きな差が出ることがわかる。
尚、図１２の基板バイアス回路では、基板バイアス電圧は電源ＶＤＤ＋０．５〔Ｖ〕程度となるため、図１４における両グラフの間に位置する特性となる。
【００１７】
また、図１５に示す如き、ＮＭＯＳトランジスタの場合でも、僅かではあるが、基板バイアス電圧の違いによってドレイン電流に差異が生じる。
従って、ＰＬＬ半導体装置における基板バイアス回路で制御される待機時の基板バイアス電圧を高めることができれば、オフリーク電流を抑えることができる。このことは図１４から明らかなように、特にＰ型ＭＯＳトランジスタを用いる場合により顕著となる。
【００１８】
また、従来のＰＬＬ半導体装置には、ウエハ段階での不良を検出するための試験用回路が設けられているが、これは半導体装置本来の機能とは関係なく、回路設計上では不要な部分であると共に、チップサイズを増大させる原因にもなっている。
本発明は、上記課題を解決して、簡単な回路構成によって、待機時のリーク電流を低く抑えると共に、特に試験用回路を設けることなく、製造バラツキによる不良摘出のための試験を可能にすることを目的としている。
【００１９】
【課題を解決するための手段】
上記課題を解決するための本発明は、ローパスフィルタ３５、電圧制御発振器３６と共に周波数シンセサイザ３１を構成し、駆動用及びインターフェース用として異なるレベルの２電源ＶＤＤ， Ｖｐ から電圧を供給され、所定の基準信号ＯＳＣｉｎ と前記電圧制御発振器３６から帰還される比較信号ｆｉｎとを入力して、両信号の位相を比較するＰＬＬ半導体装置において、
動作状態、及び待機状態に対応して入力されるパワーセーブ信号ＰＳによって、前記２電源ＶＤＤ， Ｖｐ の一方のみを選択するスイッチ素子を備えてなり、その出力信号を位相比較を行うための回路に入力する基板バイアス回路２を有することを特徴としている。
【００２０】
上記本発明のＰＬＬ半導体装置によれば、動作時と待機時における使用電源を切り換えるスイッチ素子を有する基板バイアス回路を備えているため、待機時のトランジスタの基板バイアス電圧を十分上げるとができる。
従って、待機時のリーク電流を抑えることができ、低消費電力化を実現することが可能となる。
【００２１】
【実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１は、図１０に示した周波数シンセサイザ３１を構成する低電圧型ＰＬＬ半導体装置の本発明における一実施例を説明するための回路ブロック図であり、基板バイアス回路２、入力アンプ回路３，４、プリスケーラ回路５、分周回路６、位相比較回路７、及びチャージポンプ回路８から構成されている。
【００２２】
一方の入力アンプ回路３には水晶振動子等によって予め設定される周波数の基準信号ＯＳＣｉｎ が入力され、他方の入力アンプ回路４には本ＰＬＬ半導体装置と共に周波数シンセサイザ３１を構成する電圧制御発振器３６（図１０参照）からフィードバックされる比較信号ｆｉｎが入力される。
それぞれの入力信号は、各入力アンプ回路３，４にて増幅された後、分周回路６及びプリスケーラ回路５に入力される。
【００２３】
比較信号ｆｉｎは、増幅後に高速で分周する必要があるため、一旦プリスケーラ回路５によって適当なレベルまで分周を行った後、基準信号ＯＳＣｉｎ と同様分周回路６に入力される。
分周回路６は、図示していないが、基準信号ＯＳＣｉｎ を分周する基準分周回路と、比較信号ｆｉｎを分周する比較分周回路とからなっており、この分周回路によってそれぞれ分周された信号が位相比較回路７に入力される。
【００２４】
位相比較回路７は、両信号の位相を比較して、位相の違いに応じた出力信号をチャージポンプ回路８に入力する。チャージポンプ回路８は、本ＰＬＬ半導体装置の出力信号を所定レベルまで上昇させるものである。
本実施例のＰＬＬ半導体装置は、待機時にはパワーセーブ信号ＰＳが“Ｈ”レベルとなるが、このパワーセーブ信号ＰＳは、前述した入力アンプ回路３，４、プリスケーラ回路５、分周回路６、位相比較回路７、チャージポンプ回路８にそれぞれ入力され、各回路を待機状態にする。
【００２５】
また、パワーセーブ信号ＰＳは、基板バイアス回路２にも入力されており、この信号によって電源ＶＤＤ，Ｖｐ の切替えを行う。即ち、本ＰＬＬ半導体装置１には、メインの駆動用電源ＶＤＤと、電圧制御発振器等とのインターフェース用電源Ｖｐ とが接続されており、これらの電源がそれぞれ基板バイアス回路２に接続されている。
【００２６】
そして、詳細は後述するが、基板バイアス回路２の内部にてこれら電源の切替えを行う構成になっている。
このような基板バイアス回路２の出力信号は、プリスケーラ回路５及び分周回路６、位相比較回路７に入力されて、これらの回路を構成するＭＯＳトランジスタのオフ時の基板バイアス電圧を制御している。
【００２７】
つまり、基板バイアス回路２は、待機時において３〔Ｖ〕の電源Ｖｐ を選択することにより、プリスケーラ回路５及び分周回路６、位相比較回路７を構成するＭＯＳトランジスタのオフ状態での基板バイアス電圧を高くしている。
尚、プリスケーラ回路５と分周回路６、及び位相比較回路７には、クロック信号Ｃｌｏｃｋ が入力されており、このクロック信号Ｃｌｏｃｋ とパワーセーブ信号ＰＳとによって、動作を開始して、基板バイアス回路２によって、その基板バイアス電圧が制御されている。
【００２８】
また、図１４及び図１５に示すとおりＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの基板バイアス特性の方がリーク電流の変化が顕著に現れるため、本実施例においては、基板バイアス回路２によって制御されるプリスケーラ回路５、分周回路６及び位相比較回路７のトランジスタは、ＰＭＯＳトランジスタとする。（図示なし）
図２は、本発明に係る基板バイアス回路の第一実施例を説明するための回路図である。
【００２９】
本実施例の基板バイアス回路２は、ソースに１〔Ｖ〕の電源ＶＤＤが接続されるＰＭＯＳトランジスタＴＰ１と、ソースに３〔Ｖ〕の電源Ｖｐ が接続されるＰＭＯＳトランジスタＴＰ２と、入力信号を反転させるインバータＩＮＶ１とから構成されている。
本基板バイアス回路２において、入力信号、即ちパワーセーブ信号ＰＳが“Ｈ”（ハイ）レベルの時（待機時）、一方のＰＭＯＳトランジスタＴＰ１のゲートには“Ｈ”レベルがそのまま入力され、他方のＰＭＯＳトランジスタＴＰ２のゲートには、インバータＩＮＶ１で反転された“Ｌ”（ロー）レベルが入力される。
【００３０】
従って、一方のＰＭＯＳトランジスタＴＰ１がオフに、他方のＰＭＯＳトランジスタＴＰ２がオンになるため、電源Ｖｐ が接続された状態になり、プリスケーラ回路５、分周回路６及び位相比較回路７に接続される基板バイアス回路２の出力部のレベルは電源Ｖｐ 、即ち３〔Ｖ〕となる。
一方、パワーセーブ信号ＰＳが“Ｌ”レベルの時（動作時）、ＰＭＯＳトランジスタＴＰ１がオン、ＰＭＯＳトランジスタＴＰ２がオフするため、電源ＶＤＤが接続された状態になる。
【００３１】
従って、プリスケーラ回路５、分周回路６、位相比較回路７に接続される基板バイアス回路２の出力部のレベルは１〔Ｖ〕となる。
本実施例によれば、４個のトランジスタによる簡単な構成でありながら、待機状態において３〔Ｖ〕の高電圧を基板バイアス回路２に接続するため、基板バイアス電圧を高く設定することが可能となり、オフリーク電流を低く抑えることができる。
【００３２】
３〔Ｖ〕の電源を接続する本実施例の場合、待機時にＰＭＯＳトランジスタの基板バイアス電圧を電源ＶＤＤ＋２〔Ｖ〕程度にすることが可能となり、図１４に示す特性から従来のものに比べ遙に低いリーク電流に抑えることができるものである。尚、図１４には本実施例の特性は直接は示されていない。
図３は、本発明に係る基板バイアス回路の第二実施例を説明するための回路図である。
【００３３】
本実施例の基板バイアス回路９は、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ１２の動作をより確実にするためにレベルコントロール回路１０を設けるものであり、ＰＭＯＳトランジスタＴＰ１２のゲートに入力される電圧の振幅を０〜３〔Ｖ〕にするものである。
レベルコントロール回路１０は、パワーセーブ信号ＰＳ（Ａ）と、これをインバータＩＮＶ１１によって反転した信号Ａバーとを取り込んで、内部のトランジスタにてレベルコントロールを行った後、出力信号をＰＭＯＳトランジスタＴＰ１２のゲートに入力する。
【００３４】
図４は、上記レベルコントロール回路１０の具体例を示すものであり、ＰＭＯＳトランジスタＴＰ３，ＴＰ４と、ＮＭＯＳトランジスタＴＮ１，ＴＮ２とから構成されている。このようなレベルコントロール回路１０のＮＭＯＳトランジスタＴＮ１，ＴＮ２にそれぞれ信号Ａバー，Ａを入力することによってレベルコントロールが行われる。
【００３５】
つまり、待機時でパワーセーブ信号ＰＳが“Ｈ”レベルの時、Ａバーは“Ｌ”レベル、Ａは“Ｈ”レベルとなり、このレベルに応じて各ＭＯＳトランジスタがそれぞれオンオフ動作することにより、出力点ＯＵＴは“Ｌ”レベル、即ち０〔Ｖ〕にコントロールされる。
また、動作時でパワーセーブ信号ＰＳが“Ｌ”レベルの時、Ａバーは“Ｈ”レベル、Ａは“Ｌ”レベルとなり、出力点ＯＵＴは“Ｈ”レベル、即ち３〔Ｖ〕程度にコントロールされる。
【００３６】
以上のように、レベルコントロール回路１０によって、ＰＭＯＳトランジスタＴＰ１２の動作マージンが広くなるため、確実なオンオフ動作を行うことが可能となる。従って、プリスケーラ回路等のＰＭＯＳトランジスタの基板バイアス電圧も確実に制御することができる。
図５は、本発明に係る基板バイアス回路の第三実施例を説明するための回路図である。
【００３７】
本実施例の基板バイアス回路９ａは、第二実施例同様、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ２２の動作をより確実にするためのレベルコントロール回路１０ａを備えてなるものであり、第二実施例と異なるのは、前段の電源ＶＤＤに接続されるＰＭＯＳトランジスタＴＰ２１のゲートがレべルコントロール回路１０ａの出力部に接続される構成である。
【００３８】
本実施例によれば、前段のＰＭＯＳトランジスタＴＰ２１のゲートにレベルコントロール回路１０ａの出力信号、即ち３［Ｖ］に調整された電圧が印加され、後段のＰＭＯＳトランジスタＴＰ２２が動作状態となり、出力ｏｕｔが電源Ｖｐレベルに達する。
この時、前段のＰＭＯＳトランジスタＴＰ２１のドレインが電源Ｖｐと同レベルになるため、ＰＭＯＳトランジスタＴＰ２１は、非動作状態を保持することができる。
【００３９】
従って、ＰＭＯＳトランジスタＴＰ２１のドレイン側から電源ＶＤＤに流れる電流を抑えることが可能となる。
図６は、本発明に係る基板バイアス回路の第四実施例を説明するための回路図である。
本実施例の基板バイアス回路９ｂは、第二，第三実施例同様、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ３２の動作をより確実にするためのレベルコントロール回路１０ｂを備えてなるものであり、第三実施例と異なるのは、前段の電源ＶＤＤに接続されるＰＭＯＳトランジスタＴＰ３１のバックゲートが電源ＶＰ に接続される構成である。
【００４０】
本実施例によれば、前段のＰＭＯＳトランジスタＴＰ３１のゲートとドレインのレベルがどのような状態であっても、ＰＭＯＳトランジスタＴＰ３１のバックゲートがソースと接続されていないため、ドレイン側からバックゲートを介して電源ＶＤＤに流れる電流を無くすことが可能となる。
以上説明した第二〜第四実施例においては、基板バイアス回路にＭＯＳトランジスタを使用しているが、バイポーラトランジスタによっても構成することが可能である。
【００４１】
次に、本発明の低電圧ＰＬＬ半導体装置の他の実施例を図７を参照しながら説明する。
図７は 本発明の低電圧型ＰＬＬ半導体装置の他の実施例を説明するための回路ブロック図であり、基板バイアス回路１２、入力アンプ回路１３，１４、プリスケーラ回路１５、分周回路１６、位相比較回路１７、チャージポンプ回路１８及びＡＮＤ回路１９から構成されている。
【００４２】
本実施例のＰＬＬ半導体装置１１は、入力アンプ回路１３を試験用回路としても用いるものであり、試験用信号ＴＥＳＴｉｎとパワーセーブ信号ＰＳとの組み合わせによって、後述する入力アンプ回路１３を構成する各トランジスタを制御することで、試験モードにするものである。
また、上記試験用信号ＴＥＳＴｉｎとパワーセーブ信号ＰＳは、ＡＮＤ回路１９に入力され、このＡＮＤ回路１９の出力信号ａが入力アンプ回路１３とチャージポンプ回路１８とに入力され、動作制御が行われている。
【００４３】
尚、本実施例の通常モードにおける基準信号ＯＳＣｉｎ と比較信号ｆｉｎとの位相の同期をとる動作については、図１に示す実施例と同様であるため、その説明は省略する。
本実施例における試験用回路を兼ねる入力アンプ回路１３の第一実施例を図８（ａ）（ｂ）に示し、その構成及び動作を以下に説明する。
【００４４】
本実施例の入力アンプ回路１３は、図８（ａ）に示すように、パワーセーブ信号ＰＳが入力されるインバータＩＮＶ２、帰還抵抗用のトランスミッションＴＲ１、基準信号ＯＳＣｉｎ が入力されるインバータＩＮＶ３及びＡＮＤ回路１９からの信号ａがゲートに入力されるＮＭＯＳトランジスタＴＮ３とから構成され、その出力信号がプリスケーラ回路等の位相比較を行うための回路に入力されると共に、試験用出力信号ＯＳＣｏｕｔとして出力される。
【００４５】
このような入力アンプ回路１３における各信号条件に対する各トランジスタの動作状態を図８（ｂ）に示している。
この入力アンプ回路１３では、試験用信号ＴＥＳＴｉｎが“Ｈ”レベル且つパワーセーブ信号ＰＳが“Ｈ”レベルの場合、まずトランスミッションＴＲ１を構成するＰＭＯＳトランジスタのゲートに“Ｈ”レベルが、一方のＮＭＯＳトランジスタのゲートにインバータＩＮＶ２を介して“Ｌ”レベルがそれぞれ入力される。従って、トランスミッションＴＲ１はオフ状態となる。
【００４６】
また、ＮＭＯＳトランジスタＴＮ３のゲートにはＡＮＤ回路１９から“Ｈ”レベルの信号ａが入力されるため、このＮＭＯＳトランジスタＴＮ３はオン状態となる。
更に、ＮＭＯＳトランジスタＴＮ４のゲートには、試験用信号ＴＥＳＴｉｎが直接入力され、オン状態となる。
【００４７】
以上のように、ＮＭＯＳトランジスタＴＮ４がオン状態で本回路から何らかの信号を出力する状態となるが、ＮＭＯＳトランジスタＴＮ３がオンすると、そのソースに接続される基準信号ＯＳＣｉｎ が“Ｌ”レベルに固定されるため、本入力アンプ回路１３は、使用モードにおける待機状態となる。この場合、図１に示した実施例と同様、基板バイアス回路１２は電源Ｖｐ と接続されるよう動作するため、トランジスタの基板バイアス電圧を高くし、オフリーク電流を抑える。
【００４８】
同様に、試験用信号ＴＥＳＴｉｎが“Ｈ”レベル、パワーセーブ信号ＰＳが“Ｌ”レベルの場合、図８（ｂ）に示すように、トランスミッションＴＲ１がオン状態、ＮＭＯＳトランジスタＴＮ３がオフ状態、更にＮＭＯＳトランジスタＴＮ４がオン状態となる。
従って、基準信号ＯＳＣｉｎ がフローティング状態となり、基準信号ＯＳＣｉｎ が増幅して出力されるため、本入力アンプ回路１３は使用モードにおける動作状態となる。
【００４９】
更に、試験用信号ＴＥＳＴｉｎが“Ｌ”レベル、パワーセーブ信号ＰＳが“Ｈ”レベルの場合、図８（ｂ）に示すように、トランスミッションＴＲ１がオフ状態、Ｎ型ＭＯＳトランジスタＴＮ３がオフ状態、更にＮ型ＭＯＳトランジスタＴＮ４がオフ状態となる。
以上のように全てのトランジスタがオフ状態となれば、本入力アンプ回路から信号は出力されず、試験モード状態となり、インバータＩＮＶ３単体の特性確認が可能となる。
【００５０】
図９（ａ）（ｂ）は、図６の第一実施例とは異なる信号条件で試験モードとする入力アンプ回路の第二実施例を説明するための図である。
本実施例の入力アンプ回路２３は、図９（ａ）に示すように、インバータＩＮＶ１２，ＩＮＶ１３、帰還抵抗用トランスミッションＴＲ１２、ＮＭＯＳトランジスタＴＮ１３、及びＰＭＯＳトランジスタＴＰ５とから構成されている。
【００５１】
第一実施例と異なる点は、トランスミッションＴＲ１２を構成するＰＭＯＳトランジスタのゲートにインバータＩＮＶ１２からの信号が入力される点と、次段回路との切離しを行うためのトランジスタをＰＭＯＳトランジスタＴＰ５にした点である。
また、ＮＭＯＳトランジスタＴＮ１３に入力される信号が、パワーセーブ信号ＰＳと試験用信号ＴＥＳＴｉｎとを入力するＮＯＲ回路２９における出力信号ａ’となっている。
【００５２】
このような入力アンプ回路２３によれば、試験用信号ＴＥＳＴｉｎが“Ｌ”レベル、パワーセーブ信号ＰＳが“Ｈ”レベルの時、図９（ｂ）に示すように、トランスミッションＴＲ１２がオン状態、ＮＭＯＳトランジスタＴＮ１３がオフ状態、ＰＭＯＳトランジスタＴＰ５がオン状態となるため、使用モードにおける動作状態になる。
【００５３】
また、試験用信号ＴＥＳＴｉｎ、パワーセーブ信号ＰＳが共に“Ｌ”レベルの場合、トランスミッションＴＲ１２がオフ状態、ＮＭＯＳトランジスタＴＮ１３がオン状態、ＰＭＯＳトランジスタＴＰ５がオン状態となり、使用モードにおける待機状態になる。
そして、試験用信号ＴＥＳＴｉｎ、パワーセーブ信号ＰＳが共に“Ｈ”レベルの時、トランスミッションＴＲ１２、ＮＭＯＳトランジスタＴＮ１３、ＰＭＯＳトランジスタＴＰ５の全てがオフ状態となり、試験モードになり、インバータＩＮＶ１３単体の特性確認が可能となる。
【００５４】
以上説明したとおり、図８及び図９に示す入力アンプ回路によれば、特に試験用の回路を設けることなく、本入力アンプ回路を試験モードにすることによって、インバータ単体の特性確認が可能となり、ウエハー段階での特性試験を行うことが可能となる。
【００５５】
【発明の効果】
以上説明した本発明のＰＬＬ半導体装置によれば、動作時には低電圧、待機時には高電圧を使用可能にするための電源切り換え用のスイッチ素子を有する基板バイアス回路を備えており、動作時の基板バイアス電圧は低く、待機の基板バイアス電圧は十分高くすることが可能となる。
【００５６】
そのため、動作時には高速動作を可能とし、待機時についてはリーク電流を十分抑えて低消費電力化を実現することが可能となる。
また、入力アンプ回路を試験モードにすることにより、特に試験用回路を設けることなく、初期段階での特性試験が可能となる。
【図面の簡単な説明】
【図１】本発明の低電圧型ＰＬＬ半導体装置の一実施例を説明するための回路ブロック図である。
【図２】本発明に係る基板バイアス回路の第一実施例を説明するための図である。
【図３】本発明に係る基板バイアス回路の第二実施例を説明するための図である。
【図４】基板バイアス回路の第二実施例におけるレベルコントロール回路の具体例を説明するための図である。
【図５】本発明に係る基板バイアス回路の第三実施例を説明するための図である。
【図６】本発明に係る基板バイアス回路の第四実施例を説明するための図である。
【図７】本発明の低電圧型ＰＬＬ半導体装置の他の実施例を説明するための回路ブロック図である。
【図８】本発明に係る入力アンプ回路の第一実施例を説明するための図である。
【図９】本発明に係る入力アンプ回路の第二実施例を説明するための図である。
【図１０】無線携帯機器主要部の基本的構成を説明するための図である。
【図１１】従来の低電圧型ＰＬＬ半導体装置を説明するための図である。
【図１２】従来の基板バイアス回路を説明するための図である。
【図１３】従来の試験用回路を説明するための図である。
【図１４】Ｐ型ＭＯＳトランジスタの基板バイアス特性を説明するための図である。
【図１５】Ｎ型ＭＯＳトランジスタの基板バイアス特性を説明するための図である。
【発明の属する技術分野】
本発明は、無線携帯機器に内蔵する低消費電力型の半導体装置、特に位相の同期をとるためのＰＬＬ（フェーズ・ロックド・ループ）回路を構成するＰＬＬ半導体装置に関する。
近年、携帯電話等の無線機器においては、長時間の連続使用を可能にするために、電池の長寿命化が要求されている。そのため、消費電力を抑えるべく低電圧、例えば１〔Ｖ〕で駆動するような低消費電力型の半導体装置が必要になってきている。
【０００２】
【従来の技術】
図１０は、低消費電力型の無線携帯機器における通信を行うための基本的構成を説明するための図である。
無線携帯機器は、内部クロックの位相を受信信号の位相に一致させるための周波数シンセサイザ３１と、周波数シンセサイザ３１を構成する各回路間のインターフェースをとるための所定の電圧を作る昇圧回路３２と、周波数シンセサイザ３１に対して動作モード切替信号を発生させるコントロール回路３３とを有している。
【０００３】
上記周波数シンセサイザ３１は、図１０に示すように、低電圧動作を行うＰＬＬ半導体装置３４とローパスフィルタ（以下ＬＰＦ）３５、及び電圧制御発振器（以下ＶＣＯ）３６とから構成されており、このＰＬＬ半導体装置３４に、水晶振動子等によって予め設定される所定の周波数を有する基準信号ＯＳＣｉｎ と、ＶＣＯ３６からフィードバックされる比較信号ｆｉｎとが入力され、両者の位相が比較される。
【０００４】
そして、比較結果をもとにＶＣＯ３６の周波数を制御しながら、ＶＣＯ３６による出力信号のＰＬＬ半導体装置３４へのフィードバックを繰り返し、両者の周波数の同期をとることによって安定した通信を可能にしている。
尚、ＬＰＦ３５は、ＰＬＬ半導体装置３４の出力をＶＣＯ３６に必要な直流成分に変換するものである。
【０００５】
また、本構成においては、主電源ＶＤＤとして１〔Ｖ〕を使用しており、これがＰＬＬ半導体装置３４と昇圧回路３２に接続されていると共に、ＶＣＯ３６とのインターフェイス用として昇圧回路３２によって作られる、例えば３〔Ｖ〕の電圧ＶＰ が、ＰＬＬ半導体装置３４とＬＰＦ３５、及びＶＣＯ３６に接続されている。
【０００６】
ＰＬＬ半導体装置は、ＭＯＳトランジスタで構成されるもので、１〔Ｖ〕程度の低電圧にて動作させることが可能であるが、ＶＣＯ３６とのインターフェイス用としては３〔Ｖ〕程度の電圧が必要であるため、昇圧回路３２によって、この電圧を発生させ、ＰＬＬ半導体装置３４に供給している。
次に、図１０におけるＰＬＬ半導体装置３４の回路構成を図１１を参照しながら説明する。
【０００７】
本発明で対象としている１〔Ｖ〕で動作する低電圧型の半導体装置は、ＭＯＳトランジスタで構成するが、低電圧型のＭＯＳトランジスタの場合には電極間のしきい値Ｖｔｈを０．３５〔Ｖ〕程度に設定しなければならず、トランジスタのオン−オフ間での動作マージンが少なくなるため、オフ（待機）時のリーク電流が増加することになる。
【０００８】
そこで、待機時にパワーセーブ（ＰＳ）信号によって動作する基板バイアス回路を設け、オフ状態のＭＯＳトランジスタにおけるソース−ドレイン間の基板バイアスをコントロールすることにより、リーク電流の抑制を図ることが考えられている。
従来のＰＬＬ半導体装置は、図１１に示すように、上記基板バイアス回路３７、基準信号ＯＳＣｉｎ が入力される入力アンプ回路３８、ＶＣＯ３６（図１０参照）からの比較信号ｆｉｎが入力される入力アンプ回路３９、入力アンプ回路３９からの信号を所定単位の周波数まで高速に分周するためのプリスケーラ回路４０、入力アンプ回路３８とプリスケーラ回路４０からの信号を分周する分周回路４１と、分周回路４１にて分周された各信号の位相を比較する位相比較回路４２と、出力信号のレベルを上げるためのチャージポンプ回路４３、試験用入力信号ＴＥＳＴｉｎが入力される試験用回路４４、及びパワーセーブ信号ＰＳと試験用信号ＴＥＳＴｉｎとを入力して、その出力をチャージポンプ回路４３に入力するＡＮＤ回路４５とを備えている。
【０００９】
尚、図示していないが、分周回路４１は基準信号ＯＳＣｉｎ を分周するための基準分周回路と、比較信号ｆｉｎ を分周する比較分周回路とから構成されている。
上記ＰＬＬ半導体装置において、待機時のリーク電流を抑えるための基板バイアス回路３７は、図１２に具体的構成を示すが、クロック信号Ｃｌｏｃｋ とパワーセーブ信号ＰＳを入力するＮＡＮＤ回路４０、ＮＡＮＤ回路４０の出力信号を反転させるためのインバータ４７、及びチャージポンプ回路を構成する容量４８とＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がそれぞれ図１２のように接続されて構成されている。
【００１０】
このような回路構成の基板バイアス回路３７は、パワーセーブ信号ＰＳが“Ｌ”（ロー）レベルで動作を開始する。即ち、パワーセーブ信号ＰＳが“Ｌ”レベルとなった場合に、ＮＡＮＤ回路４６の出力が“Ｈ”レベル、これがインバータ４７により反転され“Ｌ”レベルとなり、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がオン状態になる。
【００１１】
このように、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２がオン状態になることにより、電源ＶＤＤよりも高い電圧を発生させて、プリスケーラ回路４０及び分周回路４１、位相比較回路４２を構成するＰＭＯＳトランジスタの基板バイアスとして供給される。これによってリーク電流が抑えられている。
上記説明した従来例の構成によれば、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２によるチャージポンプ回路で、ある程度電圧を上昇させるが、基板バイアス電圧は、電源ＶＤＤ＋０．５〔Ｖ〕程度までしか高めることができない。
【００１２】
また、低電圧型の半導体装置の場合、ＭＯＳトランジスタのしきい値Ｖｔｈが低く、製造マージンを広くとることができないため、製造バラツキによる不良率が高くなる。
そのため、このような製造バラツキによる不良を早い段階でリジェクトするために試験用回路が必要となっている。
【００１３】
この試験用回路は、図１３に示すように、試験用信号ＴＥＳＴｉｎを入力するＮＭＯＳトランジスタＴＮ４１と、このＮＭＯＳトランジスタＴＮ４１のソースに接続され、複数のインバータＩＮＶ４１〜ＩＮＶ４ｎが直列接続されてなるインバータ発振回路５０とから構成されている。
このような試験用回路において、試験用の信号ＴＥＳＴｉｎが入力された場合に、ＮＭＯＳトランジスタＴＮ４１がオンして、インバータ発振回路５０が動作することにより、出力信号ＴＥＳＴｏｕｔ が発生して試験モードとなる。
【００１４】
【発明が解決しようとする課題】
前述した従来の基板バイアス回路においては、図１２に示すように、ＮＡＮＤ回路４６及びインバータ４７を有しており、ＮＡＮＤ回路４６には４個のトランジスタ、インバータ４７には２個のトランジスタが必要なことから、チャージポンプ回路を構成する２個のＰＭＯＳトランジスタＴＰ４１，ＴＰ４２と併せて、８個のトランジスタが存在する。その結果、チップサイズを大きくすることになっている。
【００１５】
また、従来の基板バイアス回路３７では、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２によって電源ＶＤＤよりも高い電圧に上昇させるが、ＶＤＤ＋０．５〔Ｖ〕程度の基板バイアス電圧しか与えらず、待機時のリーク電流対策としては十分でない。
この待機時のリーク電流に関して、図１４、及び図１５にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの基板バイアス特性をそれぞれ示している。
【００１６】
まず、ＰＭＯＳトランジスタの基板バイアス特性は、基板バイアス電圧を電源ＶＤＤ＋１〔Ｖ〕と電源ＶＤＤ＋０〔Ｖ〕にした場合のゲート電圧に対するドレイン電流を示すものであり、図１４に示すように基板バイアス電圧の僅かな違いによって、ドレイン電流に大きな差が出ることがわかる。
尚、図１２の基板バイアス回路では、基板バイアス電圧は電源ＶＤＤ＋０．５〔Ｖ〕程度となるため、図１４における両グラフの間に位置する特性となる。
【００１７】
また、図１５に示す如き、ＮＭＯＳトランジスタの場合でも、僅かではあるが、基板バイアス電圧の違いによってドレイン電流に差異が生じる。
従って、ＰＬＬ半導体装置における基板バイアス回路で制御される待機時の基板バイアス電圧を高めることができれば、オフリーク電流を抑えることができる。このことは図１４から明らかなように、特にＰ型ＭＯＳトランジスタを用いる場合により顕著となる。
【００１８】
また、従来のＰＬＬ半導体装置には、ウエハ段階での不良を検出するための試験用回路が設けられているが、これは半導体装置本来の機能とは関係なく、回路設計上では不要な部分であると共に、チップサイズを増大させる原因にもなっている。
本発明は、上記課題を解決して、簡単な回路構成によって、待機時のリーク電流を低く抑えると共に、特に試験用回路を設けることなく、製造バラツキによる不良摘出のための試験を可能にすることを目的としている。
【００１９】
【課題を解決するための手段】
上記課題を解決するための本発明は、ローパスフィルタ３５、電圧制御発振器３６と共に周波数シンセサイザ３１を構成し、駆動用及びインターフェース用として異なるレベルの２電源ＶＤＤ， Ｖｐ から電圧を供給され、所定の基準信号ＯＳＣｉｎ と前記電圧制御発振器３６から帰還される比較信号ｆｉｎとを入力して、両信号の位相を比較するＰＬＬ半導体装置において、
動作状態、及び待機状態に対応して入力されるパワーセーブ信号ＰＳによって、前記２電源ＶＤＤ， Ｖｐ の一方のみを選択するスイッチ素子を備えてなり、その出力信号を位相比較を行うための回路に入力する基板バイアス回路２を有することを特徴としている。
【００２０】
上記本発明のＰＬＬ半導体装置によれば、動作時と待機時における使用電源を切り換えるスイッチ素子を有する基板バイアス回路を備えているため、待機時のトランジスタの基板バイアス電圧を十分上げるとができる。
従って、待機時のリーク電流を抑えることができ、低消費電力化を実現することが可能となる。
【００２１】
【実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１は、図１０に示した周波数シンセサイザ３１を構成する低電圧型ＰＬＬ半導体装置の本発明における一実施例を説明するための回路ブロック図であり、基板バイアス回路２、入力アンプ回路３，４、プリスケーラ回路５、分周回路６、位相比較回路７、及びチャージポンプ回路８から構成されている。
【００２２】
一方の入力アンプ回路３には水晶振動子等によって予め設定される周波数の基準信号ＯＳＣｉｎ が入力され、他方の入力アンプ回路４には本ＰＬＬ半導体装置と共に周波数シンセサイザ３１を構成する電圧制御発振器３６（図１０参照）からフィードバックされる比較信号ｆｉｎが入力される。
それぞれの入力信号は、各入力アンプ回路３，４にて増幅された後、分周回路６及びプリスケーラ回路５に入力される。
【００２３】
比較信号ｆｉｎは、増幅後に高速で分周する必要があるため、一旦プリスケーラ回路５によって適当なレベルまで分周を行った後、基準信号ＯＳＣｉｎ と同様分周回路６に入力される。
分周回路６は、図示していないが、基準信号ＯＳＣｉｎ を分周する基準分周回路と、比較信号ｆｉｎを分周する比較分周回路とからなっており、この分周回路によってそれぞれ分周された信号が位相比較回路７に入力される。
【００２４】
位相比較回路７は、両信号の位相を比較して、位相の違いに応じた出力信号をチャージポンプ回路８に入力する。チャージポンプ回路８は、本ＰＬＬ半導体装置の出力信号を所定レベルまで上昇させるものである。
本実施例のＰＬＬ半導体装置は、待機時にはパワーセーブ信号ＰＳが“Ｈ”レベルとなるが、このパワーセーブ信号ＰＳは、前述した入力アンプ回路３，４、プリスケーラ回路５、分周回路６、位相比較回路７、チャージポンプ回路８にそれぞれ入力され、各回路を待機状態にする。
【００２５】
また、パワーセーブ信号ＰＳは、基板バイアス回路２にも入力されており、この信号によって電源ＶＤＤ，Ｖｐ の切替えを行う。即ち、本ＰＬＬ半導体装置１には、メインの駆動用電源ＶＤＤと、電圧制御発振器等とのインターフェース用電源Ｖｐ とが接続されており、これらの電源がそれぞれ基板バイアス回路２に接続されている。
【００２６】
そして、詳細は後述するが、基板バイアス回路２の内部にてこれら電源の切替えを行う構成になっている。
このような基板バイアス回路２の出力信号は、プリスケーラ回路５及び分周回路６、位相比較回路７に入力されて、これらの回路を構成するＭＯＳトランジスタのオフ時の基板バイアス電圧を制御している。
【００２７】
つまり、基板バイアス回路２は、待機時において３〔Ｖ〕の電源Ｖｐ を選択することにより、プリスケーラ回路５及び分周回路６、位相比較回路７を構成するＭＯＳトランジスタのオフ状態での基板バイアス電圧を高くしている。
尚、プリスケーラ回路５と分周回路６、及び位相比較回路７には、クロック信号Ｃｌｏｃｋ が入力されており、このクロック信号Ｃｌｏｃｋ とパワーセーブ信号ＰＳとによって、動作を開始して、基板バイアス回路２によって、その基板バイアス電圧が制御されている。
【００２８】
また、図１４及び図１５に示すとおりＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの基板バイアス特性の方がリーク電流の変化が顕著に現れるため、本実施例においては、基板バイアス回路２によって制御されるプリスケーラ回路５、分周回路６及び位相比較回路７のトランジスタは、ＰＭＯＳトランジスタとする。（図示なし）
図２は、本発明に係る基板バイアス回路の第一実施例を説明するための回路図である。
【００２９】
本実施例の基板バイアス回路２は、ソースに１〔Ｖ〕の電源ＶＤＤが接続されるＰＭＯＳトランジスタＴＰ１と、ソースに３〔Ｖ〕の電源Ｖｐ が接続されるＰＭＯＳトランジスタＴＰ２と、入力信号を反転させるインバータＩＮＶ１とから構成されている。
本基板バイアス回路２において、入力信号、即ちパワーセーブ信号ＰＳが“Ｈ”（ハイ）レベルの時（待機時）、一方のＰＭＯＳトランジスタＴＰ１のゲートには“Ｈ”レベルがそのまま入力され、他方のＰＭＯＳトランジスタＴＰ２のゲートには、インバータＩＮＶ１で反転された“Ｌ”（ロー）レベルが入力される。
【００３０】
従って、一方のＰＭＯＳトランジスタＴＰ１がオフに、他方のＰＭＯＳトランジスタＴＰ２がオンになるため、電源Ｖｐ が接続された状態になり、プリスケーラ回路５、分周回路６及び位相比較回路７に接続される基板バイアス回路２の出力部のレベルは電源Ｖｐ 、即ち３〔Ｖ〕となる。
一方、パワーセーブ信号ＰＳが“Ｌ”レベルの時（動作時）、ＰＭＯＳトランジスタＴＰ１がオン、ＰＭＯＳトランジスタＴＰ２がオフするため、電源ＶＤＤが接続された状態になる。
【００３１】
従って、プリスケーラ回路５、分周回路６、位相比較回路７に接続される基板バイアス回路２の出力部のレベルは１〔Ｖ〕となる。
本実施例によれば、４個のトランジスタによる簡単な構成でありながら、待機状態において３〔Ｖ〕の高電圧を基板バイアス回路２に接続するため、基板バイアス電圧を高く設定することが可能となり、オフリーク電流を低く抑えることができる。
【００３２】
３〔Ｖ〕の電源を接続する本実施例の場合、待機時にＰＭＯＳトランジスタの基板バイアス電圧を電源ＶＤＤ＋２〔Ｖ〕程度にすることが可能となり、図１４に示す特性から従来のものに比べ遙に低いリーク電流に抑えることができるものである。尚、図１４には本実施例の特性は直接は示されていない。
図３は、本発明に係る基板バイアス回路の第二実施例を説明するための回路図である。
【００３３】
本実施例の基板バイアス回路９は、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ１２の動作をより確実にするためにレベルコントロール回路１０を設けるものであり、ＰＭＯＳトランジスタＴＰ１２のゲートに入力される電圧の振幅を０〜３〔Ｖ〕にするものである。
レベルコントロール回路１０は、パワーセーブ信号ＰＳ（Ａ）と、これをインバータＩＮＶ１１によって反転した信号Ａバーとを取り込んで、内部のトランジスタにてレベルコントロールを行った後、出力信号をＰＭＯＳトランジスタＴＰ１２のゲートに入力する。
【００３４】
図４は、上記レベルコントロール回路１０の具体例を示すものであり、ＰＭＯＳトランジスタＴＰ３，ＴＰ４と、ＮＭＯＳトランジスタＴＮ１，ＴＮ２とから構成されている。このようなレベルコントロール回路１０のＮＭＯＳトランジスタＴＮ１，ＴＮ２にそれぞれ信号Ａバー，Ａを入力することによってレベルコントロールが行われる。
【００３５】
つまり、待機時でパワーセーブ信号ＰＳが“Ｈ”レベルの時、Ａバーは“Ｌ”レベル、Ａは“Ｈ”レベルとなり、このレベルに応じて各ＭＯＳトランジスタがそれぞれオンオフ動作することにより、出力点ＯＵＴは“Ｌ”レベル、即ち０〔Ｖ〕にコントロールされる。
また、動作時でパワーセーブ信号ＰＳが“Ｌ”レベルの時、Ａバーは“Ｈ”レベル、Ａは“Ｌ”レベルとなり、出力点ＯＵＴは“Ｈ”レベル、即ち３〔Ｖ〕程度にコントロールされる。
【００３６】
以上のように、レベルコントロール回路１０によって、ＰＭＯＳトランジスタＴＰ１２の動作マージンが広くなるため、確実なオンオフ動作を行うことが可能となる。従って、プリスケーラ回路等のＰＭＯＳトランジスタの基板バイアス電圧も確実に制御することができる。
図５は、本発明に係る基板バイアス回路の第三実施例を説明するための回路図である。
【００３７】
本実施例の基板バイアス回路９ａは、第二実施例同様、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ２２の動作をより確実にするためのレベルコントロール回路１０ａを備えてなるものであり、第二実施例と異なるのは、前段の電源ＶＤＤに接続されるＰＭＯＳトランジスタＴＰ２１のゲートがレべルコントロール回路１０ａの出力部に接続される構成である。
【００３８】
本実施例によれば、前段のＰＭＯＳトランジスタＴＰ２１のゲートにレベルコントロール回路１０ａの出力信号、即ち３［Ｖ］に調整された電圧が印加され、後段のＰＭＯＳトランジスタＴＰ２２が動作状態となり、出力ｏｕｔが電源Ｖｐレベルに達する。
この時、前段のＰＭＯＳトランジスタＴＰ２１のドレインが電源Ｖｐと同レベルになるため、ＰＭＯＳトランジスタＴＰ２１は、非動作状態を保持することができる。
【００３９】
従って、ＰＭＯＳトランジスタＴＰ２１のドレイン側から電源ＶＤＤに流れる電流を抑えることが可能となる。
図６は、本発明に係る基板バイアス回路の第四実施例を説明するための回路図である。
本実施例の基板バイアス回路９ｂは、第二，第三実施例同様、電源Ｖｐ に接続されるＰＭＯＳトランジスタＴＰ３２の動作をより確実にするためのレベルコントロール回路１０ｂを備えてなるものであり、第三実施例と異なるのは、前段の電源ＶＤＤに接続されるＰＭＯＳトランジスタＴＰ３１のバックゲートが電源ＶＰ に接続される構成である。
【００４０】
本実施例によれば、前段のＰＭＯＳトランジスタＴＰ３１のゲートとドレインのレベルがどのような状態であっても、ＰＭＯＳトランジスタＴＰ３１のバックゲートがソースと接続されていないため、ドレイン側からバックゲートを介して電源ＶＤＤに流れる電流を無くすことが可能となる。
以上説明した第二〜第四実施例においては、基板バイアス回路にＭＯＳトランジスタを使用しているが、バイポーラトランジスタによっても構成することが可能である。
【００４１】
次に、本発明の低電圧ＰＬＬ半導体装置の他の実施例を図７を参照しながら説明する。
図７は 本発明の低電圧型ＰＬＬ半導体装置の他の実施例を説明するための回路ブロック図であり、基板バイアス回路１２、入力アンプ回路１３，１４、プリスケーラ回路１５、分周回路１６、位相比較回路１７、チャージポンプ回路１８及びＡＮＤ回路１９から構成されている。
【００４２】
本実施例のＰＬＬ半導体装置１１は、入力アンプ回路１３を試験用回路としても用いるものであり、試験用信号ＴＥＳＴｉｎとパワーセーブ信号ＰＳとの組み合わせによって、後述する入力アンプ回路１３を構成する各トランジスタを制御することで、試験モードにするものである。
また、上記試験用信号ＴＥＳＴｉｎとパワーセーブ信号ＰＳは、ＡＮＤ回路１９に入力され、このＡＮＤ回路１９の出力信号ａが入力アンプ回路１３とチャージポンプ回路１８とに入力され、動作制御が行われている。
【００４３】
尚、本実施例の通常モードにおける基準信号ＯＳＣｉｎ と比較信号ｆｉｎとの位相の同期をとる動作については、図１に示す実施例と同様であるため、その説明は省略する。
本実施例における試験用回路を兼ねる入力アンプ回路１３の第一実施例を図８（ａ）（ｂ）に示し、その構成及び動作を以下に説明する。
【００４４】
本実施例の入力アンプ回路１３は、図８（ａ）に示すように、パワーセーブ信号ＰＳが入力されるインバータＩＮＶ２、帰還抵抗用のトランスミッションＴＲ１、基準信号ＯＳＣｉｎ が入力されるインバータＩＮＶ３及びＡＮＤ回路１９からの信号ａがゲートに入力されるＮＭＯＳトランジスタＴＮ３とから構成され、その出力信号がプリスケーラ回路等の位相比較を行うための回路に入力されると共に、試験用出力信号ＯＳＣｏｕｔとして出力される。
【００４５】
このような入力アンプ回路１３における各信号条件に対する各トランジスタの動作状態を図８（ｂ）に示している。
この入力アンプ回路１３では、試験用信号ＴＥＳＴｉｎが“Ｈ”レベル且つパワーセーブ信号ＰＳが“Ｈ”レベルの場合、まずトランスミッションＴＲ１を構成するＰＭＯＳトランジスタのゲートに“Ｈ”レベルが、一方のＮＭＯＳトランジスタのゲートにインバータＩＮＶ２を介して“Ｌ”レベルがそれぞれ入力される。従って、トランスミッションＴＲ１はオフ状態となる。
【００４６】
また、ＮＭＯＳトランジスタＴＮ３のゲートにはＡＮＤ回路１９から“Ｈ”レベルの信号ａが入力されるため、このＮＭＯＳトランジスタＴＮ３はオン状態となる。
更に、ＮＭＯＳトランジスタＴＮ４のゲートには、試験用信号ＴＥＳＴｉｎが直接入力され、オン状態となる。
【００４７】
以上のように、ＮＭＯＳトランジスタＴＮ４がオン状態で本回路から何らかの信号を出力する状態となるが、ＮＭＯＳトランジスタＴＮ３がオンすると、そのソースに接続される基準信号ＯＳＣｉｎ が“Ｌ”レベルに固定されるため、本入力アンプ回路１３は、使用モードにおける待機状態となる。この場合、図１に示した実施例と同様、基板バイアス回路１２は電源Ｖｐ と接続されるよう動作するため、トランジスタの基板バイアス電圧を高くし、オフリーク電流を抑える。
【００４８】
同様に、試験用信号ＴＥＳＴｉｎが“Ｈ”レベル、パワーセーブ信号ＰＳが“Ｌ”レベルの場合、図８（ｂ）に示すように、トランスミッションＴＲ１がオン状態、ＮＭＯＳトランジスタＴＮ３がオフ状態、更にＮＭＯＳトランジスタＴＮ４がオン状態となる。
従って、基準信号ＯＳＣｉｎ がフローティング状態となり、基準信号ＯＳＣｉｎ が増幅して出力されるため、本入力アンプ回路１３は使用モードにおける動作状態となる。
【００４９】
更に、試験用信号ＴＥＳＴｉｎが“Ｌ”レベル、パワーセーブ信号ＰＳが“Ｈ”レベルの場合、図８（ｂ）に示すように、トランスミッションＴＲ１がオフ状態、Ｎ型ＭＯＳトランジスタＴＮ３がオフ状態、更にＮ型ＭＯＳトランジスタＴＮ４がオフ状態となる。
以上のように全てのトランジスタがオフ状態となれば、本入力アンプ回路から信号は出力されず、試験モード状態となり、インバータＩＮＶ３単体の特性確認が可能となる。
【００５０】
図９（ａ）（ｂ）は、図６の第一実施例とは異なる信号条件で試験モードとする入力アンプ回路の第二実施例を説明するための図である。
本実施例の入力アンプ回路２３は、図９（ａ）に示すように、インバータＩＮＶ１２，ＩＮＶ１３、帰還抵抗用トランスミッションＴＲ１２、ＮＭＯＳトランジスタＴＮ１３、及びＰＭＯＳトランジスタＴＰ５とから構成されている。
【００５１】
第一実施例と異なる点は、トランスミッションＴＲ１２を構成するＰＭＯＳトランジスタのゲートにインバータＩＮＶ１２からの信号が入力される点と、次段回路との切離しを行うためのトランジスタをＰＭＯＳトランジスタＴＰ５にした点である。
また、ＮＭＯＳトランジスタＴＮ１３に入力される信号が、パワーセーブ信号ＰＳと試験用信号ＴＥＳＴｉｎとを入力するＮＯＲ回路２９における出力信号ａ’となっている。
【００５２】
このような入力アンプ回路２３によれば、試験用信号ＴＥＳＴｉｎが“Ｌ”レベル、パワーセーブ信号ＰＳが“Ｈ”レベルの時、図９（ｂ）に示すように、トランスミッションＴＲ１２がオン状態、ＮＭＯＳトランジスタＴＮ１３がオフ状態、ＰＭＯＳトランジスタＴＰ５がオン状態となるため、使用モードにおける動作状態になる。
【００５３】
また、試験用信号ＴＥＳＴｉｎ、パワーセーブ信号ＰＳが共に“Ｌ”レベルの場合、トランスミッションＴＲ１２がオフ状態、ＮＭＯＳトランジスタＴＮ１３がオン状態、ＰＭＯＳトランジスタＴＰ５がオン状態となり、使用モードにおける待機状態になる。
そして、試験用信号ＴＥＳＴｉｎ、パワーセーブ信号ＰＳが共に“Ｈ”レベルの時、トランスミッションＴＲ１２、ＮＭＯＳトランジスタＴＮ１３、ＰＭＯＳトランジスタＴＰ５の全てがオフ状態となり、試験モードになり、インバータＩＮＶ１３単体の特性確認が可能となる。
【００５４】
以上説明したとおり、図８及び図９に示す入力アンプ回路によれば、特に試験用の回路を設けることなく、本入力アンプ回路を試験モードにすることによって、インバータ単体の特性確認が可能となり、ウエハー段階での特性試験を行うことが可能となる。
【００５５】
【発明の効果】
以上説明した本発明のＰＬＬ半導体装置によれば、動作時には低電圧、待機時には高電圧を使用可能にするための電源切り換え用のスイッチ素子を有する基板バイアス回路を備えており、動作時の基板バイアス電圧は低く、待機の基板バイアス電圧は十分高くすることが可能となる。
【００５６】
そのため、動作時には高速動作を可能とし、待機時についてはリーク電流を十分抑えて低消費電力化を実現することが可能となる。
また、入力アンプ回路を試験モードにすることにより、特に試験用回路を設けることなく、初期段階での特性試験が可能となる。
【図面の簡単な説明】
【図１】本発明の低電圧型ＰＬＬ半導体装置の一実施例を説明するための回路ブロック図である。
【図２】本発明に係る基板バイアス回路の第一実施例を説明するための図である。
【図３】本発明に係る基板バイアス回路の第二実施例を説明するための図である。
【図４】基板バイアス回路の第二実施例におけるレベルコントロール回路の具体例を説明するための図である。
【図５】本発明に係る基板バイアス回路の第三実施例を説明するための図である。
【図６】本発明に係る基板バイアス回路の第四実施例を説明するための図である。
【図７】本発明の低電圧型ＰＬＬ半導体装置の他の実施例を説明するための回路ブロック図である。
【図８】本発明に係る入力アンプ回路の第一実施例を説明するための図である。
【図９】本発明に係る入力アンプ回路の第二実施例を説明するための図である。
【図１０】無線携帯機器主要部の基本的構成を説明するための図である。
【図１１】従来の低電圧型ＰＬＬ半導体装置を説明するための図である。
【図１２】従来の基板バイアス回路を説明するための図である。
【図１３】従来の試験用回路を説明するための図である。
【図１４】Ｐ型ＭＯＳトランジスタの基板バイアス特性を説明するための図である。
【図１５】Ｎ型ＭＯＳトランジスタの基板バイアス特性を説明するための図である。
Claims (8)
- ローパスフィルタ（３５）、電圧制御発振器（３６）と共に周波数シンセサイザ（３１）を構成し、駆動用及びインターフェース用として異なるレベルの２電源（ＶＤＤ， Ｖｐ ）から電圧を供給され、所定の基準信号（ＯＳＣｉｎ ）と前記電圧制御発振器（３６）から帰還される比較信号（ｆｉｎ）とを入力して、両信号の位相を比較する低電圧型ＰＬＬ半導体装置において、
動作状態、及び待機状態に対応して入力されるパワーセーブ信号（ＰＳ）によって、前記２電源（ＶＤＤ， Ｖｐ ）の一方のみを選択するスイッチ素子を備えてなり、その出力信号を位相比較を行うための回路（５，６，７）に入力する基板バイアス回路（２）を有することを特徴とする低電圧型ＰＬＬ半導体装置。 - 前記基準信号（ＯＳＣｉｎ ）及び比較信号（ｆｉｎ）は、一対の入力アンプ回路（３，４）と、分周を行うプリスケーラ回路（５）及び分周回路（６）と、両信号の位相を比較する位相比較回路（７）と、出力信号を所定レベルまで上昇させるチャージポンプ回路（８）とを経由して、前記ローパスフィルタ（３５）に入力されることを特徴とする請求項１記載の低電圧型ＰＬＬ半導体装置。
- 前記基板バイアス回路（２）は、ソースに低電圧の電源（ＶＤＤ）が接続されると共に、ゲートに前記パワーセーブ信号（ＰＳ）が入力されるＰＭＯＳトランジスタ（ＴＰ１）と、
ソースに高電圧の電源（Ｖｐ ）が接続されると共に、ゲートに前記パワーセーブ信号（ＰＳ）をインバータ（ＩＮＶ１）によって反転される信号が入力されるＰＭＯＳトランジスタ（ＴＰ２）とからなり、
両ＰＭＯＳトランジスタ（ＴＰ１，ＴＰ２）のドレイン同士の接続部が出力点とされていることを特徴とする請求項１記載の低電圧型ＰＬＬ半導体装置。 - 前記基板バイアス回路（９）は、ソースに低電圧の電源（ＶＤＤ）が接続されると共に、ゲートに前記パワーセーブ信号（ＰＳ）が入力されるＰＭＯＳトランジスタ（ＴＰ１１）と、
パワーセーブ信号（ＰＳ）と該パワーセーブ信号（ＰＳ）をインバータ（ＩＮＶ１１）によって反転する信号とが入力され、所定の範囲でレベル調整を行うレベルコントール回路（１０）と、
ソースに高電圧の電源（Ｖｐ ）が接続されると共に、ゲートに前記レベルコントロール回路（１０）の出力信号が入力されるＰＭＯＳトランジスタ（ＴＰ１２）とからなり、
両ＰＭＯＳトランジスタ（ＴＰ１１，ＴＰ１２）のドレイン同士の接続部が出力点とされていることを特徴とする請求項１記載の低電圧型ＰＬＬ半導体装置。 - 前記基板バイアス回路（９ａ）は、パワーセーブ信号（ＰＳ）と該パワーセーブ信号（ＰＳ）をインバータ（ＩＮＶ２１）によって反転する信号とが入力され、所定の範囲でレベル調整を行うレベルコントール回路（１０ａ）と、
ソースに低電圧の電源（ＶＤＤ）が接続されると共に、ゲートに前記レベルコントロール回路（１０ａ）の出力信号が入力されるＰＭＯＳトランジスタ（ＴＰ２１）と、
ソースに高電圧の電源（Ｖｐ ）が接続されると共に、ゲートに前記レベルコントロール回路（１０ａ）からの出力信号が入力されるＰＭＯＳトランジスタ（ＴＰ２２）とからなり、
両ＰＭＯＳトランジスタ（ＴＰ２１，ＴＰ２２）のドレイン同士の接続部が出力点とされていることを特徴とする請求項１記載の低電圧型ＰＬＬ半導体装置。 - 前記基板バイアス回路（９ｂ）は、パワーセーブ信号（ＰＳ）と該パワーセーブ信号（ＰＳ）をインバータ（ＩＮＶ３１）によって反転する信号とが入力され、所定の範囲でレベル調整を行うレベルコントール回路（１０ｂ）と、
ソースに低電圧の電源（ＶＤＤ）が接続されると共に、ゲートに前記レベルコントロール回路（１０ｂ）の出力信号が入力され、バックゲートが前記低電圧の電源（ＶＤＤ）より高い電源に接続されるＰＭＯＳトランジスタ（ＴＰ３１）と、
ソースに高電圧の電源（Ｖｐ ）が接続されると共に、ゲートに前記レベルコントロール回路（１０ｂ）の出力信号が入力されるＰＭＯＳトランジスタ（ＴＰ３２）とからなり、
両ＰＭＯＳトランジスタ（ＴＰ３１，ＴＰ３２）のドレイン同士の接続部が出力点とされていることを特徴とする請求項１記載の低電圧型ＰＬＬ半導体装置。 - 前記ＰＭＯＳトランジスタ（ＴＰ３１）のバックゲートが接続される電源は、前記ＰＭＯＳトランジスタ（ＴＰ３２）のソースに接続される高電圧の電源（Ｖｐ）であることを特徴とする請求項６記載の低電圧型ＰＬＬ半導体装置。
- 前記入力アンプ回路（１３）は、前記パワーセーブ信号（ＰＳ）と、試験用として発生させる試験用信号（ＴＥＳＴｉｎ）、及びパワーセーブ信号（ＰＳ）と試験用信号（ＴＥＳＴｉｎ）との論理和信号（ａ）とを入力し、各信号のレベル条件に応じて入力アンプ回路として動作する通常モード、及び試験用回路として動作する試験モードが選定されることを特徴とする請求項２記載の低電圧型ＰＬＬ半導体装置。
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