CN104616697A - Qdr-sram的时钟相位调整方法和装置 - Google Patents

Abstract

本发明公开了一种QDR-SRAM的时钟相位调整方法和装置，该方法包括：根据QDR-SRAM的时钟的当前相位和预定的相位调整规则生成QDR-SRAM的时钟的相位调整信号；在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；在使能信号锁存期间对接收的相位调整信号进行锁存；根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整。本发明通过对QDR-SRAM的时钟的相位进行自动动态调整，能够提高QDR-SRAM的时钟相位的调整效率，降低相位调试时间以及调试错误率，实现了时钟相位的快速、高效而准确的调整。

Description

QDR-SRAM的时钟相位调整方法和装置

技术领域

本发明涉及计算机领域，具体来说，涉及一种QDR-SRAM的时钟相位调整方法和装置。

背景技术

随着信息技术的发展，数字网络设备的运行速度越来越快，设备复杂度也越来越高，而这也对设备的性能提出了更高的要求，对于目前应用比较普遍的四倍数据速率静态随机存取存储器(QDR-SRAM)来说，由于其具有高速度的读写频率特性，因此其对于数据在读写稳定性的方面也有更高的要求，而为了测试QDR-SRAM的读写稳定性，在现有技术中，主要是通过对QDR-SRAM添加必要的约束条件以及通过手动一次轮询的方式来对QDR-SRAM的读写时钟的每个相位点进行综合调试的方式来确定使QDR-SRAM稳定的相位点，从而测试QDR-SRAM的稳定性，而由于现有技术中这种采用手动轮询的方式需要对读写时钟的每个相位点进行调试，显然这将耗费工作人员大量的时间，而且，人工调试也是容易出现主观判断错误的。

针对相关技术中QDR-SRAM的相位调整方法所存在工作效率低、错误率高的问题，目前尚未提出有效的解决方案。

发明内容

针对相关技术中QDR-SRAM的相位调整方法所存在工作效率低、错误率高的问题，本发明提出一种QDR-SRAM的时钟相位调整方法和装置，能够提高QDR-SRAM的时钟相位的调整效率，降低相位调试时间以及调试错误率，实现了时钟相位的快速、高效而准确的调整。

本发明的技术方案是这样实现的：

根据本发明的一个方面，提供了一种QDR-SRAM的时钟相位调整方法。

该时钟相位调整方法包括：

根据QDR-SRAM的时钟的当前相位和预定的相位调整规则生成QDR-SRAM的时钟的相位调整信号；

在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

在使能信号锁存期间对接收的相位调整信号进行锁存；

根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整。

其中，在根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整时，可根据相位调整信号确定QDR-SRAM的目标时钟；并根据相位调整信号对目标时钟的当前相位进行调整。

其中，在根据相位调整信号对目标时钟的当前相位进行调整时，调整的对象包括以下至少之一：相位的方向、相位的步进数。

此外，该方法进一步包括：

读取预先写入至QDR-SRAM的预定数据；

将预定数据与本地数据进行对比，得到对比结果；

在对比结果为不同的情况下，生成相位调整信号。

另外，该方法进一步包括：

在对比结果为相同的情况下，根据QDR-SRAM的时钟的当前相位，在预先配置的QDR-SRAM的时钟相位列表中查找并确定QDR-SRAM的时钟的下一个当前相位；

将QDR-SRAM的时钟的当前相位调整为该下一个当前相位。

此外，该方法进一步包括：

在对比结果为相同的情况下，将QDR-SRAM的时钟的当前相位记录为QDR-SRAM的时钟的目标相位；

根据记录的QDR-SRAM的时钟的目标相位确定QDR-SRAM的时钟的目标相位范围和/或中间相位。

根据本发明的另一方面，提供了一种QDR-SRAM的时钟相位调整装置。

该时钟相位调整装置包括：

生成模块，用于根据QDR-SRAM的时钟的当前相位和预定的相位调整规则生成QDR-SRAM的时钟的相位调整信号；

第一锁存模块，用于在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

第二锁存模块，用于在使能信号锁存期间对接收的相位调整信号进行锁存；

第一调整模块，用于根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整。

此外，该装置进一步包括：

读取模块，用于读取预先写入至QDR-SRAM的预定数据；

对比模块，用于将预定数据与本地数据进行对比，得到对比结果；

生成模块，用于在对比结果为不同的情况下，生成相位调整信号。

另外，该装置进一步包括：

第一确定模块，用于在对比结果为相同的情况下，根据QDR-SRAM的时钟的当前相位，在预先配置的QDR-SRAM的时钟相位列表中查找并确定QDR-SRAM的时钟的下一个当前相位；

第二调整模块，用于将QDR-SRAM的时钟的当前相位调整为该下一个当前相位。

此外，该装置进一步包括：

记录模块，用于在对比结果为相同的情况下，将QDR-SRAM的时钟的当前相位记录为QDR-SRAM的时钟的目标相位；

第二确定模块，用于根据记录的QDR-SRAM的时钟的目标相位确定QDR-SRAM的时钟的目标相位范围和/或中间相位。

本发明通过对QDR-SRAM的时钟的相位进行自动动态调整，能够提高QDR-SRAM的时钟相位的调整效率，降低相位调试时间以及调试错误率，实现了时钟相位的快速、高效而准确的调整。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明实施例的QDR-SRAM的时钟相位调整方法的流程图；

图2是根据本发明实施例的时钟相位调整系统的系统结构图；

图3是根据本发明实施例的QDR-SRAM的时钟相位调整方法的整体流程图；

图4是根据本发明实施例的PLL接口的信号流程图；

图5是根据本发明实施例的QDR-SRAM的时钟相位调整方法的时序图；

图6是根据本发明实施例的QDR-SRAM的时钟相位调整装置的框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

根据本发明的实施例，提供了一种QDR-SRAM的时钟相位调整方法。

如图1所示，根据本发明实施例的时钟相位调整方法包括：

步骤S101，根据QDR-SRAM的时钟的当前相位和预定的相位调整规则生成QDR-SRAM的时钟的相位调整信号；

步骤S103，在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

步骤S105，在使能信号锁存期间对接收的相位调整信号进行锁存；

步骤S107，根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整。

为了更好的理解本发明的上述技术方案，下面结合一具体实施例来对本发明的上述技术方案进行详细阐述。

从图2所示的实现本发明上述技术方案的系统的结构图可以看出，本系统包括锁相回路(PLL)模块、Mem_test模块和QDR控制器模块，其中，PLL模块是倍频模块，提供系统时钟和QDR读写时钟，并且根据接口信号的响应动态调整QDR读写时钟的相位；而Mem_test模块则用于提供QDR读写接口数据，并比对读写的数据是否一致来判断QDR读写时钟当前的相位是否满足系统的要求，使系统稳定，并给出响应信号至PLL模块和QDR控制器模块；而QDR控制器模块则用于将Mem_test提供的读写数据按照接口的时序与外部芯片进行交互。

图3示出了本系统的工作流程图，从图3可以看出，首先Mem_test模块发送写数据和写请求至QDR控制器，待写数据结束后，将向QDR控制器发送该数据的读请求，然后Mem_test将会将读取的数据与本地存储的之前写入至QDR控制器的数据进行对比，如果二者相同，则表明QDR-SRAM的读写时钟的当前相位是符合要求的，将会将该相位进行记录，得到一个目标相位；

其中，为了实现对QDR-SRAM的读写时钟的相位测试与调整，系统根据调整时钟的vco的输出频率，预先配置了一个QDR-SRAM的时钟相位列表，其中包含着所有需要测试的相位点，例如0度、30度、60度、90度……330度，其中，由于0度和360度是相同的，因此，时钟相位列表中无需设置360度，当然，这里只是示意性的举例而已，在实际应用中，在对时钟相位列表进行配置时可以根据时钟vco输出频率的不同来对相位列表中的相位点进行不同的设置。

那么在确定对比结果相同的后，就可以对时钟相位列表中的下一个相位进行测试，在一个实施例中，可以根据QDR-SRAM的时钟的当前相位(例如30度)，在预先配置的QDR-SRAM的时钟相位列表中查找并确定QDR-SRAM的时钟的下一个当前相位(例如60度)。

在确定了下一个当前相位(这里为60度)后，就可将QDR-SRAM的读写时钟的当前相位调整为60度，来进行下一次的数据读取，并将读取的数据与本地保存的数据进行对比，此时如果对比结果显示错误，即读取的数据与预先写入的数据不同，那么Mem_test将向PLL发出相位调整指令，PLL将会对QDR-SRAM的读写时钟的当前相位(即60度)进行调整；

具体的，图4示出了PLL接口的信号流程图，从图4可以看出，在本例中，PLL可接收5路信号，其中，scanClk信号为输入至PLL的一路参考时钟信号，phasestep信号是动态调整QDR-SRAM的读写时钟的相位的使能信号，高电平有效；phaseupdown信号是表示将读写时钟的当前相位是往上调整还是往下调整的信号(这里0表示向上调整、1表示向下调整)；而phasecounterselect信号则是表示对需要进行相位调整的目标时钟的选择(其中，PLL可以输出多个时钟)；而phasedone信号则表示读写时钟的当前动态调整是否完成。

具体的，从图5所示的时序图可以看出，首先，在Mem_test向PLL发出相位调整指令后，PLL会根据QDR-SRAM的时钟的当前相位(60度)和预定的相位调整规则来生成QDR-SRAM的时钟的相位调整信号(这里为表示相位调整方向的phaseupdown信号和表示目标时钟选择的phasecountselect信号)；并且，PLL在scanClk信号(即第一时钟信号)时钟时序内(这里为下降沿有效的时间内)还会对接收的使能信号phasestep进行锁存，并且对使能信号锁存的时间至少保持scanClk的两个周期，那么，在使能信号phasestep锁存期间(这里为phasestep被有效锁存的第二个scanClk上升沿)PLL则会对接收的相位调整信号(即phaseupdown信号和phasecountselect信号)进行锁存，并根据相位调整信号来对QDR-SRAM的时钟的当前相位进行调整，例如锁存的phaseupdown信号的值为0，phasecountselect信号的值为0，例如QDR-SRAM的VCO的输出频率为1.25GHz，那么周期则为0.8ns，那么在本例中是通过将周期均分为8份来对读写时钟的相位来调整步进的，因此，锁存的phaseupdown信号的值为0，phasecountselect信号的值为0时，则表示将PLL输出的第一个读写时钟C0的当前相位(60度)往上调整1/8个VCO周期，即调整的步进数为1/8个VCO周期(0.1ns)，然后PLL则会将动态调整相位后的时钟信号C0输出，然后系统继续对动态调整后的QDR-SRAM的读写时钟的当前相位进行数据读取对比测试；

其中，由于在本实施例中是对一个QDR-SRAM的读写时钟进行相位的调节的，因此，在phasecountselect信号的值为0时所表示的PLL输出的第一个读写时钟C0，即本实施例中的QDR-SRAM的读写时钟C0；

此外，由于本发明设计了phasecountselect信号，其表示进行相位调整的目标时钟，因此，在实际应用中可以根据phasecountselect信号的不同值来对不同的目标时钟进行相位的调整，例如，在一个QDR-SRAM中的读写时钟是互相分离的，即包括读时钟和写时钟，那么可以根据需要将phasecountselect信号的值为0表示目标时钟为当前QDR-SRAM的读时钟，值为1则表示目标时钟为当前QDR-SRAM的写时钟，从而可以对一个QDR-SRAM的多个时钟进行相位的调节。

同样的，本发明还可以根据实际需要对上述实施例进行拓展，即，由于phasecountselect信号表示需要进行相位调整的目标时钟，因此，本发明的上述技术方案也可以应用到同时对多个QDR-SRAM的时钟进行相位的调节，例如phasecountselect信号的值为0、1、2、3分别表示对第一个QDR-SRAM的读写时钟进行相位调节(例如向上调节1/8VCO周期)、对第二个QDR-SRAM的读写时钟进行相位调节(例如向上调节1/8VCO周期)、对第三个QDR-SRAM的读写时钟进行相位调节(例如向上调节1/8VCO周期)、对第四个QDR-SRAM的读写时钟进行相位调节(例如向上调节1/8VCO周期)。

由此可以看出，本发明对于进行相位调节的目标时钟的数量并不作限定，其可以是一个时钟也可以是多个时钟，并且其可以在目标时钟为多个时钟的情况下，它们可以属于同一个QDR-SRAM，也可以分别属于不同的QDR-SRAM。

那么在上述实施例中，经过数据对比后，如果发现对比结果仍为不同的话，那么系统将会根据QDR-SRAM的时钟的当前相位和预定的相位调整规则来对phaseupdown信号进行调整(也可以理解为生成新的phaseupdown信号输入至PLL)，例如使锁存的phaseupdown信号的值为1，phasecountselect信号的值仍为0，即对QDR-SRAM的C0读写时钟向下调整的步进数为1/8个VCO周期(0.1ns)。

那么在对时钟相位列表中的所有相位点均完成了调整与测试后，就可根据记录的QDR-SRAM的时钟的多个目标相位(例如30度、90度、100度)来确定QDR-SRAM的时钟的目标相位范围(30度～100度)和/或中间相位(65度，即两个临界的目标相位的中间值(30度+100度)/2)，其中，多个目标相位必然是能够实现对比结果相同的相位点，即可以使QDR-SRAM的读写稳定性高的读写时钟相位，而中间相位则是一种能使QDR-SRAM的读写稳定性达到最优的时钟相位。

应当注意的是，以上实施例虽然针对的是QDR-SRAM的读写时钟来进行相位的动态调整的，但是本发明的时钟相位调整方法可以应用到任何网络设备的读写时钟的相位调试，从而高效快速而准确的实现时钟的相位调整，使系统的稳定性达到最优。

本发明通过对时钟的相位进行动态调整，免去了大量人工手段的综合调试过程，以让系统自动去寻找合适的相位点的方式，不仅能够快速而高效的给出时钟相位的正确采样范围，还能够选择最优的相位中间值，保证了最大的时序裕量。

根据本发明的实施例，还提供了一种QDR-SRAM的时钟相位调整装置。

如图6所示，根据本发明实施例的时钟相位调整装置包括：

生成模块61，用于根据QDR-SRAM的时钟的当前相位和预定的相位调整规则生成QDR-SRAM的时钟的相位调整信号；

第一锁存模块62，用于在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

第二锁存模块63，用于在使能信号锁存期间对接收的相位调整信号进行锁存；

第一调整模块64，用于根据相位调整信号对QDR-SRAM的时钟的当前相位进行调整。

此外，根据本发明实施例的时钟相位调整装置还包括：

读取模块(未示出)，用于读取预先写入至QDR-SRAM的预定数据；

对比模块(未示出)，用于将预定数据与本地数据进行对比，得到对比结果；

生成模块61，用于在对比结果为不同的情况下，生成相位调整信号。

另外，根据本发明实施例的时钟相位调整装置还可包括：

第一确定模块(未示出)，用于在对比结果为相同的情况下，根据QDR-SRAM的时钟的当前相位，在预先配置的QDR-SRAM的时钟相位列表中查找并确定QDR-SRAM的时钟的下一个当前相位；

第二调整模块(未示出)，用于将QDR-SRAM的时钟的当前相位调整为该下一个当前相位。

此外，根据本发明实施例的时钟相位调整装置还可包括：

记录模块(未示出)，用于在对比结果为相同的情况下，将QDR-SRAM的时钟的当前相位记录为QDR-SRAM的时钟的目标相位；

第二确定模块(未示出)，用于根据记录的QDR-SRAM的时钟的目标相位确定QDR-SRAM的时钟的目标相位范围和/或中间相位。

此外，在另一个实施例中，第一调整模块64还可包括：第三确定模块，用于根据相位调整信号确定QDR-SRAM的目标时钟；以及调整子模块，用于根据相位调整信号对目标时钟的当前相位进行调整。

其中，在一个实施例中，在根据相位调整信号对目标时钟的当前相位进行调整时，可以对目标时钟的当前相位进行方向和/或相应步进数的调整。

综上所述，借助于本发明的上述技术方案，通过对时钟相位的动态调整能够快速而有效的找到读写时钟的最优相位范围和中间相位点，从而避免了手动轮询时钟的每个相位点来对时钟进行调试所带来的调试效率低、时间长的问题，不仅降低了网络设备的读写时钟的相位调试时间还提高了系统的开发效率。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种四倍数据速率静态随机存取存储器QDR-SRAM的时钟相位调整方法，其特征在于，包括：

根据所述QDR-SRAM的时钟的当前相位和预定的相位调整规则生成所述QDR-SRAM的时钟的相位调整信号；

在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

在所述使能信号锁存期间对接收的所述相位调整信号进行锁存；

根据所述相位调整信号对所述QDR-SRAM的时钟的当前相位进行调整。

2.根据权利要求1所述的方法，其特征在于，根据所述相位调整信号对所述QDR-SRAM的时钟的当前相位进行调整包括：

根据所述相位调整信号确定所述QDR-SRAM的目标时钟；

根据所述相位调整信号对所述目标时钟的当前相位进行调整。

3.根据权利要求2所述的方法，其特征在于，在根据所述相位调整信号对所述目标时钟的当前相位进行调整时，调整的对象包括以下至少之一：相位的方向、相位的步进数。

4.根据权利要求1所述的方法，其特征在于，进一步包括：

读取预先写入至所述QDR-SRAM的预定数据；

将所述预定数据与本地数据进行对比，得到对比结果；

在所述对比结果为不同的情况下，生成所述相位调整信号。

5.根据权利要求4所述的方法，其特征在于，进一步包括：

在所述对比结果为相同的情况下，根据所述QDR-SRAM的时钟的当前相位，在预先配置的所述QDR-SRAM的时钟相位列表中查找并确定所述QDR-SRAM的时钟的下一个当前相位；

将所述QDR-SRAM的时钟的所述当前相位调整为该下一个当前相位。

6.根据权利要求5所述的方法，其特征在于，进一步包括：

在所述对比结果为相同的情况下，将所述QDR-SRAM的时钟的当前相位记录为所述QDR-SRAM的时钟的目标相位；

根据记录的所述QDR-SRAM的时钟的目标相位确定所述QDR-SRAM的时钟的目标相位范围和/或中间相位。

7.一种四倍数据速率静态随机存取存储器QDR-SRAM的时钟相位调整装置，其特征在于，包括：

生成模块，用于根据所述QDR-SRAM的时钟的当前相位和预定的相位调整规则生成所述QDR-SRAM的时钟的相位调整信号；

第一锁存模块，用于在接收的第一时钟信号的时钟时序内对接收的使能信号进行锁存；

第二锁存模块，用于在所述使能信号锁存期间对接收的所述相位调整信号进行锁存；

第一调整模块，用于根据所述相位调整信号对所述QDR-SRAM的时钟的当前相位进行调整。

8.根据权利要求7所述的装置，其特征在于，进一步包括：

读取模块，用于读取预先写入至所述QDR-SRAM的预定数据；

对比模块，用于将所述预定数据与本地数据进行对比，得到对比结果；

所述生成模块，用于在所述对比结果为不同的情况下，生成所述相位调整信号。

9.根据权利要求8所述的装置，其特征在于，进一步包括：

第一确定模块，用于在所述对比结果为相同的情况下，根据所述QDR-SRAM的时钟的当前相位，在预先配置的所述QDR-SRAM的时钟相位列表中查找并确定所述QDR-SRAM的时钟的下一个当前相位；

第二调整模块，用于将所述QDR-SRAM的时钟的所述当前相位调整为该下一个当前相位。

10.根据权利要求9所述的装置，其特征在于，进一步包括：

记录模块，用于在所述对比结果为相同的情况下，将所述QDR-SRAM的时钟的当前相位记录为所述QDR-SRAM的时钟的目标相位；

第二确定模块，用于根据记录的所述QDR-SRAM的时钟的目标相位确定所述QDR-SRAM的时钟的目标相位范围和/或中间相位。