JPH11214989A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
- Publication number
- JPH11214989A JPH11214989A JP10010515A JP1051598A JPH11214989A JP H11214989 A JPH11214989 A JP H11214989A JP 10010515 A JP10010515 A JP 10010515A JP 1051598 A JP1051598 A JP 1051598A JP H11214989 A JPH11214989 A JP H11214989A
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- JP
- Japan
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- transistor
- output
- circuit
- current mirror
- charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 出力のダイナミックレンジを広くとることが
できるチャージポンプ回路を得る。 【解決手段】 第１のカレントミラー回路の一部を構成
し出力端子１３に接続されたＰＭＯＳトランジスタ７
と、第２のカレントミラー回路の一部を構成し出力端子
１３に接続されたＮＭＯＳトランジスタ８とを備え、定
電流出力を導出するＣＭＯＳトランジスタ回路によるチ
ャージポンプ回路において、前記ＰＭＯＳトランジスタ
７および前記ＮＭＯＳトランジスタ８のゲートへの制御
信号を切り換えることにより、出力端子１３に所定の出
力を導出するようにした。
できるチャージポンプ回路を得る。 【解決手段】 第１のカレントミラー回路の一部を構成
し出力端子１３に接続されたＰＭＯＳトランジスタ７
と、第２のカレントミラー回路の一部を構成し出力端子
１３に接続されたＮＭＯＳトランジスタ８とを備え、定
電流出力を導出するＣＭＯＳトランジスタ回路によるチ
ャージポンプ回路において、前記ＰＭＯＳトランジスタ
７および前記ＮＭＯＳトランジスタ８のゲートへの制御
信号を切り換えることにより、出力端子１３に所定の出
力を導出するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ回路（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に用いるチャージ
ポンプ回路、特にＣＭＯＳトランジスタ回路によるチャ
ージポンプ回路に関するものである。
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に用いるチャージ
ポンプ回路、特にＣＭＯＳトランジスタ回路によるチャ
ージポンプ回路に関するものである。
【０００２】
【従来の技術】チャージポンプ回路は、ＰＬＬ回路の位
相比較器の出力側に内蔵された回路であって、ループフ
ィルタを駆動するための回路である。そのブロック図を
図７に、タイミングチャートを図８に示す。
相比較器の出力側に内蔵された回路であって、ループフ
ィルタを駆動するための回路である。そのブロック図を
図７に、タイミングチャートを図８に示す。
【０００３】図５は、従来のＣＭＯＳトランジスタ回路
によるチャージポンプ回路を示す図である。図におい
て、１は電源端子、２は接地端子、３は定電流源、５は
ＮＭＯＳトランジスタ、６はＰＭＯＳトランジスタ、７
はＰＭＯＳトランジスタ６に対しカレントミラー接続さ
れたＰＭＯＳトランジスタ、８はＮＭＯＳトランジスタ
５に対しカレントミラー接続されたＮＭＯＳトランジス
タ、１３は出力端子ＣＰＯＵＴ、２３は同じくＮＭＯＳ
トランジスタ５に対しカレントミラー接続されたＮＭＯ
Ｓトランジスタ、２４，２５はスイッチング動作のため
のＰＭＯＳトランジスタ、２６は反転回路、２７はｕｐ
信号入力端子、２８はｄｏｗｎ信号入力端子である。
によるチャージポンプ回路を示す図である。図におい
て、１は電源端子、２は接地端子、３は定電流源、５は
ＮＭＯＳトランジスタ、６はＰＭＯＳトランジスタ、７
はＰＭＯＳトランジスタ６に対しカレントミラー接続さ
れたＰＭＯＳトランジスタ、８はＮＭＯＳトランジスタ
５に対しカレントミラー接続されたＮＭＯＳトランジス
タ、１３は出力端子ＣＰＯＵＴ、２３は同じくＮＭＯＳ
トランジスタ５に対しカレントミラー接続されたＮＭＯ
Ｓトランジスタ、２４，２５はスイッチング動作のため
のＰＭＯＳトランジスタ、２６は反転回路、２７はｕｐ
信号入力端子、２８はｄｏｗｎ信号入力端子である。
【０００４】位相比較器から入力端子２７，２８に入力
されるｕｐ，ｄｏｗｎ信号に応じて、出力端子ＣＰＯＵ
Ｔ１３から電流のシンクソースを行う。
されるｕｐ，ｄｏｗｎ信号に応じて、出力端子ＣＰＯＵ
Ｔ１３から電流のシンクソースを行う。
【０００５】
【発明が解決しようとする課題】従来のＣＭＯＳトラン
ジスタ回路によるチャージポンプ回路は以上のように構
成されており、ＶCC−ＧＮＤ間に、４つのＣＭＯＳトラ
ンジスタが入っているため、出力端子ＣＰＯＵＴにおけ
る出力信号のダイナミックレンジが小さくなってしまう
欠点がある。ダイナミックレンジが小さいと、ＰＬＬ回
路のロックレンジが小さくなってしまうことになる。 出力Ｄレンジ＝ＶCC−２・ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
ジスタ回路によるチャージポンプ回路は以上のように構
成されており、ＶCC−ＧＮＤ間に、４つのＣＭＯＳトラ
ンジスタが入っているため、出力端子ＣＰＯＵＴにおけ
る出力信号のダイナミックレンジが小さくなってしまう
欠点がある。ダイナミックレンジが小さいと、ＰＬＬ回
路のロックレンジが小さくなってしまうことになる。 出力Ｄレンジ＝ＶCC−２・ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
【０００６】刊行物による先行技術としては、特開平８
−１３０４６３号公報，特開平７−２２６６６９号公報
および特開平９−６４７２８号公報があるが、何れも上
記の問題点を的確に解決できるものではなかった。
−１３０４６３号公報，特開平７−２２６６６９号公報
および特開平９−６４７２８号公報があるが、何れも上
記の問題点を的確に解決できるものではなかった。
【０００７】特開平８−１３０４６３号公報のものは、
チャージポンプ回路ではなく、ロジック回路であり、出
力は電流出力ではなく、電圧出力となっている。
チャージポンプ回路ではなく、ロジック回路であり、出
力は電流出力ではなく、電圧出力となっている。
【０００８】特開平７−２２６６６９号公報のものは、
トランジスタのスイッチングがカレントミラー回路を構
成するＣＭＯＳトランジスタのスイッチング動作で実現
されていない。
トランジスタのスイッチングがカレントミラー回路を構
成するＣＭＯＳトランジスタのスイッチング動作で実現
されていない。
【０００９】特開平９−６４７２８号公報のものは、カ
レントミラー回路を構成するＮＰＮトランジスタをスイ
ッチング動作させるものであり、ＣＭＯＳトランジスタ
回路によるチャージポンプ回路において、カレントミラ
ー回路を構成するＣＭＯＳトランジスタのスイッチング
動作を行うものではない。
レントミラー回路を構成するＮＰＮトランジスタをスイ
ッチング動作させるものであり、ＣＭＯＳトランジスタ
回路によるチャージポンプ回路において、カレントミラ
ー回路を構成するＣＭＯＳトランジスタのスイッチング
動作を行うものではない。
【００１０】この発明は、カレントミラー回路を構成す
るＣＭＯＳトランジスタのゲートへの制御信号を切り換
えることにより、所定の出力を導出するようにして、出
力のダイナミックレンジを広くとれるようにしようとす
るものである。
るＣＭＯＳトランジスタのゲートへの制御信号を切り換
えることにより、所定の出力を導出するようにして、出
力のダイナミックレンジを広くとれるようにしようとす
るものである。
【００１１】
【課題を解決するための手段】第１の発明のチャージポ
ンプ回路では、カレントミラー回路を構成するＣＭＯＳ
トランジスタを備え、定電流出力を導出するＣＭＯＳト
ランジスタ回路によるチャージポンプ回路において、前
記カレントミラー回路を構成するＣＭＯＳトランジスタ
のゲートへの制御信号を切り換えることにより、所定の
出力を導出するようにしたものである。
ンプ回路では、カレントミラー回路を構成するＣＭＯＳ
トランジスタを備え、定電流出力を導出するＣＭＯＳト
ランジスタ回路によるチャージポンプ回路において、前
記カレントミラー回路を構成するＣＭＯＳトランジスタ
のゲートへの制御信号を切り換えることにより、所定の
出力を導出するようにしたものである。
【００１２】第２の発明のチャージポンプ回路では、第
１のカレントミラー回路の一部を構成し出力端子に接続
されたＰＭＯＳトランジスタと、第２のカレントミラー
回路の一部を構成し出力端子に接続されたＮＭＯＳトラ
ンジスタとを備え、定電流出力を導出するＣＭＯＳトラ
ンジスタ回路によるチャージポンプ回路において、前記
ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタ
のゲートへの制御信号を切り換えることにより、所定の
出力を導出するようにしたものである。
１のカレントミラー回路の一部を構成し出力端子に接続
されたＰＭＯＳトランジスタと、第２のカレントミラー
回路の一部を構成し出力端子に接続されたＮＭＯＳトラ
ンジスタとを備え、定電流出力を導出するＣＭＯＳトラ
ンジスタ回路によるチャージポンプ回路において、前記
ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタ
のゲートへの制御信号を切り換えることにより、所定の
出力を導出するようにしたものである。
【００１３】第３の発明のチャージポンプ回路では、第
１のカレントミラー回路の一部を構成し出力端子に接続
されたＰＭＯＳトランジスタと、第２のカレントミラー
回路の一部を構成し出力端子に接続された第１のＮＭＯ
Ｓトランジスタと、第３のカレントミラー回路の一部を
構成し出力端子に接続された第２のＮＭＯＳトランジス
タとを備え、定電流出力を導出するＣＭＯＳトランジス
タ回路によるチャージポンプ回路において、前記第１お
よび第２のＮＭＯＳトランジスタのゲートへの制御信号
を切り換えることにより、所定の出力を導出するように
したものである。
１のカレントミラー回路の一部を構成し出力端子に接続
されたＰＭＯＳトランジスタと、第２のカレントミラー
回路の一部を構成し出力端子に接続された第１のＮＭＯ
Ｓトランジスタと、第３のカレントミラー回路の一部を
構成し出力端子に接続された第２のＮＭＯＳトランジス
タとを備え、定電流出力を導出するＣＭＯＳトランジス
タ回路によるチャージポンプ回路において、前記第１お
よび第２のＮＭＯＳトランジスタのゲートへの制御信号
を切り換えることにより、所定の出力を導出するように
したものである。
【００１４】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１を、図１および図２に基づいて説明する。図１に
おいて、１は電源端子、２は接地端子、３，４は定電流
源、５はＮＭＯＳトランジスタ、６はＰＭＯＳトランジ
スタ、７はＰＭＯＳトランジスタ６に対しカレントミラ
ー接続されＰＭＯＳトランジスタ６とともに第１のカレ
ントミラー回路を構成するＰＭＯＳトランジスタ、８は
ＮＭＯＳトランジスタ５に対しカレントミラー接続され
ＮＭＯＳトランジスタ５とともに第２のカレントミラー
回路を構成するＮＭＯＳトランジスタである。９，１０
は制御信号入力端子、１１，１２はアナログスイッチ
で、このスイッチのオンオフにより、出力端子ＣＰＯＵ
Ｔ１３に電流を出力するトランジスタ７，８のオンオフ
を行うようにしている。
形態１を、図１および図２に基づいて説明する。図１に
おいて、１は電源端子、２は接地端子、３，４は定電流
源、５はＮＭＯＳトランジスタ、６はＰＭＯＳトランジ
スタ、７はＰＭＯＳトランジスタ６に対しカレントミラ
ー接続されＰＭＯＳトランジスタ６とともに第１のカレ
ントミラー回路を構成するＰＭＯＳトランジスタ、８は
ＮＭＯＳトランジスタ５に対しカレントミラー接続され
ＮＭＯＳトランジスタ５とともに第２のカレントミラー
回路を構成するＮＭＯＳトランジスタである。９，１０
は制御信号入力端子、１１，１２はアナログスイッチ
で、このスイッチのオンオフにより、出力端子ＣＰＯＵ
Ｔ１３に電流を出力するトランジスタ７，８のオンオフ
を行うようにしている。
【００１５】図２は、制御信号波形−ｕｐ，−ｄｏｗｎ
および出力信号波形ＣＰＯＵＴを示すタイムチャートで
ある。
および出力信号波形ＣＰＯＵＴを示すタイムチャートで
ある。
【００１６】これにより、出力段の電源端子電圧ＶCC−
接地端子ＧＮＤ間に入るトランジスタは、２つになり、
出力のダイナミックレンジはトランジスタ１つのＶDS分
改善される。 出力ダイナミックレンジ＝ＶCC−ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
接地端子ＧＮＤ間に入るトランジスタは、２つになり、
出力のダイナミックレンジはトランジスタ１つのＶDS分
改善される。 出力ダイナミックレンジ＝ＶCC−ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
【００１７】この発明の実施の形態１によれば、カレン
トミラー回路を構成するＣＭＯＳトランジスタ７，８の
ゲートへの制御信号を切り換えることにより、出力端子
ＣＰＯＵＴ１３に所定の出力を導出するようにしたの
で、出力のダイナミックレンジを広くとることができ
る。
トミラー回路を構成するＣＭＯＳトランジスタ７，８の
ゲートへの制御信号を切り換えることにより、出力端子
ＣＰＯＵＴ１３に所定の出力を導出するようにしたの
で、出力のダイナミックレンジを広くとることができ
る。
【００１８】実施の形態２．この発明の実施の形態２
を、図３および図４に基づいて説明する。図３におい
て、１は電源端子、２は接地端子、３，４は定電流源、
６はＰＭＯＳトランジスタ、７はＰＭＯＳトランジスタ
６に対しカレントミラー接続されＰＭＯＳトランジスタ
６とともに第１のカレントミラー回路を構成するＰＭＯ
Ｓトランジスタ、１４はＮＭＯＳトランジスタ、１５は
ＮＭＯＳトランジスタ１４に対しカレントミラー接続さ
れＮＭＯＳトランジスタ１４とともに第２のカレントミ
ラー回路を構成するＮＭＯＳトランジスタ、１６はＮＭ
ＯＳトランジスタ、１７はＮＭＯＳトランジスタ１６に
対しカレントミラー接続されＮＭＯＳトランジスタ１６
とともに第３のカレントミラー回路を構成するＮＭＯＳ
トランジスタ、１８，１９は制御信号入力端子、２０，
２１はアナログスイッチ、２２は定電流源である。
を、図３および図４に基づいて説明する。図３におい
て、１は電源端子、２は接地端子、３，４は定電流源、
６はＰＭＯＳトランジスタ、７はＰＭＯＳトランジスタ
６に対しカレントミラー接続されＰＭＯＳトランジスタ
６とともに第１のカレントミラー回路を構成するＰＭＯ
Ｓトランジスタ、１４はＮＭＯＳトランジスタ、１５は
ＮＭＯＳトランジスタ１４に対しカレントミラー接続さ
れＮＭＯＳトランジスタ１４とともに第２のカレントミ
ラー回路を構成するＮＭＯＳトランジスタ、１６はＮＭ
ＯＳトランジスタ、１７はＮＭＯＳトランジスタ１６に
対しカレントミラー接続されＮＭＯＳトランジスタ１６
とともに第３のカレントミラー回路を構成するＮＭＯＳ
トランジスタ、１８，１９は制御信号入力端子、２０，
２１はアナログスイッチ、２２は定電流源である。
【００１９】図３において、アナログスイッチ２０，２
１のスイッチのオンオフにより、出力端子ＣＰＯＵＴ１
３に電流を出力するトランジスタ１５，１７のオンオフ
を行うようにしている。トランジスタ７は常にオンして
おり、トランジスタ１５，１７のどちらか一方がオンし
た場合に出力電流が０になるように構成されている。
１のスイッチのオンオフにより、出力端子ＣＰＯＵＴ１
３に電流を出力するトランジスタ１５，１７のオンオフ
を行うようにしている。トランジスタ７は常にオンして
おり、トランジスタ１５，１７のどちらか一方がオンし
た場合に出力電流が０になるように構成されている。
【００２０】図４は、制御信号ＩＮＡ，ＩＮＢおよび出
力信号波形ＣＰＯＵＴを示すタイムチャートである。
力信号波形ＣＰＯＵＴを示すタイムチャートである。
【００２１】これにより出力段のＶCC−ＧＨＤ間に入る
トランジスタは２つになり、出力のダイナミックレンジ
はトランジスタ１つのＶDS分改善される。 出力ダイナミックレンジ＝ＶCC−ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
トランジスタは２つになり、出力のダイナミックレンジ
はトランジスタ１つのＶDS分改善される。 出力ダイナミックレンジ＝ＶCC−ＶDS ここで、ＶCCは制御電源電圧、ＶDSはドレインソース間
電圧である。
【００２２】この発明の実施の形態２によれば、第２お
よび第３のカレントミラー回路を構成するＮＭＯＳトラ
ンジスタ１５，１７のゲートへの制御信号を切り換える
ことにより、出力端子ＣＰＯＵＴ１３に所定の出力を導
出するようにして、出力のダイナミックレンジを広くと
ることができるとともに、スイッチ動作を高速に行うこ
とができる。
よび第３のカレントミラー回路を構成するＮＭＯＳトラ
ンジスタ１５，１７のゲートへの制御信号を切り換える
ことにより、出力端子ＣＰＯＵＴ１３に所定の出力を導
出するようにして、出力のダイナミックレンジを広くと
ることができるとともに、スイッチ動作を高速に行うこ
とができる。
【００２３】
【発明の効果】第１の発明によれば、カレントミラー回
路を構成するＣＭＯＳトランジスタのゲートへの制御信
号を切り換えることにより、出力端子に所定の出力を導
出するようにしたので、出力のダイナミックレンジを広
くとることができる。
路を構成するＣＭＯＳトランジスタのゲートへの制御信
号を切り換えることにより、出力端子に所定の出力を導
出するようにしたので、出力のダイナミックレンジを広
くとることができる。
【００２４】第２の発明によれば、第１のカレントミラ
ー回路の一部を構成するＰＭＯＳトランジスタおよび第
２のカレントミラー回路の一部を構成するＮＭＯＳトラ
ンジスタのゲートへの制御信号を切り換えることによ
り、出力端子に所定の出力を導出するようにしたので、
出力のダイナミックレンジを広くとることができる。
ー回路の一部を構成するＰＭＯＳトランジスタおよび第
２のカレントミラー回路の一部を構成するＮＭＯＳトラ
ンジスタのゲートへの制御信号を切り換えることによ
り、出力端子に所定の出力を導出するようにしたので、
出力のダイナミックレンジを広くとることができる。
【００２５】第３の発明によれば、第２および第３のカ
レントミラー回路を構成するＮＭＯＳトランジスタのゲ
ートへの制御信号を切り換えることにより、出力端子に
所定の出力を導出するようにして、出力のダイナミック
レンジを広くとることができるとともに、スイッチ動作
を高速に行うことができる。
レントミラー回路を構成するＮＭＯＳトランジスタのゲ
ートへの制御信号を切り換えることにより、出力端子に
所定の出力を導出するようにして、出力のダイナミック
レンジを広くとることができるとともに、スイッチ動作
を高速に行うことができる。
【図１】 この発明の実施の形態１によるチャージポン
プ回路を示す図。
プ回路を示す図。
【図２】 この発明の実施の形態１によるチャージポン
プ回路のタイムチャートを示す図。
プ回路のタイムチャートを示す図。
【図３】 この発明の実施の形態２によるチャージポン
プ回路を示す図。
プ回路を示す図。
【図４】 この発明の実施の形態２によるチャージポン
プ回路のタイムチャートを示す図。
プ回路のタイムチャートを示す図。
【図５】 従来のチャージポンプ回路を示す図。
【図６】 従来のチャージポンプ回路のタイムチャート
を示す図。
を示す図。
【図７】 ＰＬＬの構成図。
【図８】 ディジタル位相比較器のタイミング図。
１ 電源端子、２ 接地端子、３，４ 定電流源、５
ＮＭＯＳトランジスタ、６，７ ＰＭＯＳトランジス
タ、８ ＮＭＯＳトランジスタ、 ９，１０ 制御信号
入力端子、１１，１２ アナログスイッチ、１３ 出力
端子、１４，１５，１６，１７ ＮＭＯＳトランジス
タ、１８，１９ 制御信号入力端子、２０，２１ アナ
ログスイッチ、２２ 定電流源。
ＮＭＯＳトランジスタ、６，７ ＰＭＯＳトランジス
タ、８ ＮＭＯＳトランジスタ、 ９，１０ 制御信号
入力端子、１１，１２ アナログスイッチ、１３ 出力
端子、１４，１５，１６，１７ ＮＭＯＳトランジス
タ、１８，１９ 制御信号入力端子、２０，２１ アナ
ログスイッチ、２２ 定電流源。
Claims (3)
- 【請求項１】 カレントミラー回路を構成するＣＭＯＳ
トランジスタを備え、定電流出力を導出するＣＭＯＳト
ランジスタ回路によるチャージポンプ回路において、前
記カレントミラー回路を構成するＣＭＯＳトランジスタ
のゲートへの制御信号を切り換えることにより、所定の
出力を導出するようにしたことを特徴とするチャージポ
ンプ回路。 - 【請求項２】 第１のカレントミラー回路の一部を構成
し出力端子に接続されたＰＭＯＳトランジスタと、第２
のカレントミラー回路の一部を構成し出力端子に接続さ
れたＮＭＯＳトランジスタとを備え、定電流出力を導出
するＣＭＯＳトランジスタ回路によるチャージポンプ回
路において、前記ＰＭＯＳトランジスタおよび前記ＮＭ
ＯＳトランジスタのゲートへの制御信号を切り換えるこ
とにより、所定の出力を導出するようにしたことを特徴
とするチャージポンプ回路。 - 【請求項３】 第１のカレントミラー回路の一部を構成
し出力端子に接続されたＰＭＯＳトランジスタと、第２
のカレントミラー回路の一部を構成し出力端子に接続さ
れた第１のＮＭＯＳトランジスタと、第３のカレントミ
ラー回路の一部を構成し出力端子に接続された第２のＮ
ＭＯＳトランジスタとを備え、定電流出力を導出するＣ
ＭＯＳトランジスタ回路によるチャージポンプ回路にお
いて、前記第１および第２のＮＭＯＳトランジスタのゲ
ートへの制御信号を切り換えることにより、所定の出力
を導出するようにしたことを特徴とするチャージポンプ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010515A JPH11214989A (ja) | 1998-01-22 | 1998-01-22 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010515A JPH11214989A (ja) | 1998-01-22 | 1998-01-22 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214989A true JPH11214989A (ja) | 1999-08-06 |
Family
ID=11752373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10010515A Pending JPH11214989A (ja) | 1998-01-22 | 1998-01-22 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214989A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087115A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | チャージポンプ電流補正回路 |
| WO2006082674A1 (ja) * | 2005-02-07 | 2006-08-10 | Niigata Seimitsu Co., Ltd. | 周波数シンセサイザおよびこれに用いるチャージポンプ回路 |
| US9473154B2 (en) | 2014-08-25 | 2016-10-18 | Samsung Electronics Co., Ltd. | Semiconductor device and phase locked loop including the same |
-
1998
- 1998-01-22 JP JP10010515A patent/JPH11214989A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087115A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | チャージポンプ電流補正回路 |
| JP4608153B2 (ja) * | 2001-09-10 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | チャージポンプ電流補正回路 |
| WO2006082674A1 (ja) * | 2005-02-07 | 2006-08-10 | Niigata Seimitsu Co., Ltd. | 周波数シンセサイザおよびこれに用いるチャージポンプ回路 |
| US7576578B2 (en) | 2005-02-07 | 2009-08-18 | Niigata Seimitsu Co., Ltd. | Frequency synthesizer and charge pump circuit used for the same |
| US9473154B2 (en) | 2014-08-25 | 2016-10-18 | Samsung Electronics Co., Ltd. | Semiconductor device and phase locked loop including the same |
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