KR100735942B1 - 위상 동기 루프 회로 - Google Patents

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Abstract

위상 동기 루프를 갖는 주파수 합성기 내에, 유휴 경로(5-C,6-C,7,8)를 갖는 전하 펌프(2)가 존재한다. 유휴 경로(5-C,6-C,7,8)는 업 또는 다운 펄스가 위상 주파수 검출기(1)의 출력(15,16)에서 나타나기 직전에 활성화되고 유휴 경로(5-C,6-C,7,8)는 업 또는 다운 펄스 신호가 사라진 직후에는 디스에이블된다. 유휴 경로(5-C,6-C,7,8)의 인에이블 및 디스에이블을 제어하기 위한 신호를 생성하는 수단(20)은 다운 카운트 디바이더(30) 또는 지퍼 디바이더(35)를 포함할 수 있다.

Description

위상 동기 루프 회로{LOW POWER, NO DEADZONE PHASE FREQUENCY DETECTOR WITH CHARGE PUMP}
본 발명은 업 펄스 신호(up pulse signals) 및 다운 펄스 신호(down pulse signals)를 전하 펌프━상기 전하 펌프는 전류 소스의 세트 및, 어떤 업 및 다운 펄스 신호도 존재하지 않을 때 전류 소스 내의 전류 공급 트랜지스터를 도전 상태로 유지하기 위한 유휴 경로를 포함함━에 공급하기 위한 위상 주파수 검출기를 포함하는 클록 신호를 입력 신호로 로킹하는 위상 동기 루프 회로에 관한 것이다.
위상 주파수 검출기 및 전하 펌프는 합성기의 중요한 부분이다. 합성기가 로킹되면, 위상 주파수 검출기는 업 및 다운 펄스 신호를 전하 펌프에 전달한다. 업 펄스 신호 또는 다운 펄스 신호가 지속되는 대략 1 ns의 짧은 기간에, 전하 펌프는 동일한 업 및 다운 전류 펄스를 각기 그의 출력에 전달해야 한다. 표준 전하 펌프는 오프 상태(비도전성)에서 포화(도전성) 상태로 전환될 때 출력 전류 미러 트랜지스터 상의 스위칭의 시상수(time constant)에 의해 제한된다. NMOS 및 PMOS가 상이한 시상수와 반응하기 때문에, 추가적인 지연이 그러한 상이한 시상수를 보상하기 위해 위상 검출기의 피드백 내에 포함되어야 한다. 추가적인 지연은 업 또는 다운 전류가 안정(settle)되도록 한다.
지연의 단점은 다소 도전성인 미러 트랜지스터의 잡음 주입 시간이 증가하여 합성기 루프 내의 잡음이 증가한다는 것이다.
I.Young에 의한 JSSC,11.1992의 "A PLL Clock Generator with 5 to 110MHz of Lock Range for Microprocessors"의 pp 1599 및 M. Johnson에 의한 JSSC,10.1998의 "A variable delay line PLL for CPU-coprocessor synchronization"의 pp 1218-1223은 포화 영역을 남기는 미러 트랜지스터를 방지하기 위한 더미 경로를 사용하는 방법을 개시한다. 미러 트랜지스터 내의 전류는 업 또는 다운 경로 모두 활성되지 않을 때 더미 경로에 대해 전류를 스위칭함으로써 안정하게 유지될 수 있다. 이 알려진 방법은 위상 주파수 검출기의 필요한 지연을 크게 감소하거나 방지한다.
그러나, 이 알려진 방법의 단점은 테일 전류(tail current)가 항상 흐르기 때문에 전력이 증가된다는 것이다.
본 발명의 목적은 유휴 경로를 가진 전하 펌프를 제어하는데 필요한 전력의 양을 감소시키는 것이다.
본 발명에 따른 위상 동기 루프 회로는 각기 유휴 경로 인에이블링(enabling) 및 유휴 경로 디스에이블링(disabling)에 응답하여 유휴 경로를 인에이블링 및 디스에이블링하는 제 1 수단과, 업 및 다운 펄스 신호가 나타나기 바로 전에는 유휴 경로 인에이블링 신호를 각각 생성하고 각각의 업 및 다운 펄스 신호가 사라진 바로 후에는 유휴 경로 디스에이블링 신호를 생성하는 제 2 수단을 포함하는 것을 특징으로 한다.
업 및 다운 펄스 신호 그 자체들이 후속하는 업 및 다운 펄스 신호 간의 상당히 큰 기간에 비해 매우 짧은 시간 동안만 지속되기 때문에, 전력이 크게 절약된다.
본 발명은 첨부된 도면에서 도시된 다양한 실시예를 참조하여 보다 상세하게 설명될 것이다.
도 1은 본 발명에 따른 위상 주파수 검출기 및 전하 펌프를 도시한 도면,
도 2는 본 발명에 따른 상기 제 2 수단을 도시한 도면,
도 3은 본 발명에 따른 상기 제 2 수단의 제 2 실시예의 도면,
도 4는 다양한 타이밍 신호를 도시한 도면,
도 5는 진리표(truth table)를 도시한 도면.
도 1에는, 위상 주파수 검출기(1) 및 전반적으로 참조 부호(2)로 표시된 전하 펌프가 도시된다. 전하 펌프(2)는 제 1 전류 소스(3) 및 제 2 전류 소스(4)를 포함한다. 전류 소스(3)는 제 1의 3위치 스위치(a first three position switch)(5)에 접속되며 전류 소스(4)는 제 2의 3위치 스위치(6)에 접속된다. 3위치 스위치(5,6)의 제 1 위치는 대문자 A로, 제 2 위치는 대문자 B로, 제 3 위치는 대문자 C로 표시된다. 위치 C에서의 접촉부는 1 배 증폭기(one time amplifier)(7)의 출력(8)에 접속된다. 1 배 증폭기(7)의 입력은 접속부(B)에 접속된다. 접속부(B)는 또한 전하 펌프(2)의 접속부에 접속되어 다음의 루프 필터(도시되지 않음)에 접속된다. 3위치 스위치(5)는 제어 회로(10)의 출력(9)에 의해 제어된다. 3위치 스위치(6)는 제어 회로(12)의 출력(11)에 접속된다. 제어 회로(10,12)의 각각의 제 1 입력(13,14)은 위상 주파수 검출기(1)의 업 신호 출력(15) 및 다운 출력 신호(16)에 각기 접속된다. 제어 회로(10,12)의 각각의 제 2 입력(17,18)은 모두 웨이크 업 신호 회로(wake-up signal circuit)(20)의 출력(19)에 접속된다. 웨이크 업 신호 회로(20)는 도 2 및 도 3을 참조하여 보다 상세하게 설명될 것이다. 또한 위상 주파수 검출기는 라인(21)을 통해 전압 제어 발진기(도시되지 않음)에 접속되며, 라인(22)을 통해 집적적으로 또는 추가 기준 주파수 디바이더 회로(도시되지 않음)를 한번 더 통해 기준 회로에 접속된다.
업 및 다운 펄스의 지속 시간이 대략 1 ns로 매우 짧은 반면, 다음의 업 및 다운 펄스 간의 기간은 매우 길다. 회로(20)는 그의 출력(19)에서, 즉 제어 회로(10,12)의 입력(17,18)에서 신호를 생성한다. 이후부터 웨이크 업 신호로 지칭될 회로(20)의 출력 신호는 업 또는 다운 펄스 신호가 나타나기 바로 전에 시작되며 이 업 또는 다운 펄스 신호가 사라진 바로 후에 사라진다. 3위치 스위치(5)가 위치 A 또는 B 또는 C 중 어디에 있는지를 결정할 때의 출력(9)의 진리표가 도 5에서 도시된다. 도 5는 3위치 스위치(5,6)의 다음 위치를 다음 라인에 시간의 함수로 나타내도록 되어 있다.
업 펄스 신호도 위상 주파수 검출기(1)의 출력(15)에 존재하지 않으며 다운 펄스 신호도 위상 주파수 검출기(1)의 출력(16)에 존재하지 않을 때, 그리고 어떤 신호도 웨이크 업 신호 회로(20)의 출력(19)에 존재하지 않을 때, 3위치 스위치(5,6)는 위치 A에 존재한다. 이어서, 업 펄스 신호가 위상 주파수 검출기(1)의 출력(15)에서 나타나거나 다운 펄스 신호가 위상 주파수 검출기(1)의 출력(16)에서 나타나기 바로 전에, 신호가 웨이크 업 신호 회로(20)의 출력(19)에서 나타난다. 이 신호는 제어 회로(10,12)의 입력(17,18)에서 나타난다. 이 입력(17,18)에서 신호가 나타남과 동시에 어떠한 업 펄스 신호도 출력(15) 및 입력(13)에 존재하지 않으며 어떠한 다운 펄스 신호도 출력(16) 및 입력(14)에 존재하지 않음으로 인해, 제어 회로(10,12)는 3위치 스위치(5,6)가 위치 C에 배치되도록 제어한다. C 위치에 있을 때에, 전류 소스(3,4)는 1 배 증폭기(one time amplifier)(7)의 출력(8)에 접속되며 각기 전류를 생성하여 공급(draw)하기 시작한다. 즉 전류 소스(3,4)는 웨이크 업된다. 실제로는, 이어서 업 및 다운 펄스 신호 모두 매우 짧은 시간 동안 나타난다. 로킹 상태에서, 업 및 다운 펄스 신호는 모두 동일한 길이를 갖는다. 그러나, 비로킹 상태에서는, 둘 중의 하나가 나머지 하나 보다 더 긴 지속 시간을 갖는다. 이는 도 5의 진리표의 제 3 라인에 나타난다. 제어 회로(10,12)는, 제어 회로(10)의 입력(13,17) 및 제어 회로(12)의 입력(14,18) 모두에서 신호를 수신하자마자, 신호가 출력(9,11)에서 생성되어 3위치 스위치(5,6)가 각기 위치 B를 갖도록 제어하도록 구성된다. 출력(15) 또는 출력(16)이 각기 출력(16) 또는 출력(15)보다 약간 긴 신호를 전달하기 때문에, 두 3위치 스위치(5,6) 중의 하나는 나머지 하나 보다 약간 긴 그의 위치 B로 스위칭될 것이다. 출력(15)에서의 업 펄스 신호 및 출력(16)에서의 다운 펄스 신호가 사라진 후에, 두 제어 회로(10,12)는 각기 그들의 입력(13,14)에서는 신호를 가지지 않으며 각기 그들의 출력(17,18)에서 신호를 갖는다. 출력(9,11)에서의 출력 신호는 다시 C 위치에 배치되도록 각기 스위치(5,6)를 제어한다. 다음에, 장시간 후에야 다음 업 또는 다운 펄스 신호가 출력(15,16)에서 각기 나타나기 때문에, 웨이크 업 신호 회로(20)는, 웨이크 업 신호가 그의 출력(19)에서 즉, 제어 회로(10,12)의 입력(17,18)에서 사라지게 함으로써, 제어 회로(10,12)가 다시 유휴(rest) 상태가 되게 한다. 이제 제어 회로(10,12)가 더 이상 입력에서 어떤 신호도 가지지 않기 때문에, 출력(9,11)은 3위치 스위치(5,6)를 A 위치로 움직이기 위해 신호를 운송한다.
도 2는 웨이크 업 신호 회로(20)의 제 1 실시예이다. 도 2에서 도시된 웨이크 업 신호 회로는 다운 카운터 디바이더(30) 및 플립-플롭(31)을 포함한다. 다운 카운터 디바이더(30)는 합성기의 출력 및 위상 주파수 검출기(1)의 기준 입력 간에 접속된다. 다운 카운터 디바이더(30)의 입력(32)은 가령 전압 제어 발진기(도시되지 않음)의 출력인 고 주파수 신호의 소스에 접속된다. 다운 카운터 디바이더(30)는 카운트 1에 도달하면 출력(33)에서 신호가 나타나고 카운트 0에 도달하면 출력(34)에서 신호가 나타나도록 구성된다. 카운트 1 및 0은 오직 실례로서 주어진 것이다. 출력(33)에서, 이 신호는 2 및 3 등과 같은 다른 낮은 카운트에서 나타날 수 있다. 출력(34)에서, 신호는 높은, 시작 카운팅 수 또는 바로 그 후에 도달된 수에서 나타날 수 있다. 먼저 출력(33)에서 신호가 나타나고 그 후에 출력(34)에서 신호가 나타난다는 것이 중요하다. 출력(33)은 플립 플롭(31)의 클록 펄스 입력에 접속된다. 출력(34)은 플립 플롭(31)의 입력 SO(Set Output)에 접속된다. 플립 플롭(31)의 출력 Q는 도 1에서 도시된 출력(19)과 등가의 것이다. 출력(33)에서의 신호는 업 또는 다운 펄스 신호가 각기 위상 주파수 검출기(1)의 출력(15,16)에서 나타나기 바로 전에 나타난다. 다운 카운터 디바이더(30)의 출력(33)에서의 신호는 플립 플롭(31)의 출력 Q에서 신호의 시작을 발생시킨다. 이어서, 카운트 제로에 도달하면, 다운 카운터 디바이더(30)의 출력(34)에 접속된 위상 주파수 검출기는 트리거되어 출력(15)에서 업 펄스 신호를 또는 출력(16)에서 다운 펄스 신호를 생성하게 된다. 플립 플롭(31)의 출력(34)에서 신호가 사라짐으로써 출력 Q는 다시 로우로 된다. 상술한 바로부터, 다운 카운터 디바이더(30) 및 플립 플롭(31) 및 그들의 상호접속부가 함께 동작하여 제어 회로(20)의 출력(19)에서의 신호와 동일한 신호가 출력 Q에서 나타남을 명확히 알 것이다. 이로써, 도 2에서 도시된 바와 같은 방식으로 함께 접속된 다운 카운터 디바이더(30) 및 플립 플롭(31)은 도 1의 웨이크 업 신호 회로(20)를 형성하며 플립 플롭(31)의 출력 Q가 웨이크 업 신호 회로(20)의 출력(19)을 형성한다.
도 3은 웨이크 업 신호 회로(20)의 제 2 실시예이다. 이 경우에는, 플립 플롭(31)에 출력 Q 및 입력 SO 및 입력 CP가 존재한다. 또한, 개별 셀(35-1,35-2,35-3,35-4,35-5....)을 포함하는 지퍼 디바이더(a zipper divider)(35)가 존재한다. 지퍼 디바이더는 IEEE,JSSC July 1998에 Cicero Vaucher and Dieter Kasperkovitz에 의한 "Wide-band Tuning System for Fully Integrated Satellite Receivers"에 개시된다. 개별 디바이더 35-1 의 클록 입력(36)은 수정 발진기(crystal oscillator)(도시되지 않음) 또는 VCO(도시되지 않음)로부터 클록 신호를 수신한다. 개별 디바이더 35-1의 클록 출력은 개별 디바이더 35-2의 클록 입력에 접속되며 클록 신호 clk 1은 개별 디바이더 35-1 및 35-2 사이에 존재한다. 이와 같은 방식으로, 클록 신호 clk 2, clk 3, clk 4.....가 존재하게 된다. 도 3에 도시된 바와 같이, 지퍼 디바이더(35)의 우측(도시되지 않음)으로부터 qdff 신호가 우측에서 좌측으로 이동한다. 플립 플롭(31)의 입력 CP가 인버터(37)를 통해 신호 clk 4에 접속되며 플립 플롭(31)의 입력 SO는 인버터(38)를 통해 신호 qdff 3에 접속된다. 플립 플롭(31)의 입력 Q는 항상 로직 1로 세트된다.
도 3에서 도시된 회로의 동작은 다음과 같다. 플립 플롭(31)의 출력 Q는 일반적으로 도 4에서 신호 (39)로 도시된 바와 같이 로우이다. 도 4에서 도시된 바처럼 신호 qdff 3이 하이로 되면, WUP(wake-up) 신호가 나타나는 플립 플롭(31)의 출력 Q는 도 4에서 (41)로 도시된 바와 같이 하이가 된다. 도 4에서 도시된 바와 같이, 플립 플롭(31)의 출력 Q에서의 WUP 신호가 하이가 되고 난 후에, clk 4과 같은 클록 신호가 로우가 된 후에(도 4에서 (43)으로 도시됨) WUP 신호는 다시 로우로 된다(도 4에서 (42)로 도시됨). 그래서, 플립 플롭(31)의 출력 Q에서의 웨이크 업 신호 WUP는 qdff 신호의 선두 에지(leading edge)에서 시작하며 클록 신호의 후미 에지(trailing edge)에서 끝난다. 도 4는 업 또는 다운 펄스 신호 U/D의 나타남과 그 후의 사라짐을 도시한다. 도시된 이 구성에서, 신호 qdff 3은 qdff 신호 qdff 2 및 qdff 1 및 개별 디바이더 35-1의 qdff 출력 신호 이전의, 선두 에지가 업 또는 다운 신호(44) 이전에 나타나는 최종 qdff 신호이다. 또한 클록 신호 clk 4은 업 또는 다운 펄스 신호(44)가 나타나서 사라진 후에 나타난 후미 에지를 갖는 제 1 클록 신호이다. 그러므로, 웨이크 업 신호 WUP는 업 또는 다운 펄스 신호(44) 이전의 선두 에지를 가지며 업 또는 다운 펄스 신호 (44) 이후의 후미 에지를 갖는 이용 가능한 최단 신호이다. 그럼에도, 가령 qdff 4 또는 qdff 5 등과 같은 다른 qdff 신호 및 가령 clk 5 또는 clk 6 등과 같은 다른 클록 신호 clk를 사용할 수 있다.
도 3에서 도시된 플립 플롭(31) 및 인버터(37,38)와 함께 접속된 지퍼 디바이더(35)는 도 1과 관련하여 규정된 웨이크 업 신호 회로(20)의 요구 조건을 만족시킨다.
개별 디바이더 35-n (n은 1,2,3 등과 동일함)의 출력 qdff에서의 펄스가 도 3에서 우측에서 좌측으로 이동하고 모든 개별 디바이더에서 재클록되기 때문에, 오직 선단(leading stages)의 잡음만이 신호 내에 존재한다. 이는 신호가 루프의 시작 시에 가능한 한 멀리 테이크 아웃(take out)되도록 하며 웨이크 업 신호의 선택에 많은 자유를 제공한다. 개별 디바이더 35-1의 qdff 출력은 화살표 A로 도시된 위상 주파수 검출기에 접속되며 위상 주파수 검출기에 대한 클록으로서 작용한다. qdff 경로는 분할 비율(divide ratio)로 설정된 주기성(periodicity)을 갖는 펄스를 포함한다. 펄스의 길이는 선행하는 개별 디바이더의 클록 입력의 클록 주기의 반이다. 펄스는 루프의 끝 부분(우측, 도시되지 않음)에서 개별 디바이더 35-1 의 좌측인 디바이더의 시작 부분으로 이동한다. 펄스는 두 출력 클록에 의해 각 셀에서 지연된다. 이러한 신호 qdff는 이후의 클록 펄스를 표시하며 이로써 전하 펌프의 유휴 경로를 통해 유휴 전류를 인에이블하는데 사용된다.
도시된 회로의 다양한 수정이 본 기술의 당업자에게 자명할 것이다. 그러한 수정은 첨부된 청구 범위의 범주 내에 포함된다.

Claims (5)

  1. 클록 신호를 입력 신호로 로킹하는 위상 동기 루프 회로로서,
    업 펄스 신호(up pulse signals) 및 다운 펄스 신호(down pulse signals)를 전하 펌프(2)━상기 전하 펌프는 전류 소스의 세트(3,4) 및, 어떤 업 및 다운 펄스 신호도 존재하지 않을 때 상기 전류 소스(3,4) 내의 전류 공급 트랜지스터를 도전 상태로 유지하기 위한 유휴 경로(5-C,6-C,7,8)를 포함함━에 공급하기 위한 위상 주파수 검출기(1)와,
    유휴 경로 인에이블링(enabling) 신호(41) 및 유휴 경로 디스에이블링(disabling) 신호(42)에 각각 응답하여 유휴 경로(5-C, 6-C, 7, 8)를 인에이블링 및 디스에이블링하는 제 1 수단(10,12)과,
    상기 업 및 다운 펄스 신호가 나타나기 바로 전에는 상기 유휴 경로 인에이블링 신호(41)를 각기 생성하고 각각의 업 및 다운 펄스 신호가 사라진 바로 후에는 상기 유휴 경로 디스에이블링 신호(42)를 생성하는 제 2 수단(20)을 포함하는
    위상 동기 루프 회로.
  2. 제 1 항에 있어서,
    낮은 카운트에서 상기 유휴 경로 인에이블링 신호를 생성하고 카운팅을 재시작한 후에 높은 카운트에서 상기 유휴 경로 디스에이블링 신호를 생성하는 다운 카 운트 디바이더(30)가 제공된
    위상 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 낮은 카운트는 1인
    위상 동기 루프 회로.
  4. 제 1 항에 있어서,
    상기 제 2 수단은 지퍼 디바이더(35) 및 플립 플롭(31)을 포함하는
    위상 동기 루프 회로.
  5. 제 4 항에 있어서,
    상기 지퍼 디바이더(35)의 복귀 경로로부터의 신호(qdff)는 상기 플립 플롭(31)의 제 1 입력(SO)에 접속되며,
    상기 지퍼 디바이더(35)의 클록 출력의 신호(clk)는 상기 플립 플롭(31)의 제 2 입력(CP)에 접속된
    위상 동기 루프 회로.
KR1020017014502A 2000-03-15 2001-03-05 위상 동기 루프 회로 KR100735942B1 (ko)

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