JP2002076885A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
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- JP2002076885A JP2002076885A JP2000263755A JP2000263755A JP2002076885A JP 2002076885 A JP2002076885 A JP 2002076885A JP 2000263755 A JP2000263755 A JP 2000263755A JP 2000263755 A JP2000263755 A JP 2000263755A JP 2002076885 A JP2002076885 A JP 2002076885A
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Abstract
(57)【要約】
【課題】 ＰＬＬの非ロック状態である異常周波数領域
での分周回路の誤動作を防止し、安定したクロック周波
数を得ること。 【解決手段】 位相比較回路１０１、積分回路１０２お
よび電圧制御発信器１０３を具備したＰＬＬ回路１０
４、主分周回路１０５、副分周回路１０６、スイッチ１
０７、スイッチ制御回路１０８で構成されるクロック信
号生成回路において、動作開始時には副分周回路１０６
で構成されるループでロック状態にし、その後、目的の
分周率の主分周回路１０５で構成されるループで速やか
にロック状態にする。
での分周回路の誤動作を防止し、安定したクロック周波
数を得ること。 【解決手段】 位相比較回路１０１、積分回路１０２お
よび電圧制御発信器１０３を具備したＰＬＬ回路１０
４、主分周回路１０５、副分周回路１０６、スイッチ１
０７、スイッチ制御回路１０８で構成されるクロック信
号生成回路において、動作開始時には副分周回路１０６
で構成されるループでロック状態にし、その後、目的の
分周率の主分周回路１０５で構成されるループで速やか
にロック状態にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（位相同期
ループ）を用いたクロック信号生成回路に関する。
ループ）を用いたクロック信号生成回路に関する。
【０００２】
【従来の技術】近年、半導体集積化技術の進展に伴い、
ＰＬＬが広く利用されている。図３はＰＬＬを用いたク
ロック信号生成回路を示している。図３において、３０
１は位相比較器、３０２は積分回路及び３０３は電圧制
御発信器はＰＬＬ回路３０４を構成し、３０５は分周回
路である。上記構成のクロック信号発生回路の動作につ
いて説明すると、位相比較回路３０１に入力される基準
信号ｂと入力信号aとの位相差に応じたチャージ電流が
積分回路３０２から出力される。そのチャージ電流を受
けて電圧制御発信器３０３は、上記の位相差が少なくな
るように所定の周波数を出力する。その出力信号ｃの周
波数を分周回路３０５で１／Ｎに分周し、分周後の信号
が基準信号ｂとして位相比較回路３０１の入力される。
このような動作を行うと入力信号ａと基準信号ｂの位相
差が少なくなり、最終的に電圧制御発信器３０３から出
力される信号の周波数は入力信号ａのＮ逓倍で定常状態
(ロック状態)となり、ＰＬＬ回路３０４の出力信号ｃは
入力信号ａをＮ逓倍した周波数をもったクロック信号に
なる。
ＰＬＬが広く利用されている。図３はＰＬＬを用いたク
ロック信号生成回路を示している。図３において、３０
１は位相比較器、３０２は積分回路及び３０３は電圧制
御発信器はＰＬＬ回路３０４を構成し、３０５は分周回
路である。上記構成のクロック信号発生回路の動作につ
いて説明すると、位相比較回路３０１に入力される基準
信号ｂと入力信号aとの位相差に応じたチャージ電流が
積分回路３０２から出力される。そのチャージ電流を受
けて電圧制御発信器３０３は、上記の位相差が少なくな
るように所定の周波数を出力する。その出力信号ｃの周
波数を分周回路３０５で１／Ｎに分周し、分周後の信号
が基準信号ｂとして位相比較回路３０１の入力される。
このような動作を行うと入力信号ａと基準信号ｂの位相
差が少なくなり、最終的に電圧制御発信器３０３から出
力される信号の周波数は入力信号ａのＮ逓倍で定常状態
(ロック状態)となり、ＰＬＬ回路３０４の出力信号ｃは
入力信号ａをＮ逓倍した周波数をもったクロック信号に
なる。
【０００３】
【発明が解決しようとする課題】従来の回路構成におい
て、通常、積分回路及び電圧制御発信器を除いたワンチ
ップ化されるが、集積回路の使用可能周波数を超えた場
合は、分周回路が動作しない場合がある。特に、分周回
路規模が非常に大きく、回路動作を高速化することが出
来ない場合、もしくは回路動作のタイミングマージンが
少ないような回路構成の場合、ＰＬＬの動作初期である
非定常状態（非ロック状態）で、電圧制御発信器から出
力される信号のクロック周波数が分周回路の限界より上
の異常に高いレベルまで上昇することがある。この場
合、分周回路が誤動作しクロック生成が不安定になると
いう問題がある。
て、通常、積分回路及び電圧制御発信器を除いたワンチ
ップ化されるが、集積回路の使用可能周波数を超えた場
合は、分周回路が動作しない場合がある。特に、分周回
路規模が非常に大きく、回路動作を高速化することが出
来ない場合、もしくは回路動作のタイミングマージンが
少ないような回路構成の場合、ＰＬＬの動作初期である
非定常状態（非ロック状態）で、電圧制御発信器から出
力される信号のクロック周波数が分周回路の限界より上
の異常に高いレベルまで上昇することがある。この場
合、分周回路が誤動作しクロック生成が不安定になると
いう問題がある。
【０００４】本発明はかかる点に鑑みてなされたもので
あり、ＰＬＬの非ロック状態である異常周波数領域での
分周回路の誤動作を防止し、安定したクロック周波数を
得ることができるクロック信号生成回路を提供すること
を目的とする。
あり、ＰＬＬの非ロック状態である異常周波数領域での
分周回路の誤動作を防止し、安定したクロック周波数を
得ることができるクロック信号生成回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、基準信号（基
準信号ｂ）と入力信号（入力信号ａ）とを比較し、その
位相差信号を出力する位相比較回路（位相比較回路１０
１）、前記位相差信号に応じて所定のチャージ電流を出
力する積分回路（積分回路１０２）及び前記チャージ電
流を受けて所定周波数の信号を出力する電圧制御発信器
１０３を有し、目的とする周波数のクロック信号を得る
ＰＬＬ手段（ＰＬＬ回路１０４）と、前記電圧制御発信
器の出力を目的とする分周率（主分周率）で分周して主
基準信号を生成する主分周回路（主分周回路１０５）及
び前記電圧制御発信器の出力を前記分周率に近い分周率
（副分周率）でかつ高速動作で分周して副基準信号を生
成する副分周回路（副分周回路１０６）を有する分周手
段と、前記主基準信号及び前記副基準信号の何れか一方
を選択し、前記基準信号として前記位相比較回路に供給
するスイッチ手段（スイッチ）と、前記入力信号をカウ
ントして前記スイッチ手段の切り替えタイミングを制御
するスイッチ制御手段（スイッチ制御回路１０８）と、
を具備したことを特徴とする。
準信号ｂ）と入力信号（入力信号ａ）とを比較し、その
位相差信号を出力する位相比較回路（位相比較回路１０
１）、前記位相差信号に応じて所定のチャージ電流を出
力する積分回路（積分回路１０２）及び前記チャージ電
流を受けて所定周波数の信号を出力する電圧制御発信器
１０３を有し、目的とする周波数のクロック信号を得る
ＰＬＬ手段（ＰＬＬ回路１０４）と、前記電圧制御発信
器の出力を目的とする分周率（主分周率）で分周して主
基準信号を生成する主分周回路（主分周回路１０５）及
び前記電圧制御発信器の出力を前記分周率に近い分周率
（副分周率）でかつ高速動作で分周して副基準信号を生
成する副分周回路（副分周回路１０６）を有する分周手
段と、前記主基準信号及び前記副基準信号の何れか一方
を選択し、前記基準信号として前記位相比較回路に供給
するスイッチ手段（スイッチ）と、前記入力信号をカウ
ントして前記スイッチ手段の切り替えタイミングを制御
するスイッチ制御手段（スイッチ制御回路１０８）と、
を具備したことを特徴とする。
【０００６】さらに、前記スイッチ制御手段が、前記副
基準信号を前記基準信号として前記位相比較回路に供給
するループを構成して前記ＰＬＬ手段を作動させ、ロッ
ク状態にした後、前記主基準信号を前記基準信号として
前記位相比較回路に供給するループを構成するように前
記スイッチ手段を制御する、ことを特徴とする。
基準信号を前記基準信号として前記位相比較回路に供給
するループを構成して前記ＰＬＬ手段を作動させ、ロッ
ク状態にした後、前記主基準信号を前記基準信号として
前記位相比較回路に供給するループを構成するように前
記スイッチ手段を制御する、ことを特徴とする。
【０００７】本発明によれば、副分周率で分周して生成
された副基準信号を基準信号として位相比較回路に供給
するループと、主分周率で分周して生成された主基準信
号を基準信号として位相比較回路に供給するループと、
を備え、副分周率をクロック信号を生成するための分周
率に近い値に設定しているため、入力信号の状態に応
じ、非ロック状態である異常周波数領域で分周回路の誤
動作を招く可能性が高い場合は、主分周率で分周する前
に、副分周率で分周して一旦ロック状態にした後、主分
周率で分周してロック状態にすることを可能にする。
された副基準信号を基準信号として位相比較回路に供給
するループと、主分周率で分周して生成された主基準信
号を基準信号として位相比較回路に供給するループと、
を備え、副分周率をクロック信号を生成するための分周
率に近い値に設定しているため、入力信号の状態に応
じ、非ロック状態である異常周波数領域で分周回路の誤
動作を招く可能性が高い場合は、主分周率で分周する前
に、副分周率で分周して一旦ロック状態にした後、主分
周率で分周してロック状態にすることを可能にする。
【０００８】この場合、最初の工程である副分周回路で
分周した信号(副基準信号)をＰＬＬ手段の位相比較回路
に入力してループを形成している間は、非ロック状態の
異常周波数領域でも副分周回路は高速動作可能なため誤
動作することなくロック状態を形成できる。次の工程で
ある主分周回路で分周した信号(主基準信号)をＰＬＬ手
段の位相比較回路に入力してループを形成している間
は、すでに最初のロック状態で副基準信号が後の主基準
信号と近い周波数であるため、非ロック状態でも異常周
波数領域をもたない。よって構成回路に負担をかけるこ
となく目的のクロック周波数を安定して得ることができ
る。
分周した信号(副基準信号)をＰＬＬ手段の位相比較回路
に入力してループを形成している間は、非ロック状態の
異常周波数領域でも副分周回路は高速動作可能なため誤
動作することなくロック状態を形成できる。次の工程で
ある主分周回路で分周した信号(主基準信号)をＰＬＬ手
段の位相比較回路に入力してループを形成している間
は、すでに最初のロック状態で副基準信号が後の主基準
信号と近い周波数であるため、非ロック状態でも異常周
波数領域をもたない。よって構成回路に負担をかけるこ
となく目的のクロック周波数を安定して得ることができ
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１に示されるように、本
発明に係わるクロック信号生成回路は、基準信号ｂと入
力信号aとを比較し、その位相差信号を出力する位相比
較回路１０１と、位相差信号に応じて所定のチャージ電
流を出力する積分回路１０２と、上記チャージ電流を受
けて所定の周波数を出力する電圧制御発信器１０３を有
したＰＬＬ回路１０４と、分周カウンタを有し電圧制御
発信器１０３から出力された周波数ｃを目的とする分周
率（主分周率）で分周し、主基準信号ｄを生成する主分
周回路１０５と、主分周率に近い分周率（副分周率）を
有し、副基準信号eを生成する高速動作可能な副分周回
路１０６と、位相比較回路１０１に入力される基準信号
ｂを主基準信号ｄと副基準信号eから選択するスイッチ
回路１０７と、スイッチ回路１０７の制御を行うスイッ
チ制御回路１０８とを具備する構成を採る。
て図面を参照して説明する。図１に示されるように、本
発明に係わるクロック信号生成回路は、基準信号ｂと入
力信号aとを比較し、その位相差信号を出力する位相比
較回路１０１と、位相差信号に応じて所定のチャージ電
流を出力する積分回路１０２と、上記チャージ電流を受
けて所定の周波数を出力する電圧制御発信器１０３を有
したＰＬＬ回路１０４と、分周カウンタを有し電圧制御
発信器１０３から出力された周波数ｃを目的とする分周
率（主分周率）で分周し、主基準信号ｄを生成する主分
周回路１０５と、主分周率に近い分周率（副分周率）を
有し、副基準信号eを生成する高速動作可能な副分周回
路１０６と、位相比較回路１０１に入力される基準信号
ｂを主基準信号ｄと副基準信号eから選択するスイッチ
回路１０７と、スイッチ回路１０７の制御を行うスイッ
チ制御回路１０８とを具備する構成を採る。
【００１０】この構成によれば、位相比較回路１０１で
基準信号ｂと入力信号aとを比較し、その位相差により
積分回路１０２は電圧制御発信器１０３に所定の電流を
供給する。その信号を受けて電圧制御発信器１０３は所
定の周波数の信号ｃを出力する。出力された信号は、副
分周回路１０６にて１／Ｎに分周され位相比較回路１０
１の基準信号ｂとしてフィードバックされた後、時間の
経過とともに最終的に定常状態になり周波数をロックす
ることができる。また、位相比較回路１０１に入る基準
信号ｂは、副分周回路１０６より出力される副基準信号
eから主分周回路１０５より出力される主基準信号ｄに
スイッチ１０７で切り換えることが可能なため、それぞ
れの分周率でロック状態にすることができる。
基準信号ｂと入力信号aとを比較し、その位相差により
積分回路１０２は電圧制御発信器１０３に所定の電流を
供給する。その信号を受けて電圧制御発信器１０３は所
定の周波数の信号ｃを出力する。出力された信号は、副
分周回路１０６にて１／Ｎに分周され位相比較回路１０
１の基準信号ｂとしてフィードバックされた後、時間の
経過とともに最終的に定常状態になり周波数をロックす
ることができる。また、位相比較回路１０１に入る基準
信号ｂは、副分周回路１０６より出力される副基準信号
eから主分周回路１０５より出力される主基準信号ｄに
スイッチ１０７で切り換えることが可能なため、それぞ
れの分周率でロック状態にすることができる。
【００１１】本発明の第２の態様は、第１の態様におい
て、先ず、スイッチ制御回路１０８により、副分周回路
１０６で生成された副基準信号eが選択される。ＰＬＬ
回路１０４は副基準信号ｅを位相比較回路１０１の基準
信号ｂとして作動する。ＰＬＬ回路１０４が副基準信号
ｅでロック状態に達した後、スイッチ制御回路１０８に
より、主分周回路１０５で生成された主基準信号ｄが選
択される。スイッチ制御回路１０８は、ロック状態に達
するまでに時間を入力信号ａをカウントすることにより
判断する。次に、ＰＬＬ回路１０４は主基準信号ｄを位
相比較回路１０１の基準信号ｂとして作動する。ここ
で、主分周回路１０５を主分周率に設定し、副分周回路
１０６を副分周率に選択し、かつ高速動作させる。
て、先ず、スイッチ制御回路１０８により、副分周回路
１０６で生成された副基準信号eが選択される。ＰＬＬ
回路１０４は副基準信号ｅを位相比較回路１０１の基準
信号ｂとして作動する。ＰＬＬ回路１０４が副基準信号
ｅでロック状態に達した後、スイッチ制御回路１０８に
より、主分周回路１０５で生成された主基準信号ｄが選
択される。スイッチ制御回路１０８は、ロック状態に達
するまでに時間を入力信号ａをカウントすることにより
判断する。次に、ＰＬＬ回路１０４は主基準信号ｄを位
相比較回路１０１の基準信号ｂとして作動する。ここ
で、主分周回路１０５を主分周率に設定し、副分周回路
１０６を副分周率に選択し、かつ高速動作させる。
【００１２】以下、図２に示したクロック信号周波数の
時間推移を参照して説明する。先ず、位相比較回路１０
１の基準信号ｂとして副基準信号ｅが選択された状態で
ＰＬＬ回路１０４が作動し、非ロック状態２０１を経過
し定常状態に推移する。ＰＬＬ回路１０４の動作が安定
した後、次に、位相比較回路１０１の基準信号ｂとして
主基準信号ｄが選択された状態でＰＬＬ回路１０４が作
動し、非ロック状態２０２を経過し安定状態に推移す
る。
時間推移を参照して説明する。先ず、位相比較回路１０
１の基準信号ｂとして副基準信号ｅが選択された状態で
ＰＬＬ回路１０４が作動し、非ロック状態２０１を経過
し定常状態に推移する。ＰＬＬ回路１０４の動作が安定
した後、次に、位相比較回路１０１の基準信号ｂとして
主基準信号ｄが選択された状態でＰＬＬ回路１０４が作
動し、非ロック状態２０２を経過し安定状態に推移す
る。
【００１３】図２に示されるように、最終的に目的周波
数のクロック信号を生成する場合、先ず、副分周率でＰ
ＬＬ回路を作動させ、初期状態で発生する異常周波数領
域に対して高速動作で対応する。これにより、異常周波
数領域でも誤作動することなく安定したロック状態を形
成することができる。次に、主分周率でＰＬＬ回路を作
動させると、再度、非ロック状態を経過して安定状態に
推移するが、既に副分周率でＰＬＬ回路を作動させてい
るため、最初の非ロック状態で現れた異常周波数領域は
存在しない。従って、主分周率でＰＬＬ回路を作動させ
ても、誤作動することなく、速やかに安定したロック状
態を形成することができる。
数のクロック信号を生成する場合、先ず、副分周率でＰ
ＬＬ回路を作動させ、初期状態で発生する異常周波数領
域に対して高速動作で対応する。これにより、異常周波
数領域でも誤作動することなく安定したロック状態を形
成することができる。次に、主分周率でＰＬＬ回路を作
動させると、再度、非ロック状態を経過して安定状態に
推移するが、既に副分周率でＰＬＬ回路を作動させてい
るため、最初の非ロック状態で現れた異常周波数領域は
存在しない。従って、主分周率でＰＬＬ回路を作動させ
ても、誤作動することなく、速やかに安定したロック状
態を形成することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
入力信号の状態に応じ、主分周率で分周する前に、副分
周率で分周して一旦ロック状態にした後、主分周率で分
周してロック状態にすることにより、ＰＬＬ手段の非ロ
ック状態である異常周波数領域での分周回路の誤動作を
防止し、安定したクロック周波数の信号を生成すること
ができる。
入力信号の状態に応じ、主分周率で分周する前に、副分
周率で分周して一旦ロック状態にした後、主分周率で分
周してロック状態にすることにより、ＰＬＬ手段の非ロ
ック状態である異常周波数領域での分周回路の誤動作を
防止し、安定したクロック周波数の信号を生成すること
ができる。
【図１】本発明の実施の形態に係るクロック信号生成回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図２】本発明の実施の形態に係るクロック信号の周波
数の時間推移を説明した図。
数の時間推移を説明した図。
【図３】従来のクロック信号生成回路の構成を示すブロ
ック図。
ック図。
１０１ 位相比較回路 １０２ 積分回路 １０３ 電圧制御発信機 １０４ ＰＬＬ回路 １０５ 主分周回路 １０６ 副分周回路 １０７ スイッチ回路 １０８ スイッチ制御回路 ２０１ 副分周回路で構成されるループの非ロック時間 ２０２ 主分周回路で構成されるループの非ロック時間
Claims (2)
- 【請求項１】 基準信号と入力信号とを比較し、その
位相差信号を出力する位相比較回路、前記位相差信号に
応じて所定のチャージ電流を出力する積分回路及び前記
チャージ電流を受けて所定周波数の信号を出力する電圧
制御発信器を有し、目的とする周波数のクロック信号を
得るＰＬＬ手段と、 前記電圧制御発信器の出力を目的とする分周率で分周し
て主基準信号を生成する主分周回路及び前記電圧制御発
信器の出力を前記分周率に近い分周率でかつ高速動作で
分周して副基準信号を生成する副分周回路を有する分周
手段と、 前記主基準信号及び前記副基準信号の何れか一方を選択
し、前記基準信号として前記位相比較回路に供給するス
イッチ手段と、 前記入力信号をカウントして前記スイッチ手段の切り替
えタイミングを制御するスイッチ制御手段と、を具備し
たことを特徴とするクロック信号生成回路。 - 【請求項２】 前記スイッチ制御手段が、 前記副基準信号を前記基準信号として前記位相比較回路
に供給するループを構成して前記ＰＬＬ手段を作動さ
せ、ロック状態にした後、前記主基準信号を前記基準信
号として前記位相比較回路に供給するループを構成する
ように前記スイッチ手段を制御する、ことを特徴とする
請求項１に記載のクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263755A JP2002076885A (ja) | 2000-08-31 | 2000-08-31 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263755A JP2002076885A (ja) | 2000-08-31 | 2000-08-31 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076885A true JP2002076885A (ja) | 2002-03-15 |
Family
ID=18751257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000263755A Pending JP2002076885A (ja) | 2000-08-31 | 2000-08-31 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012127637A1 (ja) * | 2011-03-22 | 2014-07-24 | 富士通株式会社 | クロック生成回路及びクロック生成回路制御方法 |
-
2000
- 2000-08-31 JP JP2000263755A patent/JP2002076885A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012127637A1 (ja) * | 2011-03-22 | 2014-07-24 | 富士通株式会社 | クロック生成回路及びクロック生成回路制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |