JPH01258510A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、光ディスクあるいは磁気ディスクドライブ装
置等に適用しうるＰＬＬ回路に関し、特に広範囲にわた
る再生速度の変化に対応して常に最適な応答が得られる
ＰＬＬ回路に関する。

〔従来技術］ 光ディスクあるいは磁気ディスクドライブ装置等のディ
ジタル情報記憶装置においては、該装置に記憶された情
報の再生時に、読取りデータを的確に抽出するための再
生タイミングを示すクロッりを生成するためにＰ　Ｌ　
Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路が使
用される。

第９図は、従来から知られているＰＬＬ回路の−ｉ的な
構成を示したものであり、入力の読取りデータと出力ク
ロックとの位相を比較して該位相差に比例した信号を出
力する位相比較器１０１と、位相比較器１０１からの出
力に比例した値と該出力を積分して得た値とを加算した
電圧信号を出力するループフィルタ１０２と、ループフ
ィルタ１０２からの出力電圧に概略比例した周波数の出
力クロックを生成する電圧制御発振器（ＶＣＯ：Ｖ。

ｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　０ｓｉｌｌａｔｏ
ｒ）　　１０３とから構成され、上記した電圧制御発振
器１０３からの出力クロックの位相が入力信号である読
取りデータの位相に追従するように動作する。

上記した構成からなるＰＬＬ回路は、それ自体がフィル
タ特性をもつものであり、帯域幅、ダンピングファクタ
等を適宜な値に設定することにより、入力の読取りデー
タに対する動的な応答（ロックタイム、キャプチャレン
ジ、ジッタ除去特性等）が異なってくるものである。

すなわち、帯域幅を広く設定した場合にはロックタイム
とキャプチャレンジは向上するがジッタ除去特性は劣化
し、帯域幅を狭く設定した場合にはジッタ除去特性は向
上するがロックタイムとキャプチャレンジは劣化する。

また、ダンピングファクタを高く設定した場合にはロッ
クタイムとキャプチャレンジは向上するがジッタ除去特
性は劣化し、ダンピングファクタを低く設定した場合に
はジッタ除去特性は向上するがロックタイムとキャプチ
ャレンジは劣化する。

したがって、上記したＰＬＬ回路における帯域幅、ダン
ピングファクタ等の設定に際しては、入力の読取りデー
タの再生速度ならびに必要なロックタイム等を十分に考
慮した上で選定されなければならない。

ところで、従来、光ディスクにおける記録・再生方式と
してＣＡＶ方式とＣＬＶ方式とが知られている。ＣＡ　
Ｖ　（Ｃｏｎｓｔａｎｔ　Ａｎｇｕｌａｒ　Ｖｅｌｏｃ
ｉｔｙ）方式はディスク上のトラック半径にかかわらず
ディスクを一定回転数で回転させるものであり、ＣＬＶ
　（Ｃｏｎｓｔａｎｔ　Ｌｉｎｅａｒ　Ｖｅｌｏｃｉｔ
ｙ）方式は、記録・再生ピックアップに対するディスク
の線速度が一定となるように、トラックの半径に応じて
ディスクの回転数を変化させるようにしたものである。

なお、上記のＣＡＶ方式ならびにＣＬＶ方式は、一般に
記録・再生速度はトラック半径にかかわらず一定である
。

そして、ＣＬＶ方式では、トラック半径にかかわらず一
定の密度で情報の記録が行なわれるため、ＣＡＶ方式に
比べてディスク面あたりの記憶容量を太き（することが
できる。この反面、ＣＬＶ方式では、トラックの半径に
よりディスクの回転数を変化させなければならないため
、大きく半径の異なるトラック間を高速でアクセスする
ためにはディスクの回転数を短時間で大きく変化させな
ければならない。

このため、大きなトルクのモータが必要になり、装置の
小型化が困難となる。また、アクセス時にモータに大電
流が流れるため、消費電力も大きくなるものである。

このため、上記したＰＬＬ回路の動特性も再生速度に対
応して変化させてやる必要があるが、従来におけるＰＬ
Ｌ回路においては帯域幅、ダンピングファクタ等の設定
が固定されており、ディスク上の内周から外周にわたる
すべての再生速度に対応した最適な応答を得るのは不可
能である。

例えば、ロックタイムが速い再生速度（ディスクの内周
側に相当する速度）に対して最適となるように帯域幅が
設定された従来のＰＬＬ回路では、遅い再生速度（ディ
スクの外周側に相当する速度）に対してはジッタ除去特
性が劣化するため、データの読誤りが生じやすくなると
いった問題があった。

また、ジッタ除去特性が遅い再生速度に対して最適とな
るように帯域幅が設定されている場合は、速い再生速度
に対しては見掛上のロックタイムが長くなり（時間的に
は同じであるが、再生速度が速い分だけロックタイム分
に相当するビット数が長くなる）、ＰＬＬが動作を開始
してから実際にデータの読取りが可能になるまでの期間
が長くなるため、この間は実際に必要な情報とは無関係
の例えば繰返しパターン等を記録しておかなければなら
ず、記憶容量が低減してしまうといった問題があった。

〔目　的〕

本発明は、上記した従来における問題を解消するために
なされたもので、広範囲にわたる再生速度の変化に対応
して最適な応答が得られるようにしたＰＬＬ回路を提供
することを目的とする。

〔構　成〕

本発明は上記の目的を達成させるために、ダンピングフ
ァクタをほぼ一定に保持したまま、再生速度にほぼ比例
して帯域幅を可変する構成とすることにより、広範囲に
わたる再生速度の変化に対応して最適な動特性が得られ
るようにしたことを特徴とするものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１図は、本発明に基づ＜　ＰＬＬ回路の基本構成図で
あり、入力の読取りデータと出力クロックとの位相を比
較して該位相差に比例した信号を出力する位相比較器１
と、位相比較器１からの位相比較出力に概略比例した電
圧■１を発生する比例回路２と、位相比較器１からの位
相比較出力の概略積分値に比例した電圧Ｖ２を発生する
積分回路３と、比例回路２からの電圧Ｖ、と積分回路３
からの電圧■２を入力としこれらの電圧値により制御さ
れた周波数を有する出力クロックを生成する電圧制御発
振器（ＶＣＯ）４とから構成される。

本発明における上記した電圧制御発振器４には、２つの
入力を有する電圧制御発振器が使用され、該２つの入力
端子■ヨ　、■２と出力クロックの周波数Ｆ０との関係
は、概略（１）式で表わされる。

ここで、上記（１）式中のａ、ｂおよびＣはそれぞれ定
数である。

なお、概略（１）式で表わされるような特性を有する電
圧制御発振器としては、例えば第８図にそのブロック構
成図を示すようにＴＩ（テキサスインスツルメンツ）社
の５Ｎ７４ＬＳ６２４．６２８　。

６２９等があり、これらのＦＣ端子の電圧をＶ５、ＲＣ
端子の電圧をＶ２とすることにより、概略（１）式に示
す特性が得られる。

第２図は、上記（１）式の関係を示す入力電圧対出力周
波数特性の一例であり、同図（ａ）は電圧■２をパラメ
ータとした場合の、また同図ω）は電圧■１をパラメー
タとした場合の入力電圧（Ｖ＋　　、Ｖｚ　）と出力ク
ロックの周波数Ｆ０との関係を示したものである。

第１図に示した比例回路２は位相比較器１からの読取り
データと出力クロックとの位相比較出力に概略比例した
電圧■１を出力し、また積分回路３は上記位相比較比゛
力の概略積分値に比例した電圧■２を出力するが、ここ
で、上記の比例回路２ならびに積分回路３の動作基準電
圧を■１゜（すなわち、位相差がＯのときの比例回路２
の出力が■１゜であり、このとき積分回路３はＶ、−Ｖ
ヨ。を積分する）とする。

いま、電圧制御発振器４の出力周波数がｆｏでＰＬＬ回
路が定常状態で動作している場合は、位相比較器１の出
力の位相差はＯであるから、Ｖ。

の動作点Ｖｌ　は ｖ、＝Ｖ、。　　　　　　　　　（２）となる。

また、上記した（１）　、　（２）式より、■２の動作
点Ｖ２は となる。

さらに、上記の（１）式より、電圧制御発振器４の出力
周波数Ｆ０の上記した電圧■、およびＶ２に対する感度
は、それぞれ ＝−−（５） ａＶｚ　　　　　　　ａ　　（Ｖｚ　十ｃ）　２で表わ
される。

したがって、上記した（２）　、　（３）式より得られ
る定常状態におけるＶ＋、Ｖｚの動作点の値より、電圧
制御発振器４の出力周波数がｆｏなる値でＰＬＬ回路が
定常状態で動作している場合の、該電圧制御発振器４の
出力周波数Ｆ０の■、および■２に対する感度は、それ
ぞれ で表わされることがわかる。

上記の（６）　、　（力式は、それぞれ電圧制御発振器
４の出力周波数Ｆ０の比例回路２からの出力電圧■１に
対する感度が出力周波数ｆ０に比例して変化することを
、また積分回路３からの出力電圧■２に対する感度が出
力周波数ｆ０の２乗に比例して変化することを示してい
る。

以上の観点から、出力周波数ｆ０で動作している本発明
によるＰＬＬ回路のブロック線図は、第３図のように表
わされる。第３図中のＫｐは位相比較器１における感度
、Ｐは比例回路２におけるゲイン、ＱおよびＳはそれぞ
れ積分回路３におけるゲインおよび積分系のラプラス演
算子を表わしている。

この第３図に示したブロック線図は、該ブロック線図の
等価変換に基づいて、第４図に示す簡略化した形に書き
替えることができる。第４図に示す等価ブロック線図よ
り、ＰＬＬ回路の開ループゲイン特性は第５図に示すよ
うになる。なお、第５図中に示したω。は開ループゲイ
ン特性の交差周波数、ωには開ループゲイン特性におけ
る零点周波数である。

そして、上記の開ループゲイン特性における交差周波数
（ωＣ）と零点周波数（ωｋ）がωｅ〈ω０の場合は、
ω。、ωｌはそれぞれ近似的にで表わされる。

すなわち、上記の（８）　、　（９）式から理解される
ように、本発明によるＰＬＬ回路においては、開ループ
ゲイン特性の交差周波数ωゎおよび零点周波数ωｌは、
それぞれ電圧制御発振器４の動作周波数（ｆｏ）に比例
して変化し、またこれらの交差周波数ω。と零点周波数
ω〜との比は一定に保持されたまま変化する。このこと
は、ＰＬＬ回路におけるダンピングファクタを一定に保
持したまま、再生速度に比例して帯域幅を変化させるこ
とを意味する。

したがって、本発明によれば広範囲にわたる再生速度の
変化に対しても、常に最適な動特性をもつＰＬＬ回路を
構成することが可能である。

第６図は、第１図に示した本発明によるＰＬＬ回路の構
成を基本とするより詳細な実施例を示す構成図である。

位相比較器１はＤタイプのフリップフロップ１１．１２
．１３と、インバータ１４，１５．１６と、エクスクル
−シブオア１７．１８とから構成され、電圧制御発振器
４からの出力クロックＣＬＫがフリップフロップ１２の
クロック端子に供給されるとともに、上記出力クロック
ＣＬＫをインバータ１４を介して反転して得たクロック
（−ＣＬＫ）がフリップフロップ１１．１３のクロック
端子に供給される。

また、人力信号としての読取りデータＩＮがフリップフ
ロップ１１のデータ端子に供給され、該フリップフロッ
プ１１のＱ出力がフリップフロップ１２のデータ端子に
、更に該フリップフロップ１２のＱ出力がフリップフロ
ップ１３のデータ端子に供給される。

そして、位相比較器１の出力として、インバータ１５．
１６を介して入力の読取りデータＩＮとフリップフロッ
プ１１からのＱ出力がエクスクル−シブオア１７に供給
され、ここで両信号の排他的論理和がとられ第７図に示
すＵＰ信号が出力される。また、フリップフロップ１２
からのＱ出力とフリップフロップ１３からのＱ出力がエ
クスクル−シブオア１８に供給され、ここで両信号の排
他的論理和がとられ第７図に示すＤＮ信号が出力される
。

比例回路２はインバータ２１、バッファ２４、ダイオー
ド２２，２５、抵抗２３．２６、演算増幅器２７とから
構成され、位相比較器１のエクスクル−シブオア１７か
らのＵＰ信号がインバータ２１→ダイオード２２→抵抗
２３を介して、また位相比較器ｌのエクスクル−シブオ
ア１８からのＤＮ信号がバッファ２４→ダイオード２５
→抵抗２６を介して演算増幅器２７の反転入力端子（−
）に供給されるとともに、該演算増幅器２７の非反転入
力端子（＋）には動作基準電圧■１゜が供給されている
。

上記の比例回路２は、位相比較器１からの２つの出力信
号（ＵＰ信号とＤＮ信号）のパルス幅の差に比例した電
圧を出力するように、これら位相比較器１からの出力パ
ルスを平滑化する。したが　゛って、比例回路２からの
出力電圧は位相差に比例した電圧となる。そして、この
比例回路２からの上記位相差に比例した出力電圧■１は
、演算増幅器２７の出力より電圧制御発振器４の一方の
端子（ＦＣ端子）に供給されるとともに、積分回路３に
供給される。

上記の積分回路３は演算増幅器３１と抵抗３２ならびに
コンデンサ３３とから構成され、演算増幅器３１の反転
入力端子（−）に比例回路２からの上記した出力電圧ｖ
Ｉが供給されるとともに、該演算増幅器３１の非反転入
力端子（＋）には動作基準電圧■、。が供給されている
。

そして、上記の積分回路３は比例回路２からの出力電圧
■１を積分し、位相差の積分値に比例した電圧を出力し
、該積分回路３からの上記位相差の積分値に比例した出
力電圧■２は、演算増幅器３１の出力より電圧制御発振
器４の他方の端子（ＲＣ端子）に供給される。

上記の電圧制御発振器４には前述した７１社の５Ｎ７４
ＬＳ６２４．６２８．６２９等が使用されるとともに、
該電圧制御発振器４の特性は前述した（１）式で表わさ
れるものである。

該電圧制御発振器４のＦＣ端子ならびにＲＣ端子には、
上記した比例回路２からの出力電圧■１ならびに積分回
路３からの出力電圧■２がそれぞれ供給され、この出力
からは上記した電圧値（Ｖｌ、Ｖ２）により制御された
周波数を有する出力クロックが発生される。

而して、第７図は第６図の構成からなる位相比較器１の
動作を示したタイミングチャートである。

同図（ａ）に示すように入力信号（読取りデータ）ＩＮ
と出力クロックＣＬＫとの位相が一致している場合は、
位相比較器１からの出力信号であるＵＰ信号とＤＮ信号
のパルス幅は同一となる。また、同図（ｂ）に示すよう
に入力信号（読取りデータ）ＩＮに対して出力クロック
ＣＬＫの位相が遅れている場合は、ＵＰ信号のパルス幅
がＤＮ信号のパルス幅よりも広（なり、逆に同図（Ｃ）
に示すように入力信号（読取りデータ）ＩＮに対して出
力クロックＣＬＫの位相が進んでいる場合は、ＵＰ信号
のパルス幅がＤＮ信号のパルス幅よりも狭くなる。

なお、上記した実施例における電圧制御発振器４の特性
は、比例回路２ならびに積分回路３からのいかなる入力
電圧（Ｖｌ、Ｖｚ）に対しても、厳密に（１）式を満足
する特性である必要はな（、使用する出力周波数の範囲
ならびに（２）式および（３）式より得られる入力電圧
の範囲内において概略（１）式を満たす関係があれば、
本発明の効果を十分に発揮することができるものである
。

〔効　果〕

以上説明した本発明によれば、位相比較出力に概略比例
した電圧値と、該位相比較出力の積分値に概略比例した
電圧値とにより、出力クロックの周波数を制御する構成
としたので、簡単な構成により広範囲にわたる再生速度
に対して自動的に帯域幅を可変することができ、広範囲
にわたる再生速度の変化に対応して常に最適な動特性を
得ることができる。

【図面の簡単な説明】

第１図は本発明によるＰＬＬ回路の基本構成図、第２図
は本発明における電圧制御発振器の入力電圧対出力周波
数特性図、 第３図は本発明によるＰＬＬ回路のブロック線図、 第４図は第３図のブロック線図を等価変換して得た等価
ブロック線図、 第５図は本発明によるＰＬＬ回路の開ループゲイン特性
を示す図、 第６図は本発明の実施例を示す詳細構成図、第７図は本
発明における位相比較器の動作を説明するためのタイミ
ングチャート、 第８図は本発明に使用される電圧制御発振器の一例を示
すブロック構成図、 第９図は一般的なＰＬＬ回路の構成図である。 １・・・位相比較器、２・・・比例回路、３・・・積分
回路、４・・・電圧制御発振器。 （（１）ＩＮとＣＬＫの位相が一致している場合（ｂ）
ＩＮに対してＣＬＫの位相が遅れている場合第７図

Claims (2)

【特許請求の範囲】
1. （１）入力信号と出力クロック信号とが入力され、これ
   ら両信号間の位相差を検出して出力する位相比較器（１
   ）と、 上記位相比較器からの上記位相差に基づく出力を該位相
   差に概略比例した電圧値Ｖ＿１に変換する比例回路（２
   ）と、 上記位相比較器または比例回路からの上記位相差に基づ
   く出力を該位相差の積分値に概略比例した電圧値Ｖ＿２
   に変換する積分回路（３）と、上記比例回路からの出力
   電圧Ｖ＿１と積分回路からの出力電圧Ｖ＿２とを入力と
   し、これら両電圧値により制御された周波数を有する出
   力クロック信号を発生する電圧制御発振器（４）とを備
   えたことを特徴とするＰＬＬ回路。
2. （２）電圧制御発振器（４）で発生される出力クロック
   信号の周波数Ｆ＿０が、比例回路（２）の出力電圧Ｖ＿
   １、積分回路（３）の出力電圧Ｖ＿２および定数ａ、ｂ
   、ｃにより、概略 ▲数式、化学式、表等があります▼ で表わされることを特徴とする請求項１記載のＰＬＬ回
   路。