JPH03212860A - クロック生成用ｐｌｌ回路を含む読取線速度可変型ディスク記録情報再生装置 - Google Patents

クロック生成用ｐｌｌ回路を含む読取線速度可変型ディスク記録情報再生装置

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JPH03212860A
JPH03212860A JP2008002A JP800290A JPH03212860A JP H03212860 A JPH03212860 A JP H03212860A JP 2008002 A JP2008002 A JP 2008002A JP 800290 A JP800290 A JP 800290A JP H03212860 A JPH03212860 A JP H03212860A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、クロック生成用ＰＬＬ　（フェーズ・ロック
ド・ループ）回路に関し、特にディスクからの読取信号
中に含まれるクロック成分に位相同期したクロックを生
成して再生クロックとするＰＬＬ回路に関する。
背景技術 ディスク状記録担体への情報の記録方式として、ＣＡＶ
　（定角速度）方式とＣＬＶ　（定線速度）方式とがあ
る。ＣＬＶ記録方式によるディスク（以下、単にＣＬＶ
ディスクと称する）は、ＣＡＶ記録方式によるディスク
に比して約２倍の情報を記録することができるという利
点を有している。このため、ＣＤ（コンパクト・ディス
ク）と称されるディジタル・オーディオ・ディスクや、
ＣＤと基本的な記録フォーマットが同一であってディジ
タル・データの記憶媒体として用いられるＣＤ−ＲＯＭ
では、ＣＬＶ記録方式が採られている。
このＣＬＶディスクから記録情報を読み取るためには、
ディスクからの読取信号中に含まれるクロック成分に位
相同期したクロックを生成する必要がある。このクロッ
ク生成のために、ＰＬＬ回路が広く用いられている。
ところで、近年、ＣＤ−ＲＯＭから所望のデータを迅速
に読み出すために、ＣＤ−ＲＯＭの高速アクセス化が進
められている。しかしながら、単にアクセスを高速にし
ても、大量のデータ、例えば画像情報等のデータを扱う
場合、データの読出しに時間がかかり、トータルでのデ
ータ読出しに要する時間を短縮するにも限界があるため
、ＣＤ−ＲＯＭからの記録情報の読取りの高速化が必要
となる。ＣＤ−ＲＯＭからの記録情報の読取りを高速に
するためには、通常の線速度よりも高速、例えば２倍、
４倍等の線速度で記録情報を読み取ることになる。
このように、ＣＤ−ＲＯＭからのデータ読出しの高速化
を図るべく２倍、４倍等の線速度で記録情報の読取りを
行なう場合、クロック生成用ＰＬＬ回路におけるＶＣＯ
＜電圧制御発振器）の発振周波数も線速度に応じて変更
する必要がある。そのために、線速度に対応した発振周
波数のｖＣＯを複数個設け、線速度に応じて切り換える
ようにすることが考えられるが、回路構成が複雑になり
かつコスト高となる。
発明の概要 ［発明の目的］ そこで、本発明は、回路構成が簡単かつ低コストにて線
速度の変化に対応可能なりロック生成用ＰＬＬ回路を提
供することを目的とする。
［発明の構成］ 本発明によるクロック生成用ＰＬＬ回路は、所定の線速
度を指定する指定手段を備え、この指定手段による指定
線速度にてディスクからの記録情報の読取りをなすディ
スク演奏装置において、ディスクからの読取信号中に含
まれるクロック成分に位相同期したクロックを生成して
再生クロックとするクロック生成用ＰＬＬ回路であって
、所定発振周波数のｖＣＯと、このｖｃｏの発振出力を
前記指定線速度に対応した分周比で分周して前記再生ク
ロックとして出力する分周手段と、前記読取信号中のク
ロック成分と前記再生クロック信号との位相差に応じた
位相エラー信号を発生する位相比較手段と、前記位相エ
ラー信号を増幅してＶＣＯの制御電圧とすると共にその
ゲインが前記指定線速度に応じて可変な可変ゲインアン
プとからなる構成となっている。
［発明の作用］ 本発明によるクロック生成用ＰＬＬ回路においては、Ｖ
ＣＯの発振出力を指定線速度に対応した分周比で分周し
て再生クロックとして出力すると共に、この再生クロッ
クと読取信号中のクロック成分との位相差に応じた位相
エラー信号を増幅してｖＣＯの制御電圧とする可変ゲイ
ンアンプのゲインを指定線速度に応じて変化せしめる。
実施例 以下、本発明の実施例を図に基づいて詳細に説明する。
第１図において、ディスク１にはディジタル情報データ
が例えばＥ　Ｆ　Ｍ　（Ｅｌｇｈｔ　ｔｏ　Ｆｏｕｒｔ
ｅｅｎ　Ｎ。
ｄｕｌａｔｉｏｎ）方式によって記録されている。この
記録の際に、線記録密度を向上させることにより、前後
の記録パターンが再生信号に干渉を与え、位相シフトを
生じさせるいわゆるパターンピークシフト現象を生じる
ことが知られている。このディスク１はスピンドルモー
タ２によって回転駆動され、その記録情報は光学式ピッ
クアップ３によって読み取られる。ピックアップ３は、
ディスク半径方向において移動自在に設けられたスライ
ダー（図示せず）により担持されている。このピックア
ップ３から出力される読取ＲＦ倍信号ＲＦ補償回路４に
供給される。
ＲＦ補償回路４は、先述したパターンピークシフト現象
に起因する読取ＲＦ倍信号位相シフトを補正することに
よりＲＦ倍信号位相特性の補償をなす位相シフト回路４
Ａと、ピックアップ３の情報読取用光スポットのアパー
チャー効果による読取ＲＦ倍信号高域成分の減衰分を補
正することによりＲＦ倍信号周波数特性の補償をなす高
域強調回路４Ｂとからなり、両回路４Ａ、４Ｂの補償特
性が可変な構成となっている。すなわち、位相シフト回
路４Ａ及び高域強調回路４Ｂは各々可変容量ダイオード
ＶＣＩ、ＶＣ２を有しており、これら可変容量ダイオー
ドＶＣ，，ＶＣ２の各々にバイアス電圧として印加され
るコントロール電圧Ｖ１〜ｙ３　　（ｖｌ　＜ｖ２　＜
ｖ３　）の値に応じてその補償特性が変化する構成とな
っている。補償特性を変化させるためのコントロール電
圧ｖ１〜■３は、システムコントローラ６から出力され
る制御コードの内容に応じてコントロール電圧発生回路
５から択一的に出力される。
システムコントローラ６は例えばマイクロコンピュータ
によって構成され、操作部７において情報読取のための
線速度として例えば基準線速度（１倍）、その２倍及び
４倍の３段階のうちのいずれか１が指定された場合、そ
の指定線速度に応じた制御コードｆｓＥＬｏ、　　ｆｓ
ＥＬｌを出力するようになっている。制御コードｆｓＥ
ＬＱ、　　ｆｓＥＬｌの内容は、例えば、 次表のように規定される。
表 ＲＦ補償回路４において位相及び周波数特性の補償がな
されたＲＦ倍信号、データスライス回路８で波形整形さ
れて方形波パルスに変換された後、復調回路９、本発明
によるクロック生成用ＰＬＬ回路１０及び同期検出回路
１１に供給される。復調回路９は方形波パルスのＥＦＭ
信号の復調処理並びに誤りの検出及び訂正を行なってデ
ータを復調する構成となっている。この復調データは、
デコーダ１２において復号処理されて禰像データや各種
のコントロールデータに変換される。これらデータはバ
ッファメモリ１３に一旦書き込まれた後データバス（図
示せず）に高速で転送される。
本発明によるクロック生成用ＰＬＬ回路１０は、ＥＦＭ
信号系列中のクロック成分を抽出し、抽出されたクロッ
ク成分に同期した所定周波数のパルスを生成して再生ク
ロックとして出力する構成となっている。すなわち、方
形波パルスのＥＦＭ信号と再生クロックとの位相を比較
する位相比較器１４が設けられており、その比較出力の
低域成分がＬＰＦ　（ローパスフィルタ）１５を通過し
て位相エラー信号となる。この位相エラー信号は可変ゲ
インアンプ１６で増幅されてＶＣＯ１７の制御電圧とな
る。ＶＣＯ１７の発振周波数ｆ、は、例えば３４．５７
４４［ＭＨ２］である。可変ゲインアンプ１６はシステ
ムコントローラ６から供給される制御コードｆｓＥＬｏ
、　　ｆｓＥＬｌの内容に応じてゲインが１倍。
２倍及び４倍の線速度に対して＋１２ｄＢ、　＋６ｄＢ
及びＯｃＢと変化する構成となっている。ＶＣＯＩ７か
ら出力されるクロックは３段直列接続された１／２分周
器１８〜２０によって１／８分周されて３人力セレクタ
２１の一人力に、また１／２分周器１８．１９によって
１／４分周されてセレクタ２１の他人力に、さらに１７
２分周器１８によって１／２分周されてセレクタ２１の
残りの他人力になる。セレクタ２１はシステムコントロ
ーラ６から供給される制御コードｆｓＥＬＯ，ｆｓＥＬ
ｌの内容に基づいて１倍、２倍及び４倍の線速度に対し
て１／８．１／４及び１７２分周したクロックを再生ク
ロックとして出力する構成となっている。
この再生クロックは同期検出回路１１及びＣＬＶサーボ
回路２２に供給される。
かかる構成のクロック生成用ＰＬＬ回路１０にオイテハ
、ＶＣＯ１７の発振周波数を３４．５７４４［ＭＨ２］
とし、その出力クロックを指定線速度に対応した分周比
で分周して１倍、２倍及び４倍の指定線速度に対して４
４２１８［ＭＨｚ］、　　８．８４３８［ＭＨｚ］及び
１７．２８７２［ＭＨｚ］の周波数の再生クロックを得
るようにしているので、指定線速度の変化に対して単一
のＶＣＯ１７で対応できることになる。しかしながら、
分周比が異なるため、ＬＰＦ１５の後段における可変ゲ
インアンプ１６のゲインを例えばＯｄ３に固定とした場
合、セレクタ２１の後段でのｖＣＯ感度は、４倍の指定
線速度に対して２倍、１倍では−６４３，−１２ｄＢと
なる。これにより、４倍の指定線速度に対して２倍、１
倍では、第２図に示すように、ループ帯域が１／２．１
／４と低下することになる。そのため、偏芯追従能力が
低下し、データの読取り誤り率が増加することになる。
ところが、本発明においては、可変ゲインアンプ１６の
ゲインを指定線速度に対応して変化させ、４倍の指定線
速度に対して２倍、１倍では＋６ｄＢ。
＋１２出だけ高くする構成となっていることにより、第
３図に示すように、ループゲインが線速度の変化に拘ら
ず一定となるため、それぞれの指定線速度に対して最適
なループ帯域を確保できることになる。そのため、偏芯
によるデータの読取り誤り率の増加を防止できることに
なる。
同期検出回路１１は方形波パルスのＥＦＭ信号から再生
クロックによって記録時に挿入された同期信号を抽出し
て再生同期信号として出力する構成となっている。
ＣＬＶサーボ回路２２において、ＰＬＬ回路１０からの
再生クロックは、同期検出回路１１からの再生同期信号
によりリセットされる分周器２３によって１／１４７Ｘ
４分周される。この分周クロックは再生同期信号に同期
したデユーティ比５０％のパルスとなり、先述したメモ
リ１３の書込みクロックとして用いられる。また、この
書込みクロックは速度検出器２４の一人力になると共に
、１／８分周器２５によって１／８分周されて３人力セ
レクタ２８の一人力に、さらに１７２分周器２６を経る
ことによって１６分周されてセレクタ２８の抽入力に、
さらに１／２分周器２７を経ることによって３２分周さ
れてセレクタ２８の残りの抽入力になる。セレクタ２８
はシステムコントローラ６から供給される制御コードｆ
ｓＥＬＯ，ｆｓＥＬｌの内容に基づいて１倍、２倍及び
４倍の線速度に対して１／８．１／１６及び１／３２分
周したクロックを出力する構成となっている。このクロ
ックは位相比較器２９の一人力となる。
一方、クリスタル発振器３０からは３３．８６８８ＭＨ
ｚのクロックが基準同期信号として出力される。この基
準クロックは３段直列接続された１／２分周器３１〜３
３によって１／８分周されて３人力セレクタ３４の一人
力に、また１／２分周器３１゜３２によって１／４分周
されてセレクタ３４の抽入力に、さらに１／２分周器３
１によって１７２分周されてセレクタ３４の残りの抽入
力になる。
セレクタ３４はシステムコントローラ６から供給される
制御コードｆｓＥＬＯ，ｆｓＥＬｌの内容に基づいて１
倍、２倍及び４倍の線速度に対して１／８゜１／４及び
１／２分周したクロックをマスタークロックとして出力
する構成となっている。このマスタークロックは速度検
出器２４の抽入力になると共に、分周器３５で１／９６
８６分周されて先述したメモリ１３の読出しクロックと
して用いられる。この読出しクロックは１／８分周器３
６によって１／８分周されて３人力セレクタ３９の一人
力に、さらに１／２分周器３７を経ることによって１６
分周されてセレクタ３９の抽入力に、さらに１７２分周
器３８を経ることによって３２分周されてセレクタ３９
の残りの抽入力になる。セレクタ３９はシステムコント
ローラ６から供給される制御コードｆｓＥＬＯ，ｆｓＥ
Ｌｌの内容に基づいて１倍、２倍及び４倍の線速度に対
して１／８．　１／１６及び１／３２分周したクロック
を出力する構成となっている。このクロックは位相比較
器２９の抽入力となる。
速度検出器２４は、マスタークロックと書込みクロック
との周波数差に応じたパルス幅の速度エラー信号を出力
する構成となっている。この速度エラー信号は係数器４
０で係数Ｋｖが乗じられて加算器４１の一人力となる。
一方、位相比較器２９はセレクタ２８．３９の各出力ク
ロックの位相差、すなわち書込みクロック及びマスター
クロックを指定線速度に対応した分周比で分周して得ら
れる各分周クロックの位相差に応じたパルス幅の位相エ
ラー信号を出力する構成となっている。この位相エラー
信号は係数器４２で係数Ｋｐが乗じられて加算器４１の
抽入力となる。加算器４１は、係数に■が乗じられた速
度エラー信号と係数Ｋｐが乗じられた位相エラー信号と
を加算してスピンドルエラー信号として出力する。この
スピンドルエラー信号は可変ゲインアンプ４３を経てス
ピンドルモータ２に供給される。可変ゲインアンプ４３
はシステムコントローラ６から供給される制御コードｆ
ｓＥＬｏ、　　ｆｓＥＬｌの内容に応じてゲインが１倍
、２倍及び４倍の線速度に対して０ｃｔ３．　＋６ｄＢ
及び＋１２ｄ３と変化する構成となっている。
かかる構成のＣＬＶサーボ回路２２によって線速度が一
定となるように、しかも操作部７で指定された線速度と
なるようにディスク１の回転速度制御がなされるのであ
る。
なお、上記実施例では、ＶＣＯ１７の出力パルスを分周
する分周器１８〜２０、書込みクロックを分周する分周
器２５〜２７、クリスタル発振器３０の出力クロックを
分周する分周器３１〜３３及び読出しクロックを分周す
る分周器３６〜３８をそれぞれ３段直列接続することに
より、指定線速度に対応した周波数のクロックを得る構
成としたが、指定線速度に対応した分周比を有する分周
器を各セレクタに対して並列接続するように構成しても
良く、同様に、指定線速度に対応した周波数のクロック
を得ることができる。
発明の詳細 な説明したように、本発明によるクロック生成用ＰＬＬ
回路においては、ＶＣＯの発振出力を指定線速度に対応
した分周比で分周して再生クロックとして出力すると共
に、この再生クロックと読取信号中のタロツク成分との
位相差に応じた位相エラー信号を増幅してＶＣＯの制御
電圧とする可変ゲインアンプのゲインを指定線速度に応
じて変化せしめる構成となっているため、指定線速度の
変化に対して単一のｖＣＯで対応でき、しかも指定線速
度の変化に拘らず常に安定したループ特性を得ることが
でき、よって線速度の高速化によるデータ読出しの高速
化を達成できることになる。
【図面の簡単な説明】
第１図は本発明によるクロック生成用ＰＬＬ回路を含む
ディスク演奏装置の一実施例を示す一部回路を含むブロ
ック図、第２図は第１図における可変ゲインアンプのゲ
インを０ｃｔ３に固定としたときのループ特性図、第３
図は第１図における可変ゲインアンプのゲインを指定線
速度に対応して変化させたときのループ特性図である。 主要部分の符号の説明 ３・・・・・・光学式ピックアップ ４・・・・・・ＲＦ補償回路 ５．５Ａ・・・・・・コントロール電圧発生回路９・・
・・・・復調回路 １０・・・・・・クロック生成用ＰＬＬ回路１１・・・
・・・同期検出回路 ２２・・・・・・ＣＬＶサーボ回路

Claims (1)

  1. 【特許請求の範囲】 所定の線速度を指定する指定手段を備え、この指定手段
    による指定線速度にてディスクからの記録情報の読取り
    をなすディスク演奏装置において、前記ディスクからの
    読取信号中に含まれるクロック成分に位相同期したクロ
    ックを生成して再生クロックとするクロック生成用ＰＬ
    Ｌ回路であって、所定発振周波数の電圧制御発振器と、 前記電圧制御発振器の発振出力を前記指定線速度に対応
    した分周比で分周して前記再生クロックとして出力する
    分周手段と、 前記読取信号中のクロック成分と前記再生クロック信号
    との位相差に応じた位相エラー信号を発生する位相比較
    手段と、 前記位相エラー信号を増幅して前記電圧制御発振器の制
    御電圧とすると共にそのゲインが前記指定線速度に応じ
    て可変な可変ゲインアンプとからなることを特徴とする
    クロック生成用ＰＬＬ回路。
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