JP6507378B2 - 整流回路および、これを備えた非接触給電装置 - Google Patents
整流回路および、これを備えた非接触給電装置 Download PDFInfo
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Description
本発明は整流回路に関し、特に、電圧比較器の出力信号で一方向に電流を流し、逆方向への電流を遮断する電流スイッチング手段を備えた整流回路と、これを電力供給部に設けた非接触給電装置とに関するものである。
電源としてバッテリーを持つことができないＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）カードやＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｅｒ）タグでは通信元によって出力される電磁界からアンテナを介して電力を取り出し、通信を行う。
近年、ＩＣカードは個人認証のセキュリティ強化を目的とし、より多くの生体情報を不揮発メモリに保存する方向にある。これに伴い、より多くデータを短時間に処理するために、内蔵するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の高速化や、メモリへのアクセス速度の向上が求められている。一般にＣＰＵの高速化やメモリアクセス速度の向上はより多くの電力消費を伴うため、ＩＣカードは電磁界から、より効率的に電力を取り出して動作することが求められる。
また、ＲＦＩＤタグはＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）機能を搭載したモバイル端末の普及に伴い、機器間の認証等に広く利用されている。モバイル端末は、長時間動作が要求されるため、内蔵するバッテリーの消費電力を抑えるようＲＦＩＤタグとの通信のための電磁界出力を小さくする必要がある。また通信を行う機器間の位置ずれや距離のマージンも必要なため、ＲＦＩＤタグは小さな電磁界から効率良く電力を取り出し、低消費電力で動作することが求められる。
電磁界から電力を取り出すためには、アンテナ端に発生する交流電圧から直流電源を生成する必要があり、この機能を実現するために整流回路が使用される。一般にＩＣカードやＲＦＩＤタグ用のＩＣチップはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで製造されるため、整流回路はＭＯＳトランジスタで構成され、特許文献１に記載されている図１２のような回路が使用されていた。
図１２に示す整流回路はＰチャネルＭＯＳトランジスタＴｒ１のソースに端子Ａが、ドレインが共通接続されたゲートに端子Ｋがそれぞれ接続されている。一方、ＰチャネルＭＯＳトランジスタＴｒ１のバックゲートの接続先を選択するためのＰチャネルＭＯＳトランジスタＴｒ２は、ソースが端子Ａに接続され、ゲートが端子Ｋに接続されている。また同様にＰチャネルＭＯＳトランジスタＴｒ１のバックゲートの接続先を選択するためのＰチャネルＭＯＳトランジスタＴｒ３は、ソースが端子Ｋに接続され、ゲートが端子Ａに接続されている。そして、ＰチャネルＭＯＳトランジスタＴｒ２とＰチャネルＭＯＳトランジスタＴｒ３との両者のドレインは共通に接続され、ＰチャネルＭＯＳトランジスタＴｒ１のバックゲートへ接続されている。
図１２の回路において、端子Ａの電圧が端子Ｋの電圧よりＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｐ以上となった場合、ＰチャネルＭＯＳトランジスタＴｒ１は導通して端子Ａから端子Ｋへ電流が流れる。このとき同時にＰチャネルＭＯＳトランジスタＴｒ２も導通し、ＰチャネルＭＯＳトランジスタＴｒ１のバックゲートとソースの電圧が同じになるため、寄生ダイオードＤ１によるリーク電流を防止し、電力損失を防いでいる。また、端子Ａの電圧が端子Ｋの電圧より低くなった場合、ＰチャネルＭＯＳトランジスタＴｒ１が遮断して端子Ｋから端子Ａへ流れる電流を遮断する。このとき端子Ａの電圧が端子Ｋの電圧に対して閾値電圧Ｖｔｐより小さくなるとＰチャネルＭＯＳトランジスタＴｒ３が導通し、ＰチャネルＭＯＳトランジスタＴｒ１のバックゲートとドレインの電圧が同じになるため、寄生ダイオードＤ２によるリーク電流を防止し、電力損失を防いでいる。また、回路全てがＭＯＳトランジスタで構成されているため、電流スイッチング時にＰＮ接合型ダイオードの逆回復時間による速度低下がなく、高速なスイッチングを実現することができる。
しかし、図１２の回路において、端子Ａから端子Ｋに対して電流Ｉｄを流すためには、端子Ａの電圧を端子Ｋの電圧に対してＭＯＳトランジスタの閾値電圧Ｖｔｐ高くする必要があり、このときにＶｔｐ×Ｉｄの電力損失が発生するという欠点があった。
前記閾値電圧による電力損失を低減する手段として、ＭＯＳトランジスタで構成されたダイオードをＭＯＳスイッチに置き換えた整流回路が特許文献２に記載されており、図１３に示す。
図１３に示す整流回路はＮチャネルＭＯＳトランジスタ６１のソースに端子Ａが、ドレインに端子Ｋが、ゲートに電圧比較器６２の出力ノード６５がそれぞれ接続されている。電圧比較器６２はそれぞれエミッタと、コレクタと、ベースとを有する２つのバイポーラトランジスタ６８，６９と２つ抵抗６６，６７とを備え、バイポーラトランジスタ６８のエミッタが電圧比較器６２の正入力であり、バイポーラトランジスタ６９のエミッタが電圧比較器６２の負入力であり、前記２つの抵抗６６と６７がバイポーラトランジスタ６８と６９のコレクタ間にそれぞれ直列に接続され、バイポーラトランジスタ６８のコレクタが電圧比較器６２の出力ノード６５であり、２つのバイポーラトランジスタ６８と６９のベースがバイポーラトランジスタ６９のコレクタに接続された構成である。
図１３の回路において、端子Ａの電圧が端子Ｋの電圧より大きくなった場合、バイポーラトランジスタ６８が遮断し、抵抗６６により電圧比較器６２の出力ノード６５がプルアップされる。この結果、ＭＯＳトランジスタ６１が導通し、端子Ａから端子Ｋへ電流が流れる。また、端子Ａの電圧が端子Ｋの電圧より小さくなった場合、バイポーラトランジスタ６８が導通して抵抗６６に電流を流し、電圧比較器６２の出力ノード６５の電圧が低下する。この結果、ＭＯＳトランジスタ６１が遮断し、端子Ｋから端子Ａへの電流が遮断される。バイポーラトランジスタ６８および６９が同一形状で構成され、抵抗６６および６７の抵抗値が同一である場合、端子Ａから端子Ｋに電流を流し、逆方向の電流を遮断する端子Ａの電圧はほぼ端子Ｋの電圧と同一であり、図１２の回路の欠点であるＭＯＳトランジスタの閾値電圧による電力損失を低減することができる。
特許文献２と同様にＭＯＳスイッチを使用した整流回路の別の実現方法は非特許文献１および非特許文献２にも記載されている。
Ｃ．−Ｓ． Ａ． Ｇｏｎｇ， ｅｔ ａｌ．，"Ｅｆｆｉｃｉｅｎｔ ＣＭＯＳ Ｒｅｃｔｉｆｉｅｒ ｆｏｒ Ｉｎｄｕｃｔｉｖｅｌｙ Ｐｏｗｅｒ−Ｈａｒｖｅｓｔｅｄ Ｉｍｐｌａｎｔｓ"， Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ２００８．
Ｓ． Ｇｕｏ， ｅｔ ａｌ．，"Ａｎ Ｅｆｆｉｃｉｅｎｃｙ−Ｅｎｈａｎｃｅｄ ＣＭＯＳ Ｒｅｃｔｉｆｉｅｒ Ｗｉｔｈ Ｕｎｂａｌａｎｃｅｄ−Ｂｉａｓｅｄ Ｃｏｍｐａｒａｔｏｒｓ ｆｏｒ Ｔｒａｎｓｃｕｔａｎｅｏｕｓ−Ｐｏｗｅｒｅｄ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ Ｉｍｐｌａｎｔｓ"， ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．４４， Ｎｏ．６， ｐｐ．１７９６−１８０４， Ｊｕｎｅ ２００９．
図１３に示した回路をＩＣカードおよびＲＦＩＤタグ用のＩＣチップに搭載する場合、製造コストの上昇を抑えるためにＣＭＯＳプロセスで製造する必要があり、バイポーラトランジスタ６８および６９はＮチャネルＭＯＳトランジスタに置き換える必要がある。この回路図を図１４に示す。一般に２つのＭＯＳトランジスタの閾値電圧の相対ばらつきはバイポーラトランジスタの相対ばらつきよりも大きく、バイポーラトランジスタをＭＯＳトランジスタに置き換えると電圧比較器６２の入力オフセット電圧が増大し、端子Ａの電圧が端子Ｋの電圧よりも低い場合に端子Ｋから端子Ａへの逆方向電流が遮断できずに電力損失が発生する。この電力損失の原因となる閾値電圧のばらつきを低減するためにはＭＯＳトランジスタのゲート面積を大きくする必要があるが、この結果ＮチャネルＭＯＳトランジスタ７０および７１のゲート容量が増加し、端子Ｋに交流電圧を印加した場合に電圧比較器６２の応答遅延が大きくなる。この電圧比較器６２の応答遅延は逆方向電流を発生させて電力損失につながる。
非特許文献１および非特許文献２には整流回路の別の実現方法が提示されているが、動作周波数はそれぞれ１．５ＭＨｚ〜２ＭＨｚ程度であり、ＩＣカードおよびＲＦＩＤタグへの適用に必要な１３．５６ＭＨｚ以上の周波数での動作が実現できていない。
本発明は、電力損失が小さく、高周波動作が可能な整流回路を提供し、この整流回路を電源回路に搭載して電力供給能力を改善したＩＣカードおよびＲＦＩＤタグに代表される非接触給電装置を提供することを目的とする。
上述の課題を解決する第１の整流回路は、第１の端子（Ａ）と第２の端子（Ｋ）と第３の端子（ＶＲ）とを備え、前記第１の端子（Ａ）から前記第２の端子（Ｋ）への一方向に電流を流し、かつ前記第２の端子（Ｋ）から前記第１の端子（Ａ）への逆方向の電流を阻止する整流回路であって、前記第３の端子（ＶＲ）の電圧は前記第１の端子（Ａ）の電圧より高く設定され、正入力端子と、負入力端子と、比較出力端子とを有する電圧比較器（Ｂ１）と、ソース端子（Ｓ）と、ドレイン端子（Ｄ）と、制御端子（Ｇ）とを有する電流スイッチング手段（ＳＷ０）と、前記電流スイッチング手段のソース端子（Ｓ）と制御端子（Ｇ）との間を導通または遮断する第１のスイッチング手段（ＳＷ１）と、前記電流スイッチング手段の制御端子（Ｇ）と前記第３の端子（ＶＲ）との間を導通または遮断する第２のスイッチング手段（ＳＷ２）と、前記第１の端子（Ａ）と前記第３の端子（ＶＲ）とを入力端子とし、電圧出力端子を有する基準電圧生成器（Ｂ２）とを備え、前記電圧比較器（Ｂ１）の負入力端子に前記基準電圧生成器（Ｂ２）の電圧出力端子が接続され、前記電圧比較器（Ｂ１）の正入力端子に前記第２の端子（Ｋ）が接続され、前記電圧比較器（Ｂ１）の比較出力端子は前記第１のスイッチング手段（ＳＷ１）と前記第２のスイッチング手段（ＳＷ２）とに接続され、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より高いときに前記第１のスイッチング手段（ＳＷ１）を導通、第２のスイッチング手段（ＳＷ２）を遮断して前記電流スイッチング手段（ＳＷ０）を遮断し、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より低いときに前記第１のスイッチング手段（ＳＷ１）を遮断、第２のスイッチング手段（ＳＷ２）を導通して前記電流スイッチング手段（ＳＷ０）を導通することを特徴とする。
また、別の解決手段である第２の整流回路は、第１の端子（Ａ）と第２の端子（Ｋ）と第３の端子（ＶＲ）とを備え、前記第１の端子（Ａ）から前記第２の端子（Ｋ）への一方向に電流を流し、かつ前記第２の端子（Ｋ）から前記第１の端子（Ａ）への逆方向の電流を阻止する整流回路であって、前記第３の端子（ＶＲ）の電圧は前記第２の端子（Ｋ）の電圧より低く設定され、正入力端子と、負入力端子と、比較出力端子とを有する電圧比較器（Ｂ１）と、ソース端子（Ｓ）と、ドレイン端子（Ｄ）と、制御端子（Ｇ）とを有する電流スイッチング手段（ＳＷ０）と、前記電流スイッチング手段のソース端子（Ｓ）と制御端子（Ｇ）との間を導通または遮断する第１のスイッチング手段（ＳＷ１）と、前記電流スイッチング手段の制御端子（Ｇ）と前記第３の端子（ＶＲ）との間を導通または遮断する第２のスイッチング手段（ＳＷ２）と、前記第２の端子（Ｋ）と前記第３の端子（ＶＲ）とを入力端子とし、電圧出力端子を有する基準電圧生成器（Ｂ２）とを備え、前記電圧比較器（Ｂ１）の負入力端子に前記基準電圧生成器（Ｂ２）の電圧出力端子が接続され、前記電圧比較器（Ｂ１）の正入力端子に前記第１の端子（Ａ）が接続され、前記電圧比較器（Ｂ１）の比較出力端子は前記第１のスイッチング手段（ＳＷ１）と前記第２のスイッチング手段（ＳＷ２）とに接続され、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より高いときに前記第１のスイッチング手段（ＳＷ１）を遮断、第２のスイッチング手段（ＳＷ２）を導通して前記電流スイッチング手段（ＳＷ０）を導通し、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より低いときに前記第１のスイッチング手段（ＳＷ１）を導通、第２のスイッチング手段（ＳＷ２）を遮断して前記電流スイッチング手段（ＳＷ０）を遮断することを特徴とする。
本発明によれば、電力損失が小さく高周波動作が可能な整流回路と、電力供給能力が改善された非接触給電装置とを実現することができる。
《第１の実施形態》
図１に本発明の第１の実施形態に係る整流回路の構成の一例を示す。図１の整流回路は３つの端子ＡとＫとＶＲを備え、電流スイッチング手段としてのＮチャネルＭＯＳトランジスタＳＷ０と電圧比較器Ｂ１と基準電圧生成器Ｂ２とで構成される。ＮチャネルＭＯＳトランジスタＳＷ０のソースとゲートとの間にスイッチとして動作するＮチャネルＭＯＳトランジスタＳＷ１を接続し、ＮチャネルＭＯＳトランジスタＳＷ０のゲートと端子ＶＲとの間にスイッチとして動作するＰチャネルＭＯＳトランジスタＳＷ２を接続している。ＮチャネルＭＯＳトランジスタＳＷ０はトリプルウェル上に構成され、バックゲートはソースに接続されると同時にＮウェル基板に接続されている。また、ＱＮはＮチャネルＭＯＳトランジスタＳＷ０に内蔵される寄生バイポーラトランジスタを示す。
図１に本発明の第１の実施形態に係る整流回路の構成の一例を示す。図１の整流回路は３つの端子ＡとＫとＶＲを備え、電流スイッチング手段としてのＮチャネルＭＯＳトランジスタＳＷ０と電圧比較器Ｂ１と基準電圧生成器Ｂ２とで構成される。ＮチャネルＭＯＳトランジスタＳＷ０のソースとゲートとの間にスイッチとして動作するＮチャネルＭＯＳトランジスタＳＷ１を接続し、ＮチャネルＭＯＳトランジスタＳＷ０のゲートと端子ＶＲとの間にスイッチとして動作するＰチャネルＭＯＳトランジスタＳＷ２を接続している。ＮチャネルＭＯＳトランジスタＳＷ０はトリプルウェル上に構成され、バックゲートはソースに接続されると同時にＮウェル基板に接続されている。また、ＱＮはＮチャネルＭＯＳトランジスタＳＷ０に内蔵される寄生バイポーラトランジスタを示す。
さらに、基準電圧生成器Ｂ２はゲートとドレインとが共通接続されたＮチャネルＭＯＳトランジスタＭ２と抵抗Ｒ２とで構成され、端子ＶＲとＮチャネルＭＯＳトランジスタＭ２のドレインとの間に抵抗Ｒ２が接続され、端子ＡがＮチャネルＭＯＳトランジスタＭ２のソースに接続され、ＮチャネルＭＯＳトランジスタＭ２のドレインが出力端子であり、端子ＶＲと出力端子の間にコンデンサＣ０が接続された構成である。電圧比較器Ｂ１はＮチャネルＭＯＳトランジスタＭ１と抵抗Ｒ１とで構成され、正入力端子としての端子ＫとＮチャネルＭＯＳトランジスタＭ１のソースとが接続され、基準電圧生成器Ｂ２の出力端子が接続された負入力端子がＮチャネルＭＯＳトランジスタＭ１のゲートに接続される。さらに、ＮチャネルＭＯＳトランジスタＳＷ１とＰチャネルＭＯＳトランジスタＳＷ２とのゲートに共通接続された出力端子とがＮチャネルＭＯＳトランジスタＭ１のドレインに接続される。ＮチャネルＭＯＳトランジスタＭ１のドレインが比較出力端子であり、ＮチャネルＭＯＳトランジスタＭ１のドレインと端子ＶＲとの間に抵抗Ｒ１が接続された構成である。
次に、図１の整流回路の動作説明を行う。端子Ａと端子ＶＲとの間に実効的な直流電圧を印加し、端子Ｋに交流電圧を印加する。ここで端子ＶＲの電圧はＮチャネルＭＯＳトランジスタＭ２が動作できるように端子Ａの電圧より高く設定する。このとき基準電圧生成器Ｂ２は端子Ａの電圧Ｖｐａに対してＮチャネルＭＯＳトランジスタＭ２のゲート・ソース間電圧Ｖｇｓｎ２だけ高い電圧Ｖｐａ＋Ｖｇｓｎ２を出力し、電圧比較器Ｂ１の負入力端子に入力される。ＮチャネルＭＯＳトランジスタＭ１の閾値電圧をＶｔｎ１としたとき、端子Ｋの交流電圧ＶｐｋがＶｐａ＋Ｖｇｓｎ２−Ｖｔｎ１より大きい場合、ＮチャネルＭＯＳトランジスタＭ１は遮断し、抵抗Ｒ１に流れる電流が減少し、電圧比較器Ｂ１の出力電圧は端子ＶＲの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ２が遮断し、ＮチャネルＭＯＳトランジスタＳＷ１が導通することで、ＮチャネルＭＯＳトランジスタＳＷ０が遮断し、端子Ｋから端子Ａへの電流を遮断する。このとき、寄生バイポーラトランジスタＱＮによって構成される実効的なダイオードに順方向電圧が印加されないため、逆方向電流による電力損失は無視できる。逆に端子Ｋの交流電圧ＶｐｋがＶｐａ＋Ｖｇｓｎ２−Ｖｔｎ１より小さい場合、ＮチャネルＭＯＳトランジスタＭ１は導通し、抵抗Ｒ１に流れる電流が増加し、電圧比較器Ｂ１の出力電圧は端子Ｋの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ２が導通し、ＮチャネルＭＯＳトランジスタＳＷ１が遮断することで、ＮチャネルＭＯＳトランジスタＳＷ０が導通し、端子Ａから端子Ｋへの電流が流れる。このとき、寄生バイポーラトランジスタＱＮによって構成される実効的なダイオードは順方向電圧の印加となり、整流動作へ悪影響は与えない。
端子Ｋの交流電圧の周波数が高くなると、ＮチャネルＭＯＳトランジスタＭ１のスイッチング動作時にＮチャネルＭＯＳトランジスタＭ１のゲートへ流れる充放電電流が大きくなる。この電流はコンデンサＣ０から供給されるため、高速にＮチャネルＭＯＳトランジスタＭ１をスイッチングすることができ、高周波で動作する整流回路が実現できる。ただし、図１のコンデンサＣ０は基準電圧生成器Ｂ２の出力と端子ＶＲとの間に接続されているが、基準電圧生成器Ｂ２の出力と端子Ａとの間に接続しても同様の効果が得られる。またＮチャネルＭＯＳトランジスタＭ２のゲート等に起因する基準電圧生成器Ｂ２の出力に付加される寄生容量値が十分に大きい場合、コンデンサＣ０は必ずしも必要ではない。
上述の通り、図１の整流回路の構成は高周波で動作する整流回路が実現できるが、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート長やゲート幅に依存して、電圧比較器Ｂ１の閾値電圧のばらつきが大きくなり、端子Ｋから端子Ａへの逆方向電流による電力損失が発生する場合がある。この場合、ＮチャネルＭＯＳトランジスタＭ１のゲート幅／ゲート長の比率をＮチャネルＭＯＳトランジスタＭ２のゲート幅／ゲート長の比率よりも実効的に小さくなるように選択する。このことにより、端子Ｋの電圧が端子Ａの電圧に対して一定のオフセット電圧値Ｖｏｆｓより下がった場合にＮチャネルＭＯＳトランジスタＳＷ０が導通するように調整し、オフセット電圧値Ｖｏｆｓを電圧比較器Ｂ１の閾値電圧のばらつき値以上となるように選択することで、逆方向電流の発生を防止することができる。
《第２の実施形態》
図２に本発明の第２の実施形態に係る整流回路の構成の一例を示す。図２の整流回路は３つの端子ＡとＫとＶＲとを備え、電流スイッチング手段としてのＰチャネルＭＯＳトランジスタＳＷ０と電圧比較器Ｂ１と基準電圧生成器Ｂ２とで構成される。ＰチャネルＭＯＳトランジスタＳＷ０のソースとゲートとの間にスイッチとして動作するＰチャネルＭＯＳトランジスタＳＷ１を接続し、ＰチャネルＭＯＳトランジスタＳＷ０のゲートと端子ＶＲとの間にスイッチとして動作するＮチャネルＭＯＳトランジスタＳＷ２を接続している。ＰチャネルＭＯＳトランジスタＳＷ０のバックゲートはソースに接続されている。また、ＱＰはＰチャネルＭＯＳトランジスタＳＷ０に内蔵される寄生バイポーラトランジスタを示す。
図２に本発明の第２の実施形態に係る整流回路の構成の一例を示す。図２の整流回路は３つの端子ＡとＫとＶＲとを備え、電流スイッチング手段としてのＰチャネルＭＯＳトランジスタＳＷ０と電圧比較器Ｂ１と基準電圧生成器Ｂ２とで構成される。ＰチャネルＭＯＳトランジスタＳＷ０のソースとゲートとの間にスイッチとして動作するＰチャネルＭＯＳトランジスタＳＷ１を接続し、ＰチャネルＭＯＳトランジスタＳＷ０のゲートと端子ＶＲとの間にスイッチとして動作するＮチャネルＭＯＳトランジスタＳＷ２を接続している。ＰチャネルＭＯＳトランジスタＳＷ０のバックゲートはソースに接続されている。また、ＱＰはＰチャネルＭＯＳトランジスタＳＷ０に内蔵される寄生バイポーラトランジスタを示す。
さらに、基準電圧生成器Ｂ２はゲートとドレインとが共通接続されたＰチャネルＭＯＳトランジスタＭ２と抵抗Ｒ２とで構成され、端子ＶＲとＰチャネルＭＯＳトランジスタＭ２のドレインとの間に抵抗Ｒ２が接続され、端子ＫがＰチャネルＭＯＳトランジスタＭ２のソースに接続され、ＰチャネルＭＯＳトランジスタＭ２のドレインが出力端子であり、端子ＶＲとの間にコンデンサＣ０が接続された構成である。電圧比較器Ｂ１はＰチャネルＭＯＳトランジスタＭ１と抵抗Ｒ１とで構成され、正入力端子としての端子ＡとＰチャネルＭＯＳトランジスタＭ１のソースが接続され、基準電圧生成器Ｂ２の出力端子が接続された負入力端子がＮチャネルＭＯＳトランジスタＭ１のゲートに接続される。さらに、ＰチャネルＭＯＳトランジスタＳＷ１とＮチャネルＭＯＳトランジスタＳＷ２とのゲートに共通接続された出力端子がＰチャネルＭＯＳトランジスタＭ１のドレインに接続される。ＰチャネルＭＯＳトランジスタＭ１のドレインが比較出力端子であり、ＰチャネルＭＯＳトランジスタＭ１のドレインと端子ＶＲとの間に抵抗Ｒ１が接続された構成である。
次に、図２の整流回路の動作説明を行う。端子Ｋと端子ＶＲとの間に実効的な直流電圧を印加し、端子Ａに交流電圧を印加する。ここで端子ＶＲの電圧はＰチャネルＭＯＳトランジスタＭ２が動作できるように端子Ｋの電圧より低く設定する。このとき基準電圧生成器Ｂ２は端子Ｋの電圧Ｖｐｋに対してＰチャネルＭＯＳトランジスタＭ２のゲート・ソース間電圧Ｖｇｓｐ２だけ低い電圧Ｖｐｋ−Ｖｇｓｐ２を出力し、電圧比較器Ｂ１の負入力端子に入力される。ＰチャネルＭＯＳトランジスタＭ１の閾値電圧をＶｔｐ１としたとき、端子Ａの交流電圧ＶｐａがＶｐｋ−Ｖｇｓｐ２＋Ｖｔｐ１より大きい場合、ＰチャネルＭＯＳトランジスタＭ１は導通し、抵抗Ｒ１に流れる電流が増加し、電圧比較器Ｂ１の出力電圧は端子Ａの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ１が遮断し、ＮチャネルＭＯＳトランジスタＳＷ２が導通することで、ＰチャネルＭＯＳトランジスタＳＷ０が導通し、端子Ａから端子Ｋへ電流が流れる。このとき、ＰチャネルＭＯＳトランジスタＳＷ０による電圧降下が寄生バイポーラトランジスタＱＰのベース・エミッタ間の閾値電圧を超えると、寄生バイポーラトランジスタＱＰにコレクタ電流が流れて電力損失が発生するため、ＰチャネルＭＯＳトランジスタＳＷ０による電圧降下を十分に小さくする必要がある。逆に端子Ａの交流電圧ＶｐａがＶｐｋ−Ｖｇｓｐ２＋Ｖｔｐ１より小さい場合、ＰチャネルＭＯＳトランジスタＭ１は遮断し、抵抗Ｒ１に流れる電流が減少し、電圧比較器Ｂ１の出力電圧は端子ＶＲの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ１が導通し、ＮチャネルＭＯＳトランジスタＳＷ２が遮断することで、ＰチャネルＭＯＳトランジスタＳＷ０が遮断し、端子Ｋから端子Ａへの電流が遮断される。このとき、寄生バイポーラトランジスタＱＰはベース・エミッタ間電圧に順方向電圧がかからないため、コレクタ電流による電力損失は無視できる。
端子Ａの交流電圧の周波数が高くなると、ＰチャネルＭＯＳトランジスタＭ１のスイッチング動作時にＰチャネルＭＯＳトランジスタＭ１のゲートへ流れる充放電電流が大きくなる。この電流はコンデンサＣ０から供給されるため、高速にＰチャネルＭＯＳトランジスタＭ１をスイッチングすることができ、高周波で動作する整流回路が実現できる。ただし、図２のコンデンサＣ０は基準電圧生成器Ｂ２の出力と端子ＶＲとの間に接続されているが、基準電圧生成器Ｂ２の出力と端子Ｋとの間に接続しても同様の効果が得られる。またＰチャネルＭＯＳトランジスタＭ２のゲート等に起因する基準電圧生成器Ｂ２の出力に付加される寄生容量値が十分に大きい場合、コンデンサＣ０は必ずしも必要ではない。
上述の通り、図２の整流回路の構成は高周波で動作する整流回路が実現できるが、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート長やゲート幅に依存して、電圧比較器Ｂ１の閾値電圧のばらつきが大きくなり、端子Ｋから端子Ａへの逆方向電流による電力損失が発生する場合がある。この場合、ＰチャネルＭＯＳトランジスタＭ１のゲート幅／ゲート長の比率をＰチャネルＭＯＳトランジスタＭ２のゲート幅／ゲート長の比率よりも実効的に小さくなるように選択する。このことにより、端子Ａの電圧が端子Ｋの電圧に対して一定のオフセット電圧値Ｖｏｆｓより上がった場合にＰチャネルＭＯＳトランジスタＳＷ０が導通するように調整し、オフセット電圧値Ｖｏｆｓを電圧比較器Ｂ１の閾値電圧のばらつき値以上となるように選択することで、逆方向電流の発生を防止することができる。
《第３の実施形態》
図３に本発明の第３の実施形態に係る整流回路の構成の一例を示す。図３は図１に対して、抵抗Ｒ１と抵抗Ｒ２とを定電流源として動作するＰチャネルＭＯＳトランジスタＭ３とＭ４へそれぞれ置き換え、ＮチャネルＭＯＳトランジスタＳＷ０のソースとバックゲートとに、ＮチャネルＭＯＳトランジスタＳＷ４のドレインとソースとをそれぞれ接続し、ＮチャネルＭＯＳトランジスタＳＷ０のドレインとバックゲートとに、ＮチャネルＭＯＳトランジスタＳＷ３のドレインとソースとをそれぞれ接続する。トリプルウェル上に構成されたＮチャネルＭＯＳトランジスタＳＷ０のＮウェル基板を端子ＶＲに接続し、ＮチャネルＭＯＳトランジスタＳＷ０のゲートとＮチャネルＭＯＳトランジスタＳＷ３のゲートとを接続し、電圧比較器Ｂ１の比較出力端子とＮチャネルＭＯＳトランジスタＳＷ４のゲートとを接続するように変更している。ここで、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４はゲートとドレインとが共通接続されたＰチャネルＭＯＳトランジスタＭ５とカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタＭ５に流れる電流値は端子ＶＲと端子Ａとの間の電圧差と、ＰチャネルＭＯＳトランジスタＭ５のゲート・ソース間電圧と、ＰチャネルＭＯＳトランジスタＭ５のドレインと端子Ａとの間に接続された抵抗Ｒ０とで決定されるように構成されている。
図３に本発明の第３の実施形態に係る整流回路の構成の一例を示す。図３は図１に対して、抵抗Ｒ１と抵抗Ｒ２とを定電流源として動作するＰチャネルＭＯＳトランジスタＭ３とＭ４へそれぞれ置き換え、ＮチャネルＭＯＳトランジスタＳＷ０のソースとバックゲートとに、ＮチャネルＭＯＳトランジスタＳＷ４のドレインとソースとをそれぞれ接続し、ＮチャネルＭＯＳトランジスタＳＷ０のドレインとバックゲートとに、ＮチャネルＭＯＳトランジスタＳＷ３のドレインとソースとをそれぞれ接続する。トリプルウェル上に構成されたＮチャネルＭＯＳトランジスタＳＷ０のＮウェル基板を端子ＶＲに接続し、ＮチャネルＭＯＳトランジスタＳＷ０のゲートとＮチャネルＭＯＳトランジスタＳＷ３のゲートとを接続し、電圧比較器Ｂ１の比較出力端子とＮチャネルＭＯＳトランジスタＳＷ４のゲートとを接続するように変更している。ここで、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４はゲートとドレインとが共通接続されたＰチャネルＭＯＳトランジスタＭ５とカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタＭ５に流れる電流値は端子ＶＲと端子Ａとの間の電圧差と、ＰチャネルＭＯＳトランジスタＭ５のゲート・ソース間電圧と、ＰチャネルＭＯＳトランジスタＭ５のドレインと端子Ａとの間に接続された抵抗Ｒ０とで決定されるように構成されている。
次に、図３の整流回路の動作説明を行う。端子Ａと端子ＶＲとの間に実効的な直流電圧を印加し、端子Ｋに交流電圧を印加する。ここで端子ＶＲの電圧はＮチャネルＭＯＳトランジスタＭ２とＰチャネルＭＯＳトランジスタＭ４，Ｍ５とが動作できるように端子Ａの電圧より高く設定する。このとき基準電圧生成器Ｂ２は端子Ａの電圧Ｖｐａに対してＮチャネルＭＯＳトランジスタＭ２のゲート・ソース間電圧Ｖｇｓｎ２だけ高い電圧Ｖｐａ＋Ｖｇｓｎ２を出力し、電圧比較器Ｂ１の負入力端子に入力される。ＮチャネルＭＯＳトランジスタＭ１の閾値電圧をＶｔｎ１としたとき、端子Ｋの交流電圧ＶｐｋがＶｐａ＋Ｖｇｓｎ２−Ｖｔｎ１より大きい場合、ＮチャネルＭＯＳトランジスタＭ１は遮断し、ＰチャネルＭＯＳトランジスタＭ３が電圧比較器Ｂ１の出力電圧を引き上げ、端子ＶＲの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ２が遮断し、ＮチャネルＭＯＳトランジスタＳＷ１が導通することで、ＮチャネルＭＯＳトランジスタＳＷ０が遮断し、端子Ｋから端子Ａへの電流を遮断する。このとき、ＮチャネルＭＯＳトランジスタＳＷ１と同時にＮチャネルＭＯＳトランジスタＳＷ４が導通し、寄生バイポーラトランジスタＱＮのベース・エミッタ間電圧に順方向電圧が印加されないため、コレクタ電流による電力損失は無視できる。逆に端子Ｋの交流電圧ＶｐｋがＶｐａ＋Ｖｇｓｎ２−Ｖｔｎ１より小さい場合、ＮチャネルＭＯＳトランジスタＭ１は導通し、Ｍ１のドレイン電流が予め決められたＰチャネルＭＯＳトランジスタＭ３の定電流値を超えると、電圧比較器Ｂ１の出力電圧は端子Ｋの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ２が導通し、ＮチャネルＭＯＳトランジスタＳＷ１が遮断することで、ＮチャネルＭＯＳトランジスタＳＷ０が導通し、端子Ａから端子Ｋへの電流が流れる。このとき、ＮチャネルＭＯＳトランジスタＳＷ０と同時にＮチャネルＭＯＳトランジスタＳＷ３が導通し、寄生バイポーラトランジスタＱＮのベース・エミッタ間電圧に順方向電圧が印加されないため、コレクタ電流による電力損失は無視できる。
端子Ｋの交流電圧の周波数が高くなると、ＮチャネルＭＯＳトランジスタＭ１のスイッチング動作時にＮチャネルＭＯＳトランジスタＭ１のゲートへ流れる充放電電流が大きくなる。この電流はコンデンサＣ０から供給されるため、高速にＮチャネルＭＯＳトランジスタＭ１をスイッチングすることができ、高周波で動作する整流回路が実現できる。ただし、図３のコンデンサＣ０は基準電圧生成器Ｂ２の出力と端子ＶＲとの間に接続されているが、基準電圧生成器Ｂ２の出力と端子Ａとの間に接続しても同様の効果が得られる。またＮチャネルＭＯＳトランジスタＭ２のゲート等に起因する基準電圧生成器Ｂ２の出力に付加される寄生容量値が十分に大きい場合、コンデンサＣ０は必ずしも必要ではない。
図３の整流回路の構成は図１の構成と比べると定電流動作するＰチャネルＭＯＳトランジスタＭ３により電圧比較器Ｂ１の伝達ゲインが向上し、更なる高速化が可能であることと、ＮチャネルＭＯＳトランジスタＳＷ０のＮウェル基板と、端子ＶＲに接続されるＰチャネルＭＯＳトランジスタのバックゲートとを共通にできるため、実装面積の小型化ができるという利点がある。
上述の通り、図３の整流回路の構成は高周波で動作する整流回路が実現できるが、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート長やゲート幅に依存して、電圧比較器Ｂ１の閾値電圧のばらつきが大きくなり、端子Ｋから端子Ａへの逆方向電流による電力損失が発生する場合がある。この場合、ＮチャネルＭＯＳトランジスタＭ１のゲート幅／ゲート長の比率をＮチャネルＭＯＳトランジスタＭ２のゲート幅／ゲート長の比率よりも実効的に小さくなるように選択する。このことにより、端子Ｋの電圧が端子Ａの電圧に対して一定のオフセット電圧値Ｖｏｆｓより下がった場合にＮチャネルＭＯＳトランジスタＳＷ０が導通するように調整し、オフセット電圧値Ｖｏｆｓを電圧比較器Ｂ１の閾値電圧のばらつき値以上となるように選択することで、逆方向電流の発生を防止することができる。
前記オフセット電圧値ＶｏｆｓはＰチャネルＭＯＳトランジスタＭ３の定電流値をＰチャネルＭＯＳトランジスタＭ４の定電流値よりも大きく設定し、端子Ｋが端子Ａに対してオフセット電圧値Ｖｏｆｓ下がったときのＰチャネルＭＯＳトランジスタＭ１のドレイン電流と一致するように調整しても、同様の効果が得られる。
図１に対する図３の変更点は従来例のバイポーラトランジスタをＭＯＳトランジスタに置き換えた図１４に対しても、ＮチャネルＭＯＳトランジスタ５０とＰチャネルＭＯＳトランジスタ５１とを追加することで適用が可能であり、この構成を図５に示す。図５は端子Ｋに交流電圧を印加し、端子Ａに実効的な直流電圧を印加することを想定して、抵抗Ｒ０を端子Ａに接続しているが、端子Ａに交流信号を印加し、端子Ｋに実効的な直流電圧を印加する場合は、抵抗Ｒ０の接続端子を端子Ａから端子Ｋに変更して動作させる。
《第４の実施形態》
図４に本発明の第４の実施形態に係る整流回路の構成の一例を示す。図４は図２に対して、抵抗Ｒ１と抵抗Ｒ２とを定電流源として動作するＮチャネルＭＯＳトランジスタＭ３とＭ４へそれぞれ置き換えている。具体的には、ＰチャネルＭＯＳトランジスタＳＷ０のソースとバックゲートとに、ＰチャネルＭＯＳトランジスタＳＷ４のドレインとソースとをそれぞれ接続し、ＰチャネルＭＯＳトランジスタＳＷ０のドレインとバックゲートとに、ＰチャネルＭＯＳトランジスタＳＷ３のドレインとソースとをそれぞれ接続し、ＰチャネルＭＯＳトランジスタＳＷ０のゲートとＰチャネルＭＯＳトランジスタＳＷ３のゲートとを接続し、電圧比較器Ｂ１の出力端子とＰチャネルＭＯＳトランジスタＳＷ４のゲートとを接続するように変更している。ここで、ＮチャネルＭＯＳトランジスタＭ３，Ｍ４はゲートとドレインとが共通接続されたＮチャネルＭＯＳトランジスタＭ５とカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタＭ５に流れる電流値は端子ＶＲと端子Ａとの間の電圧差と、ＰチャネルＭＯＳトランジスタＭ５のゲート・ソース間電圧と、ＮチャネルＭＯＳトランジスタＭ５のドレインと端子Ｋとの間に接続された抵抗Ｒ０とで決定されるように構成されている。
図４に本発明の第４の実施形態に係る整流回路の構成の一例を示す。図４は図２に対して、抵抗Ｒ１と抵抗Ｒ２とを定電流源として動作するＮチャネルＭＯＳトランジスタＭ３とＭ４へそれぞれ置き換えている。具体的には、ＰチャネルＭＯＳトランジスタＳＷ０のソースとバックゲートとに、ＰチャネルＭＯＳトランジスタＳＷ４のドレインとソースとをそれぞれ接続し、ＰチャネルＭＯＳトランジスタＳＷ０のドレインとバックゲートとに、ＰチャネルＭＯＳトランジスタＳＷ３のドレインとソースとをそれぞれ接続し、ＰチャネルＭＯＳトランジスタＳＷ０のゲートとＰチャネルＭＯＳトランジスタＳＷ３のゲートとを接続し、電圧比較器Ｂ１の出力端子とＰチャネルＭＯＳトランジスタＳＷ４のゲートとを接続するように変更している。ここで、ＮチャネルＭＯＳトランジスタＭ３，Ｍ４はゲートとドレインとが共通接続されたＮチャネルＭＯＳトランジスタＭ５とカレントミラー回路を構成し、ＮチャネルＭＯＳトランジスタＭ５に流れる電流値は端子ＶＲと端子Ａとの間の電圧差と、ＰチャネルＭＯＳトランジスタＭ５のゲート・ソース間電圧と、ＮチャネルＭＯＳトランジスタＭ５のドレインと端子Ｋとの間に接続された抵抗Ｒ０とで決定されるように構成されている。
次に、図４の整流回路の動作説明を行う。端子Ｋと端子ＶＲとの間に実効的な直流電圧を印加し、端子Ａに交流電圧を印加する。ここで端子ＶＲの電圧はＰチャネルＭＯＳトランジスタＭ２とＮチャネルＭＯＳトランジスタＭ４，Ｍ５とが動作できるように端子Ｋの電圧より低く設定する。このとき基準電圧生成器Ｂ２は端子Ｋの電圧Ｖｐｋに対してＰチャネルＭＯＳトランジスタＭ２のゲート・ソース間電圧Ｖｇｓｐ２だけ低い電圧Ｖｐｋ−Ｖｇｓｐ２を出力し、電圧比較器Ｂ１の負入力端子に入力される。ＰチャネルＭＯＳトランジスタＭ１の閾値電圧をＶｔｐ１としたとき、端子Ａの交流電圧ＶｐａがＶｐｋ−Ｖｇｓｐ２＋Ｖｔｐ１より大きい場合、ＰチャネルＭＯＳトランジスタＭ１は導通する。これにより、ＰチャネルＭＯＳトランジスタＭ１のドレイン電流が予め決められたＮチャネルＭＯＳトランジスタＭ３の定電流値を超えると、電圧比較器Ｂ１の出力電圧は端子Ａの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ１が遮断し、ＮチャネルＭＯＳトランジスタＳＷ２が導通することで、ＰチャネルＭＯＳトランジスタＳＷ０が導通し、端子Ａから端子Ｋへ電流が流れる。このとき、ＰチャネルＭＯＳトランジスタＳＷ０と同時にＰチャネルＭＯＳトランジスタＳＷ３が導通するため、寄生バイポーラトランジスタＱＰのベース・エミッタ間に順方向電圧は印加されず、コレクタ電流による電力損失は無視できる。逆に端子Ａの交流電圧ＶｐａがＶｐｋ−Ｖｇｓｐ２＋Ｖｔｐ１より小さい場合、ＰチャネルＭＯＳトランジスタＭ１は遮断する。これにより、ＮチャネルＭＯＳトランジスタＭ３が電圧比較器Ｂ１の出力電圧を引き下げ、電圧比較器Ｂ１の出力電圧は端子ＶＲの電圧に近づく。これに伴い、ＰチャネルＭＯＳトランジスタＳＷ１が導通し、ＮチャネルＭＯＳトランジスタＳＷ２が遮断することで、ＰチャネルＭＯＳトランジスタＳＷ０が遮断し、端子Ｋから端子Ａへの電流が遮断される。このとき、ＰチャネルＭＯＳトランジスタＳＷ１と同時にＰチャネルＭＯＳトランジスタＳＷ４も導通し、寄生バイポーラトランジスタＱＰはベース・エミッタ間に順方向電圧が印加されず、コレクタ電流による電力損失は無視できる。
端子Ａの交流電圧の周波数が高くなると、ＰチャネルＭＯＳトランジスタＭ１のスイッチング動作時にＰチャネルＭＯＳトランジスタＭ１のゲートへ流れる充放電電流が大きくなる。この電流はコンデンサＣ０から供給されるため、高速にＰチャネルＭＯＳトランジスタＭ１をスイッチングすることができ、高周波で動作する整流回路が実現できる。ただし、図４のコンデンサＣ０は基準電圧生成器Ｂ２の出力と端子ＶＲとの間に接続されているが、基準電圧生成器Ｂ２の出力と端子Ｋとの間に接続しても同様の効果が得られる。またＰチャネルＭＯＳトランジスタＭ２のゲート等に起因する基準電圧生成器Ｂ２の出力に付加される寄生容量値が十分に大きい場合、コンデンサＣ０は必ずしも必要ではない。
図４の整流回路の構成は図２の構成と比べると定電流動作するＮチャネルＭＯＳトランジスタＭ３により電圧比較器Ｂ１の伝達ゲインが向上し、更なる高速化が可能である。また、ＰチャネルＭＯＳトランジスタＳＷ０が導通したときにＰチャネルＭＯＳトランジスタＳＷ３も導通するため、寄生バイポーラトランジスタＱＰのベース・エミッタ間に順方向電圧は印加されず、ＰチャネルＭＯＳトランジスタＳＷ０の電圧降下が大きい場合にもコレクタ電流による電力損失が無視できるという利点がある。
上述の通り、図４の整流回路の構成は高周波で動作する整流回路が実現できるが、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２のゲート長やゲート幅に依存して、電圧比較器Ｂ１の閾値電圧のばらつきが大きくなり、端子Ｋから端子Ａへの逆方向電流による電力損失が発生する場合がある。この場合、ＰチャネルＭＯＳトランジスタＭ１のゲート幅／ゲート長の比率をＰチャネルＭＯＳトランジスタＭ２のゲート幅／ゲート長の比率よりも実効的に小さくなるように選択する。このことにより、端子Ａの電圧が端子Ｋの電圧に対して一定のオフセット電圧値Ｖｏｆｓより上がった場合にＰチャネルＭＯＳトランジスタＳＷ０が導通するように調整し、オフセット電圧値Ｖｏｆｓを電圧比較器Ｂ１の閾値電圧のばらつき値以上となるように選択することで、逆方向電流の発生を防止することができる。
前記オフセット電圧値ＶｏｆｓはＮチャネルＭＯＳトランジスタＭ３の定電流値をＮチャネルＭＯＳトランジスタＭ４の定電流値よりも大きく設定し、端子Ａが端子Ｋに対してオフセット電圧値Ｖｏｆｓ上がったときのＰチャネルＭＯＳトランジスタＭ１のドレイン電流と一致するように調整しても、同様の効果が得られる。
図２に対する図４の変更点は従来例のバイポーラトランジスタをＭＯＳトランジスタに置き換えた図１４において、ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタに置き換えた構成に対しても、ＮチャネルＭＯＳトランジスタ５０とＰチャネルＭＯＳトランジスタ５１とを追加することで適用が可能であり、この構成を図６に示す。図６は端子Ａに交流電圧を印加し、端子Ｋに実効的な直流電圧を印加することを想定して、抵抗Ｒ０を端子Ｋに接続しているが、端子Ｋに交流信号を印加し、端子Ａに実効的な直流電圧を印加する場合は、抵抗Ｒ０の接続端子を端子Ｋから端子Ａに変更して動作させる。
《第５の実施形態》
図７に本発明の第５の実施形態に係る半波整流器の構成の一例を示す。図７記載の半波整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００と平滑コンデンサ１１０とで構成される。整流回路１００には図２と図４と図６の構成のうちいずれか１つが適用可能であり、整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが接続され、整流回路１００の端子ＶＲは接地端子に接続されている。また、平滑コンデンサ１１０は出力端子ＶＣと接地端子との間に接続されている。
図７に本発明の第５の実施形態に係る半波整流器の構成の一例を示す。図７記載の半波整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００と平滑コンデンサ１１０とで構成される。整流回路１００には図２と図４と図６の構成のうちいずれか１つが適用可能であり、整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが接続され、整流回路１００の端子ＶＲは接地端子に接続されている。また、平滑コンデンサ１１０は出力端子ＶＣと接地端子との間に接続されている。
入力端子ＶＡとＶＢとの間に交流電圧が印加され、入力端子ＶＢの電圧が出力端子ＶＣより高い場合、整流回路１００の端子Ａから端子Ｋに対して電流が流れ、平滑コンデンサ１１０に電荷が蓄積される。逆に入力端子ＶＢの電圧が出力端子ＶＣより低い場合、整流回路１００の端子Ｋから端子Ａに対する電流は遮断されるため、平滑コンデンサ１１０に蓄積された電荷は保持され、出力端子ＶＣには実効的な直流電圧が出力される。
本発明の整流回路はこれまで説明してきた通り、高周波動作が可能で電力損失が小さいため、本発明の整流回路１００を半波整流器に適用することで、高周波動作が可能で高効率の半波整流器を実現することができる。
《第６の実施形態》
図８に本発明の第６の実施形態に係る逓倍整流器の構成の一例を示す。図８記載の逓倍整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００，１０１と平滑コンデンサ１１０，１１１とで構成される。整流回路１００には図２と図４と図６の構成のうちいずれか１つが適用可能であり、整流回路１０１には図１と図３と図５の構成のうちいずれか１つが適用可能である。整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが、整流回路１００の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０１の端子Ａに接地端子が、整流回路１０１の端子Ｋに入力端子ＶＢが、整流回路１０１の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。さらに、平滑コンデンサ１１０は出力端子ＶＣと入力端子ＶＡとの間に接続され、平滑コンデンサ１１１は入力端子ＶＡと接地端子との間に接続されている。
図８に本発明の第６の実施形態に係る逓倍整流器の構成の一例を示す。図８記載の逓倍整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００，１０１と平滑コンデンサ１１０，１１１とで構成される。整流回路１００には図２と図４と図６の構成のうちいずれか１つが適用可能であり、整流回路１０１には図１と図３と図５の構成のうちいずれか１つが適用可能である。整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが、整流回路１００の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０１の端子Ａに接地端子が、整流回路１０１の端子Ｋに入力端子ＶＢが、整流回路１０１の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。さらに、平滑コンデンサ１１０は出力端子ＶＣと入力端子ＶＡとの間に接続され、平滑コンデンサ１１１は入力端子ＶＡと接地端子との間に接続されている。
入力端子ＶＡとＶＢとの間に交流電圧が印加され、入力端子ＶＢの電圧が出力端子ＶＣより高い場合、整流回路１００が導通し、入力端子ＶＢから入力端子ＶＡに対して電流が流れ、平滑コンデンサ１１０に電荷が蓄積される。逆に入力端子ＶＢの電圧が出力端子ＶＣより低い場合、整流回路１００が遮断されるため、平滑コンデンサ１１０に蓄積された電荷は保持される。さらに入力端子ＶＢの電圧が下がり、接地電位より下がった場合、整流回路１０１が導通し、入力端子ＶＡから入力端子ＶＢに対して電流が流れ、平滑コンデンサ１１１に電荷が蓄積される。入力端子ＶＢの電圧が接地電位より大きい場合は整流回路１０１が遮断し、平滑コンデンサ１１１に電荷は保持される。上述の動作の結果、出力端子ＶＣには平滑コンデンサ１１０と１１１との実効的な直流電圧が直列で出力されるため、高い直流電圧を得ることができる。
本発明の整流回路はこれまで説明してきた通り、高周波動作が可能で電力損失が小さいため、本発明の整流回路１００，１０１を逓倍整流器に適用することで、高周波動作が可能で高効率の逓倍整流器を実現することができる。
《第７の実施形態》
図９に本発明の第７の実施形態に係る全波整流器の構成の一例を示す。図９記載の全波整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００，１０１，１０２，１０３と平滑コンデンサ１１０とで構成される。整流回路１００と１０２には図２と図４と図６の構成のうちいずれか１つがそれぞれに適用可能であり、整流回路１０１と１０３には図１と図３と図５の構成のうちいずれか１つがそれぞれに適用可能である。整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが、整流回路１００の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０１の端子Ａに接地端子が、整流回路１０１の端子Ｋに入力端子ＶＢが、整流回路１０１の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。同様に、整流回路１０２の端子Ａに入力端子ＶＡが、整流回路１０２の端子Ｋに出力端子ＶＣが、整流回路１０２の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０３の端子Ａに接地端子が、整流回路１０３の端子Ｋに入力端子ＶＡが、整流回路１０３の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。さらに、平滑コンデンサ１１０は出力端子ＶＣと接地端子との間に接続されている。
図９に本発明の第７の実施形態に係る全波整流器の構成の一例を示す。図９記載の全波整流器は２つの入力端子ＶＡ，ＶＢと１つの出力端子ＶＣとを備え、本発明の整流回路１００，１０１，１０２，１０３と平滑コンデンサ１１０とで構成される。整流回路１００と１０２には図２と図４と図６の構成のうちいずれか１つがそれぞれに適用可能であり、整流回路１０１と１０３には図１と図３と図５の構成のうちいずれか１つがそれぞれに適用可能である。整流回路１００の端子Ａに入力端子ＶＢが、整流回路１００の端子Ｋに出力端子ＶＣが、整流回路１００の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０１の端子Ａに接地端子が、整流回路１０１の端子Ｋに入力端子ＶＢが、整流回路１０１の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。同様に、整流回路１０２の端子Ａに入力端子ＶＡが、整流回路１０２の端子Ｋに出力端子ＶＣが、整流回路１０２の端子ＶＲは接地端子にそれぞれ接続されている。また、整流回路１０３の端子Ａに接地端子が、整流回路１０３の端子Ｋに入力端子ＶＡが、整流回路１０３の端子ＶＲは出力端子ＶＣにそれぞれ接続されている。さらに、平滑コンデンサ１１０は出力端子ＶＣと接地端子との間に接続されている。
入力端子ＶＡとＶＢとの間に交流電圧が印加され、入力端子ＶＢの電圧が出力端子ＶＣより高く、入力端子ＶＡの電圧が接地電位より低い場合、整流回路１００と１０３が導通し、入力端子ＶＢから入力端子ＶＡに対して電流が流れ、平滑コンデンサ１１０に電荷が蓄積される。このとき整流回路１０１と１０２は遮断している。逆に入力端子ＶＢの電圧が接地電位より低く、入力端子ＶＡの電圧が出力端子ＶＣより高い場合、整流回路１０１と１０２が導通し、入力端子ＶＡから入力端子ＶＢに対して電流が流れ、平滑コンデンサ１１０に電荷が蓄積される。このとき整流回路１００と１０３は遮断している。上述の動作の結果、出力端子ＶＣには平滑コンデンサ１１０の実効的な直流電圧を得ることができる。
本発明の第７の実施形態に係る全波整流器は図１０に示すように、整流回路１０１をＮチャネルＭＯＳトランジスタ５３に、整流回路１０３をＮチャネルＭＯＳトランジスタ５２にそれぞれ置き換えることでも同様の動作を実現できる。
本発明の整流回路はこれまで説明してきた通り、高周波動作が可能で電力損失が小さいため、本発明の整流回路を全波整流器に適用することで、高周波動作が可能で高効率の全波整流器を実現することができる。
《第８の実施形態》
図１１は本発明の第８の実施形態に係る非接触給電装置の一例としてＩＣカードにおける非接触給電を取り上げたものである。非接触ＩＣカードはカード内にＩＣチップ２００とアンテナ２０６とが実装されており、コントローラ２１１とアンテナ２１２とを介してホストコンピュータ２１０と通信を行う。ホストコンピュータ２１０からコマンドとデータとを送信する場合、コントローラ２１１で符号化や変調処理を行い、キャリアに情報を重畳してアンテナ２１２から電磁界を放射する。非接触ＩＣカードのアンテナ２０６は同調コンデンサ２０７によってキャリア周波数を受信しやすいように調整されており、電磁界を受けるとＩＣチップ２００に実装されているアナログ回路２０１内の整流器２０５がキャリアの交流電圧を実効的な直流電圧に変換し、アナログ回路２０１内のレギュレータ回路を通してロジック回路２０３、ＣＰＵ２０２およびメモリ回路２０４に直流電源の供給を行う。キャリアに重畳されたホストコンピュータ２１０からのコマンドとデータはアナログ回路２０１内の復調回路によりキャリアから取り出され、ロジック回路２０３で復号された後、ＣＰＵ２０２へ伝達される。ＣＰＵ２０２は受信したコマンドとデータとに基づき、メモリ回路２０４に記録されているプログラムの実行や、データの書き込みと読み出しの処理を行った後、ホストコンピュータ２１０への応答をロジック回路２０３に伝達する。ロジック回路２０３はホストコンピュータ２１０への応答を符号化し、アナログ回路２０１内の負荷変調回路を通じて、キャリア振幅を変化させ、アンテナ２１２に応答を伝達する。アンテナ２１２に伝達された応答はコントローラ２１１により、復調と復号処理され、ホストコンピュータ２１０に応答が伝達される。
図１１は本発明の第８の実施形態に係る非接触給電装置の一例としてＩＣカードにおける非接触給電を取り上げたものである。非接触ＩＣカードはカード内にＩＣチップ２００とアンテナ２０６とが実装されており、コントローラ２１１とアンテナ２１２とを介してホストコンピュータ２１０と通信を行う。ホストコンピュータ２１０からコマンドとデータとを送信する場合、コントローラ２１１で符号化や変調処理を行い、キャリアに情報を重畳してアンテナ２１２から電磁界を放射する。非接触ＩＣカードのアンテナ２０６は同調コンデンサ２０７によってキャリア周波数を受信しやすいように調整されており、電磁界を受けるとＩＣチップ２００に実装されているアナログ回路２０１内の整流器２０５がキャリアの交流電圧を実効的な直流電圧に変換し、アナログ回路２０１内のレギュレータ回路を通してロジック回路２０３、ＣＰＵ２０２およびメモリ回路２０４に直流電源の供給を行う。キャリアに重畳されたホストコンピュータ２１０からのコマンドとデータはアナログ回路２０１内の復調回路によりキャリアから取り出され、ロジック回路２０３で復号された後、ＣＰＵ２０２へ伝達される。ＣＰＵ２０２は受信したコマンドとデータとに基づき、メモリ回路２０４に記録されているプログラムの実行や、データの書き込みと読み出しの処理を行った後、ホストコンピュータ２１０への応答をロジック回路２０３に伝達する。ロジック回路２０３はホストコンピュータ２１０への応答を符号化し、アナログ回路２０１内の負荷変調回路を通じて、キャリア振幅を変化させ、アンテナ２１２に応答を伝達する。アンテナ２１２に伝達された応答はコントローラ２１１により、復調と復号処理され、ホストコンピュータ２１０に応答が伝達される。
図１１中の整流器２０５に本発明の整流回路を適用すると整流回路で消費される電力の低減が可能であるため、ＣＰＵ２０２を高速動作させ、メモリ回路２０４へのアクセス速度を向上してもＩＣチップ２００全体の消費電力の増加が抑制され、高速かつ低電力動作の非接触ＩＣカードを実現することができる。
本発明における整流回路は非接触ＩＣカードやＲＦＩＤタグに代表される非接触給電装置はもちろんのこと、交流電圧から直流電源を生成する多くの商品分野への適用が可能である。
５０，５１ ＭＯＳトランジスタ
６１ 第２の従来例のＭＯＳトランジスタ
６２ 第２の従来例の電圧比較器
６５ 第２の従来例の電圧比較器の出力ノード
６６，６７ 第２の従来例の抵抗
６８，６９ 第２の従来例のバイポーラトランジスタ
７０，７１ ＭＯＳトランジスタ
１００〜１０３ 本発明の整流回路
１１０，１１１ 平滑コンデンサ
２００ ＩＣチップ
２０１ ＩＣチップに実装されたアナログ回路
２０２ ＩＣチップに実装されたＣＰＵ
２０３ ＩＣチップに実装されたロジック回路
２０４ ＩＣチップに実装されたメモリ回路
２０５ ＩＣチップに実装された整流器
２０６ ＩＣカードのアンテナ
２０７ ＩＣチップに実装された同調コンデンサ
２１０ ホストコンピュータ
２１１ コントローラ
２１２ 送信アンテナ
Ｂ１ 電圧比較器
Ｂ２ 基準電圧生成器
Ｃ０ コンデンサ
Ｄ１，Ｄ２ 第１の従来例の寄生ダイオード
Ｍ１ 電圧比較器を構成するＭＯＳトランジスタ
Ｍ２ 基準電圧生成器を構成するＭＯＳトランジスタ
Ｍ３ 電圧比較器を構成する他のＭＯＳトランジスタ
Ｍ４ 基準電圧生成器を構成する他のＭＯＳトランジスタ
Ｍ５ カレントミラー回路を構成するＭＯＳトランジスタ
ＱＮ ＮＰＮ寄生バイポーラトランジスタ
ＱＰ ＰＮＰ寄生バイポーラトランジスタ
Ｒ０ カレントミラー回路の電流値を決定する抵抗
Ｒ１ 電圧比較器を構成する抵抗
Ｒ２ 基準電圧生成器を構成する抵抗
ＳＷ０〜ＳＷ４ ＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３ 第１の従来例のＭＯＳトランジスタ
６１ 第２の従来例のＭＯＳトランジスタ
６２ 第２の従来例の電圧比較器
６５ 第２の従来例の電圧比較器の出力ノード
６６，６７ 第２の従来例の抵抗
６８，６９ 第２の従来例のバイポーラトランジスタ
７０，７１ ＭＯＳトランジスタ
１００〜１０３ 本発明の整流回路
１１０，１１１ 平滑コンデンサ
２００ ＩＣチップ
２０１ ＩＣチップに実装されたアナログ回路
２０２ ＩＣチップに実装されたＣＰＵ
２０３ ＩＣチップに実装されたロジック回路
２０４ ＩＣチップに実装されたメモリ回路
２０５ ＩＣチップに実装された整流器
２０６ ＩＣカードのアンテナ
２０７ ＩＣチップに実装された同調コンデンサ
２１０ ホストコンピュータ
２１１ コントローラ
２１２ 送信アンテナ
Ｂ１ 電圧比較器
Ｂ２ 基準電圧生成器
Ｃ０ コンデンサ
Ｄ１，Ｄ２ 第１の従来例の寄生ダイオード
Ｍ１ 電圧比較器を構成するＭＯＳトランジスタ
Ｍ２ 基準電圧生成器を構成するＭＯＳトランジスタ
Ｍ３ 電圧比較器を構成する他のＭＯＳトランジスタ
Ｍ４ 基準電圧生成器を構成する他のＭＯＳトランジスタ
Ｍ５ カレントミラー回路を構成するＭＯＳトランジスタ
ＱＮ ＮＰＮ寄生バイポーラトランジスタ
ＱＰ ＰＮＰ寄生バイポーラトランジスタ
Ｒ０ カレントミラー回路の電流値を決定する抵抗
Ｒ１ 電圧比較器を構成する抵抗
Ｒ２ 基準電圧生成器を構成する抵抗
ＳＷ０〜ＳＷ４ ＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３ 第１の従来例のＭＯＳトランジスタ
Claims (11)
- 第１の端子（Ａ）と第２の端子（Ｋ）と第３の端子（ＶＲ）とを備え、前記第１の端子（Ａ）から前記第２の端子（Ｋ）への一方向に電流を流し、かつ前記第２の端子（Ｋ）から前記第１の端子（Ａ）への逆方向の電流を阻止する整流回路であって、
前記第３の端子（ＶＲ）の電圧は前記第１の端子（Ａ）の電圧より高く設定され、正入力端子と、負入力端子と、比較出力端子とを有する電圧比較器（Ｂ１）と、第１の端子（Ａ）に接続されたソース端子（Ｓ）と、第２の端子（Ｋ）に接続されたドレイン端子（Ｄ）と、制御端子（Ｇ）とを有する電流スイッチング手段（ＳＷ０）と、
前記電流スイッチング手段のソース端子（Ｓ）と制御端子（Ｇ）との間を導通または遮断する第１のスイッチング手段（ＳＷ１）と、
前記電流スイッチング手段の制御端子（Ｇ）と前記第３の端子（ＶＲ）との間を導通または遮断する第２のスイッチング手段（ＳＷ２）と、
前記第１の端子（Ａ）と前記第３の端子（ＶＲ）とを入力端子とし、電圧出力端子を有する基準電圧生成器（Ｂ２）とを備え、
前記電圧比較器（Ｂ１）の負入力端子に前記基準電圧生成器（Ｂ２）の電圧出力端子が接続され、前記電圧比較器（Ｂ１）の正入力端子に前記第２の端子（Ｋ）が接続され、
前記電圧比較器（Ｂ１）の比較出力端子は前記第１のスイッチング手段（ＳＷ１）と前記第２のスイッチング手段（ＳＷ２）のそれぞれのゲートに接続され、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より高いときに前記第１のスイッチング手段（ＳＷ１）を導通、第２のスイッチング手段（ＳＷ２）を遮断して前記電流スイッチング手段（ＳＷ０）を遮断し、
前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より低いときに前記第１のスイッチング手段（ＳＷ１）を遮断、第２のスイッチング手段（ＳＷ２）を導通して前記電流スイッチング手段（ＳＷ０）を導通することを特徴とする整流回路。 - 第１の端子（Ａ）と第２の端子（Ｋ）と第３の端子（ＶＲ）とを備え、前記第１の端子（Ａ）から前記第２の端子（Ｋ）への一方向に電流を流し、かつ前記第２の端子（Ｋ）から前記第１の端子（Ａ）への逆方向の電流を阻止する整流回路であって、
前記第３の端子（ＶＲ）の電圧は前記第２の端子（Ｋ）の電圧より低く設定され、
正入力端子と、負入力端子と、比較出力端子とを有する電圧比較器（Ｂ１）と、
第１の端子（Ａ）に接続されたソース端子（Ｓ）と、第２の端子（Ｋ）に接続されたドレイン端子（Ｄ）と、制御端子（Ｇ）とを有する電流スイッチング手段（ＳＷ０）と、
前記電流スイッチング手段のソース端子（Ｓ）と制御端子（Ｇ）との間を導通または遮断する第１のスイッチング手段（ＳＷ１）と、
前記電流スイッチング手段の制御端子（Ｇ）と前記第３の端子（ＶＲ）との間を導通または遮断する第２のスイッチング手段（ＳＷ２）と、
前記第２の端子（Ｋ）と前記第３の端子（ＶＲ）とを入力端子とし、電圧出力端子を有する基準電圧生成器（Ｂ２）とを備え、
前記電圧比較器（Ｂ１）の負入力端子に前記基準電圧生成器（Ｂ２）の電圧出力端子が接続され、前記電圧比較器（Ｂ１）の正入力端子に前記第１の端子（Ａ）が接続され、
前記電圧比較器（Ｂ１）の比較出力端子は前記第１のスイッチング手段（ＳＷ１）と前記第２のスイッチング手段（ＳＷ２）のそれぞれのゲートに接続され、前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より高いときに前記第１のスイッチング手段（ＳＷ１）を遮断、第２のスイッチング手段（ＳＷ２）を導通して前記電流スイッチング手段（ＳＷ０）を導通し、
前記電圧比較器（Ｂ１）の正入力端子の電圧と負入力端子の電圧との差が閾値より低いときに前記第１のスイッチング手段（ＳＷ１）を導通、第２のスイッチング手段（ＳＷ２）を遮断して前記電流スイッチング手段（ＳＷ０）を遮断することを特徴とする整流回路。 - 請求項１記載の整流回路において、
前記電圧比較器（Ｂ１）は第１のＭＯＳトランジスタ（Ｍ１）と第１の抵抗（Ｒ１）とを含み、前記正入力端子と前記負入力端子と前記比較出力端子とが前記第１のＭＯＳトランジスタ（Ｍ１）のソースとゲートとドレインとにそれぞれ接続され、前記第１のＭＯＳトランジスタ（Ｍ１）のドレインと前記第３の端子（ＶＲ）との間に前記第１の抵抗（Ｒ１）が接続され、
前記基準電圧生成器（Ｂ２）はゲートとドレインとが共通接続された第２のＭＯＳトランジスタ（Ｍ２）と第２の抵抗（Ｒ２）とを含み、一方の入力端子である前記第３の端子（ＶＲ）と前記第２のＭＯＳトランジスタ（Ｍ２）のドレインとの間に前記第２の抵抗（Ｒ２）が接続され、他方の入力端子である前記第１の端子（Ａ）が前記第２のＭＯＳトランジスタ（Ｍ２）のソースに接続され、前記第２のＭＯＳトランジスタ（Ｍ２）のドレインを前記電圧出力端子とすることを特徴とする整流回路。 - 請求項１記載の整流回路において、
前記電圧比較器（Ｂ１）は第１のＭＯＳトランジスタ（Ｍ１）と、定電流源として動作する第３のＭＯＳトランジスタ（Ｍ３）とを含み、前記正入力端子と前記負入力端子と前記比較出力端子とが前記第１のＭＯＳトランジスタ（Ｍ１）のソースとゲートとドレインとにそれぞれ接続され、前記第３のＭＯＳトランジスタ（Ｍ３）のソースが前記第３の端子（ＶＲ）に接続され、
前記基準電圧生成器（Ｂ２）はゲートとドレインとが共通接続された第２のＭＯＳトランジスタ（Ｍ２）と、定電流源として動作する第４のＭＯＳトランジスタ（Ｍ４）とを含み、一方の入力端子である前記第３の端子（ＶＲ）が前記第４のＭＯＳトランジスタ（Ｍ４）のソースに接続され、他方の入力端子である前記第１の端子（Ａ）が前記第２のＭＯＳトランジスタ（Ｍ２）のソースに接続され、前記第２のＭＯＳトランジスタ（Ｍ２）のドレインを前記電圧出力端子とし、
さらに、前記第３のＭＯＳトランジスタ（Ｍ３）と前記第４のＭＯＳトランジスタ（Ｍ４）とのゲートが共通接続され、第１のＭＯＳトランジスタ（Ｍ１）のドレインと、第３のＭＯＳトランジスタ（Ｍ３）のドレインとが接続され、
前記第２のＭＯＳトランジスタ（Ｍ２）のドレインと前記第４のＭＯＳトランジスタ（Ｍ４）のドレインとが接続されていることを特徴とする整流回路。 - 請求項２記載の整流回路において、
前記電圧比較器（Ｂ１）は第１のＭＯＳトランジスタ（Ｍ１）と第１の抵抗（Ｒ１）とを含み、前記正入力端子と前記負入力端子と前記比較出力端子とが前記第１のＭＯＳトランジスタ（Ｍ１）のソースとゲートとドレインとにそれぞれ接続され、前記第１のＭＯＳトランジスタ（Ｍ１）のドレインと前記第３の端子（ＶＲ）との間に前記第１の抵抗（Ｒ１）が接続され、
前記基準電圧生成器（Ｂ２）はゲートとドレインとが共通接続された第２のＭＯＳトランジスタ（Ｍ２）と第２の抵抗（Ｒ２）とを含み、一方の入力端子である前記第３の端子（ＶＲ）と前記第２のＭＯＳトランジスタ（Ｍ２）のドレインとの間に前記第２の抵抗（Ｒ２）が接続され、他方の入力端子である前記第２の端子（Ｋ）が前記第２のＭＯＳトランジスタ（Ｍ２）のソースに接続され、前記第２のＭＯＳトランジスタ（Ｍ２）のドレインを前記電圧出力端子とすることを特徴とする整流回路。 - 請求項２記載の整流回路において、
前記電圧比較器（Ｂ１）は第１のＭＯＳトランジスタ（Ｍ１）と、定電流源として動作する第３のＭＯＳトランジスタ（Ｍ３）とを含み、前記正入力端子と前記負入力端子と前記比較出力端子とが前記第１のＭＯＳトランジスタ（Ｍ１）のソースとゲートとドレインとにそれぞれ接続され、前記第３のＭＯＳトランジスタ（Ｍ３）のソースが前記第３の端子（ＶＲ）に接続され、
前記基準電圧生成器（Ｂ２）はゲートとドレインとが共通接続された第２のＭＯＳトランジスタ（Ｍ２）と、定電流源として動作する第４のＭＯＳトランジスタ（Ｍ４）とを含み、一方の入力端子である前記第３の端子（ＶＲ）が前記第４のＭＯＳトランジスタ（Ｍ４）のソースに接続され、他方の入力端子である前記第２の端子（Ｋ）が前記第２のＭＯＳトランジスタ（Ｍ２）のソースに接続され、前記第２のＭＯＳトランジスタ（Ｍ２）のドレインを前記電圧出力端子とし、
さらに、前記第３のＭＯＳトランジスタ（Ｍ３）と前記第４のＭＯＳトランジスタ（Ｍ４）とのゲートが共通接続され、第１のＭＯＳトランジスタ（Ｍ１）のドレインと、第３のＭＯＳトランジスタ（Ｍ３）のドレインとが接続され、
前記第２のＭＯＳトランジスタ（Ｍ２）のドレインと前記第４のＭＯＳトランジスタ（Ｍ４）のドレインとが接続されていることを特徴とする整流回路。 - 請求項３または５に記載の整流回路において、
前記第１のＭＯＳトランジスタ（Ｍ１）のゲート幅／ゲート長の比率が、前記第２のＭＯＳトランジスタ（Ｍ２）のゲート幅／ゲート長の比率よりも、実効的に小さくなるように選択されたことを特徴とする整流回路。 - 請求項４または６に記載の整流回路において、
前記第１のＭＯＳトランジスタ（Ｍ１）のゲート幅／ゲート長の比率が、前記第２のＭＯＳトランジスタ（Ｍ２）のゲート幅／ゲート長の比率よりも、実効的に小さくなるように選択されたことを特徴とする整流回路。 - 請求項４、６、８のいずれか１項に記載の整流回路において、
前記第３のＭＯＳトランジスタ（Ｍ３）の電流値が、前記第４のＭＯＳトランジスタ（Ｍ４）の電流値よりも大きくなるように設定されたことを特徴とする整流回路。 - 請求項３〜９のいずれか１項に記載の整流回路において、
前記電流スイッチング手段（ＳＷ０）は第５のＭＯＳトランジスタを含み、
前記第５のＭＯＳトランジスタ（ＳＷ０）のドレインとバックゲートとに、ドレインとソースとをそれぞれ接続した第６のＭＯＳトランジスタ（ＳＷ３）と、
前記第５のＭＯＳトランジスタ（ＳＷ０）のソースとバックゲートとに、ドレインとソースとをそれぞれ接続した第７のＭＯＳトランジスタ（ＳＷ４）とをさらに備え、
前記第５のＭＯＳトランジスタ（ＳＷ０）のゲートと前記第６のＭＯＳトランジスタ（ＳＷ３）のゲートとが接続され、前記電圧比較器（Ｂ１）の比較出力端子と前記第７のＭＯＳトランジスタ（ＳＷ４）のゲートとが接続されていることを特徴とする整流回路。 - 請求項１、２のいずれか１項に記載の整流回路を電源回路に含むことを特徴とする非接触給電装置。
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