CN104868902B - 用于io接口的高速低功耗自调节前馈电容补偿lvds驱动电路 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体为一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。该驱动电路由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；移位寄存器采用D型上升沿触发器和2:1选择器实现；时钟控制电路采用比较器、与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；共模反馈采用晶体管M1‑M8、电阻RF和密勒补偿电容CC实现；LVDS驱动电路采用晶体管M9‑M14实现。本发明的LVDS驱动电路采用了自调节前馈电容补偿结构，降低了预驱动电路的驱动能力要求，从而有效降低功耗；可以驱动不同负载并实现输出信号摆幅的自调节。

Description

用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路
技术领域
本发明属于集成电路技术领域，具体涉及一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。
背景技术
随着集成电路CMOS工艺尺寸不断减小，系统处理器的速度越来越快，对高速IO接口需求日益增加。驱动电路是高速IO接口重要组成部分，可以由很多种结构实现，比如发射极耦合逻辑（ECL）、电流模式逻辑（CML）以及低电压差分信号（LVDS）等结构。相比ECL和CML结构，LVDS是一种低功耗的应用于点对点通信的高速数据传输技术。LVDS输出信号为差分信号，提高了抵抗噪声和信号电磁干扰（EMI）的能力；LVDS输出信号为低电压摆幅，有助于低功耗的实现。多通道系统通常集成了许多芯片，所以高速IO接口的优势更加明显，可以极大减小封装管脚数量，节约封装成本。
用于IO接口的驱动电路由预驱动电路（Pre_driver）和输出驱动电路（Out_driver）构成（见图1），接收电路（Receiver）的差分接收端接100欧姆电阻（阻抗匹配）。下文如果没有特别说明，驱动电路指的是输出驱动电路。图2为传统LVDS驱动电路，由晶体管M1-M6和共模反馈电路（CMFB）构成。VBS为偏置电压，提供驱动电路尾电流IBS；VP和VN为满幅差分输入信号；TXP和TXN为LVDS差分输出信号；RF为反馈电阻；输出共模电压通过CMFB达到稳定。在LVDS驱动电路负载不变情况下（比如3pF），随着传输数据速率的提高，数据单位时间间隔TUI减小，从而数据上升或下降时间与数据单位时间间隔比值Trise/TUI增大。为保持比值Trise/TUI不变，传统LVDS驱动电路需要增大尾电流IBS，所以输出驱动电路的功耗增加了；晶体管M2-M5尺寸也相应变大，导致输出驱动电路的输入寄生电容COD变大，从而需要提高预驱动电路的驱动能力，所以预驱动电路的功耗也增加了。
发明内容
本发明的目的在于提供一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路。
本发明提供的用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路，采用自调节前馈电容补偿结构，将满幅差分输入信号转换成LVDS差分输出信号。其由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；其中，移位寄存器采用6个D型上升沿触发器和6个2:1选择器实现；时钟控制电路采用三个比较器以及与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；共模反馈采用晶体管M1-M8、电阻RF和密勒补偿电容CC实现；LVDS驱动电路采用晶体管M9-M14实现。参见图7所示。时钟CK和输出信号TXP经过时钟控制电路得到时钟输出CKC和CKS，该时钟经过移位寄存器得到输出编码S0~S5，该编码经过前馈电容网络控制前馈电容的数目，从而实现LVDS驱动电路的输出信号摆幅的自调节，共模反馈为LVDS驱动电路提供稳定的输出共模电压。
本发明中，设时钟CKC和CKS为时钟控制电路的输出。时钟CKC处于上升沿且时钟CKS为低电平时，输出编码S0~S5中连续为“1”的末位“1”变成“0”；时钟CKC处于上升沿且时钟CKS为高电平时，输出编码S0~S5中连续为“0”的首位“0”变成“1”；从而控制前馈电容值大小实现输出信号摆幅的自调节。移位寄存器的电路连接关系如下：第一~第六2:1选择器1~6的输出端o分别接在第一~第六D型触发器7~12的输入端d，第一~第五D型触发器7~11的输出端q分别接在第二~第六2:1选择器2~6的输入端b；第二、第四、第六D型触发器8、10、12的输出端q分别接在第一、第三、第五2:1选择器1、3、5的输入端a；第一2:1选择器1的输入端b接在VDD上，第六2:1选择器6的输入端a接在VSS上；第一~第六2:1选择器1~6的输入端c接在时钟CKS上，第一~第六D型触发器7~12的输入端ck接在时钟CKC上。
本发明中，设电压VREFA、VREFB、VREFC为外部参考电压，时钟CK为比较器的时钟且频率为数据TXP速率的1/4。驱动电路的输出TXP经过三个比较器分别同参考电压VREFA、VREFB、VREFC比较，并结合与门、或门、或非门和异或门得到输出时钟CKC和CKS。时钟控制电路的连接关系如下：电压VREFA、VREFB、VREFC分别接在第一～第三比较器13~15的输入端a，时钟CK接在第一～第三比较器13~15的输入端b，信号TXP接在第一～第三比较器13~15的输入端c；第一比较器13的输出端o接在与门16的输入端a和或非门18的输入端b，第二比较器14的输出端o接在与门16的输入端b、或非门18的输入端a和或门19的输入端b，第三比较器15的输出端o接在或门19的输入端a；与门16的输出端o接在异或门20的输入端a，或非门18的输出端o接在异或门20的输入端b；异或门20的输出端o接在与门17的输入端a，或门19的输出端o接在与门17的输入端c，时钟CKD接在与门17的输入端b。
本发明中，前馈电容网络包括基础前馈电容Csb，单位前馈电容Cs，6个移位寄存器控制的开关S0~S5。满幅输入信号VP和VN分别经过前馈电容馈通至LVDS输出信号TXP和TXN，在不增加驱动电路的尾电流IBS情况下减小数据上升或下降时间Trise。具体的电路连接关系如下：基础前馈电容Csb连接在输入VP和输出TXP之间、输入VN和输出TXN之间；单位前馈电容Cs和6个开关S0~S5串联并连接在输入VP和输出TXP之间、输入VN和输出TXN之间。
本发明中，共模反馈为常规电路，采用8个晶体管M1-M8、电阻RF和密勒补偿电容CC实现；LVDS驱动电路为常规电路，采用6个晶体管M9-M14实现。
与传统驱动电路结构相比，本发明设计的自调节前馈电容补偿LVDS驱动电路优点在于：为保持比值Trise/TUI不变，不需要增大驱动电路尾电流IBS，从而降低了预驱动电路的驱动能力要求，节省了整体驱动电路功耗；驱动不同负载并实现输出信号摆幅的自调节。
附图说明
图1 为用于IO接口的驱动电路结构图。
图2 为传统LVDS驱动电路结构图。
图3为比较器结构图。
图4为本发明设计的时钟控制电路的输出时钟真值表。
图5为本发明设计的移位寄存器的输出编码真值表。
图6 为本发明设计的自调节前馈电容补偿LVDS驱动电路的时序图。
图7 为本发明设计的自调节前馈电容补偿LVDS驱动电路结构图。
图中标号：1~6为2:1选择器，7~12为D型触发器，13~15为比较器，16~17为与门电路，18为或非门电路，19为或门电路，20为异或门电路，21~22为前馈电容网络。
具体实施方式
图7为本发明设计的自调节前馈电容补偿LVDS驱动电路的结构图，由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成。VREFA、VREFB和VREFC为外部参考电压，VBS1、VBS2和VBS3为外部偏置电压，VBG为外部带隙基准电压；VP和VN为满摆幅差分输入电压，TXP和TXN为LVDS差分输出电压（差分摆幅峰-峰值为400mV）；CC为密勒补偿电容，保持电路工作稳定。CK为比较器的时钟且频率为数据TXP速率的1/4；CKD滞后CK的延时为TCK/4且其频率等于CK的频率。
驱动电路的输出TXP经过三个比较器分别同参考电压VREFA、VREFB、VREFC比较得到输出时钟CKC和CKS，输出时钟的真值表参见图4所示。时钟CKC和CKS控制移位寄存器得到输出编码S0~S5，输出编码的真值表参见图5所示，该输出编码控制前馈电容值大小实现输出信号摆幅的自调节。图6为本发明设计的自调节前馈电容补偿LVDS驱动电路的时序图。结合图6具体描述本发明设计的LVDS驱动电路输出信号摆幅的自调节过程：
当TXP>VREFA时（TXP幅值偏大），CKS=0且CKC=CKD，此时时钟CKC上升沿触发移位寄存器，得到的输出编码S0~S5中连续为“1”的末位“1”变成“0”，减小前馈电容的数目从而降低TXP幅值；当VREFC <TXP<VREFB时（TXP幅值偏小），CKS=1且CKC=CKD，此时时钟CKC上升沿触发移位寄存器，得到的输出编码S0~S5中连续为“0”的首位“0”变成“1”，增加前馈电容的数目从而提高TXP幅值；当VREFB <TXP<VREFA时（TXP幅值在期望范围以内），CKS=0且CKC=0，此时时钟CKC没有触发移位寄存器，得到的输出编码S0~S5保持不变，前馈电容的数目不变从而TXP幅值保持不变；当TXP<VREFC时，CKS=1且CKC=0，此时时钟CKC没有触发移位寄存器，得到的输出编码S0~S5保持不变，前馈电容的数目不变从而TXP幅值保持不变。

Claims (1)

1.一种用于IO接口的高速低功耗自调节前馈电容补偿LVDS驱动电路，其特征在于：采用自调节前馈电容补偿结构，将满幅差分输入信号转换成LVDS差分输出信号；其由移位寄存器、时钟控制电路、前馈电容网络、共模反馈和LVDS驱动电路构成；其中，移位寄存器采用6个D型上升沿触发器和6个2:1选择器实现；时钟控制电路采用三个比较器以及与门、或门、或非门和异或门实现；前馈电容网络采用电容和开关实现；时钟CK和输出信号TXP经过时钟控制电路得到时钟CKC和CKS，该时钟经过移位寄存器得到输出编码S0~S5，该编码经过前馈电容网络控制前馈电容的数目，从而实现LVDS驱动电路的输出信号摆幅的自调节，共模反馈为LVDS驱动电路提供稳定的输出共模电压；
所述的移位寄存器中，设时钟CKC和CKS为时钟控制电路的输出；时钟CKC处于上升沿且时钟CKS为低电平时，输出编码S0~S5中连续为“1”的末位“1”变成“0”；时钟CKC处于上升沿且时钟CKS为高电平时，输出编码S0~S5中连续为“0”的首位“0”变成“1”；从而控制前馈电容值大小实现输出信号摆幅的自调节；移位寄存器的电路连接关系如下：第一~第六2:1选择器1~6的输出端o分别接在第一~第六D型触发器7~12的输入端d，第一~第五D型触发器7~11的输出端q分别接在第二~第六2:1选择器2~6的输入端b；第二、第四、第六D型触发器8、10、12的输出端q分别接在第一、第三、第五2:1选择器1、3、5的输入端a；第一2:1选择器1的输入端b接在VDD上，第六2:1选择器6的输入端a接在VSS上；第一~第六2:1选择器1~6的输入端c接在时钟CKS上，第一~第六D型触发器7~12的输入端ck接在时钟CKC上；
所述的时钟控制电路中，设电压VREFA、VREFB、VREFC为外部参考电压，时钟CK为比较器的时钟且频率为数据TXP速率的1/4；驱动电路的输出TXP经过三个比较器分别同参考电压VREFA、VREFB、VREFC比较，并结合与门、或门、或非门和异或门得到输出时钟CKC和CKS；具体的电路连接关系如下：电压VREFA、VREFB、VREFC分别接在第一～第三比较器13~15的输入端a，时钟CK接在第一～第三比较器13~15的输入端b，信号TXP接在第一～第三比较器13~15的输入端c；第一比较器13的输出端o接在与门16的输入端a和或非门18的输入端b，第二比较器14的输出端o接在与门16的输入端b、或非门18的输入端a和或门19的输入端b，第三比较器15的输出端o接在或门19的输入端a；与门16的输出端o接在异或门20的输入端a，或非门18的输出端o接在异或门20的输入端b；异或门20的输出端o接在与门17的输入端a，或门19的输出端o接在与门17的输入端c，时钟CKD接在与门17的输入端b；
所述的前馈电容网络包括基础前馈电容Csb，单位前馈电容Cs，6个移位寄存器控制的开关S0~S5；满幅输入信号VP和VN分别经过前馈电容馈通至LVDS输出信号TXP和TXN，在不增加驱动电路的尾电流IBS情况下减小数据上升或下降时间Trise；具体的电路连接关系如下：基础前馈电容Csb连接在输入VP和输出TXP之间、输入VN和输出TXN之间；单位前馈电容Cs和6个开关S0~S5串联并连接在输入VP和输出TXP之间、输入VN和输出TXN之间。
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