JP2006042272A - パワーアンプ装置およびｄｃ成分除去方法 - Google Patents

Abstract

【課題】いわゆるＤ級アンプと呼ばれるパワーアンプ装置であって、カップリングコンデンサを用いることなく、ＤＣディザによるＤＣ成分を除去することが可能なパワーアンプ装置を提供する。
【解決手段】パワースイッチング部４と、スイッチング信号生成部とを備えたいわゆるＤ級アンプ装置において、パワースイッチング部４にキャンセル信号生成手段としての機能を持たせ、スイッチング信号生成手段において形成されたハイサイドとローサイドの１対のドライブパルスＯＵＴ１＋、ＯＵＴ１−に対して、ＤＣディザにより入力信号に生じているＤＣ成分をキャンセルするためのキャンセル成分を含ませるようにする。
【選択図】図２

Description

この発明は、いわゆるＤ級アンプと呼ばれる電力増幅器（この明細書においてはパワーアンプ装置という。）に関する。

オーディオ用のパワーアンプ装置として、いわゆるＤ級アンプと呼ばれるデジタルアンプがある。このＤ級アンプは、スイッチングにより電力増幅を行うものであるが、例えば図１１に示すように構成される。

すなわち、デジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じてＰＷＭ（Pulse Width Modulation）変調回路１１に供給されると共に、クロック生成部１２から所定の周波数のクロック信号がＰＷＭ変調回路１１に供給され、デジタルオーディオ信号Ｐｉｎは、１対のＰＷＭ信号ＰＡ、ＰＢに変換される。

この場合、図１３に示すように、ＰＷＭ信号ＰＡ、ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベル（信号ＰｉｎをＤ／Ａ変換したときの瞬時レベル。以下同様）に対応して変化するものであるが、一方のＰＷＭ信号のＰＡのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの大きさとされ、他方のＰＷＭ信号ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされる。

なお、図１３に示した例の場合には、ＰＷＭ信号ＰＡ、ＰＢは、その立ち上がり時点が、ＰＷＭ信号ＰＡ、ＰＢの１サイクル期間ＴＣの開始時点に固定され、その立ち下がり時点がデジタルオーディオ信号Ｐｉｎの示すレベルに対応して変化するものとされる。

さらに、ＰＷＭ信号ＰＡ、ＰＢのキャリア周波数ｆｃ（＝１／ＴＣ）は、例えば図１２Ｆに示すように、デジタルオーディオ信号Ｐｉｎのサンプリング周波数ｆｓの例えば１６倍とされ、ｆｓ＝４８ｋＨｚとすれば、
ｆｃ＝１６ｆｓ＝１６×４８ｋＨｚ＝７６８ｋＨｚ
とされる。

そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰＡがドライブ回路１３に供給されて図１２Ａに示すように、信号ＰＡと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＡ、−ＰＡが形成され、これらパルス電圧＋ＰＡ、−ＰＡが、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Type Field Effect Transistor）（Ｑ１１、Ｑ１２）のゲートにそれぞれ供給される。

この場合、ＦＥＴ（Field Effect Transistor）（Ｑ１１、Ｑ１２）は、プッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ１１）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１２）のドレインに接続され、このＦＥＴ（Ｑ１２）のソースが接地に接続される。また、電源端子ＴＰＷＲには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。なお、電圧＋ＶＤＤは、例えば２０Ｖ〜５０Ｖである。

そして、ＦＥＴ（Ｑ１１）のソースおよびＦＥＴ（Ｑ１２）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカー１９の一端に接続される。

また、ＰＷＭ変調回路１１から他方のＰＷＭ信号ＰＢに対しても、ＰＷＭ信号ＰＡに対してと同様に構成される。すなわち、ＰＷＭ信号ＰＢがドライブ回路１４に供給されて図１２Ｂに示すように、信号ＰＢと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＢ、−ＰＢが形成され、これらパルス電圧＋ＰＢ、−ＰＢが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１３、Ｑ１４）のゲートにそれぞれ供給される。

そして、ＦＥＴ（Ｑ１３）のソースおよびＦＥＴ（Ｑ１４）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカー１９の他端に接続される。

したがって、＋ＰＡ＝“Ｈ”のときには、−ＰＡ＝“Ｌ”であり、ＦＥＴ（Ｑ１１）がオンになるとともに、ＦＥＴ（Ｑ１２）がオフになるので、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点の電圧ＶＡは、図１２Ｃに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＡ＝“Ｌ”のときには、−ＰＡ＝“Ｈ”であり、ＦＥＴ（Ｑ１１）がオフになると共に、ＦＥＴ（Ｑ１２）がオンになるので、ＶＡ＝０となる。

同様に、＋ＰＢ＝“Ｈ”のときには、−ＰＢ＝“Ｌ”であり、ＦＥＴ（Ｑ１３）がオンになるとともに、ＦＥＴ（Ｑ１４）がオフになるので、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点の電圧ＶＢは、図１２Ｄに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＢ＝“Ｌ”のときには、−ＰＢ＝“Ｈ”であり、ＦＥＴ（Ｑ１３）がオフになるとともに、ＦＥＴ（１４）がオンになるので、ＶＢ＝０となる。

そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、図１１および図１２Ｅに示すように、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点から、ローパスフィルタ１７→スピーカー１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点へと、電流ｉが流れる。

また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点から、ローパスフィルタ１８→スピーカー１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ（Bridge Tied Load）回路を構成している。

そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰＡ、ＰＢが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカー１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカー１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカー１９に供給されることになる。

こうして、図１１の回路は、パワーアンプ装置として動作するが、このとき、ＦＥＴ（Ｑ１１〜Ｑ１４）は、入力されたデジタルオーディオ信号Ｐｉｎに対応して電源電圧＋ＶＤＤをスイッチングして、電力増幅をするので、効率が高く、また、大出力を得ることができる。

このようなパワーアンプ装置については、後に記す例えば特許文献１や特許文献２等に開示されており、省電力化や高性能化などが図られている。
特開２００４−０７２７０７号公報 特開２００４−０２３２１６号公報

ところで、オーディオ信号のＡ／Ｄ（Analog/Digital）変換用、Ｄ／Ａ（Digital/Analog）変換用として、１ビット精度のＡ／Ｄ変換器、Ｄ／Ａ変換器を用いて、１６ビット以上の精度を得ることができるデルタ・シグマ（Δ・Σ）変調法が、いわゆるハイファイオーディオの分野で用いられている。デルタ・シグマ変調法においては、微小信号入力時のアイドリングノイズ（ビート）を回避するために、ＤＣ（Direct Current）ディザを付加するという信号処理が一般的に用いられる。しかし、ＤＣディザを使用すると、オーディオ信号にＤＣ成分が重畳されてしまう。

上述のような、いわゆるＤ級アンプと呼ばれるパワーアンプ装置においても、デルタ・シグマ変調を用いるとともに、オーディオ信号に対してＤＣディザを用いるようにすることが考えられるが、ＤＣディザによるＤＣ成分がスピーカー出力に現れてしまう可能性がある。スピーカーの出力に現れるＤＣ成分は、いわゆるＰＯＰノイズの原因となるだけでなく、パワーアンプ装置自体においても故障の原因になる可能性も含んでおり好ましくない。

このようなＤＣ成分を除去する方法として、従来から信号ラインにカップリングコンデンサを挿入する方法がある。しかし、この方法をパワーアンプ装置の出力に用いた場合、いわゆるＰＯＰノイズの原因となるし、音質的に好ましくないという場合もある。また、大出力アンプの場合、許容リップル電流が大きなコンデンサを使用しなければならず、コンデンサでの発熱、コンデンサによる歪率の悪化などの問題を生じてしまう可能性もある。

また、ＤＣディザによるＤＣ成分は、オーディオ信号自体に重畳してしまうため、パワーアンプ装置の出力段をＢＴＬ（Bridge Tied Load）接続（フルブリッジ構成）にしても、カップリングコンデンサを挿入しない場合、そのＤＣ成分はスピーカー出力に現れてしまう可能性が高い。

以上のことにかんがみ、この発明は、いわゆるＤ級アンプと呼ばれるパワーアンプ装置であって、カップリングコンデンサを用いることなく、ＤＣディザによるＤＣ成分を除去することが可能なパワーアンプ装置を提供するとともに、当該パワーアンプ装置で用いられるＤＣ成分除去方法を提供することを目的とする。

上記課題を解決するため、請求項１に記載の発明のパワーアンプ装置は、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルになるハイサイドとローサイドとの１対のドライブパルスに変換するスイッチング信号生成手段と、
前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスに対して、前記入力信号に重畳されたＤＣディザにより生じるＤＣ成分をキャンセルするためのキャンセル成分を含ませるようにして、前記スイッチング手段の前記１対のスイッチング素子に供給するようにするキャンセル信号生成手段と
を備えることを特徴とする。

この請求項１に記載の発明のパワーアンプ装置によれば、当該パワーアンプ装置は、スイッチング手段と、パルス変調手段と、スイッチング信号生成手段とを備えたいわゆるＤ級アンプであり、キャンセル信号生成手段により、スイッチング信号生成手段において形成されたハイサイドとローサイドの１対のドライブパルスに対して、ＤＣディザにより入力信号に生じているＤＣ成分をキャンセルするためのキャンセル成分が含まれるようにされる。

これにより、入力信号に重畳されているＤＣディザにより生じるＤＣ成分をキャンセルし、いわゆるＰＯＰノイズを発生させることもなく、また、入力信号に重畳されたＤＣディザの影響を受けてパワーアンプ装置が故障することもないようにすることができる。

また、請求項２に記載の発明のパワーアンプ装置は、請求項１に記載のパワーアンプ装置であって、
前記キャンセル信号生成手段は、
前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとの一方に対して、あるいは、両方のそれぞれに対して、
前記ドライブパルスを所定量遅延させる遅延手段と、
前記遅延手段からの遅延ドライブパルスと、遅延されていない前記ドライブパルスとの論理演算を行って、前記ドライブパルスのパルス幅を調整する調整手段と
を備えるものであることを特徴とする。

この請求項２に記載のパワーアンプ装置によれば、キャンセル信号生成手段において、ハイサイドのドライブパルスとローサイドのドライブパルスとの一方、または、両方のそれぞれについて、遅延手段によりドライブパルスを遅延させ、この遅延させたドライブパルスと遅延させていないドライブパルスとの論理演算を行って、当該ドライブパルスのパルス幅が調整するようにされる。そして、パルス幅が調整されたドライブパルスが、スイッチング手段に供給するようにされる。

このように、入力信号にＤＣディザを重畳することにより生じるＤＣ成分に応じて、ハイサイドのドライブパルスとローサイドのドライブパルスと一方または両方のパルス幅が調整されることにより、ＤＣディザにより生じるＤＣ成分とは逆極性のＤＣ成分をキャンセル成分として発生させるようにし、入力信号に重畳されたＤＣディザにより生じるＤＣ成分を精度よく確実に除去することができるようにされる。これにより、いわゆるＰＯＰノイズを発生させることもなく、また、入力信号に重畳されたＤＣディザの影響を受けてパワーアンプ装置が故障することもないようにすることができる。

また、請求項３に記載の発明のパワーアンプ装置によれば、請求項１に記載のパワーアンプ装置であって、
前記キャンセル信号生成手段は、
前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスとを一時蓄積するバッファ手段と、
前記バッファ手段に蓄積されたハイサイドとローサイドとの１対の前記ドライブパルスを読み出す際に、前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとのうちの一方の、あるいは、両方のそれぞれの、オン／オフを識別するための閾値を調整する調整手段と、
を備えることを特徴とする。

この請求項３に記載の発明のパワーアンプ装置によれば、キャンセル信号生成手段は、ハイサイドのドライブパルスとローサイドのドライブパルスとを一時蓄積するバッファを備えている。このバッファに蓄積されたハイサイドのドライブパルスとローサイドのドライバパルスの読み出し時において、ドライブパルスのオン／オフの識別のための閾値が閾値調整手段により調整されることによって、ハイサイドのドライブパルスとローサイドのドライバパルスの一方または両方のそれぞれのパルス幅が調整される。そして、パルス幅が調整されたドライブパルスがスイッチング手段に供給するようにされる。

このように、入力信号にＤＣディザを重畳することにより生じるＤＣ成分に応じて、ハイサイドのドライブパルスとローサイドのドライブパルスと一方または両方のパルス幅が調整されることにより、ＤＣディザにより生じるＤＣ成分とは逆極性のＤＣ成分をキャンセル成分として発生させるようにし、入力信号に重畳されたＤＣディザにより生じるＤＣ成分を確実に除去することができるようにされる。これにより、いわゆるＰＯＰノイズを発生させることもなく、また、入力信号に重畳されたＤＣディザの影響を受けてパワーアンプ装置が故障することもないようにすることができる。

いわゆるＤ級アンプと呼ばれるパワーアンプ装置において、ＤＣディザを用いてもスピーカー出力に現れるＤＣ成分を、ほぼゼロに近づけることができる。特に、パワースイッチング素子の電源電圧が大きくなるほど、ＤＣディザによるＤＣ重畳成分が大きくなるため、ハイパワーのパワーアンプになるほど効果が大きい。また、これにより、出力のカップリングコンデンサを用いる必要はなく、音質的にも有利となり、ＰＯＰノイズの発生要因やスピーカーの故障要因についても解消することができる。

以下、図を参照しながらこの発明による装置、方法の一実施の形態について説明する。以下に説明する実施の形態においては、デジタル方式のノンフィードバックのＤ級アンプ（パワーアンプ装置）にこの発明による装置、方法を適用した場合を例にして説明する。

図１は、ノンフィードバック方式のＤ級アンプの構成例を説明するためのブロック図である。ここでは、図１に示したノンフィードバックのＤ級アンプとの構成と動作の概要について説明する。なお、図１に示したノンフィードバックのＤ級アンプの基本的な機能は、図１１〜図１３を用いて説明した従来のＤ級アンプと同様のものである。

図１に示したように、デジタル方式のノンフィードバックのＤ級アンプは、デジタル入力部１、入力信号処理部２、スイッチング信号生成部３、パワースイッチング部４、ＬＣフィルタ５を備えたものである。

そして、デジタル入力部１を通じて入力されたデジタルオーディオ信号は、入力信号処理部２に供給される。個々で供給を受けたデジタルオーディオ信号は、デルタ・シグマ変調が用いられてデジタル信号とされたものである。入力信号処理部２は、これに供給されたデジタルオーディオ信号に対して、微小信号時のアイドリングノイズを回避するためにＤＣディザを処理信号に重畳するなどの処理を行い、処理後のデジタルオーディオ信号をスイッチング信号生成部３に供給する。

スイッチング信号生成部３は、入力信号処理部２からのデジタルオーディオ信号についてＰＷＭ変調を行って１対のＰＷＭ信号ＯＵＴ１、ＯＵＴ２を形成するとともに、形成した１対のＰＷＭ信号からドライブ用のパルス電圧（ドライブパルス）を形成し、これをパワースイッチング部４に供給する。

この場合において、スイッチング信号生成部３において形成される１対のＰＷＭ信号ＯＵＴ１、ＯＵＴ２のパルス幅は、デジタルオーディオ信号の示すレベルに対応して変化するものであるが、一方のＰＷＭ信号ＯＵＴ１のパルス幅は、デジタルオーディオ信号の示すレベルの大きさとされ、他方のＰＷＭ信号ＯＵＴ２のパルス幅は、デジタルオーディオ信号の示すレベルの２の補数の大きさとされる。

そして、これら１対のＰＷＭ信号ＯＵＴ１、ＯＵＴ２のそれぞれから、レベル反転させないそのままの信号と、レベル反転させた信号の１対のドライブパルスを形成し、これらをパワースイッチング部４に供給する。すなわち、ＰＷＭ信号ＯＵＴ１からは、そのままの信号ＯＵＴ１＋と、反転信号ＯＵＴ１−とが形成され、ＰＷＭ信号ＯＵＴ２からは、そのままの信号ＯＵＴ２＋と、反転信号ＯＵＴ２−とが形成される。そして、これら、ドライブパルス信号ＯＵＴ１＋、ＯＵＴ１−、ＯＵＴ２＋、ＯＵＴ２−がパワースイッチング部４に供給される。

パワースイッチング部４は、スイッチング素子によりプッシュプル回路の構成とされており、デジタルオーディオ信号に対して電源電圧をスイッチングして電力増幅し、電力増幅した電流をローパスフィルタを構成するＬＣフィルタ５を通じてスピーカー６に供給する。

これにより、デジタルオーディオ信号の示すレベルに対応したアナログ電流であって、電力増幅された電流がスピーカー６に供給されることとなり、入力されたアナログオーディオ信号に応じた音声をスピーカー６から放音することができるようにしている。

そして、上述したように、図１に示したデジタル方式のノンフィードバックのＤ級アンプの場合には、デジタル入力部１の直後の入力信号処理部２においてＤＣディザが付加される。このため、この実施の形態のノンフィードバックのＤ級アンプにおいては、入力信号処理部２において付加されたＤＣディザによるＤＣ成分を、パワースイッチング部４において打ち消すようにしている。

図２は、この実施の形態のノンフィードバックのＤ級アンプのパワースイッチング部４を説明するためのブロック図であり、前後の接続関係を明確にするため、パワースイッチング部４の前段に設けられるスイッチング信号生成部３と、パワースイッチング部４の後段に設けられるＬＣフィルタ５、スピーカー６をも含めて示している。

そして、上述もしたように、パワースイッチング部４には、１対のＰＷＭ信号ＯＵＴ１、ＯＵＴ２から形成されるドライブパルスＯＵＴ１＋、ＯＵＴ１−、ＯＵＴ２＋、ＯＵＴ２−が供給するようにされている。

パワースイッチング部４は、図２に示すように、デットタイムコントロール部４１（１）、４１（２）、ゲートドライバ４２（１）、４２（２）、スイッチング回路部４３を備えたものである。デットタイムコントロール部４１（１）、４１（２）は、詳しくは後述もするが、スイッチング回路部４３のハイサイドとローサイドのスイッチング素子が同時にオフ（ＯＦＦ）となる時間をコントロールするためのものである。ゲートドライバ４２（１）、４２（２）は、スイッチング素子に供給するドライブパルス信号を形成するものである。そして、スイッチング回路部４３が、スイッチング動作により、スピーカー６に供給する電流を増幅処理する部分である。

ここでは、スイッチング回路部４３の構成についてまず説明する。図３は、図２に示したパワースイッチング部４のスイッチング回路部４３を説明するための図である。この図３においては、ＬＣフィルタ５を構成するＬＣフィルタ５１、５２の構成も含んでいる。

図３に示すように、この実施の形態のノンフィードバックのＤ級アンプのスイッチング回路部４３は、１つのプッシュプル回路を構成する例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１、Ｑ２）と、もう１つのプッシュプル回路を構成する例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ３、Ｑ４）とを備えている。

そして、ＦＥＴ（Ｑ１）のドレインが電源端子ＰＶＤＤに接続され、そのソースがＦＥＴ（Ｑ２）のドレインに接続され、このＦＥＴ（Ｑ２）のソースが接地に接続される。同様に、ＦＥＴ（Ｑ３）のドレインが電源端子ＰＶＤＤに接続され、そのソースがＦＥＴ（Ｑ４）のドレインに接続され、このＦＥＴ（Ｑ４）のソースが接地に接続される。電源端子ＰＶＤＤには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。

そして、ＦＥＴ（Ｑ１）のソースおよびＦＥＴ（Ｑ２）のドレインが、コイルＬ１およびコンデンサＣ１を有するＬＣフィルタ５１を通じてスピーカー６の一端に接続され、ＦＥＴ（Ｑ３）のソースおよびＦＥＴ（Ｑ４）のドレインが、コイルＬ２およびコンデンサＣ２を有するＬＣフィルタ５２を通じてスピーカー６の一端に接続される。

この場合、ＦＥＴ（Ｑ１）のゲートには、ＰＷＭ信号ＯＵＴ１そのままの信号であるドライブパルスＯＵＴ１＋が供給され、ＦＥＴ（Ｑ２）のゲートには、ＰＷＭ信号ＯＵＴ１の反転信号であるドライブパルスＯＵＴ１−が供給される。同様に、ＦＥＴ（Ｑ３）のゲートには、ＰＷＭ信号ＯＵＴ２そのままの信号であるドライブパルスＯＵＴ２＋が供給され、ＦＥＴ（Ｑ４）のゲートには、ＰＷＭ信号ＯＵＴ２の反転信号であるドライブパルスＯＵＴ２−が供給される。

これにより、図１１を用いて説明したＤ級アンプの場合と同様に、ＯＵＴ１＋＝“Ｈ”のときには、ＯＵＴ１−＝“Ｌ”であり、ＦＥＴ（Ｑ１）がオンになるとともに、ＦＥＴ（Ｑ２）がオフになるので、ＦＥＴ（Ｑ１、Ｑ２）の接続点の電圧ＶＡは、電圧＋ＶＤＤとなる。また、逆に、ＯＵＴ１＋＝“Ｌ”のときには、ＯＵＴ１−＝“Ｈ”であり、ＦＥＴ（Ｑ１）がオフになると共に、ＦＥＴ（Ｑ２）がオンになるので、ＦＥＴ（Ｑ１、Ｑ２）の接続点の電圧ＶＡ＝０となる。

同様に、ＯＵＴ２＋＝“Ｈ”のときには、ＯＵＴ２−＝“Ｌ”であり、ＦＥＴ（Ｑ３）がオンになるとともに、ＦＥＴ（Ｑ４）がオフになるので、ＦＥＴ（Ｑ３、Ｑ４）の接続点の電圧ＶＢは、電圧＋ＶＤＤとなる。また、逆に、ＯＵＴ２＋＝“Ｌ”のときには、ＯＵＴ２−＝“Ｈ”であり、ＦＥＴ（Ｑ３）がオフになるとともに、ＦＥＴ（４）がオンになるので、ＦＥＴ（Ｑ３、Ｑ４）の接続点の電圧ＶＢ＝０となる。

そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、ＦＥＴ（Ｑ１、Ｑ２）の接続点から、ローパスフィルタ５１→スピーカー６→ローパスフィルタ５２のラインを通じて、ＦＥＴ（Ｑ３、Ｑ４）の接続点へと、電流ｉが流れる。

また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ３、Ｑ４）の接続点から、ローパスフィルタ５２→スピーカー６→ローパスフィルタ５１のラインを通じて、ＦＥＴ（Ｑ１、Ｑ２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。

そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＯＵＴ１、ＯＵＴ２が立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカー６を流れるとき、電流ｉはローパスフィルタ５１、５２により積分されるので、結果として、スピーカー６を流れる電流ｉは、デジタルオーディオ信号の示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカー６に供給されることになる。

なお、この実施の形態においては、図３に示したように、ＰＷＭ信号ＯＵＴ１、ＯＵＴ２のそのままの信号ＯＵＴ１＋、ＯＵＴ２＋が供給するようにされるＦＥＴ（Ｑ１）、ＦＥＴ（Ｑ３）側をハイサイド（ＨＯ）と呼び、ＰＷＭ信号ＯＵＴ１、ＯＵＴ２の反転信号ＯＵＴ１−、ＯＵＴ２−が供給するようにされるＦＥＴ（Ｑ２）、ＦＥＴ（Ｑ４）側をローサイド（ＬＯ）と呼ぶこととする。

そして、ノンフィードバックのＤ級アンプにおいて、アンプ出力にカップリングコンデンサを用いない場合には、図３に示すようなフルブリッジ出力段構成となる。ここで、仮にＤＣディザによって、スピーカー６の＋（プラス）側の極性にＤＣディザが生じたとする。この場合、ハードウエア的に−（マイナス）側の極性にＤＣ成分を作り出し、キャンセルすればよいことになる。

スイッチングＦＥＴの駆動波形がＰＷＭ信号の場合、ＯＵＴ２側のハイサイド（ＨＯ）入力がハイ（Ｈｉｇｈ）となる時間を増やすか、ＯＵＴ１側のローサイド（ＬＯ）入力がロー（ＬＯＷ）となる時間を増やす、またはこれらを組み合わせることで、ＤＣ成分を作り出し、ＤＣディザによるＤＣ重畳成分をキャンセルすることが可能となる。

そこで、この実施の形態のノンフィードバックのＤ級アンプにおいては、パワースイッチング部４において、ハイサイドとローサイドが同時にオフ（ＯＦＦ）となる時間をコントロールするデッドタイムコントロール部４１で、ハイサイドとローサイドのパルス幅をそれぞれ調整し、ＤＣ成分をキャンセルするための信号成分を作るようにしている。

すなわち、Ｄ級アンプでは、パワースイッチング部４のデッドタイムコントロール部４１において、電源から接地（ＧＮＤ）に大電流が流れないようにするために、ハイサイド、ローサイドのスイッチングＦＥＴが共にオフ（ＯＦＦ）となる時間（デッドタイム）を生成するようにしている。

図４は、この実施の形態のＤ級アンプのパワースイッチング部４のデットタイムコントロール部４１（１）の構成例を説明するための図である。図４に示すように、デットタイムコントロール部４１（１）は、ハイサイド用にＡＮＤ回路ＩＣ１、コンデンサＣ１１、抵抗素子Ｒ１１が設けられ、ローサイド用にＡＮＤ回路ＩＣ３、コンデンサＣ１２、抵抗素子Ｒ１２が設けられたものである。

そして、ＡＮＤ回路ＩＣ１には、ドライブパルスＯＵＴ１＋と、このドライバパルスＯＵＴ１＋を、コンデンサＣ１１、抵抗素子Ｒ１１によって遅延させた遅延ドライバパルスとが供給される。同様に、ＡＮＤ回路ＩＣ３には、ドライブパルスＯＵＴ１−と、このドライバパルスＯＵＴ１−を、コンデンサＣ１２、抵抗素子Ｒ１２によって遅延させた遅延ドライバパルスとが供給される。

図５は、デットタイムコントロール部４１において形成されるハイサイド用の信号ＨＯとローサイド用の信号ＬＯとを説明するための図である。図４に示したＡＮＤ回路ＩＣ１には、図５（Ａ）において、実線で示したドライブパルスＯＵＴ１＋と、点線で示した信号ＯＵＴ１＋を遅延させた遅延ドライブパルスとが供給され、これらのアンド演算が行われるので、図５（Ｂ）に示すように、ドライブパルスＯＵＴ１＋に対して、ハイレベル期間が短くなり、ローレベル期間が長くなったハイサイド用の信号ＨＯが形成される。

また、図４に示したＡＮＤ回路ＩＣ３には、図５（Ｃ）において、実線で示したドライブパルスＯＵＴ１−と、点線で示した信号ＯＵＴ１−を遅延させた遅延ドライブパルスとが供給され、これらのアンド演算が行われるので、図５（Ｄ）に示すように、ドライブパルスＯＵＴ１−に対して、ローレベル期間が長くなり、ハイレベル期間が短くなったローサイド用の信号ＬＯが形成される。

このようにして形成されたハイサイド用の信号ＨＯが、ゲートドライバＩＣ２を通じてスイッチング回路部４３のハイサイドのＦＥＴ（Ｑ１）のゲートに供給され、ローサイド用の信号ＬＯが、ゲートドライバＩＣ４を通じてスイッチング回路部４３のローサイドのＦＥＴ（Ｑ２）のゲートに供給するようにされ、スピーカー６の＋側の極性に生じたＤＣディザに対応するＤＣ成分を除去することができるようにされる。

なお、図４に示したデットタイムコントロール部４１（１）において、ハイサイドとローサイドとで同じだけ、ドライブパルスＯＵＴ１＋、ＯＵＴ１−を遅延（Delay）させた場合、ＤＣ成分は生成できない。しかし、ハイサイドとローサイドとで、ドライブパルスＯＵＴ１＋、ＯＵＴ１−の遅延時間を変えた場合には、ＤＣ成分を作り出すことが可能である。

遅延時間を変えるには、コンデンサＣ１１、Ｃ１２か、抵抗素子Ｒ１１、Ｒ１２の定数を変えればよい。これを、ＤＣディザによるＤＣ重畳成分とキャンセルさせるように発生させることで、スピーカー出力のＤＣ成分を打ち消すことができるようにされる。ＤＣディザは固定値のものである。このため、入力信号に重畳するＤＣディザに応じて生じるＤＣ成分を除去するための当該ＤＣ成分とは逆極性のＤＣ成分を発生させるためにドライブパルスをどれだけ遅延させるかは予め求めることが可能である。

なお、図４は、デットタイムコントロール部４１（１）の構成例を示したものであり、ハイサイドのＦＥＴに供給するドライバパルスとローサイドのＦＥＴに供給するドライブパルスとのパルス幅を変更することが可能であれば、他の構成にすることももちろん可能であり、スピーカー出力のＤＣ成分をキャンセルすることが可能である。

例えば、図６に示すように、コンデンサＣ１１と抵抗素子Ｒ１１との間に、抵抗素子Ｒ１３を設け、また、コンデンサＣ１２と抵抗素子Ｒ１２との間に、抵抗素子Ｒ１４を設けた、デットタイムコントロール部を構成することもできる。このようにして、抵抗素子Ｒ１３、Ｒ１４の定数を変えることにより、パルス幅を変えるようにすることも可能である。

なお、ここでは、スピーカーの＋側の極性にＤＣディザによるＤＣ成分が生じた場合として説明したが、スピーカーの−側の極性にＤＣディザによるＤＣ成分が生じた場合にも同様にして対処することが可能である。すなわち、ＯＵＴ１側のハイサイド（ＨＯ）入力がハイ（Ｈｉｇｈ）となる時間を増やすか、ＯＵＴ２側のローサイド（ＬＯ）入力がロー（ＬＯＷ）となる時間を増やす、またはこれらを組み合わせることで、ＤＣ成分を作り出し、ＤＣディザによるＤＣ重畳成分をキャンセルすることが可能である。

また、ここでは、図４、図６に示したように、ハイサイド側とローサイド側とで同様の構成を有するようにしたが、ハイサイド側とローサイド側とのいずれか一方だけに、ＡＮＤ回路とコンデンサと抵抗素子とからなる構成を設けるようにし、ハイサイド側とローサイド側とのいずれか一方のドライブパルスのパルス幅を調整するだけでもよい。しかし、オーディオ信号の歪を改善するためには、ハイサイド側とローサイド側との両方でドライブパルスのパルス幅を調整することが好ましい。

［ＤＣディザによるＤＣ成分を除去するためのＤＣ成分を生成する他の例］
また、上述したように、デットタイムコントロール部４１において、ＤＣディザによるＤＣ成分のキャンセル信号を形成する他にも、パワースイッチング部４において、ドライブパルスのオン（ＯＮ）／オフ（ＯＦＦ）を識別するための閾値Ｖｔｈをハイサイドとローサイドで変えることにより、パルス幅を調整し、ＤＣディザキャンセル用のＤＣ成分を生成することも可能である。

この場合には、図７に示すように、パワースイッチング部４にバッファ４５（１）、４５（２）を設けるようにする。これ以外のデットタイムコントロール部４６（１）、４６（２）、ゲートドライバ４７（１）、４７（２）、スイッチング回路部４８は、図２に示したデットタイムコントロール部４１（１）、４１（２）、ゲートドライバ４２（１）、４２（２）、スイッチング回路部４３と同様に構成され同様の機能を実現するものである。

ただし、デットタイムコントロール部４６（１）、４６（２）は、図２に示したデットタイムコントロール部４１（１）、４１（２）とはその機能の一部が異なり、ハイサイドとローサイドが同時にオフ（ＯＦＦ）となる時間をコントロールするものであり、ＤＣ成分をキャンセルするための信号成分を作る機能は有しないものである。

そして、図７に示すように、スイッチング信号生成部３からドライブパルスＯＵＴ１＋、ＯＵＴ１−がパワースイッチング部４に設けられたバッファ４５（１）に一度格納され、読み出される場合に、ドライブパルスＯＵＴ１＋と、ドライブパルスＯＵＴ１−とでオン／オフを認識するための閾値を変えるようにする。

図８は、ドライバパルスＯＵＴ１＋、ＯＵＴ１−のオン／オフの認識のための閾値を変更することにより、ドライブパルスＯＵＴ１＋とドライブパルスＯＵＴ１−とのパルス幅を変更する方式を説明するための図である。ドライブパルス信号ＯＵＴ１＋、ＯＵＴ１−の立ち上がり、立ち下がりは図８（Ａ）に示すように若干の傾きを持っている。すなわち、波形の立ち上がり時間、立ち下がり時間は、０秒ということはなく、ある程度の時間を経て変化する。

このため、図８（Ａ）の左側に閾値Ｖｔｈ１、Ｖｔｈ２が示すように、入力信号であるドライブパルスＯＵＴ１＋、ＯＵＴ１−のオン／オフを判別する閾値Ｖｔｈを変えることにより、ドライブパルスＯＵＴ１＋、ＯＵＴ１−のパルス幅を変更することができる。

つまり、図８（Ａ）において、比較的に低い閾値Ｖｔｈ１を用いて、入力信号のオン／オフを判断するようにした場合には、図８（Ｂ）に示したように、パルス幅を広くすることが可能である。これに対して、閾値Ｖｔｈ１よりもレベルが高い閾値Ｖｔ２を用いてオン／オフを判別するようにすると、閾値Ｖｔｈ１よりも高い閾値Ｖｔｈ２を基準として信号のオン／オフを判別するので、図８（Ｃ）に示したように、閾値Ｖｔｈ１を用いた場合よりも、信号のパルス幅を狭くすることができるのである。

実際には、図９に示すように、電源を閾値として用いるようにし、ドライブパルスＯＵＴ１＋を読み出すときにはそのまま、ドライブパルスＯＵＴ１−を読み出すときには、ダイオードＤ１を介して閾値としての電源を供給することにより、ドライブパルスＯＵＴ１＋と、ドライブパルスＯＵＴ１−とで、そのパルス幅を変えるようにすることが可能である。

そして、この場合においても、仮にＤＣディザによって、図３に示したスピーカー６の＋（プラス）側の極性にＤＣディザが生じたとする。この場合、ハードウエア的に−（マイナス）側の極性にＤＣ成分を作り出し、キャンセルすればよいことになる。この場合には、スイッチングＦＥＴの駆動波形がＰＷＭ信号の場合、ＯＵＴ２側のハイサイド（ＨＯ）入力がハイ（Ｈｉｇｈ）となる時間を増やすか、ＯＵＴ１側のローサイド（ＬＯ）入力がロー（ＬＯＷ）となる時間を増やす、またはこれらを組み合わせることで、ＤＣ成分を作り出し、ＤＣディザによるＤＣ重畳成分をキャンセルすることが可能である。

このように、パワースイッチング部４の受けのバッファ４５で、ハイサイド（ＯＵＴ１＋）とローサイド（ＯＵＴ１−）のオン／オフの識別のための閾値Ｖｔｈを変えることにより、パルス幅を調整してＤＣディザにより生じたＤＣ成分をキャンセルするためのキャンセル用のＤＣ成分を作る事ができる。

すなわち、ドライブパルスの立ち上がり、立ち下がりの時間が０秒で有れば、閾値Ｖｔｈを変えても、パルス幅は変わらないが、実際には立ち上がり時間は０秒ではなく、ある傾斜を持って立ち上がり、立ち下がるので、閾値Ｖｔｈを変えるとパルス幅を調整することができる。閾値Ｖｔｈを調整する方法としては、図９に示したように、電源電圧をずらすなどの方法によって、本来の波高値を変えることで、実質的な閾値Ｖｔｈをずらすことが可能となる。

また、この例の場合にも、ハイサイドのドライブパルスとローサイドのドライブパルスの一方だけパルス幅を調整するようにしてもよいし、ハイサイドのドライブパルスとローサイドのドライブパルスの両方のパルス幅を調整するようにしてもよい。

［その他］
上述した実施の形態においては、デジタル方式のノンフィードバックのＤ級アンプにこの発明を適用した場合を例にして説明したが、これに限るものではない。例えば、図１０に示すようなデジタル方式のフィードバックありのＤ級アンプにもこの発明を適用することが可能である。

すなわち、図１０に示すデジタル方式のフィードバックありのＤ級アンプは、デジタル入力部２−１、入力信号処理部２−２、スイッチング信号生成部２−３、パワースイッチング部２−４、ＬＣフィルタ２−５に加えて、Ａ／Ｄコンバータ２−７、フィードバックフィルタ２−８が設けられたものである。

しかし、デジタル方式のフィードバックありのＤ級アンプの場合も、図１０に示したように、入力信号処理部２−２でＤＣディザが付加するようにされるので、この場合にも、図１に示したノンフィードバックのＤ級アンプの場合と同様にして、パワースイッチング部２−４において、ＤＣディザを付加したことにより生じるＤＣ成分を除去するための信号を形成し、オーディオ信号に含まれるＤＣディザにより生じたＤＣ成分を除去することができる。

また、上述の実施の形態においては、スイッチング回路部４３、４８は、図３に示したように、いわゆる１対のスイッチング素子を２つ用いたフルブリッジの構成であるものとして説明したが、これに限るものではない。いわゆる、１つのスイッチング素子を用いたいわゆるハーフブリッジの構成のパワーアンプ装置であって、カップリングコンデンサを用いないように構成したものにも適用することができる。

また、上述の実施の形態においては、デジタルオーディオ信号の入力を受け付けるデジタルオーディオ入力のいわゆるＤ級アンプに適用した場合を説明したが、これに限るものではない。例えば、アナログオーディオ信号の供給を受けて、これをデルタ・シグマ変調法を用いてデジタル信号に変換する場合にもこの発明を適用することができることはいうまでもない。つまり、アナログオーディオ信号入力を受け付けるデジタル方式のＤ級アンプにもこの発明を適用することができる。

この発明の装置、方法の一実施の形態が適用されるノンフィードバックのＤ級アンプを説明するためのブロック図である。 図１に示したパワースイッチング部４を説明するためのブロック図である。 図２に示したパワースイッチング部４のスイッチング回路部４４を説明するための図である パワースイッチング部４のデットタイムコントロール部４１の構成例を説明するための図である。 デットタイムコントロール部４１（１）において形成されるハイサイド用の信号ＨＯとローサイド用の信号ＬＯとを説明するための図である。 デットタイムコントロール部４１（１）の他の構成例を説明するための図である。 図１に示したパワースイッチング部４の他の例を説明するためのブロック図である。 パルス幅を変更する方式を説明するための図である。 パルス幅を変更する方式の具体例を説明するための図である。 この発明の適用が可能なＤ級アンプの構成例を説明するためのブロック図である。 従来のＤ級アンプの構成例を説明するための図である。 従来のＤ級アンプを説明するための図である。 従来のＤ級アンプを説明するための図である。

符号の説明

３…スイッチング信号生成部、４…パワースイッチング部、５…ＬＣフィルタ、６…スピーカー、４１…デットタイムコントロール部、４２、４３…ゲートドライバ、４４…スイッチング回路部、Ｑ１、Ｑ２…スイッチングＦＥＴ、Ｑ３、Ｑ４…スイッチングＦＥＴ、５１、５２…ＬＣフィルタ、４５…バッファ、４６…デットタイムコントロール部、４７、４８…ゲートドライバ、４９…スイッチング回路部、

Claims (6)

1. １対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
   入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
   前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルになるハイサイドとローサイドとの１対のドライブパルスに変換するスイッチング信号生成手段と、
   前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスに対して、前記入力信号に重畳されたＤＣ（Direct Current）ディザにより生じるＤＣ（Direct Current）成分をキャンセルするためのキャンセル成分を含ませるようにして、前記スイッチング手段の前記１対のスイッチング素子に供給するようにするキャンセル信号生成手段と
   を備えることを特徴とするパワーアンプ装置。
2. 請求項１に記載のパワーアンプ装置であって、
   前記キャンセル信号生成手段は、
   前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとの一方に対して、あるいは、両方のそれぞれに対して、
   前記ドライブパルスを所定量遅延させる遅延手段と、
   前記遅延手段からの遅延ドライブパルスと、遅延されていない前記ドライブパルスとの論理演算を行って、前記ドライブパルスのパルス幅を調整する調整手段と
   を備えるものであることを特徴とするパワーアンプ装置。
3. 請求項１に記載のパワーアンプ装置であって、
   前記キャンセル信号生成手段は、
   前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスとを一時蓄積するバッファ手段と、
   前記バッファ手段に蓄積されたハイサイドとローサイドとの１対の前記ドライブパルスを読み出す際に、前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとのうちの一方の、あるいは、両方のそれぞれの、オン／オフを識別するための閾値を調整する調整手段と、
   を備えることを特徴とするパワーアンプ装置。
4. １対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
   入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
   前記スイッチング手段の前記１対のスイッチング素子に供給するための１対のドライブパルスであって、前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルになるハイサイドとローサイドとの１対のドライブパルスを生成するスイッチング信号生成手段とを備えたパワーアンプ装置においてのＤＣ（Direct Current）成分除去方法であって、
   前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスに対して、前記入力信号に重畳されたＤＣディザにより生じるＤＣ成分をキャンセルするためのキャンセル成分を含ませるようにして、前記スイッチング手段の前記１対のスイッチング素子に供給するようにするキャンセル信号生成工程を設けたことを特徴とするＤＣ成分除去方法。
5. 請求項４に記載のＤＣ成分除去方法であって、
   前記キャンセル信号生成工程においては、
   前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとの一方に対して、あるいは、両方のそれぞれに対して、
   前記ドライブパルスを所定量遅延させ、
   遅延させたドライブパルスと、遅延させていない前記ドライブパルスとの論理演算を行って、前記ドライブパルスのパルス幅を調整することを特徴とするＤＣ成分除去方法。
6. 請求項４に記載のＤＣ成分除去方法であって、
   前記キャンセル信号生成工程においては、
   前記スイッチング信号生成手段からのハイサイドとローサイドとの１対の前記ドライブパルスとをバッファに一時蓄積し、
   前記バッファに蓄積されたハイサイドとローサイドとの１対の前記ドライブパルスを読み出す際に、前記ハイサイドのドライブパルスと前記ローサイドのドライブパルスとの内の一方の、あるいは、両方のそれぞれの、オン／オフを識別のための閾値を調整することを特徴とするＤＣ成分除去方法。

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